JP2005055960A - 回路設計情報の記録媒体 - Google Patents
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Abstract
【課題】アナログ回路をソフトＩＰ情報化して汎用利用可能にする。
【解決手段】記録媒体は、アナログ回路の回路設計情報をコンピュータ読取り可能に記録してある。回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報（２）、回路シミュレーションに利用される回路素子のモデルパラメータ（５）、及びアナログ回路の評価用入力波形を例えば回路記述によって定義する評価回路情報（６）を含む。評価回路情報はアナログ回路の信号入力やバイアス入力等を規定する回路構成を特定してその入力波形を定義する。アナログ回路の回路設計を行う時は、回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化する。
【選択図】 図１
【解決手段】記録媒体は、アナログ回路の回路設計情報をコンピュータ読取り可能に記録してある。回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報（２）、回路シミュレーションに利用される回路素子のモデルパラメータ（５）、及びアナログ回路の評価用入力波形を例えば回路記述によって定義する評価回路情報（６）を含む。評価回路情報はアナログ回路の信号入力やバイアス入力等を規定する回路構成を特定してその入力波形を定義する。アナログ回路の回路設計を行う時は、回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に搭載されるアナログ回路の設計資産を再利用可能にする技術に関し、回路設計情報をコンピュータ読取り可能に記録した記録媒体、回路設計情報の提供方法、及び半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
アナログ回路はディジタル回路に比べて設計効率もしくは開発効率が悪い。ディジタル回路の場合、システム設計、回路設計、レイアウト設計という各設計フェーズで生成される設計データは上流から下流に順次伝達されて利用可能にされる。例えば、ＨＤＬなどの論理記述データによって回路モジュールを機能的に特定するＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）データを利用して論理設計を行えば、それを論理合成することによって回路設計が可能になり、プロセス条件に左程影響されずに所期の機能を実現することが比較的容易である。これに対してアナログ回路の場合には、バイアス状態やアナログ入力波形などがプロセス条件や素子定数等に大きく左右され、論理記述に対して実用的な回路合成を行うことは難しく、また、実績の有る回路の再利用についてもプロセス条件の相異やバイアス条件の相異を細かく考慮しなければならず、人手に大きく依存せざるを得ないのが現状である。
【０００３】
斯様にアナログ回路特性はプロセス依存性が高く、同世代のテクノロジーであってもプロセスが少しでも変われば再度新たな回路設計が必要になる。このため、多くは、Ａ／Ｄコンバータなどのアナログ回路を特定プロセス用に開発し、マスクパターンデータのレベルで再利用を図ろうとするハードＩＰ情報を提供するに過ぎない。
【０００４】
アナログ回路設計を効率化する技術として、非特許文献１には、アナログセルのトポロジに基づいて素子サイズを最適化し、回路図を作成する技術が記載されている。尚、本明細書中の（Ｒ）はそれが付された語が登録商標であることを意味する。
【０００５】
【非特許文献１】
Ｒａｐｉｄ Ａｎａｌｏｇ Ｄｅｓｉｇｎ（ＲＡＤ）． Ｎｅｏｌｉｎｅａｒ（Ｒ） Ｉｎｃ．［ｒｅｔｒｉｅｖｅｄ ｏｎ ２００３−０７−０３］．Ｒｅｔｒｉｅｖｅｄ ｆｒｏｍ ｔｈｅ Ｉｎｔｅｒｎｅｔ：＜ｈｔｔｐ：／／ｗｗｗ．ｎｅｏｌｉｎｅａｒ．ｃｏｍ／ｓｅｃｔｉｏｎｓ／ｐｒｏｄｕｃｔｓ＿ｓｏｌｕｔｉｏｎｓ／ｎａｖ／ＲＡＤ ＞
【０００６】
【発明が解決しようとする課題】
本発明者はアナログ回路の設計効率もしくは開発効率を向上させるために、アナログ回路をソフトＩＰ情報化して汎用利用可能もしくは流通可能にすることについて検討した。ソフトＩＰとは回路図レベルもしくは機能記述レベルの設計情報であり、回路のマスクパターン情報とされるハードＩＰと区別される。実際にソフトＩＰとして回路設計に利用できるようにするには、ディジタル回路に比べて、検証用入力波形の提供、プロセス条件の相異に対する最適化等を考慮することの必要性が本発明者によって見出された。
【０００７】
本発明の目的は、アナログ回路の設計効率もしくは開発効率を向上させることになる。
【０００８】
本発明の別の目的はアナログ回路をソフトＩＰ情報化して汎用利用可能にすることにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕本発明に係る記録媒体は、半導体集積回路に搭載するアナログ回路の回路設計情報をコンピュータ読取り可能に記録してある。記録された前記回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報、回路シミュレーションに利用される回路素子のモデルパラメータ、及び前記アナログ回路の評価用入力波形を例えば回路記述によって定義する評価回路情報を含む。評価回路情報は例えば前記アナログ回路の信号入力やバイアス入力を規定する前段回路の構成を特定してその入力波形を定義する。目的とするアナログ回路の回路設計に利用できる回路設計情報を記録媒体を介して容易に入手することができる。入手した回路設計情報を利用してアナログ回路の回路設計を行う時は、回路素子の接続を定義する回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化することが可能になる。これにより、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【００１２】
前記回路設計情報は、前記アナログ回路の回路素子定数を最適化するための指標となる回路最適化情報を含むことが望ましい。最適化の指標を参考にすることにより、プロセス条件やバイアス状態等に影響され易いアナログ回路の回路定数の最適化が更に容易になる。この点において、アナログ回路のソフトＩＰ情報化による汎用利用に資することができる。
【００１３】
前記回路最適化情報は、例えばアナログ回路の波形評価条件情報である。例えばアナログ回路の性能を出すために必要な出力波形の条件、或いは中間ノードの電圧条件などである。
【００１４】
また、前記回路最適化情報は、例えば最適化すべき対象回路素子を特定する対象素子情報である。所期の性能を得るためにキーポイントになる回路素子が存在する場合にはそれが明らかにされることにより、当該素子性能が劣化する要因、例えばノイズやペア回路のアンバランスなどを排除する回路的又はプロセス的な手段を講ずる途を考慮することが可能になる。
【００１５】
前記回路設計情報は、例えばレイアウト条件を予め特定するレイアウト制約情報を有する。レイアウト制約情報が回路の動作精度に影響する場合が往々にあり、回路設計段階でこれを考慮することは、費用対性能などの点で有意義である。
【００１６】
前記レイアウト制約情報は、例えば回路素子の一つである配線を銅配線にするかアルミニウム配線にするかを選択的に指定させる配線選択情報である。銅配線は微細化への対応性に優れるが高価であり、アルミニウム配線は安価であるが微細化への対応性は劣る。
【００１７】
前記レイアウト制約情報は、例えば高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかを選択的に指定させるベースパターン選択情報である。８角形などの多角形パターンは角に電極集中を生じ特性が悪化することも予想される。これを改善するには円形パターンを採用すればよいが、曲線も用いられるのでマスクパターンを描画するためのマスク変換のデータ処理時間が長くなる。
【００１８】
前記レイアウト制約情報は、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかを選択的に指定させるダミーパターン選択情報である。半導体集積回路における封止樹脂やファイナルパッシベーション膜等に起因する半導体チップの応力・歪み状態は回路に電気的な影響を与える。層間膜の応力により、デバイス活性領域に歪が発生し、禁制帯幅縮小やキャリア移動の変化が発生して、コレクタ電流を変化させる。このことから、デバイス上の配線については、配線レイアウトパターンにより特性差が発生するので、例えばΔＶＢＥ（ベース・エミッタ電圧誤差）要求精度が１ｍＶ程度のトランジスタは、応力による効果を考慮して、隣接トランジスタ上の配線が同等になるようにレイアウトすることが望ましい。
【００１９】
〔２〕半導体集積回路に搭載するアナログ回路の回路設計情報を提供する方法は、アナログ回路を指定する情報を受領する第１処理と、前第１処理で受領した情報により指定されるアナログ回路の回路設計情報を提供する第２処理とを含む。前記第２処理で提供される回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報、回路シミュレーションに利用される回路素子のモデルパラメータ、及び前記アナログ回路の評価用入力波形を定義する評価回路情報を含む。
【００２０】
例えばＩＰベンダーなどによって上記アナログ回路の回路設計情報がファブレス又は半導体集積回路製造メーカーの設計部門に提供されることにより、アナログ回路の設計効率もしくは開発効率が向上する。ソフトＩＰ情報化されたアナログ回路が流通可能になる。
【００２１】
本発明の具体的な形態として、回路設計情報の追加要求を受領する第３処理と、前記第３処理で受領した追加要求に応答して、前記アナログ回路の回路素子定数を最適化するための指標を与える回路最適化情報を提供する第４処理とを更に含む。回路設計情報を利用する側の技術力の差に着目すれば、回路最適化情報のような必要最低限以上の回路設計情報は必要に応じて有償で供給するのがよい。
【００２２】
前記回路最適化情報は、例えばアナログ回路の波形評価条件情報である。別の回路最適化情報は、最適化すべき対象回路素子を特定する対象素子情報である
〔３〕本発明に係る、アナログ回路を搭載した半導体集積回路の製造方法は、半導体集積回路の設計を行う設計処理と、設計処理で生成された設計データに基づいて半導体チップ上に半導体集積回路を作製する作製処理とを含む。前記設計処理は、回路素子の接続を定義する回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化する処理を含む。
【００２３】
前記設計処理において、前記回路素子定数を最適化するために回路素子の特性バラツキの指標を与えるバラツキ情報を用いるのが望ましい。バラツキ情報は、半導体集積回路製造メーカの製造部門又はファブから入手する。バラツキ情報を参考にすることにより回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。バラツキ情報を指標に回路素子のモデルパラメータを選定すれば、回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００２４】
前記設計処理において、前記回路素子定数を最適化するための指標となる回路最適化情報として、アナログ回路の波形評価条件情報、更には、最適化すべき対象回路素子を特定する対象素子情報を用いることが望ましい。
【００２５】
本発明の具体的な形態として、前記設計処理は、前記回路素子定数を最適化する処理とを経たアナログ回路に対してレイアウト設計を行う処理を含み、レイアウト設計処理では、回路設計処理で生成された設計データに基づいて、配線を銅配線にするかアルミニウム配線にするかが選択される。また、別の形態として、前記レイアウト設計処理では、回路設計処理で生成された設計データに基づいて、高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかが選択される。更に別の形態として、前記レイアウト設計処理では、回路設計処理で生成された設計データに基づいて、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかが選択される。
【００２６】
【発明の実施の形態】
図１にはアナログ回路再利用システムに利用される回路設計情報とツールプログラムが例示される。アナログ回路再利用システムを構成するハードウェアは例えばエンジニアリングワークステーションとされる。開発すべき半導体集積回路に対してはシステム設計が行われ、それを構成する回路モジュールに対して必要な回路仕様が決定されている。
【００２７】
アナログ回路再利用システムに利用される回路設計情報について説明する。アナログ回路再利用システムには、開発すべき回路モジュールであるアナログ回路の回路仕様１が与えられる。この回路仕様１を満足させるために採用するアナログ回路の構成を特定する情報は回路接続情報２であり、例えばアナログＨＤＬで記述された機能記述データ、或いは回路素子シンボルを用いた回路図データ及び、回路図データを基にした接続情報で与えられる。
【００２８】
回路設計において、前記回路素子定数を最適化するために回路素子の特性バラツキの指標を与えるバラツキ情報３を用いるのが望ましい。バラツキ情報３は、後述するように半導体集積回路製造メーカの製造部門又はファブからプロセス条件の一つとして入手する。図２にはバラツキ情報３の一例が示される。例えば素子特性を決定する閾値電圧Ｖｔｈとドレイン・ソース電流Ｉｄｓの平均値、標準偏差、測定最小値、測定最大値等によってバラツキ情報が構成される。バラツキ情報３を利用することにより、回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００２９】
回路設計における回路素子定数を最適化するための指標となる回路最適化情報４が用意されている。回路最適化情報４による最適化の指標を参考にすることにより、プロセス条件やバイアス状態等に影響され易いアナログ回路の回路定数の最適化が容易になる。
【００３０】
前記回路最適化情報４は、例えばアナログ回路の波形評価条件情報を含む。例えばアナログ回路の性能を出すために必要な出力波形の条件、或いは中間ノードの電圧条件などである。前記回路最適化情報４は更に、最適化すべき対象回路素子を特定する対象素子情報を含む。所期の性能を得るためにキーポイントになる回路素子が存在する場合にはそれが明らかにされることにより、当該素子性能が劣化する要因、例えばノイズやペア回路のアンバランスなどを排除する回路的又はプロセス的な手段を講ずる途を考慮することが可能になる。その他に、出力電圧もしくは出力波形の最適条件等が与えられる。
【００３１】
回路設計の評価を行う回路シミュレーションでは、回路素子の特性を素子モデルにおけるモデルパラメータ５で表す。シミュレーションにおけるアナログ回路への入力波形は評価回路情報６が特定する。評価回路情報６は、アナログ回路の評価用入力波形を例えば回路記述によって定義する。評価回路情報６は例えば前記アナログ回路の信号入力やバイアス入力を規定する前段回路の構成を特定してその入力波形を定義する。言語記述によって直接入力波形を定義するのは難しい場合が有るからである。
【００３２】
回路設計情報としてその他にレイアウト制約情報７を利用する。レイアウト制約情報７はレイアウト条件を予め特定する情報である。このレイアウト制約情報７が回路の動作精度に影響する場合が往々にあり、回路設計段階でこれを考慮することは、費用対性能などの点で有意義である。
【００３３】
前記レイアウト制約情報７は、例えば回路素子の一つである配線を銅配線にするかアルミニウム配線にするかを選択的に指定させる配線選択情報である。銅配線は微細化への対応性に優れるが高価であり、アルミニウム配線は安価であるが微細化への対応性は劣る。
【００３４】
別のレイアウト制約情報７は、例えば高耐圧バイポーラトランジスタのベース表面パターンに、図３の多角形を採用するかの円形を採用するかを選択的に指定させるベースパターン選択情報である。図３にはベース表面パターンに多角形を採用したバイポーラトランジスタの平面レイアウトが例示される。８角形などの多角形パターンは角に電極集中を生じ特性が悪化することも予想される。これを改善するには円形パターンを採用すればよいが、曲線も用いられるのでマスクパターンを描画するためのマスク変換のデータ処理時間が長くなる。
【００３５】
更に別のレイアウト制約情報７は、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかを選択的に指定させるダミーパターン選択情報である。半導体集積回路における封止樹脂やファイナルパッシベーション膜等に起因する半導体チップの応力・歪み状態は回路に電気的な影響を与える。例えば層間膜の応力により、デバイス活性領域に歪が発生し、禁制帯幅縮小やキャリア移動の変化が発生して、コレクタ電流を変化させる。このことから、デバイス上の配線については、配線レイアウトパターンにより特性差が発生するので、ΔＶＢＥ要求精度が１ｍＶ程度のトランジスタは、応力による効果を考慮して、隣接トランジスタ上の配線が同等になるようにレイアウトする。具体的には、トランジスタの配線が同等になるようにするために、トランジスタ上に配線を通す場合、同層に作ってダミー配線に接続するか、下層で作ったダミー配線に接続する。更に、ダミー配線は、トランジスタ毎に同位置になるように配置する。ΔＶＢＥ精度が、１ｍＶより大きくても問題無い場合には、低精度とし、ダミーパターンを設けるに及ばない。
【００３６】
その他のレイアウト制約情報７には、回路素子の隣接配置に関する制約情報、幅太配線指示の制約である。前者は回路素子の電位的又は電流的な相互干渉を排除するための制約、後者は電源系ノイズ対策等を講ずるための制約である。
【００３７】
アナログ回路再利用システムに利用されるツールプログラムは、機能的には回路定数最適化プログラム１０及びレイアウトプログラム１１に大別される。回路定数最適化プログラム１０は、回路シミュレーションプログラムであり、例えば、ＡｎａｌｏｇＡｒｔｉｓｔ、Ｓｐｅｃｔｒｅ等の市販のＣＡＤＥＮＣＥ（Ｒ）ベースツールを利用することができる。レイアウトプログラム１１としてはＣＡＤＥＮＣＥ（Ｒ）ベースツールの一つであるＶｉｒｔｕｏｓｏ−ＸＬ等の自動レイアウトプログラム、そして同じくＣＡＤＥＮＣＥ（Ｒ）ベースツールの一つであるＡｓｓｕｒａ等のレイアウト検証プログラムを利用することができる。
【００３８】
前記回路接続情報２、回路最適化情報４、モデルパラメータ５、評価回路情報６及びレイアウト制約情報７は、汎用回路設計情報としてのソフトＩＰ情報として提供される回路設計情報とされる。ソフトＩＰ情報は図４に例示される通信用半導体集積回路（ＬＳＩ）においてアナログ回路であるブルートゥース回路に含まれるアナログアンプ（ＡＭＰ）のような要素回路のレベルであってもよいし、それよりも回路規模の大きなブルートゥース回路のような回路モジュールのレベルであってもよい。回路モジュールのようなレベルのソフトＩＰ情報は、要素回路のレベルのソフトＩＰ情報の集合として位置付けられる。図４の入力波形ｉｎは、対応する評価回路情報によって特定される波形を例示している。図４の出力波形ｏｕｔ，／ｏｕｔは、波形評価条件を満足する波形を例示している。例えば図４の半導体集積回路（ＬＳＩ）を開発するとき、メモリ及びベースバンド部はディジタルのソフトＩＰ情報を用いて設計することができる。アナログ信号処理部におけるブルートゥース回路、高周波部及びパワーアンプはアナログ回路のソフトＩＰ情報を用いて設計することができる。
【００３９】
前記ソフトＩＰ情報の提供媒体は、例えば図５に例示されるように、コンピュータ読取り可能な記録媒体１５、或いはインターネットなどのネットワーク１６とされる。記録媒体１５は、例えばコンピュータ１７のディスクドライブ１８で光学的に読取り可能なＣＤ−ＲＯＭ（コンパクト・ディスク−リード・オンリ・メモリ）、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ（ディジタル・ビデオ・ディスク−ＲＯＭ）、ＤＶＤ−ＲＡＭ（ディジタル・ビデオ・ディスク−ランダム・アクセス・メモリ）等とされる。或は、コンピュータ１７に内蔵又は外付けされるＩＤＥ（インテグレーテッド・ディスク・エレクトロニクス）又はＡＴＡＰＩ（ＡＴアタッチメント・パケット・インタフェース）などのインタフェースを介して接続されるハードディスク装置の磁気ディスク、ＰＣカードに代表される各種規格のフラッシュメモリカード、フレキシブルディスク、磁気テープであってよい。
【００４０】
図５にはソフトＩＰ情報を利用した半導体集積回路の開発及び製造形態の一例が示される。ソフトＩＰ情報の提供主体は図５の例ではＩＰベンダ２０とされる。半導体集積回路の開発はファブレス２１が行い、ファブレスが開発した半導体集積回路の製造はファブ２２に委託される。ＩＰベンダ２０はソフトＩＰ情報などの各種ＩＰ情報の販売主体である。ファブレス２１は半導体集積回路の製造部門を持たない半導体集積回路の開発主体である。ファブ２２は半導体集積回路の製造委託を受ける製造主体である。ファブレス２１は、開発すべき半導体集積回路に搭載するアナログ回路などのソフトＩＰ情報をＩＰベンダ２０から購入する。ファブレス２１は、開発すべき半導体集積回路のシステム設計、回路設計及びレイアウト設計を経て、マスクパターンデータを生成する。この設計過程でＩＰベンダ２０から購入したソフトＩＰ情報などを利用する。アナログ回路のソフトＩＰ情報には前記回路接続情報２、回路最適化情報４、モデルパラメータ５、評価回路情報６及びレイアウト制約情報７が含まれている。アナログ回路のソフトＩＰ情報を活用するときは、製造委託を行うファブ２２の製造能力に負うプロセス条件を受取る。受取るプロセス条件には前記バラツキ情報３が含まれる。
【００４１】
図６には前記ソフトＩＰ情報を用いて半導体集積回路を製造する方法が示される。アナログ回路を搭載した半導体集積回路の製造方法は、半導体集積回路の設計を行う設計処理Ｓ１と、設計処理で生成された設計データに基づいて半導体チップ上に半導体集積回路を作製する作製処理Ｓ２に大別される。
【００４２】
設計処理は回路図データ入力処理Ｓ１０、回路設計Ｓ１１、及びレイアウト設計Ｓ１２によって構成される。回路図データ入力処理Ｓ１０では回路接続情報２を入力する。
【００４３】
回路設計Ｓ１１ではモデルパラメータ５、回路検証ルール、回路最適化情報４、評価回路情報６、レイアウト制約情報７、及びバラツキ情報３を用いることにより、回路素子の接続を定義する回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化する処理を行う。バラツキ情報は、半導体集積回路製造メーカの製造部門又はファブから入手する。バラツキ情報を参考にすることにより回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。バラツキ情報を指標に回路素子のモデルパラメータを選定すれば、回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００４４】
レイアウト設計Ｓ１２では回路設計された設計データ、レイアウト制約情報７、及びレイアウト検証ルール等に基づいて、アナログ回路等のレイアウトが決定され、それに基づいて半導体集積回路のマスクパターンデータが生成される。このレイアウト設計では、回路設計で生成された設計データに基づいて、配線を銅配線にするかアルミニウム配線にするかが選択される。また、前記回路設計データに基づいて、高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかが選択される。更に、前記回路設計データに基づいて、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかが選択される。
【００４５】
ウェーハプロセスでは単結晶シリコンなどのウェーハ上に例えばＣＭＯＳ集積回路製造技術などによって前記マスクパターンデータに従った回路パターンが形成される。回路パターンが形成されたウェーハに対してテスト、選別、救済、ダイシングなどが行なわれて半導体チップもしくはペレットが形成される。半導体チップは組み立て工程でワイヤーボンディングや樹脂封止等に処理を経て完成される。
【００４６】
尚、アナログ・ディジタル混載集積回路を製造する場合にはディジタル回路のソフトＩＰ情報を用いてディジタル回路部分を回路設計すればよい。その場合には論理記述データから論理回路合成を行って回路設計が可能であり、シンボルライブラリや論理セル機能情報などを併せて利用すればよい。
【００４７】
以上より明らかなように、目的とするアナログ回路の回路設計に利用できる回路設計情報２，４，５，６，７を記録媒体１５を介して容易に入手することができる。入手した回路設計情報を利用してアナログ回路の回路設計を行う時は、回路素子の接続を定義する回路接続情報２によって規定されるアナログ回路に対し、評価回路情報６で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化することが可能になる。これにより、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【００４８】
更に、アナログ回路の回路素子定数を最適化するための指標となる回路最適化情報４を参考にすることにより、プロセス条件やバイアス状態等に影響され易いアナログ回路の回路定数の最適化が更に容易になる。この点において、アナログ回路のソフトＩＰ情報化による汎用利用に資することができる。特に、最適化すべき対象回路素子を特定する対象素子情報等の回路最適化情報を利用する場合には、所期の性能を得るためにキーポイントになる回路素子が存在する場合にはそれが明らかにされることにより、当該素子性能が劣化する要因、例えばノイズやペア回路のアンバランスなどを排除する回路的又はプロセス的な手段を講ずる途を考慮することが可能になる。
【００４９】
レイアウト制約が回路の動作精度に影響する場合が往々にあり、回路設計段階でレイアウト制約情報７によるレイアウト制約を考慮することは、費用対性能などの点で有意義である。
【００５０】
上記より、アナログ回路のソフトＩＰ情報の流通が可能になる。ＩＰベンダーなどによって上記アナログ回路の回路設計情報がファブレス又は半導体集積回路製造メーカーの設計部門に提供されることにより、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【００５１】
回路設計において、前記回路素子定数を最適化するために回路素子の特性バラツキの指標を与えるバラツキ情報を半導体集積回路製造メーカの製造部門又はファブから入手し、これを参考にすることにより回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。バラツキ情報を指標に回路素子のモデルパラメータを選定すれば、回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、ソフトＩＰ情報を利用した半導体集積回路の開発及び製造形態は図５に限定されない。図５の情報のやりとりは半導体集積回路製造メーカの各部門で行う場合であってもよい。また、バラツキ情報は直接ファブ又は半導体集積回路製造メーカから受領することに限定されず、間接的にＩＰベンダを介して受領する事も可能である。その場合にはバラツキ情報をソフトＩＰ情報に含めてもよい。このバラツキ情報をソフトＩＰ情報の一部として提供する場合には、ユーザからの要求にしたがって有償にて提供するオプション情報としてよい。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５５】
すなわち、アナログ回路をソフトＩＰ情報化して汎用利用可能にすることができる。また、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【図面の簡単な説明】
【図１】アナログ回路再利用システムに利用される回路設計情報とツールプログラムを例示する説明図である。
【図２】バラツキ情報を例示する説明図である。
【図３】高耐圧バイポーラトランジスタのベース表面パターンに関する説明図である。
【図４】半導体集積回路に対するアナログ回路のソフトＩＰ情報の位置付けを例示する説明図である。
【図５】ソフトＩＰ情報を利用した半導体集積回路の開発及び製造形態を例示する説明図である。
【図６】ソフトＩＰ情報を用いて半導体集積回路を製造する方法を例示するフローチャートである。
【符号の説明】
１ 回路仕様
２ 回路接続情報
３ バラツキ情報
４ 回路最適化情報
５ モデルパラメータ
６ 評価回路情報
７ レイアウト制約情報
１０ 回路定数最適化プログラム
１１ レイアウトプログラム
１５ 記録媒体
１６ ネットワーク
１７ コンピュータ
２０ ＩＰベンダ
２１ ファブレス
２２ ファブ
【発明の属する技術分野】
本発明は、半導体集積回路に搭載されるアナログ回路の設計資産を再利用可能にする技術に関し、回路設計情報をコンピュータ読取り可能に記録した記録媒体、回路設計情報の提供方法、及び半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
アナログ回路はディジタル回路に比べて設計効率もしくは開発効率が悪い。ディジタル回路の場合、システム設計、回路設計、レイアウト設計という各設計フェーズで生成される設計データは上流から下流に順次伝達されて利用可能にされる。例えば、ＨＤＬなどの論理記述データによって回路モジュールを機能的に特定するＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）データを利用して論理設計を行えば、それを論理合成することによって回路設計が可能になり、プロセス条件に左程影響されずに所期の機能を実現することが比較的容易である。これに対してアナログ回路の場合には、バイアス状態やアナログ入力波形などがプロセス条件や素子定数等に大きく左右され、論理記述に対して実用的な回路合成を行うことは難しく、また、実績の有る回路の再利用についてもプロセス条件の相異やバイアス条件の相異を細かく考慮しなければならず、人手に大きく依存せざるを得ないのが現状である。
【０００３】
斯様にアナログ回路特性はプロセス依存性が高く、同世代のテクノロジーであってもプロセスが少しでも変われば再度新たな回路設計が必要になる。このため、多くは、Ａ／Ｄコンバータなどのアナログ回路を特定プロセス用に開発し、マスクパターンデータのレベルで再利用を図ろうとするハードＩＰ情報を提供するに過ぎない。
【０００４】
アナログ回路設計を効率化する技術として、非特許文献１には、アナログセルのトポロジに基づいて素子サイズを最適化し、回路図を作成する技術が記載されている。尚、本明細書中の（Ｒ）はそれが付された語が登録商標であることを意味する。
【０００５】
【非特許文献１】
Ｒａｐｉｄ Ａｎａｌｏｇ Ｄｅｓｉｇｎ（ＲＡＤ）． Ｎｅｏｌｉｎｅａｒ（Ｒ） Ｉｎｃ．［ｒｅｔｒｉｅｖｅｄ ｏｎ ２００３−０７−０３］．Ｒｅｔｒｉｅｖｅｄ ｆｒｏｍ ｔｈｅ Ｉｎｔｅｒｎｅｔ：＜ｈｔｔｐ：／／ｗｗｗ．ｎｅｏｌｉｎｅａｒ．ｃｏｍ／ｓｅｃｔｉｏｎｓ／ｐｒｏｄｕｃｔｓ＿ｓｏｌｕｔｉｏｎｓ／ｎａｖ／ＲＡＤ ＞
【０００６】
【発明が解決しようとする課題】
本発明者はアナログ回路の設計効率もしくは開発効率を向上させるために、アナログ回路をソフトＩＰ情報化して汎用利用可能もしくは流通可能にすることについて検討した。ソフトＩＰとは回路図レベルもしくは機能記述レベルの設計情報であり、回路のマスクパターン情報とされるハードＩＰと区別される。実際にソフトＩＰとして回路設計に利用できるようにするには、ディジタル回路に比べて、検証用入力波形の提供、プロセス条件の相異に対する最適化等を考慮することの必要性が本発明者によって見出された。
【０００７】
本発明の目的は、アナログ回路の設計効率もしくは開発効率を向上させることになる。
【０００８】
本発明の別の目的はアナログ回路をソフトＩＰ情報化して汎用利用可能にすることにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕本発明に係る記録媒体は、半導体集積回路に搭載するアナログ回路の回路設計情報をコンピュータ読取り可能に記録してある。記録された前記回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報、回路シミュレーションに利用される回路素子のモデルパラメータ、及び前記アナログ回路の評価用入力波形を例えば回路記述によって定義する評価回路情報を含む。評価回路情報は例えば前記アナログ回路の信号入力やバイアス入力を規定する前段回路の構成を特定してその入力波形を定義する。目的とするアナログ回路の回路設計に利用できる回路設計情報を記録媒体を介して容易に入手することができる。入手した回路設計情報を利用してアナログ回路の回路設計を行う時は、回路素子の接続を定義する回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化することが可能になる。これにより、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【００１２】
前記回路設計情報は、前記アナログ回路の回路素子定数を最適化するための指標となる回路最適化情報を含むことが望ましい。最適化の指標を参考にすることにより、プロセス条件やバイアス状態等に影響され易いアナログ回路の回路定数の最適化が更に容易になる。この点において、アナログ回路のソフトＩＰ情報化による汎用利用に資することができる。
【００１３】
前記回路最適化情報は、例えばアナログ回路の波形評価条件情報である。例えばアナログ回路の性能を出すために必要な出力波形の条件、或いは中間ノードの電圧条件などである。
【００１４】
また、前記回路最適化情報は、例えば最適化すべき対象回路素子を特定する対象素子情報である。所期の性能を得るためにキーポイントになる回路素子が存在する場合にはそれが明らかにされることにより、当該素子性能が劣化する要因、例えばノイズやペア回路のアンバランスなどを排除する回路的又はプロセス的な手段を講ずる途を考慮することが可能になる。
【００１５】
前記回路設計情報は、例えばレイアウト条件を予め特定するレイアウト制約情報を有する。レイアウト制約情報が回路の動作精度に影響する場合が往々にあり、回路設計段階でこれを考慮することは、費用対性能などの点で有意義である。
【００１６】
前記レイアウト制約情報は、例えば回路素子の一つである配線を銅配線にするかアルミニウム配線にするかを選択的に指定させる配線選択情報である。銅配線は微細化への対応性に優れるが高価であり、アルミニウム配線は安価であるが微細化への対応性は劣る。
【００１７】
前記レイアウト制約情報は、例えば高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかを選択的に指定させるベースパターン選択情報である。８角形などの多角形パターンは角に電極集中を生じ特性が悪化することも予想される。これを改善するには円形パターンを採用すればよいが、曲線も用いられるのでマスクパターンを描画するためのマスク変換のデータ処理時間が長くなる。
【００１８】
前記レイアウト制約情報は、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかを選択的に指定させるダミーパターン選択情報である。半導体集積回路における封止樹脂やファイナルパッシベーション膜等に起因する半導体チップの応力・歪み状態は回路に電気的な影響を与える。層間膜の応力により、デバイス活性領域に歪が発生し、禁制帯幅縮小やキャリア移動の変化が発生して、コレクタ電流を変化させる。このことから、デバイス上の配線については、配線レイアウトパターンにより特性差が発生するので、例えばΔＶＢＥ（ベース・エミッタ電圧誤差）要求精度が１ｍＶ程度のトランジスタは、応力による効果を考慮して、隣接トランジスタ上の配線が同等になるようにレイアウトすることが望ましい。
【００１９】
〔２〕半導体集積回路に搭載するアナログ回路の回路設計情報を提供する方法は、アナログ回路を指定する情報を受領する第１処理と、前第１処理で受領した情報により指定されるアナログ回路の回路設計情報を提供する第２処理とを含む。前記第２処理で提供される回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報、回路シミュレーションに利用される回路素子のモデルパラメータ、及び前記アナログ回路の評価用入力波形を定義する評価回路情報を含む。
【００２０】
例えばＩＰベンダーなどによって上記アナログ回路の回路設計情報がファブレス又は半導体集積回路製造メーカーの設計部門に提供されることにより、アナログ回路の設計効率もしくは開発効率が向上する。ソフトＩＰ情報化されたアナログ回路が流通可能になる。
【００２１】
本発明の具体的な形態として、回路設計情報の追加要求を受領する第３処理と、前記第３処理で受領した追加要求に応答して、前記アナログ回路の回路素子定数を最適化するための指標を与える回路最適化情報を提供する第４処理とを更に含む。回路設計情報を利用する側の技術力の差に着目すれば、回路最適化情報のような必要最低限以上の回路設計情報は必要に応じて有償で供給するのがよい。
【００２２】
前記回路最適化情報は、例えばアナログ回路の波形評価条件情報である。別の回路最適化情報は、最適化すべき対象回路素子を特定する対象素子情報である
〔３〕本発明に係る、アナログ回路を搭載した半導体集積回路の製造方法は、半導体集積回路の設計を行う設計処理と、設計処理で生成された設計データに基づいて半導体チップ上に半導体集積回路を作製する作製処理とを含む。前記設計処理は、回路素子の接続を定義する回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化する処理を含む。
【００２３】
前記設計処理において、前記回路素子定数を最適化するために回路素子の特性バラツキの指標を与えるバラツキ情報を用いるのが望ましい。バラツキ情報は、半導体集積回路製造メーカの製造部門又はファブから入手する。バラツキ情報を参考にすることにより回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。バラツキ情報を指標に回路素子のモデルパラメータを選定すれば、回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００２４】
前記設計処理において、前記回路素子定数を最適化するための指標となる回路最適化情報として、アナログ回路の波形評価条件情報、更には、最適化すべき対象回路素子を特定する対象素子情報を用いることが望ましい。
【００２５】
本発明の具体的な形態として、前記設計処理は、前記回路素子定数を最適化する処理とを経たアナログ回路に対してレイアウト設計を行う処理を含み、レイアウト設計処理では、回路設計処理で生成された設計データに基づいて、配線を銅配線にするかアルミニウム配線にするかが選択される。また、別の形態として、前記レイアウト設計処理では、回路設計処理で生成された設計データに基づいて、高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかが選択される。更に別の形態として、前記レイアウト設計処理では、回路設計処理で生成された設計データに基づいて、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかが選択される。
【００２６】
【発明の実施の形態】
図１にはアナログ回路再利用システムに利用される回路設計情報とツールプログラムが例示される。アナログ回路再利用システムを構成するハードウェアは例えばエンジニアリングワークステーションとされる。開発すべき半導体集積回路に対してはシステム設計が行われ、それを構成する回路モジュールに対して必要な回路仕様が決定されている。
【００２７】
アナログ回路再利用システムに利用される回路設計情報について説明する。アナログ回路再利用システムには、開発すべき回路モジュールであるアナログ回路の回路仕様１が与えられる。この回路仕様１を満足させるために採用するアナログ回路の構成を特定する情報は回路接続情報２であり、例えばアナログＨＤＬで記述された機能記述データ、或いは回路素子シンボルを用いた回路図データ及び、回路図データを基にした接続情報で与えられる。
【００２８】
回路設計において、前記回路素子定数を最適化するために回路素子の特性バラツキの指標を与えるバラツキ情報３を用いるのが望ましい。バラツキ情報３は、後述するように半導体集積回路製造メーカの製造部門又はファブからプロセス条件の一つとして入手する。図２にはバラツキ情報３の一例が示される。例えば素子特性を決定する閾値電圧Ｖｔｈとドレイン・ソース電流Ｉｄｓの平均値、標準偏差、測定最小値、測定最大値等によってバラツキ情報が構成される。バラツキ情報３を利用することにより、回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００２９】
回路設計における回路素子定数を最適化するための指標となる回路最適化情報４が用意されている。回路最適化情報４による最適化の指標を参考にすることにより、プロセス条件やバイアス状態等に影響され易いアナログ回路の回路定数の最適化が容易になる。
【００３０】
前記回路最適化情報４は、例えばアナログ回路の波形評価条件情報を含む。例えばアナログ回路の性能を出すために必要な出力波形の条件、或いは中間ノードの電圧条件などである。前記回路最適化情報４は更に、最適化すべき対象回路素子を特定する対象素子情報を含む。所期の性能を得るためにキーポイントになる回路素子が存在する場合にはそれが明らかにされることにより、当該素子性能が劣化する要因、例えばノイズやペア回路のアンバランスなどを排除する回路的又はプロセス的な手段を講ずる途を考慮することが可能になる。その他に、出力電圧もしくは出力波形の最適条件等が与えられる。
【００３１】
回路設計の評価を行う回路シミュレーションでは、回路素子の特性を素子モデルにおけるモデルパラメータ５で表す。シミュレーションにおけるアナログ回路への入力波形は評価回路情報６が特定する。評価回路情報６は、アナログ回路の評価用入力波形を例えば回路記述によって定義する。評価回路情報６は例えば前記アナログ回路の信号入力やバイアス入力を規定する前段回路の構成を特定してその入力波形を定義する。言語記述によって直接入力波形を定義するのは難しい場合が有るからである。
【００３２】
回路設計情報としてその他にレイアウト制約情報７を利用する。レイアウト制約情報７はレイアウト条件を予め特定する情報である。このレイアウト制約情報７が回路の動作精度に影響する場合が往々にあり、回路設計段階でこれを考慮することは、費用対性能などの点で有意義である。
【００３３】
前記レイアウト制約情報７は、例えば回路素子の一つである配線を銅配線にするかアルミニウム配線にするかを選択的に指定させる配線選択情報である。銅配線は微細化への対応性に優れるが高価であり、アルミニウム配線は安価であるが微細化への対応性は劣る。
【００３４】
別のレイアウト制約情報７は、例えば高耐圧バイポーラトランジスタのベース表面パターンに、図３の多角形を採用するかの円形を採用するかを選択的に指定させるベースパターン選択情報である。図３にはベース表面パターンに多角形を採用したバイポーラトランジスタの平面レイアウトが例示される。８角形などの多角形パターンは角に電極集中を生じ特性が悪化することも予想される。これを改善するには円形パターンを採用すればよいが、曲線も用いられるのでマスクパターンを描画するためのマスク変換のデータ処理時間が長くなる。
【００３５】
更に別のレイアウト制約情報７は、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかを選択的に指定させるダミーパターン選択情報である。半導体集積回路における封止樹脂やファイナルパッシベーション膜等に起因する半導体チップの応力・歪み状態は回路に電気的な影響を与える。例えば層間膜の応力により、デバイス活性領域に歪が発生し、禁制帯幅縮小やキャリア移動の変化が発生して、コレクタ電流を変化させる。このことから、デバイス上の配線については、配線レイアウトパターンにより特性差が発生するので、ΔＶＢＥ要求精度が１ｍＶ程度のトランジスタは、応力による効果を考慮して、隣接トランジスタ上の配線が同等になるようにレイアウトする。具体的には、トランジスタの配線が同等になるようにするために、トランジスタ上に配線を通す場合、同層に作ってダミー配線に接続するか、下層で作ったダミー配線に接続する。更に、ダミー配線は、トランジスタ毎に同位置になるように配置する。ΔＶＢＥ精度が、１ｍＶより大きくても問題無い場合には、低精度とし、ダミーパターンを設けるに及ばない。
【００３６】
その他のレイアウト制約情報７には、回路素子の隣接配置に関する制約情報、幅太配線指示の制約である。前者は回路素子の電位的又は電流的な相互干渉を排除するための制約、後者は電源系ノイズ対策等を講ずるための制約である。
【００３７】
アナログ回路再利用システムに利用されるツールプログラムは、機能的には回路定数最適化プログラム１０及びレイアウトプログラム１１に大別される。回路定数最適化プログラム１０は、回路シミュレーションプログラムであり、例えば、ＡｎａｌｏｇＡｒｔｉｓｔ、Ｓｐｅｃｔｒｅ等の市販のＣＡＤＥＮＣＥ（Ｒ）ベースツールを利用することができる。レイアウトプログラム１１としてはＣＡＤＥＮＣＥ（Ｒ）ベースツールの一つであるＶｉｒｔｕｏｓｏ−ＸＬ等の自動レイアウトプログラム、そして同じくＣＡＤＥＮＣＥ（Ｒ）ベースツールの一つであるＡｓｓｕｒａ等のレイアウト検証プログラムを利用することができる。
【００３８】
前記回路接続情報２、回路最適化情報４、モデルパラメータ５、評価回路情報６及びレイアウト制約情報７は、汎用回路設計情報としてのソフトＩＰ情報として提供される回路設計情報とされる。ソフトＩＰ情報は図４に例示される通信用半導体集積回路（ＬＳＩ）においてアナログ回路であるブルートゥース回路に含まれるアナログアンプ（ＡＭＰ）のような要素回路のレベルであってもよいし、それよりも回路規模の大きなブルートゥース回路のような回路モジュールのレベルであってもよい。回路モジュールのようなレベルのソフトＩＰ情報は、要素回路のレベルのソフトＩＰ情報の集合として位置付けられる。図４の入力波形ｉｎは、対応する評価回路情報によって特定される波形を例示している。図４の出力波形ｏｕｔ，／ｏｕｔは、波形評価条件を満足する波形を例示している。例えば図４の半導体集積回路（ＬＳＩ）を開発するとき、メモリ及びベースバンド部はディジタルのソフトＩＰ情報を用いて設計することができる。アナログ信号処理部におけるブルートゥース回路、高周波部及びパワーアンプはアナログ回路のソフトＩＰ情報を用いて設計することができる。
【００３９】
前記ソフトＩＰ情報の提供媒体は、例えば図５に例示されるように、コンピュータ読取り可能な記録媒体１５、或いはインターネットなどのネットワーク１６とされる。記録媒体１５は、例えばコンピュータ１７のディスクドライブ１８で光学的に読取り可能なＣＤ−ＲＯＭ（コンパクト・ディスク−リード・オンリ・メモリ）、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ（ディジタル・ビデオ・ディスク−ＲＯＭ）、ＤＶＤ−ＲＡＭ（ディジタル・ビデオ・ディスク−ランダム・アクセス・メモリ）等とされる。或は、コンピュータ１７に内蔵又は外付けされるＩＤＥ（インテグレーテッド・ディスク・エレクトロニクス）又はＡＴＡＰＩ（ＡＴアタッチメント・パケット・インタフェース）などのインタフェースを介して接続されるハードディスク装置の磁気ディスク、ＰＣカードに代表される各種規格のフラッシュメモリカード、フレキシブルディスク、磁気テープであってよい。
【００４０】
図５にはソフトＩＰ情報を利用した半導体集積回路の開発及び製造形態の一例が示される。ソフトＩＰ情報の提供主体は図５の例ではＩＰベンダ２０とされる。半導体集積回路の開発はファブレス２１が行い、ファブレスが開発した半導体集積回路の製造はファブ２２に委託される。ＩＰベンダ２０はソフトＩＰ情報などの各種ＩＰ情報の販売主体である。ファブレス２１は半導体集積回路の製造部門を持たない半導体集積回路の開発主体である。ファブ２２は半導体集積回路の製造委託を受ける製造主体である。ファブレス２１は、開発すべき半導体集積回路に搭載するアナログ回路などのソフトＩＰ情報をＩＰベンダ２０から購入する。ファブレス２１は、開発すべき半導体集積回路のシステム設計、回路設計及びレイアウト設計を経て、マスクパターンデータを生成する。この設計過程でＩＰベンダ２０から購入したソフトＩＰ情報などを利用する。アナログ回路のソフトＩＰ情報には前記回路接続情報２、回路最適化情報４、モデルパラメータ５、評価回路情報６及びレイアウト制約情報７が含まれている。アナログ回路のソフトＩＰ情報を活用するときは、製造委託を行うファブ２２の製造能力に負うプロセス条件を受取る。受取るプロセス条件には前記バラツキ情報３が含まれる。
【００４１】
図６には前記ソフトＩＰ情報を用いて半導体集積回路を製造する方法が示される。アナログ回路を搭載した半導体集積回路の製造方法は、半導体集積回路の設計を行う設計処理Ｓ１と、設計処理で生成された設計データに基づいて半導体チップ上に半導体集積回路を作製する作製処理Ｓ２に大別される。
【００４２】
設計処理は回路図データ入力処理Ｓ１０、回路設計Ｓ１１、及びレイアウト設計Ｓ１２によって構成される。回路図データ入力処理Ｓ１０では回路接続情報２を入力する。
【００４３】
回路設計Ｓ１１ではモデルパラメータ５、回路検証ルール、回路最適化情報４、評価回路情報６、レイアウト制約情報７、及びバラツキ情報３を用いることにより、回路素子の接続を定義する回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化する処理を行う。バラツキ情報は、半導体集積回路製造メーカの製造部門又はファブから入手する。バラツキ情報を参考にすることにより回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。バラツキ情報を指標に回路素子のモデルパラメータを選定すれば、回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００４４】
レイアウト設計Ｓ１２では回路設計された設計データ、レイアウト制約情報７、及びレイアウト検証ルール等に基づいて、アナログ回路等のレイアウトが決定され、それに基づいて半導体集積回路のマスクパターンデータが生成される。このレイアウト設計では、回路設計で生成された設計データに基づいて、配線を銅配線にするかアルミニウム配線にするかが選択される。また、前記回路設計データに基づいて、高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかが選択される。更に、前記回路設計データに基づいて、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかが選択される。
【００４５】
ウェーハプロセスでは単結晶シリコンなどのウェーハ上に例えばＣＭＯＳ集積回路製造技術などによって前記マスクパターンデータに従った回路パターンが形成される。回路パターンが形成されたウェーハに対してテスト、選別、救済、ダイシングなどが行なわれて半導体チップもしくはペレットが形成される。半導体チップは組み立て工程でワイヤーボンディングや樹脂封止等に処理を経て完成される。
【００４６】
尚、アナログ・ディジタル混載集積回路を製造する場合にはディジタル回路のソフトＩＰ情報を用いてディジタル回路部分を回路設計すればよい。その場合には論理記述データから論理回路合成を行って回路設計が可能であり、シンボルライブラリや論理セル機能情報などを併せて利用すればよい。
【００４７】
以上より明らかなように、目的とするアナログ回路の回路設計に利用できる回路設計情報２，４，５，６，７を記録媒体１５を介して容易に入手することができる。入手した回路設計情報を利用してアナログ回路の回路設計を行う時は、回路素子の接続を定義する回路接続情報２によって規定されるアナログ回路に対し、評価回路情報６で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化することが可能になる。これにより、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【００４８】
更に、アナログ回路の回路素子定数を最適化するための指標となる回路最適化情報４を参考にすることにより、プロセス条件やバイアス状態等に影響され易いアナログ回路の回路定数の最適化が更に容易になる。この点において、アナログ回路のソフトＩＰ情報化による汎用利用に資することができる。特に、最適化すべき対象回路素子を特定する対象素子情報等の回路最適化情報を利用する場合には、所期の性能を得るためにキーポイントになる回路素子が存在する場合にはそれが明らかにされることにより、当該素子性能が劣化する要因、例えばノイズやペア回路のアンバランスなどを排除する回路的又はプロセス的な手段を講ずる途を考慮することが可能になる。
【００４９】
レイアウト制約が回路の動作精度に影響する場合が往々にあり、回路設計段階でレイアウト制約情報７によるレイアウト制約を考慮することは、費用対性能などの点で有意義である。
【００５０】
上記より、アナログ回路のソフトＩＰ情報の流通が可能になる。ＩＰベンダーなどによって上記アナログ回路の回路設計情報がファブレス又は半導体集積回路製造メーカーの設計部門に提供されることにより、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【００５１】
回路設計において、前記回路素子定数を最適化するために回路素子の特性バラツキの指標を与えるバラツキ情報を半導体集積回路製造メーカの製造部門又はファブから入手し、これを参考にすることにより回路素子の特性バラツキを考慮したデバイス性能から動作マージンの設計を行うことができる。バラツキ情報を指標に回路素子のモデルパラメータを選定すれば、回路シミュレーションによって回路性能上のワースト条件の抽出も可能になる。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、ソフトＩＰ情報を利用した半導体集積回路の開発及び製造形態は図５に限定されない。図５の情報のやりとりは半導体集積回路製造メーカの各部門で行う場合であってもよい。また、バラツキ情報は直接ファブ又は半導体集積回路製造メーカから受領することに限定されず、間接的にＩＰベンダを介して受領する事も可能である。その場合にはバラツキ情報をソフトＩＰ情報に含めてもよい。このバラツキ情報をソフトＩＰ情報の一部として提供する場合には、ユーザからの要求にしたがって有償にて提供するオプション情報としてよい。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５５】
すなわち、アナログ回路をソフトＩＰ情報化して汎用利用可能にすることができる。また、アナログ回路の設計効率もしくは開発効率を向上させることができる。
【図面の簡単な説明】
【図１】アナログ回路再利用システムに利用される回路設計情報とツールプログラムを例示する説明図である。
【図２】バラツキ情報を例示する説明図である。
【図３】高耐圧バイポーラトランジスタのベース表面パターンに関する説明図である。
【図４】半導体集積回路に対するアナログ回路のソフトＩＰ情報の位置付けを例示する説明図である。
【図５】ソフトＩＰ情報を利用した半導体集積回路の開発及び製造形態を例示する説明図である。
【図６】ソフトＩＰ情報を用いて半導体集積回路を製造する方法を例示するフローチャートである。
【符号の説明】
１ 回路仕様
２ 回路接続情報
３ バラツキ情報
４ 回路最適化情報
５ モデルパラメータ
６ 評価回路情報
７ レイアウト制約情報
１０ 回路定数最適化プログラム
１１ レイアウトプログラム
１５ 記録媒体
１６ ネットワーク
１７ コンピュータ
２０ ＩＰベンダ
２１ ファブレス
２２ ファブ
Claims (19)
- 半導体集積回路に搭載するアナログ回路の回路設計情報をコンピュータ読取り可能に記録した記録媒体であって、
前記回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報、回路シミュレーションに利用される回路素子のモデルパラメータ、及び前記アナログ回路の評価用入力波形を定義する評価回路情報を含むことを特徴とする回路設計情報の記録媒体。 - 前記回路設計情報は、前記アナログ回路の回路素子定数を最適化するための指標となる回路最適化情報を含むことを特徴とする請求項１記載の回路設計情報の記録媒体。
- 前記回路最適化情報は、前記アナログ回路の波形評価条件情報であることを特徴とする請求項２記載の回路設計情報の記録媒体。
- 前記回路最適化情報は、最適化すべき対象回路素子を特定する対象素子情報であることを特徴とする請求項２記載の回路設計情報の記録媒体。
- 前記回路設計情報は、レイアウト条件を予め特定するレイアウト制約情報を有することを特徴とする請求項１記載の回路設計情報の記録媒体。
- 前記レイアウト制約情報は、回路素子の一つである配線を銅配線にするかアルミニウム配線にするかを選択的に指定させる配線選択情報であることを特徴とする請求項５記載の回路設計情報の記録媒体。
- 前記レイアウト制約情報は、高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかを選択的に指定させるベースパターン選択情報であることを特徴とする請求項５記載の回路設計情報の記録媒体。
- 前記レイアウト制約情報は、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかを選択的に指定させるダミーパターン選択情報であることを特徴とする請求項５記載の回路設計情報の記録媒体。
- 半導体集積回路に搭載するアナログ回路の回路設計情報を提供する方法であって、
アナログ回路を指定する情報を受領する第１処理と、前第１処理で受領した情報により指定されるアナログ回路の回路設計情報を提供する第２処理とを含み、
前記第２処理で提供される回路設計情報は、所定のアナログ回路を構成する回路素子の接続を定義する回路接続情報、回路シミュレーションに利用される回路素子のモデルパラメータ、及び前記アナログ回路の評価用入力波形を定義する評価回路情報を含むことを特徴とする回路設計情報の提供方法。 - 回路設計情報の追加要求を受領する第３処理と、前記第３処理で受領した追加要求に応答して、前記アナログ回路の回路素子定数を最適化するための指標となる回路最適化情報を提供する第４処理とを更に含むことを特徴とする請求項９記載の回路設計情報の提供方法。
- 前記回路最適化情報は、前記アナログ回路の波形評価条件情報であることを特徴とする請求項１０記載の回路設計情報の提供方法。
- 前記回路最適化情報は、最適化すべき対象回路素子を特定する対象素子情報であることを特徴とする請求項１０記載の回路設計情報の提供方法。
- アナログ回路を搭載した半導体集積回路の製造方法であって、半導体集積回路の設計を行う設計処理と、設計処理で生成された設計データに基づいて半導体チップ上に半導体集積回路を作製する作製処理とを含み、
前記設計処理は、回路素子の接続を定義する回路接続情報によって規定されるアナログ回路に対し、評価回路情報で特定されるアナログ回路の評価用入力波形と回路素子のモデルパラメータとを用いた回路シミュレーションを行って回路素子定数を最適化する処理を含むことを特徴とする半導体集積回路の製造方法。 - 前記回路素子定数を最適化するために、回路素子の特性バラツキの指標を与えるバラツキ情報を用いることを特徴とする請求項１３記載の半導体集積回路の製造方法。
- 前記回路素子定数を最適化するための指標となる回路最適化情報として、前記アナログ回路の波形評価条件情報を用いることを特徴とする請求項１３記載の半導体集積回路の製造方法。
- 前記回路素子定数を最適化するための指標となる回路最適化情報として、最適化すべき対象回路素子を特定する対象素子情報を用いることを特徴とする請求項１３記載の半導体集積回路の製造方法。
- 前記設計処理は、前記回路素子定数を最適化する処理とを経たアナログ回路に対してレイアウト設計を行う処理を含み、レイアウト設計処理では、前記最適化処理を経たアナログ回路の設計データに基づいて、配線を銅配線にするかアルミニウム配線にするかが選択されることを特徴とする請求項１３記載の半導体集積回路の製造方法。
- 前記設計処理は、前記回路素子定数を最適化する処理とを経たアナログ回路に対してレイアウト設計を行う処理を含み、レイアウト設計処理では、前記最適化処理を経たアナログ回路の設計データに基づいて、高耐圧バイポーラトランジスタのベース表面パターンに多角形を採用するか円形を採用するかが選択されることを特徴とする請求項１３記載の半導体集積回路の製造方法。
- 前記設計処理は、前記回路素子定数を最適化する処理とを経たアナログ回路に対してレイアウト設計を行う処理を含み、レイアウト設計処理では、前記最適化処理を経たアナログ回路の設計データに基づいて、ペア性が要求される回路素子上のパターンに対してアンバランスを許容するかダミーパターンを配置してバランスさせるかが選択されることを特徴とする請求項１３記載の半導体集積回路の製造方法。
Priority Applications (1)
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|---|---|---|---|---|
| JP2008276628A (ja) * | 2007-05-02 | 2008-11-13 | Sony Corp | 回路最適化情報管理装置およびその方法、並びにプログラム |
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-
2003
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| JP2008276628A (ja) * | 2007-05-02 | 2008-11-13 | Sony Corp | 回路最適化情報管理装置およびその方法、並びにプログラム |
| US8843863B2 (en) | 2007-05-02 | 2014-09-23 | Sony Corporation | Apparatus, method and computer program for managing circuit optimization information |
| US8271921B2 (en) | 2009-09-25 | 2012-09-18 | Fujitsu Limited | Automatic circuit design technique using pareto optimal solutions |
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