JP5346430B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法に関する。

本発明の背景となる従来技術として、下記特許文献１に記載の「高耐圧炭化珪素ダイオードおよびその製造方法」がある。

従来技術は、Ｎ^＋型の炭化珪素基板領域上にＮ⁻型のエピタキシャル領域が形成された半導体基体の一主面にＮ型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ型の多結晶シリコン領域とはヘテロ接合をしている。また、Ｎ^＋型炭化珪素基板領域の裏面には裏面電極が形成されている。

上記のような構成の従来技術は、裏面電極をカソード、多結晶シリコン領域をアノードとして両方の間に電圧を印加すると、多結晶シリコン領域とエピタキシャル領域の接合界面において整流作用が生じ、ダイオード特性が得られる。

例えば、カソードを接地してアノードに正電位を印加した場合、ダイオードの順方向特性に相当する導通特性が、アノードに負電位を印加した場合、ダイオードの逆方向特性に相当する阻止特性が得られ、順方向特性並びに逆方向特性共に金属電極と半導体材料から構成されるショットキー接合のごとき特性を示す。

従来技術においては、多結晶シリコン領域の不純物濃度や導電型を変えることで、例えば所定の逆方向特性（及びそれに応じた順方向特性）を有するダイオードを任意に調整できるため、ショットキー接合によるダイオードに比べて、必要に応じて最適な耐圧系に調整できるという利点がある。
特開２００３−３１８４１３号公報

しかしながら、従来構造において、単に多結晶シリコンを用いてヘテロ接合を形成するだけでは、逆方向特性の漏れ電流特性がショットキー接合ダイオードと同様の傾向を示し、ショットキー接合とは異なる高い遮断性能や温度特性を引き出すことができないことに加えて、結晶粒界の存在から、逆方向動作時の漏れ電流特性を向上するにも限界があった。

本発明は、上記のような従来技術の問題を解決するためになされたものであり、逆方向動作時の漏れ電流特性を向上すると共に、さらに、製造方法が容易で順方向導通時の損失低減が可能な半導体装置とその製造方法を提供することを目的とする。

半導体基体と、前記半導体基体に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域と、前記ヘテロ半導体領域に接続されたアノード電極と、前記半導体基体にオーミック接続されたカソード電極とを有する２端子の半導体装置において、前記ヘテロ半導体領域が、少なくとも２層間の境界において結晶の配列が不連続となる複数の半導体層が積層されてなる積層ヘテロ半導体領域を有する。

上記ヘテロ半導体領域が、少なくとも２層間の境界において結晶の配列が不連続となる複数の半導体層が積層されてなる積層構造を有する半導体装置を構成することにより、逆方向動作時の漏れ電流特性を向上すると共に、さらに、製造方法が容易で順方向導通時の損失低減が可能な半導体装置とその製造方法を提供することが可能となる。

本発明に係る半導体装置の特徴と効果の概要は以下の通りである。

半導体基体の最上層であるエピタキシャル領域がＮ型の場合には、エピタキシャル領域と接する、積層ヘテロ半導体領域の最下層をＰ＋型とし、全域空乏化しない構成とすることで漏れ電流を低減している。また、漏れ電流の発生する割合が小さいエピタキシャル領域の特性を生かすために、積層ヘテロ半導体領域最下層の不純物濃度を所定の濃度としている。

さらに、以下の実施の形態においては、多数の結晶粒からなる多結晶シリコンを用いつつも、積層ヘテロ半導体領域でヘテロ接合ダイオードを形成しているため、Ｎ型のエピタキシャル領域にとって多数キャリアとなる伝導電子がアノード電極（第一の電極）から、多結晶シリコンの結晶粒界を介しての供給を低減することができ、さらに、漏れ電流が発生しにくい構造となっている。

このように構成することで、ヘテロ接合ダイオードにアノード／カソード間に逆バイアスを印加した場合に、積層ヘテロ半導体領域最下層からの電子の供給が劇的に減るため、漏れ電流が大きく減少する。

以下に、実施の形態例によって、本発明の詳細を説明する。

［第１の実施の形態］
図１は本発明による半導体装置の第１の実施の形態を示している。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。

例えば、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のエピタキシャル領域２が形成されている。基板領域１とエピタキシャル領域２との接合体が第一導電型の半導体基体であり、この場合の第一導電型はＮ型である。

基板領域１としては、例えば抵抗率が数ｍΩｃｍから数十ｍΩｃｍ、厚さが５０〜４００μｍ程度のものを用いることができる。

エピタキシャル領域２としては、例えばＮ型の不純物濃度が１０^１５〜１０^１８ｃｍ^−３、厚みが数μｍ〜数十μｍのものを用いることができるが、本実施の形態では、不純物濃度が１０^１６ｃｍ^−３、厚みが１０μｍのものを用いた場合で説明する。

なお、本実施の形態では、一例として、基板領域１上にエピタキシャル領域２を形成した基板で説明するが、抵抗率の大きさを相応として、基板領域１のみで形成した基板を、第一導電型の半導体基体として、使用してもかまわない。

エピタキシャル領域２の基板領域１との接合面に対向する主面（第一導電型の半導体基体の一主面）に接するように、最下層半導体層である最下層ヘテロ半導体領域３が堆積されている。本実施の形態では、一例として、最下層ヘテロ半導体領域３が炭化珪素よりもバンドギャップの小さい多結晶シリコンからなる場合を示している。エピタキシャル領域２と最下層ヘテロ半導体領域３の接合部は、炭化珪素と多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。

さらに、本実施の形態においては、最下層半導体層である最下層ヘテロ半導体領域３（最下層多結晶シリコン層）に積層するように、最上層半導体層である、多結晶シリコンからなる最上層ヘテロ半導体領域４（最上層多結晶シリコン層）が形成されている。このように、本実施の形態においては、２層の半導体層である、最下層ヘテロ半導体領域３と最上層ヘテロ半導体領域４とが積層されて、積層ヘテロ半導体領域６が形成され、この積層ヘテロ半導体領域６がヘテロ半導体領域としての役割を果たしているが、例えば、図２に示すように、最下層ヘテロ半導体領域３と最上層ヘテロ半導体領域４の層間に、半導体層である中間層ヘテロ半導体領域５（中間層多結晶シリコン層）が単数もしくは複数形成されて、積層ヘテロ半導体領域６が形成されていても良い。

最下層ヘテロ半導体領域３も最上層ヘテロ半導体領域４も、共に、多結晶シリコンからなっているので、この２層間の境界において結晶の配列が不連続となっている。このような結晶の配列が不連続となることは、以下の実施の形態においても同様に、積層ヘテロ半導体領域６の構成要素であるヘテロ半導体領域層の少なくとも１層が多結晶層である限り、実現する。さらに一般に、積層ヘテロ半導体領域６の構成要素であるヘテロ半導体領域層の全てがエピタキシャル成長層である場合を除いて、２層間の境界において、このような結晶の配列が不連続となることが実現する。

本実施の形態の説明においては、最下層ヘテロ半導体領域３及び最上層ヘテロ半導体領域４には不純物が導入されており、ここでは、第二導電型であるＰ型高濃度（Ｐ＋型）にドープ（不純物導入）されている。

本実施の形態においては、最上層ヘテロ半導体領域４の上面には第一の電極８が、基板領域１の下面側には第二の電極８が形成されている。第一の電極７は最上層ヘテロ半導体領域４と、第二の電極８は基板領域１と、それぞれ、オーミック接続しており、例えば、金属材料としては、第一の電極７がＴｉ（チタン）とその上にＡｌ（アルミニウム）を堆積したもの等を、第二の電極８がＴｉ（チタン）とその上にＮｉ（ニッケル）を堆積したもの等を、それぞれ、用いることができる。このように、本実施の形態では第一の電極７をアノード電極、第二の電極８をカソード電極とした縦型のダイオードを構成する場合について説明する。

なお、本実施の形態においては、その特徴である積層ヘテロ半導体領域６を形成した効果について、説明を判りやすくするために、図１のように各領域が層状に堆積されている構成で説明するが、図３〜図６に示すように、外周や内部に他の構造があっても良い。例えば、図３や図４のように、積層ヘテロ半導体領域６の端部への電界集中を防止するために、例えばＰ型領域として電界緩和領域９（図３）が形成されていても良いし、積層ヘテロ半導体領域６の端部が例えば酸化膜からなる絶縁領域１０（図４）に乗り上げていてもよい。もちろん、図５のように、電界緩和領域５と絶縁領域１０の両方が形成されていても良い。また、図６のように、低抵抗で導通するために、例えばＮ型領域からなる導通領域１１が形成されていても良い。

次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法の一例を、図９を用いて説明する。

（１）まず、図９の（ａ）に示すように、例えば、Ｎ^＋型の基板領域１の上にＮ⁻型のエピタキシャル領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体を用いる。

（２）次に、図９の（ｂ）に示すように、例えば、ＬＰ−ＣＶＤ法により一層目の多結晶シリコンを堆積した後、例えば、ＢＢｒ_３雰囲気中にて、ボロンドーピングを行い、Ｐ型の最下層ヘテロ半導体領域３を形成する。なお、最下層ヘテロ半導体領域３は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても良いし、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。

（３）さらに、図９の（ｃ）に示すように、最下層ヘテロ半導体領域３上に、例えば、ＬＰ−ＣＶＤ法により二層目の多結晶シリコンを堆積した後、例えばＢＢｒ_３雰囲気中にて、ボロンドーピングを行い、Ｐ型の最上層ヘテロ半導体領域４を形成する。なお、最上層ヘテロ半導体領域４は、こちらも、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても良いし、例えば、分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。このようにして、複数の多結晶シリコン層を積層する工程によって、積層ヘテロ半導体領域６が形成される。

（４）そして、図９の（ｄ）に示すように、必要に応じて、フォトリソグラフィとエッチングによりマスク材を形成し、例えば反応性イオンエッチング（ドライエッチング）により、積層ヘテロ半導体領域６を所定の形状に整形し、裏面側に相当する基板領域１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなる第二の電極８を形成し、表面側に相当する最上層ヘテロ半導体領域４上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することで第一の電極７を形成し、図１に示した本発明の第１の実施の形態による半導体装置を完成させる。

以上のように、本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能である。

次に、本実施の形態の動作について説明する。

第二の電極８をカソード電極、第一の電極７をアノード電極として、両方の間に電圧を印加すると、最下層ヘテロ半導体領域３とエピタキシャル領域２の接合界面において整流作用が生じ、ダイオード特性が得られる。

まず、カソード電極を接地電位とし、アノード電極に正電位を印加すると、順方向電流が流れる。このときの順方向特性はショットキー接合ダイオードと同様である。つまり、順方向特性はヘテロ接合部からエピタキシャル領域２並びに最下層ヘテロ半導体領域３にそれぞれ広がる内蔵電位の和から決まる電圧降下で、順方向電流を流すことができる。

次に、カソード電極を接地電位としアノード電極に負電位を印加すると、本実施の形態における逆方向特性は、ショットキー接合ダイオードとは異なる漏れ電流特性を示す。これは、本発明の構成では、後述するように、ＰＮ接合ダイオードに見られるような所定の電界下で発生するキャリアによる漏れ電流特性が優勢になるぐらい、ヘテロ接合界面のヘテロ障壁を介して生じる漏れ電流を大幅に低減することができるからである。

以下に、逆方向特性について詳細に説明する。

ショットキー接合ダイオードの逆方向特性は、半導体材料の電子親和力とショットキー金属の仕事関数の差によって形成されるショットキー障壁の高さでほぼ一義的に決まる。しかし、従来構造や本実施の形態におけるヘテロ接合ダイオードでは、大きく分けて、３つの要素で逆方向特性が決まる。１つめは、ショットキー接合と同様に、それぞれの半導体材料の電子親和力の差によって形成されたヘテロ障壁の高さによって決定される逆阻止能力である。２つめは、漏れ電流の起源となる多数キャリアの発生源によって決まる漏れ電流供給能力である。３つめは、ヘテロ接合ダイオードに印加された電圧が、各々の半導体材料の誘電率や不純物濃度によって双方の半導体材料への電位分配が決まる耐圧保持能力である。

１つめの逆阻止能力は、本実施の形態の場合、炭化珪素からなるエピタキシャル領域２並びにシリコンからなる最下層ヘテロ半導体領域３の各々の半導体材料によってほぼ決まる。

次に、２つめの漏れ電流供給能力としては、従来構造に比べて格段に小さくなっており、Ｎ型のエピタキシャル領域２にとって多数キャリアとなる伝導電子が積層ヘテロ半導体領域６で発生しにくいように、伝導電子の発生起源を抑える構成となっている。すなわち、積層ヘテロ半導体領域６をＰ型で形成し、かつ、積層ヘテロ半導体領域６が全域空乏化しないような不純物濃度や厚みなどで構成されている。前者に関しては、積層ヘテロ半導体領域６自体が伝導電子の供給源にならないことに寄与しており、後者に関しては、積層ヘテロ半導体領域６が全域空乏化して例えば第一の電極７からの伝導電子の供給が行われないように働く。

さらに、本実施の形態においては、多数の結晶粒からなる多結晶シリコンからなるヘテロ半導体領域を積層した積層ヘテロ半導体領域６でヘテロ接合ダイオードを形成しているため、Ｎ型のエピタキシャル領域２にとって多数キャリアとなる伝導電子がアノード電極から、多結晶シリコンの結晶粒界を介しての供給を低減することができる。これは、図１２に示した積層ヘテロ半導体領域６を構成する多結晶シリコンのモデルで説明できる。図１２において、基板領域である炭化珪素半導体４１に最下層多結晶シリコン４２を形成すると、所定の大きさのシリコン粒が堆積される。さらに、最下層多結晶シリコン４２上に最上層多結晶シリコン４３を形成すると、最下層多結晶シリコン４２の粒間に生じる最下層多結晶シリコンの結晶粒界４４とは異なる任意の位置に最上層多結晶シリコンの結晶粒界４５が形成される。この現象は、図１５に示すように、本発明の発明者が実験にて確認しており、図１５の断面ＴＥＭ写真から判るように、最下層多結晶シリコン層と最上層多結晶シリコン層のそれぞれの結晶粒界は連続していないことがわかる。

このように、アノード電極である第一の電極７と接する最上層ヘテロ半導体領域４とエピタキシャル領域２に接する最下層ヘテロ半導体領域３のそれぞれの結晶粒界が連続しないため、従来構造に比べて、結晶粒界を介した伝導電子の流れを低減でき、さらに漏れ電流を低減できる。

なお、本実施の形態においては、一例として、最下層多結晶シリコン４２上に最上層多結晶シリコン４３が形成された、共に多結晶シリコンからなる場合で説明しているが、図１３で示した、炭化珪素半導体５１上に最下層多結晶シリコン５２が形成され、さらにその上に最上層単結晶シリコン５３が形成されていても、最下層多結晶シリコンの結晶粒界５４は最上層単結晶シリコン５３には伸びることがなく、図１２に示した場合と同様の効果が得られる。

また、図１４に示すように、炭化珪素半導体６１上に最下層単結晶シリコン６２が形成され、さらにその上に最上層多結晶シリコン６３が形成された場合においても、最下層単結晶シリコン６２の内部に生じる結晶欠陥６４と最上層多結晶シリコン６３中に生じる結晶粒界６５が連続しないため、やはり同様の効果が得られる。

３つめの耐圧保持能力という観点では、バンドギャップが狭い半導体材料側（ここでは最下層ヘテロ半導体領域３側）での所定の電界下で発生するキャリアを抑制する効果を有しており、例えば最下層ヘテロ半導体領域３をＰ＋型とすることで、アバランシェ降伏が起こりにくい構造となっている。

以上、説明したように、本実施の形態においては、エピタキシャル領域２がＮ型の場合には、最下層ヘテロ半導体領域３をＰ＋型とし、全域空乏化しない構成とすることで漏れ電流を低減している。また、漏れ電流の発生する割合が小さいエピタキシャル領域２の特性を生かすために、最下層ヘテロ半導体領域３の不純物濃度を高濃度としている。

さらに、本実施の形態においては、多数の結晶粒からなる多結晶シリコンを用いつつも、積層ヘテロ半導体領域６でヘテロ接合ダイオードを形成しているため、Ｎ型のエピタキシャル領域２にとって多数キャリアとなる伝導電子がアノード電極から、多結晶シリコンの結晶粒界を介して、供給される量を低減することができ、さらに、漏れ電流が発生しにくい構造となっている。

このように構成することで、ヘテロ接合ダイオードにアノード／カソード間に逆バイアスを印加した場合に、最下層ヘテロ半導体領域３からの電子の供給が劇的に減るため、漏れ電流が大きく減少する。

［第２の実施の形態］
上記第１の実施の形態においては、最下層ヘテロ半導体領域３と最上層ヘテロ半導体領域４が共にＰ＋型の場合で説明してきたが、本実施の形態は、最下層ヘテロ半導体領域３が最上層ヘテロ半導体領域４よりも不純物濃度が小さいＰ−型の場合であり、これについても、同じく図１を用いて説明する。

このような構成にすることによって、次のような効果を得ることができる。すなわち、カソード電極である第二の電極８を接地電位とし、アノード電極である第一の電極７に正電位を印加すると、順方向電流が流れる。このときの順方向特性はショットキー接合ダイオードと同様であるが、本実施の形態においては、最下層ヘテロ半導体領域３をＰ−型としていることで、上記第１の実施の形態で示したＰ＋型の場合に比べて、低い電圧降下で順方向電流を流すことができる。このことから、順方向に電流が流れる場合の損失を低減することができる。

また、カソード電極を接地電位としアノード電極に負電位を印加した場合でも、逆方向特性の３つの要素であるヘテロ障壁の高さによって決定される逆阻止能力、漏れ電流の起源となる多数キャリアの発生源によって決まる漏れ電流供給能力、双方の半導体材料への電位分配が決まる耐圧保持能力を有しているため、低い漏れ電流特性を示す。

また、本実施の形態においても、アノード電極である第一の電極７と接する最上層ヘテロ半導体領域４とエピタキシャル領域２に接する最下層ヘテロ半導体領域３のそれぞれの結晶粒界が連続しないため、結晶粒界を介した伝導電子を低減でき、さらに漏れ電流を低減できる。なお、本実施の形態においても、第１の実施の形態と同様に、基本構造を変形した図２〜図６のような構成をしていても一向に構わない。

次に、本実施の形態における、特に特徴的な製造方法について、その一例を図９を用いて説明する。

（１）まず、図９の（ａ）に示すように、第１の実施の形態と同様に、例えば、Ｎ^＋型の基板領域１の上にＮ⁻型のエピタキシャル領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体を用いる。

（２）次に、図９の（ｂ）に示すように、例えば、ＬＰ−ＣＶＤ法により一層目の多結晶シリコン（最下層ヘテロ半導体領域３）を堆積した後、
（３）さらに、図９の（ｃ）に示すように、最下層ヘテロ半導体領域３上に、例えばＬＰ−ＣＶＤ法により二層目の多結晶シリコン（最上層ヘテロ半導体領域４）を堆積する。その後、例えばボロンを用いて、二層目の多結晶シリコン層（最上層ヘテロ半導体領域４）にイオン注入ドーピングを行い、所定の活性化熱処理を行う。すると、図１６に示す、本発明の発明者による実験の結果によって明らかなように、二層目の多結晶シリコン層と一層目の多結晶シリコン層の接合部を境に不純物濃度が不連続になる（深さ１μｍ付近に位置する接合部を挟んで層中の不純物濃度が異なっている）。このように、Ｐ−型の最下層ヘテロ半導体領域３と最上層ヘテロ半導体領域４を、ドーピング工程の前に、一括して形成し、１回のドーピングによって、複数層への不純物導入を行うことができる。このことから、製造工程を簡略化し、低コストで製造することが可能となる。このようにして形成された、最下層ヘテロ半導体領域３と最上層ヘテロ半導体領域４との間の境界においては、図１６に示されるように、不純物の濃度が不連続となっている。

本実施の形態が第２の実施の形態と大きく異なる点は、最上層ヘテロ半導体領域４へ不純物を導入する工程によって、最上層ヘテロ半導体領域４へ不純物を導入すると共に、最上層ヘテロ半導体領域４へも不純物を導入する点にある。さらに一般に、最下層多結晶シリコン層上、もしくは、前記最下層多結晶シリコン層上に積層された単層または複層の中間層多結晶シリコン層上に最上層多結晶シリコン層を形成し、前記最上層多結晶シリコン層に所定の濃度の不純物を導入する過程で、前記最下層多結晶シリコン層にも、前記所定の濃度とは異なる濃度の不純物を導入することができる。

（４）最後に、第１の実施の形態と同様に、図９の（ｄ）に示すように、必要に応じて、フォトリソグラフィとエッチングによりマスク材を形成し、例えば、反応性イオンエッチング（ドライエッチング）により、積層ヘテロ半導体領域６を所定の形状に整形し、裏面側に相当する基板領域１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなる第二の電極８を形成し、表面側に相当する最上層ヘテロ半導体領域４上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することで第一の電極７を形成し、図１に示した本発明の第１の実施の形態による半導体装置を完成させる。

以上のように、本実施の形態の半導体装置はオン損失を低減し、かつ製造工程を簡略化することができる。

［第３の実施の形態］
上記第１の実施の形態においては、最下層ヘテロ半導体領域３と最上層ヘテロ半導体領域４が共にＰ＋型である場合、上記第２の実施の形態においては、最下層ヘテロ半導体領域３が最上層ヘテロ半導体領域４よりも不純物濃度が小さいＰ−型ある場合について、それぞれ、説明してきたが、本実施の形態においては、最下層ヘテロ半導体領域３が、図７に示すように、Ｐ＋型の第一の最下層ヘテロ半導体領域２３とＰ−型の第二の最下層ヘテロ半導体領域２４とで構成された場合について説明する。

図７において、例えば、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域２１上に、Ｎ−型のエピタキシャル領域２２が形成されている。なお、本実施の形態においても、一例として、基板領域２１上にエピタキシャル領域２２を形成した基板で説明するが、相応の抵抗率の大きさをもつ基板領域２１のみで形成した基板を使用してもかまわない。

エピタキシャル領域２２の基板領域２１との接合面に対向する主面に接するように、Ｐ＋型の第一の最下層ヘテロ半導体領域２３とＰ−型の第二の最下層ヘテロ半導体領域２４が形成されている。本実施の形態においても、第一の最下層ヘテロ半導体領域２３並びに第二の最下層ヘテロ半導体領域２４は炭化珪素よりもバンドギャップの小さい多結晶シリコンからなる場合を示している。さらに、第一の最下層ヘテロ半導体領域２３並びに第二の最下層ヘテロ半導体領域上に積層するように、Ｐ＋型の多結晶シリコンからなる最上層ヘテロ半導体領域２５が形成されている。本実施の形態においても、２層からなるヘテロ半導体領域２６を例示しているが、第１の実施の形態で示した図２のように、ヘテロ半導体領域２６は３層以上で形成されていても良い。

さらに、最上層ヘテロ半導体領域２５の上面には第一の電極２８が、基板領域２１の下面側には第二の電極２８が形成されている。第一の電極２７は最上層ヘテロ半導体領域２５と、第二の電極２８は基板領域２１とそれぞれオーミック接続している。なお、本実施の形態においても、その特徴である積層ヘテロ半導体領域２６を形成した効果について説明を判りやすくするために基本的な構造で説明するが、第１の実施の形態において図３〜図６に例示したように、外周や内部に他の構造が付加されていても良い。

次に、図７に示した本発明の第３の実施の形態による炭化珪素半導体装置の製造方法の一例を、第１の実施の形態と同様の工程と異なる工程のみ、図１０を用いて説明する。

（１）まず、図１０の（ａ）に示すように、Ｎ＋型の基板領域２１の上にＮ−型のエピタキシャル領域２２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に堆積させた一層目の多結晶シリコン層に、所定のフォトリソグラフィとエッチングにより形成したマスク材を用いて、例えばイオン注入法を用いて、それぞれ所定の間隔で所定濃度のボロンドーピングを行い、Ｐ＋型の第一の最下層ヘテロ半導体領域２３とＰ−型の第二の最下層ヘテロ半導体領域２４を形成する。

（２）さらに、図１０の（ｂ）に示すように、Ｐ＋型の第一の最下層ヘテロ半導体領域２３とＰ−型の第二の最下層ヘテロ半導体領域２４上に、二層目の多結晶シリコンを堆積した後、同様に例えばイオン注入法を用いてボロンドーピングを行い、Ｐ型の最上層ヘテロ半導体領域２５を形成する。また、所定の活性化熱処理を行った後に、裏面側に相当する基板領域２１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなる第二の電極２８を形成し、表面側に相当する最上層ヘテロ半導体領域２５上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することで第一の電極２７を形成し、図７に示した本発明の第３の実施の形態による半導体装置を完成させる。

以上のように、本実施の形態の半導体装置は従来からある製造技術で容易に実現することが可能である。

このような構成にすることによって、次のような効果を得ることができる。

カソード電極である第二の電極２８を接地電位としアノード電極である第一の電極２７に正電位を印加すると、順方向特性においては、ショットキー接合ダイオードのごとく動作するが、本実施の形態においては、第二の最下層ヘテロ半導体領域２４がＰ−型となっていることで、上記第１の実施の形態で示したＰ＋型の場合に比べて、低い電圧降下で順方向電流を流すことができる。このことから、順方向に電流が流れる場合の損失を低減することができる。

一方、カソード電極を接地電位としアノード電極に負電位を印加した場合でも、逆方向特性の３つの要素であるヘテロ障壁の高さによって決定される逆阻止能力、漏れ電流の起源となる多数キャリアの発生源によって決まる漏れ電流供給能力、双方の半導体材料への電位分配から決まる耐圧保持能力を有しているため、低い漏れ電流特性を示す。

また、本実施の形態においても、アノード電極である第一の電極２７と接する最上層ヘテロ半導体領域２５とエピタキシャル領域２２に接する第一の最下層ヘテロ半導体領域２３並びに第二の最下層ヘテロ半導体領域２４のそれぞれ結晶粒界が連続しないため、結晶粒界を介した伝導電子を低減でき、さらに漏れ電流を低減できる。

さらに、本実施の形態においては、第２の実施の形態とは異なり、エピタキシャル領域２２とヘテロ接合を形成するＰ＋型の第一の最下層ヘテロ半導体領域２３が低抵抗であるため、アノード電極の電位が所定以上に負電位が印加された場合に生じるアバランシェ降伏時に速やかに発生した正孔を、第一の最下層ヘテロ半導体領域２３並びに最上層ヘテロ半導体領域２５を介して第一の電極７に排出することができるため、アバランシェ降伏時の破壊耐性を向上させることができる。

このように本実施の形態の半導体装置はオン損失を低減し、かつ逆方向動作時の破壊耐性を向上させることができる。

［第４の実施の形態］
上記第３の実施の形態においては、一層目の多結晶シリコン層に２つの不純物濃度で所定の間隔に導入することにより、第一の最下層ヘテロ半導体領域２３並びに第二の最下層ヘテロ半導体領域２４を形成した場合を説明してきたが、本実施の形態においては、図８に示すように、Ｐ−型の最下層ヘテロ半導体領域３３とＰ＋型の最上層ヘテロ半導体領域３５が共に、エピタキシャル領域３２に接する場合について説明する。

このような構成にすることによって、次のような効果を得ることができる。

カソード電極である第二の電極３８を接地電位とし、アノード電極である第一の電極３７に正電位を印加した順方向動作時は、主に第一の電極３７とオーミック接合している最上層へテロ半導体領域３５を介して、Ｐ−型の最下層ヘテロ半導体領域３３とエピタキシャル領域３２とのヘテロ接合に順方向電流が流れるため、上記第３の実施の形態と同様に、低い電圧降下で電流を流すことができる。このことから、順方向に電流が流れる場合の損失を低減することができる。

一方、カソード電極を接地電位とし、アノード電極に負電位を印加した場合でも、本実施の形態は、逆方向特性の３つの要素であるヘテロ障壁の高さによって決定される逆阻止能力、漏れ電流の起源となる多数キャリアの発生源によって決まる漏れ電流供給能力、双方の半導体材料への電位分配＋決まる耐圧保持能力を有しているため、上記第３の実施の形態と同様に、低い漏れ電流特性を示す。

さらに、本実施の形態においては、エピタキシャル領域３２とヘテロ接合を形成するＰ＋型の最上層ヘテロ半導体領域３５が直接接しているため、アノード電極の電位が所定値以上に負電位になった場合に生じるアバランシェ降伏時に、発生した正孔を速やかに、最上層ヘテロ半導体領域３５のみを介して第一の電極３７に排出することができるため、アバランシェ降伏時の破壊耐性をさらに向上させることができる。

また、製造工程に関して、特徴的な工程のみ図１１に示すように、
（１）まず、図１１の（ａ）に示したように、Ｎ＋型の基板領域３１並びにＮ−型のエピタキシャル領域３２からなるＮ型の炭化珪素半導体基体上に堆積させた一層目の多結晶シリコン層を、所定のフォトリソグラフィとエッチングにより形成したマスク材を用いて、例えば反応性イオンエッチング（ドライエッチング）により所定の形状に整形し、
（２）さらに、図１１の（ｂ）に示したように、二層目の多結晶シリコンを堆積した後、イオン注入法を用いてボロンドーピングを行い、所定の活性化熱処理を行う。すると、図１６に示す、本発明の発明者が実験した結果によって明らかなように、二層目の多結晶シリコン層と一層目の多結晶シリコン層の接合部を境に不純物濃度が不連続になる。このように、Ｐ−型の最下層ヘテロ半導体領域３３と最上層ヘテロ半導体領域３５を同時に形成することができる。このことから、製造工程を簡略化し、低コストで製造することが可能となる。その後、裏面側に相当する基板領域３１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなる第二の電極３８を形成し、表面側に相当する最上層ヘテロ半導体領域３５上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することで第一の電極３７を形成し、図８に示した本発明の第４の実施の形態による半導体装置を完成させる。

さらに一般に、最上層多結晶シリコン層形成工程を実行する前に、最下層多結晶シリコン層を所定のマスクパターンを用いて選択的にエッチングした後、前記最上層多結晶シリコン層形成工程を実行して、半導体基体に直接、もしくは、単層または複層の中間層多結晶シリコン層を介して接するように前記最上層多結晶シリコン層を形成するができる。

以上のように、上記実施の形態の半導体装置は破壊耐量をさらに向上することが可能であると共に、製造工程を簡略化して実現することが可能である。

なお、上記実施の形態においても、第１の実施の形態で説明したのと同様に、基本構造を変形した図２〜図６に対応する構成を有していても一向に構わない。

［第５の実施の形態］
図１７は、本発明に係る半導体装置が、ゲート電極を有し、電界効果トランジスタとして機能する場合の、半導体装置の断面図を示したものである。図において、高濃度のＮ型の炭化珪素基板７１上に炭化珪素基板７１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層７２を形成してなる半導体基体１００の第一主面側の所定領域には電界緩和領域７３が形成されている。また、半導体基体１００の第一主面側の所定領域には、ヘテロ接合を形成し且つ炭化珪素とバンドギャップの異なるＮ型の多結晶シリコン層８０、８１が積層されたヘテロ半導体領域７４が形成されている。多結晶シリコン層８０、８１が、それぞれ、ヘテロ半導体領域７４の最下層半導体層、最上層半導体層に該当している。ゲート電極７６が、ヘテロ半導体領域７４と半導体基体１００との接合部にゲート絶縁膜７５を介して接するように形成されている。ヘテロ半導体領域７４に接続するように第一の電極であるソース電極７７が形成され、半導体基体１００にオーミック接続するように第二の電極であるドレイン電極７８が形成されている。また、ソース電極７７とゲート電極７６は層間絶縁膜９０によって電気的に絶縁されている。なお、図１７には図示していないが、電界緩和領域７３とソース電極７７は紙面奥行き方向で接触している。

以下、本発明の実施形態における半導体装置を製造する方法を図１８の（Ａ）から図１９の（Ｆ）までを用いて説明する。

図１８の（Ａ）に示すように、高濃度のＮ型の炭化珪素基板７１上に炭化珪素基板７１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層７２を形成した半導体基体１００を用意する。その後、所定の領域に電界緩和領域７３を形成する。電界緩和領域７３には、例えばＰ型の炭化珪素や絶縁層を用いることができる。

次に、図１８の（Ｂ）に示すように、例えばＣＶＤ法などにより多結晶シリコン層８０／アモルファスシリコン層８２／多結晶シリコン層８１の順に堆積温度を連続的に変化させて連続で堆積する。このときの堆積温度条件は、例えば、多結晶シリコン層８０、８１の堆積温度は６２０℃、アモルファスシリコン層８２の堆積温度は５２０℃である。また、各々の膜厚は、例えば、多結晶シリコン層８０、８１が約２００Å、アモルファスシリコン層８２が５０００Åである。このように、堆積温度を連続的に変化させ、各層を連続して形成することによって、図に示すような積層構造を容易に形成することができる。

次に、図１８の（Ｃ）に示すように、窒素雰囲気中で熱処理を行い、上下の多結晶シリコン層８１、８０をシード層にして、アモルファスシリコン層８２中に固相結晶成長を起こさせ、アモルファスシリコン層８２を固相結晶成長によって結晶化させる。このとき、上下の多結晶シリコン層８１、８０から固相成長した結晶粒（グレイン）は、アモルファスシリコン層８２の中間で、ぶつかり合い、図に示すような２層の多結晶シリコン層８１、８０が積層された構造を有するヘテロ半導体領域７４が形成される。さらに、この２つの多結晶シリコン層８１、８０の間に結晶粒の配列が不連続となる部分が形成される。

このような工程を経ると、各層毎に堆積を行って、結晶粒の配列が不連続となる部分を形成する場合と異なり、連続して各層を形成するため、各層の表層が大気に暴露されることがなく、結晶粒の配列が不連続となる部分に自然酸化膜が形成されたり、不純物が付着することが生じない。

ここでは、固相成長を行う前におけるヘテロ半導体領域７４の層構造が、多結晶シリコン層８０／アモルファスシリコン層８２／多結晶シリコン層８１となる場合を説明しているが、それ以外の層数の場合も同様な工程で構わない。例えば、図２０に示すように、半導体基体１００の炭化珪素エピタキシャル層７２の上に、アモルファスシリコン層８２／多結晶シリコン層８１の順に堆積し、その後、熱処理を行ってアモルファスシリコン層８２中に固相結晶成長を起こさせ、アモルファスシリコン層８２を固相結晶成長によって結晶化させても良い。この場合、多結晶シリコン層８１とアモルファスシリコン層８２との界面では、多結晶シリコン層８１をシード層にしてアモルファスシリコン層８２中に固相結晶成長が起こるが、炭化珪素エピタキシャル層７２とアモルファスシリコン層８２との界面では、ランダムに発生する結晶核を基にアモルファスシリコン層８２の結晶化が進行し、多結晶シリコン層８０に相当する層が形成される。この場合も、上下から成長した結晶粒がぶつかり合い、結晶粒の配列が不連続となる部分が形成される。

次に、複数の多結晶シリコン層８０、８１からなるヘテロ半導体領域７４へ砒素をイオン注入し、活性化熱処理を行い、Ｎ型にする。なお、不純物導入法は、イオン注入以外にも拡散法などを用いてもよい。その後、図１９の（Ｄ）に示すように、フォトリソグラフィとエッチングにより、ヘテロ半導体領域７４をパターニングする。

次に、ゲート絶縁膜７５を堆積し、さらにゲート電極７６となるアルミニウムを堆積した後、図１９の（Ｅ）に示すように、フォトリソグラフィとエッチングにより、アルミニウムをパターニングし、ゲート電極７６を形成する。

次に、層間絶縁膜９０を堆積した後、フォトリソグラフィとエッチングによりコンタクトホールを開孔し、ヘテロ半導体領域７４に接するようにソース電極７７を形成する。また、炭化珪素基板７１に接するようにドレイン電極７８を形成して、図１９の（Ｆ）に示すように、本発明の実施形態による半導体装置を完成させる。

このように製造した半導体装置の具体的な半導体素子としての動作について説明する。

本素子はソース電極７７を接地し、ドレイン電極７８に正のドレイン電圧を印加して使用する。この際にゲート電極７６が接地されていると、ヘテロ接合界面におけるエネルギーバリアによって電子の移動が遮られるため、ソース電極７７とドレイン電極７８との間に電流は流れず遮断状態となる。また、ソース電極７７・ドレイン電極７８間に高電圧が印加された場合、ヘテロ接合界面のヘテロ半導体領域７４側に形成される蓄積層に電界が終端されてヘテロ半導体領域７４はブレークダウンを生じないことに加えて、電界緩和領域７３によってヘテロ接合界面に印加される電界が緩和されるため、高いソース電極７７・ドレイン電極７８間の耐圧を確保できる。

さらに、第１ないし第４の実施の形態と同様に、多結晶シリコン層８０、８１からなり、層間で結晶の配列が不連続となっているヘテロ半導体領域７４を有しているため、単層の多結晶シリコンをヘテロ半導体領域７４に用いた場合と比較すると、さらに逆方向リーク電流を低減することが可能である。

次に、ゲート電極７６に然るべき正の電圧を印加すると、ゲート絶縁膜７５に隣接したヘテロ半導体領域７４、及び炭化珪素エピタキシャル層７２に電子が蓄積され、その結果、所定のドレイン電圧でソース電極７７とドレイン電極７８との間に電流が流れる。すなわち導通状態となる。

さらに、ゲート電極７６に印加している正の電圧を取り除くと、ゲート絶縁膜７５に隣接したヘテロ半導体領域７４、及び炭化珪素エピタキシャル層７２に電子の蓄積層がなくなり、ヘテロ接合界面におけるエネルギーバリアによって電子は遮られ遮断状態となる。

本実施の形態における半導体装置は、図３に示した半導体装置の積層ヘテロ半導体領域６と第一の電極７とを部分的に除去し、その除去箇所にゲート絶縁膜７５とゲート電極７６とを設け、積層ヘテロ半導体領域６と半導体基体との接合部にゲート絶縁膜７５を介してゲート電極７６が接するようにしてなる構造を有する。これと同様にして、図１、２、４、５、６、７、８に示した半導体装置の積層ヘテロ半導体領域６、２６、３６と第一の電極７、２７、３７とを部分的に除去し、その除去箇所にゲート絶縁膜７５とゲート電極７６とを設け、積層ヘテロ半導体領域６、２６、３６と半導体基体との接合部にゲート絶縁膜７５を介してゲート電極７６が接するようにしてなる構造を有する半導体装置を構成することができる。この場合に、基板領域１、２１、３１が炭化珪素基板７１に相当し、エピタキシャル領域２、２２、３２が炭化珪素エピタキシャル層７２に相当し、最下層ヘテロ半導体領域３、２３、２４、３３が多結晶シリコン層８０に相当し、最上層ヘテロ半導体領域４、２５、３５が多結晶シリコン層８１に相当し、積層ヘテロ半導体領域６、２６、３６がヘテロ半導体領域７４に相当し、第一の電極７、２７、３７がソース電極７７に相当し、第二の電極８、２８、３８がドレイン電極７８に相当する。

また、第１ないし第４の実施の形態において、積層ヘテロ半導体領域６、２６、３６を製作する場合に、本実施の形態における、多結晶シリコン層８０または８１とアモルファスシリコン層８２とが相接する構造を形成した後、アモルファスシリコン層８２中の固相結晶成長によって、アモルファスシリコン層８２を結晶化させる方法を適用することができる。

以上、全ての実施の形態において、炭化珪素（ＳｉＣ）を半導体基体材料とした半導体装置を一例として説明したが、半導体基体材料はヘテロ半導体領域の材料と異なる材料であれば、ＧａＮ、ダイヤモンド、シリコン、ＳｉＧｅなど、その他の半導体材料でもかまわない。

また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。

また、積層ヘテロ半導体領域の半導体層の材料に関しては、基板材料とヘテロ接合を形成する材料であれば、単結晶シリコン、アモルファスシリコン、多結晶シリコン、ＧａＡｓ、Ｇｅ、ＳｉＧｅなど、いずれかから成っていても良い。

また、全ての実施の形態において、第二の電極８（第５の実施の形態においてはドレイン電極７８）と第一の電極７（第５の実施の形態においてはソース電極７７）とをエピタキシャル領域２（第５の実施の形態においてはエピタキシャル層７２）を挟んで対向するように配置し、電流を縦方向に流す所謂縦型構造のダイオード（第５の実施の形態においてはトランジスタ）で説明してきたが、例えば、第二の電極８（第５の実施の形態においてはドレイン電極７８）と第一の電極７（第５の実施の形態においてはソース電極７７）とを同一主面上に配置し、電流を横方向に流す所謂横型構造のダイオード（第５の実施の形態においてはトランジスタ）であってもかまわない。

また、上記実施の形態においては、最下層ヘテロ半導体領域３（第５の実施の形態においては多結晶シリコン層８０）、最上層ヘテロ半導体領域４（第５の実施の形態においては多結晶シリコン層８１）に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。

また、一例として、エピタキシャル領域２としてＮ型の炭化珪素を、最下層ヘテロ半導体領域３としてＰ型の多結晶シリコンを用いて説明しているが、それぞれ、Ｎ型の炭化珪素とＮ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。すなわち、第一導電型はＮ型であってもＰ型であってもよい。

さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

本発明の第１並びに第２の実施の形態を説明する断面図である。 本発明の別の第１並びに第２の実施の形態を説明する断面図である。 本発明の別の第１並びに第２の実施の形態を説明する断面図である。 本発明の別の第１並びに第２の実施の形態を説明する断面図である。 本発明の別の第１並びに第２の実施の形態を説明する断面図である。 本発明の別の第１並びに第２の実施の形態を説明する断面図である。 本発明の第３の実施の形態を説明する断面図である。 本発明の第４の実施の形態を説明する断面図である。 本発明の第１並びに第２の実施の形態の製造方法の一例を示す図である。 本発明の第３の実施の形態の製造方法の一例を示す図である。 本発明の第４の実施の形態の製造方法の一例を示す図である。 最下層ヘテロ半導体領域（多結晶シリコン）と最上層ヘテロ半導体領域（多結晶シリコン）接合部の拡大断面図である。 最下層ヘテロ半導体領域（多結晶シリコン）と最上層ヘテロ半導体領域（単結晶シリコン）接合部の拡大断面図である。 最下層ヘテロ半導体領域（単結晶シリコン）と最上層ヘテロ半導体領域（多結晶シリコン）接合部の拡大断面図である。 最下層ヘテロ半導体領域（下層多結晶シリコン層）と最上層ヘテロ半導体領域（上層多結晶シリコン層）接合部の断面構造に関する実験結果の一例を示す図である。 最下層ヘテロ半導体領域（多結晶シリコン）と最上層ヘテロ半導体領域（多結晶シリコン）接合部の不純物拡散分布に関する実験結果の一例を示す図である。 本発明の第５の形態を説明する断面図である。 本発明の第５の実施の形態の製造方法の一例を示す図である。 図１８の続きである。 本発明の第５の実施の形態の製造方法の部分的な変更例を示す図である。

符号の説明

１：基板領域、２：エピタキシャル領域、３：最下層ヘテロ半導体領域、４：最上層ヘテロ半導体領域、５：中間層ヘテロ半導体領域、６：積層ヘテロ半導体領域、７：第一の電極、８：第二の電極、９：電界緩和領域、１０：絶縁領域、１１：導通領域、２１：基板領域、２２：エピタキシャル領域、２３：第一の最下層ヘテロ半導体領域、２４：第二の最下層ヘテロ半導体領域、２５：最上層ヘテロ半導体領域、２６：積層ヘテロ半導体領域、２７：第一の電極、２８：第二の電極、３１：基板領域、３２：エピタキシャル領域、３３：最下層ヘテロ半導体領域、３５：最上層ヘテロ半導体領域、３６：積層ヘテロ半導体領域、３７：第一の電極、３８：第二の電極、４１：炭化珪素半導体、４２：最下層多結晶シリコン、４３：最上層多結晶シリコン、４４：最下層多結晶シリコンの結晶粒界、４５：最上層多結晶シリコンの結晶粒界、５１：炭化珪素半導体、５２：最下層多結晶シリコン、５３：最上層単結晶シリコン、５４：最下層多結晶シリコンの結晶粒界、６１：炭化珪素半導体、６２：最下層単結晶シリコン、６３：最上層多結晶シリコン、６４：結晶欠陥、６５：結晶粒界、７１：炭化珪素基板、７２：炭化珪素エピタキシャル層、７３：電界緩和領域、７４：ヘテロ半導体領域、７５：ゲート絶縁膜、７６：ゲート電極、７７：ソース電極、７８：ドレイン電極、８０、８１：多結晶シリコン層、８２：アモルファスシリコン層、９０：層間絶縁膜、１００：半導体基体。

Claims (15)

1. 第一導電型の半導体基体よりなるカソード領域と、前記半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域よりなるアノード領域と、前記ヘテロ半導体領域に接続するアノード電極と、前記半導体基体にオーミック接続するカソード電極とを有する２端子の半導体装置において、
   前記ヘテロ半導体領域は、少なくとも１つの半導体層は多結晶構造を有する複数の半導体層が積層されてなる積層ヘテロ半導体領域からなり、
   前記積層ヘテロ半導体領域の最上層の半導体層は前記アノード電極に接続し、前記積層ヘテロ半導体領域の最下層の半導体層は前記半導体基体に接し、
   多結晶構造を有する前記半導体層の結晶粒界が他の前記半導体層の結晶粒界と連続していないことを特徴とする半導体装置。
2. 前記積層ヘテロ半導体領域は、不純物の濃度が不連続となっている部分を有することを特徴とする請求項１に記載の半導体装置。
3. 前記積層ヘテロ半導体領域の最上層の半導体層は前記アノード電極とオーミック接続していることを特徴とする請求項１または２に記載の半導体装置。
4. 前記積層ヘテロ半導体領域の最上層の半導体層が第二導電型であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
5. 前記半導体基体が、前記積層ヘテロ半導体領域の最下層の半導体層以外の前記半導体層とも接していることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
6. 前記半導体基体がＳｉＣ、ＧａＮ、ダイヤモンドのいずれかからなることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
7. 前記積層ヘテロ半導体領域を形成する前記半導体層の材料が、シリコン、ＧａＡｓ、Ｇｅ、ＳｉＧｅのいずれかからなることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
8. 請求項１ないし７のいずれかに記載の半導体装置を製造する、半導体装置の製造方法において、前記半導体装置の積層ヘテロ半導体領域を形成する工程が、多結晶構造を有する前記半導体層を積層する工程と、他の前記半導体層を積層する工程とが異なる工程よりなることを特徴とする半導体装置の製造方法。
9. 前記半導体基体上に最下層の多結晶半導体層を形成する工程と、前記最下層の多結晶半導体層の上、もしくは、前記最下層の多結晶半導体層の上に積層された単層または複層の中間層多結晶半導体層の上に最上層の多結晶半導体層を形成する、最上層多結晶半導体層形成工程と、前記最上層の多結晶半導体層に所定の濃度の不純物を導入する過程で、前記最下層の多結晶半導体層にも、前記所定の濃度とは異なる濃度の不純物を導入する工程とを有することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記最上層多結晶半導体層形成工程を実行する前に、前記最下層の多結晶半導体層を所定のマスクパターンを用いて選択的にエッチングした後、前記最上層多結晶半導体層形成工程を実行して、前記半導体基体に直接、もしくは、前記単層または複層の中間層多結晶半導体層を介して接するように前記最上層の多結晶半導体層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記多結晶構造を有する半導体層に接するアモルファス半導体層を形成する工程と、該アモルファス半導体層を固相結晶成長によって結晶化させる工程とを有することを特徴とする請求項８に記載の半導体装置の製造方法。
12. 前記半導体装置の半導体基体と前記多結晶構造を有する半導体層とに挟まれるアモルファス半導体層を形成する工程と、該アモルファス半導体層を固相結晶成長によって結晶化させる工程とを有することを特徴とする請求項８に記載の半導体装置の製造方法。
13. 二つの前記多結晶構造を有する半導体層に挟まれるアモルファス半導体層を形成する工程と、該アモルファス半導体層を固相結晶成長によって結晶化させる工程とを有することを特徴とする請求項８に記載の半導体装置の製造方法。
14. 前記アモルファス半導体層を形成する工程と、前記多結晶構造を有する半導体層を形成する工程とが、形成温度を連続的に変化させることによって連続して行われることを特徴とする請求項１１ないし１３のいずれかに記載の半導体装置の製造方法。
15. 第一導電型の半導体基体よりなるカソード領域と、前記半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域よりなるアノード領域と、前記ヘテロ半導体領域に接続するアノード電極と、前記半導体基体にオーミック接続するカソード電極とを有する２端子の半導体装置において、
    前記ヘテロ半導体領域は、少なくとも１つの半導体層は多結晶構造を有する複数の半導体層が積層されてなる積層ヘテロ半導体領域からなり、
    前記積層ヘテロ半導体領域の最上層の半導体層は前記アノード電極に接続し、前記積層ヘテロ半導体領域の最下層の半導体層は前記半導体基体に接し、
    多結晶構造を有する前記半導体層の結晶粒界が他の前記半導体層の内部に生じる結晶欠陥と連続していないことを特徴とする半導体装置。

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