JP2019102552A - ダイオード素子およびダイオード素子の製造方法 - Google Patents

ダイオード素子およびダイオード素子の製造方法 Download PDF

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Abstract

【課題】例えば、窒化ガリウムにおいては、イオン注入または選択再成長によりＮ型ＧａＮ層中または上に部分的にＰ型ＧａＮ領域を形成することが難しい。【解決手段】トレンチ構造を有し、ワイドギャップ半導体のエピタキシャル層である、第１導電型の半導体層と、トレンチ構造の少なくとも側壁に接し、ワイドギャップ半導体のエピタキシャル層である、第２導電型の半導体層と、第１導電型の半導体層および第２導電型の半導体層上において、第１導電型の半導体層および第２導電型の半導体層に接する電極とを備える、ダイオード素子を提供する。【選択図】図２

Description

本発明は、ダイオード素子およびダイオード素子の製造方法に関する。
Ｎ型のドリフト層にＰ型不純物をイオン注入することによりジャンクションバリアショットキー（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ：以下、ＪＢＳ）構造を形成することが知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１３−３０６１８号公報
例えば、窒化ガリウム（以下、ＧａＮ）においては、イオン注入または選択再成長によりＮ型ＧａＮ層中または上に部分的にＰ型ＧａＮ領域を形成することが難しい。
本発明の第１の態様においては、ダイオード素子を提供する。ダイオード素子は、第１導電型の半導体層と、第２導電型の半導体層と、電極とを備えてよい。第１導電型の半導体層は、トレンチ構造を有してよい。第１導電型の半導体層は、ワイドギャップ半導体のエピタキシャル層であってよい。第２導電型の半導体層は、トレンチ構造の少なくとも側壁に接してよい。第２導電型の半導体層は、ワイドギャップ半導体のエピタキシャル層であってよい。電極は、第１導電型の半導体層および第２導電型の半導体層上において、第１導電型の半導体層および第２導電型の半導体層に接してよい。
ワイドギャップ半導体は窒化ガリウムであってよい。
第１導電型はＮ型であってよい。
第２導電型の半導体層はトレンチ構造の底部全体に接してよい。
第２導電型の半導体層の厚さは、トレンチ構造の深さよりも小さくてよい。トレンチ構造の深さは、側壁の頂部からトレンチ構造の底部までの長さであってよい。
第１導電型の半導体層は、第１のトレンチ構造および第２のトレンチ構造とメサ構造とを備えてよい。第１のトレンチ構造および第２のトレンチ構造は、配列方向において互いに隣接して設けられてよい。配列方向は、複数のトレンチ構造が互いに離間して配列される方向であってよい。メサ構造は、配列方向において、第１のトレンチ構造と第２のトレンチ構造との間に位置してよい。配列方向におけるメサ構造の幅は、０．５μｍ以上１０μｍ以下であってよい。
トレンチ構造の幅は、１μｍ以上５０μｍ以下であってよい。トレンチ構造の幅は、第１の側壁の頂部と前記第２の側壁の頂部との間の長さにより規定されてよい。トレンチ構造の第１の側壁と第２の側壁とは、配列方向において互いに対向してよい。
トレンチ構造の幅は、配列方向におけるメサ構造の幅の１倍以上であってよい。
第１導電型の半導体層は、メサ構造の頂部と、トレンチ構造の側壁とにおいて、高濃度領域を含んでよい。高濃度領域は、トレンチ構造の底部における第１導電型のドーパント濃度よりも高い第１導電型のドーパント濃度を有してよい。
第２導電型の半導体層は、半導体接合領域と、金属接合領域とを含んでよい。半導体接合領域は、第１導電型の半導体層と接してよい。金属接合領域は、第２導電型の半導体層の厚さ方向において半導体接合領域とは反対側に位置してよい。金属接合領域は、電極に接してよい。金属接合領域の第２導電型のドーパント濃度は、半導体接合領域の第２導電型のドーパント濃度よりも高くてよい。
本発明の第２の態様においては、ダイオード素子の製造方法を提供する。ダイオード素子の製造方法は、複数のトレンチ構造を形成する段階と、第２導電型の半導体層をエピタキシャル成長させる段階と、第１導電型の半導体層を部分的に露出させる段階と、電極を形成する段階とを備えてよい。複数のトレンチ構造を形成する段階においては、第１導電型の半導体層を部分的にエッチングすることにより、互いに離間して配列される複数のトレンチ構造を第１導電型の半導体層に形成してよい。第１導電型の半導体層は、ワイドギャップ半導体のエピタキシャル層であってよい。第２導電型の半導体層をエピタキシャル成長させる段階においては、複数のメサ構造と複数のトレンチ構造との上方に選択再成長用のマスクを設けることなく、第１導電型の半導体層上に、第２導電型の半導体層をエピタキシャル成長させてよい。第２導電型の半導体層は、ワイドギャップ半導体であってよい。複数のメサ構造は、配列方向において互いに隣接する各２つのトレンチ構造の間にそれぞれ位置してよい。配列方向は、複数のトレンチ構造が互いに離間して配列される方向であってよい。第１導電型の半導体層を部分的に露出させる段階においては、複数のメサ構造上に位置する第２導電型の半導体層を部分的にエッチングすることにより、第１導電型の半導体層を部分的に露出させてよい。電極を形成する段階においては、第１導電型の半導体層および第２導電型の半導体層上において、第１導電型の半導体層および第２導電型の半導体層に接する電極を形成してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
ダイオード素子１００の上面図である。 第１実施形態における図１のＡ‐Ａ断面を示す図である。 Ａ‐Ａ断面における幅、長さおよび深さ等の寸法を説明する図である。 ダイオード素子１００の製造方法のフロー図である。 （ａ）から（ｅ）は、ダイオード素子１００の製造方法の各段階を説明する図である。 （Ａ）から（Ｃ）の各々は、活性部９２の部分拡大図である。 半導体チップ９０が切り出される前のウェハ８０の上面図である。 （Ａ）および（Ｂ）は、図７のＢ‐Ｂ断面を示す図である。 第１実施形態の第１変形例を示す図である。 第１実施形態の第２変形例を示す図である。 第１実施形態の第３変形例を示す図である。 第２実施形態における図１のＡ‐Ａ断面を示す図である。 第３実施形態における図１のＡ‐Ａ断面を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、ダイオード素子１００の上面図である。本例のダイオード素子１００は、活性部９２と、エッジ終端部９８とを有する。本例の活性部９２は、Ｘ‐Ｙ平面方向において、エッジ終端部９８に囲まれた部分である。活性部９２においては、半導体チップ９０の厚さ方向において電流が流れてよい。詳細は後述するが、本例の活性部９２には、ＪＢＳ構造を有するダイオードが設けられる。
本例において、Ｘ軸方向とＹ軸方向とは互いに直交する方向であり、Ｚ軸方向はＸ‐Ｙ平面に直交する方向である。Ｘ、Ｙ及びＺ軸は、いわゆる右手系を成す。本例においては、Ｚ軸正方向（＋Ｚ方向）を「上」と称し、Ｚ軸負方向（−Ｚ方向）を「下」と称する場合がある。ただし、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。
エッジ終端部９８は、半導体チップ９０の表（おもて）面近傍の電界集中を緩和する機能を有してよい。エッジ終端部９８は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。エッジ終端部９８を設けることにより、エッジ終端部９８を設けない場合に比べて、ダイオード素子１００の耐圧を向上させることができる。
半導体チップ９０は、ワイドギャップ半導体を主として有するチップであってよい。ワイドギャップ半導体は、シリコンのバンドギャップよりも大きなバンドギャップを有する半導体を意味してよい。ワイドギャップ半導体は、Ａｌ及びＩｎを微量に含むＧａＮ（即ち、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１））であってよく、炭化ケイ素（以下、ＳｉＣ）であってよく、ダイヤモンドであってもよい。なお、本例のワイドギャップ半導体は、ＧａＮ（ＡｌｘＩｎｙＧａ１−ｘ−ｙＮにおいてｘ＝ｙ＝０）である。
図２は、第１実施形態における図１のＡ‐Ａ断面を示す図である。Ａ‐Ａ断面は、活性部９２のＸ‐Ｚ断面における一部を示す。本例の活性部９２は、Ｎ＋型ＧａＮ基板１０、Ｎ型ＧａＮ層２０、Ｐ型ＧａＮ層３０、アノード電極７２およびカソード電極７４を有する。本例のＮ＋型ＧａＮ基板１０は、上面１２の面方位が（０００１）面である自立基板である。カソード電極７４は、Ｎ＋型ＧａＮ基板１０の下面１４に接する。
本例において、Ｎ＋型ＧａＮ基板１０は、上述のワイドギャップ半導体の基板である。また、本例においては、Ｎ型ＧａＮ層２０およびＰ型ＧａＮ層３０は、上述のワイドギャップ半導体のエピタキシャル層である。本例においては、エピタキシャル成長によりＰ型ＧａＮ層３０を形成するので、イオン注入または選択再成長によりＰ型のＧａＮ層を形成する困難性を回避し、かつ、トレンチ構造４０に確実にＰ型ＧａＮ層３０を設けることができる。
Ｎ型ＧａＮ層２０は第１導電型の半導体層の一例であり、Ｐ型ＧａＮ層３０は第２導電型の半導体層の一例である。本例において、第１導電型はＮ型であり、第２導電型はＰ型である。ただし、他の例においては、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。本明細書において、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。ＮまたはＰの右に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
ＧａＮに対するＮ型ドーパントは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）および酸素（Ｏ）の一種類以上の元素であってよい。本例においては、Ｎ型ドーパントとしてシリコンを用いる。また、ＧａＮに対するＰ型ドーパントは、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）および亜鉛（Ｚｎ）の一種類以上の元素であってよい。本例においては、Ｐ型ドーパントとしてマグネシウムを用いる。ＳｉＣに対するＮ型ドーパントは、窒素（Ｎ）およびリン（Ｐ）のうち一種類以上の元素であってよく、ＳｉＣに対するＰ型ドーパントは、アルミニウム（Ａｌ）およびボロン（Ｂ）のうち一種類以上の元素であってよい。
Ｎ型ＧａＮ層２０は、Ｎ＋型ＧａＮ基板１０の上面１２に接する。Ｎ型ＧａＮ層２０は、複数のトレンチ構造４０と複数のメサ構造５０とを有してよい。本例のＮ型ＧａＮ層２０においては、複数のトレンチ構造４０が互いに離間してＸ軸方向に配列される。本例において、Ｘ軸方向は、複数のトレンチ構造４０の配列方向６０と平行である。複数のメサ構造５０は、配列方向６０において互いに隣接する各２つのトレンチ構造の間に位置する。つまり、配列方向６０において、トレンチ構造４０とメサ構造５０とは交互に設けられる。
Ｐ型ＧａＮ層３０は、Ｎ型ＧａＮ層２０に接して設けられる。Ｐ型ＧａＮ層３０は、トレンチ構造４０の少なくとも側壁に接してよい。また、Ｐ型ＧａＮ層３０は、メサ構造５０の頂部５２の少なくとも一部に接してよい。本例のＰ型ＧａＮ層３０は、メサ構造５０の頂部５２の一部を除いて、Ｎ型ＧａＮ層２０における側壁４４、底部４６および頂部５２の各全体に接する。ただし、本例のＰ型ＧａＮ層３０は、メサ構造５０の頂部５２上に開口３８を有する。即ち、本例のＰ型ＧａＮ層３０は、開口３８を除いて、トレンチ構造４０およびメサ構造５０の全体を覆う。
トレンチ構造４０は、側壁４４および底部４６を有する。トレンチ構造４０の側壁４４の頂部４２は、Ｚ軸方向においてメサ構造５０の頂部５２と同じ位置にある。なお、側壁４４の頂部４２は、Ａ‐Ａ断面においては点状に示されるが、上面視においてはＹ軸方向に延伸してよい。トレンチ構造４０において、側壁４４と底部４６とは所定の角度θを成してよい。角度θは鋭角または直角であってよい。本例において、トレンチ構造４０は、底部４６を間に挟んで配列方向６０に隣接する２つの頂部４２の間に位置する。また、メサ構造５０は、頂部５２を間に挟んで配列方向６０に隣接する２つの頂部４２の間に位置する。
アノード電極７２は、Ｎ型ＧａＮ層２０およびＰ型ＧａＮ層３０上において、Ｎ型ＧａＮ層２０およびＰ型ＧａＮ層３０に接してよい。本例のアノード電極７２は、Ｐ型ＧａＮ層３０の開口３８においてＮ型ＧａＮ層２０と直接接する。これにより、アノード電極７２とＮ型ＧａＮ層２０とのショットキー接合が設けられる。これにより、開口３８が設けられず且つアノード電極７２がＰ型ＧａＮ層３０のみと接する場合に比べて、ダイオード素子１００の導通抵抗を低減することができる。それゆえ、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ ｄｉｏｄｅ：以下、ＳＢＤ。なお、Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅとも呼ばれる。）と同程度に低い立ち上がり電圧を実現することができる。
また、本例のアノード電極７２は、開口３８を除く頂部５２と、側壁４４と、底部４６との各上方において、Ｐ型ＧａＮ層３０と直接接する。本例のアノード電極７２はＰＮ接合に電気的に接続するので、アノード電極７２およびカソード電極７４間に順方向バイアスが印加された場合に、ダイオード素子１００には電子および正孔の再結合に起因する電流も流れ得る。本例では、側壁４４に加えて底部４６全体にもＰ型ＧａＮ層３０を設けるので、側壁４４のみにＰ型ＧａＮ層３０を設ける場合に比べて、電流が流れる面積を増やすことができる。
さらに、本例においては、アノード電極７２およびカソード電極７４間に逆方向バイアスが印加された場合に、頂部５２、側壁４４および底部４６に渡って連続するように空乏層は拡張し得る。これにより、ＰＮ接合が設けられず且つアノード電極７２の全体がＮ型ＧａＮ層２０のみと接するＳＢＤに比べて、逆方向バイアス印加時のリーク電流を低減することができる。
トレンチ構造４０における角度θは、角度θは、４０度以上９０度以下であってよい。角度θが小さいほど、Ｎ型ＧａＮ層２０上においてＰ型ＧａＮ層３０がエピタキシャル成長しやすい。例えば、角度θが４０度以上６０度以下、さらに好適な例としては４０度以上５０度未満（より具体的な例として、角度θ＝４５度）の場合、角度θが６０度よりも大きい場合に比べて、Ｐ型ＧａＮ層３０をエピタキシャル成長させるときの製造条件の最適範囲（即ち、プロセスウィンドウ（Ｐｒｏｃｅｓｓ Ｗｉｎｄｏｗ））を広げることができる点が有利である。
しかしながら、角度θが小さいほど、側壁４４の斜面の長さ（Ｘ‐Ｚ平面における側壁４４の頂部４２から底部４６までの距離）が長くなるので、ショットキー接合領域の面積に対するＰＮ接合領域の面積の相対比が増加する。ＰＮ接合領域の面積の相対比が増加するほど、順方向電圧ＶＦが増加する。そこで、ＰＮ接合領域の面積の相対比が増加すること（即ち、ショットキー接合領域の面積の相対比が低下すること）を防ぐべく、角度θは８０度以上９０度以下（より具体的な例として、８１度以上８９度以下の所定の角度）としてよい。
なお、本例においては、説明を容易にすることを目的として、配列方向６０において互いに隣接する第１のトレンチ構造４０‐１および第２のトレンチ構造４０‐２の間に位置するメサ構造５０を第２のメサ構造５０‐２と称する。また、Ｘ軸正方向において第１のトレンチ構造４０‐１に隣接するメサ構造５０を第１のメサ構造５０‐１と称し、Ｘ軸負方向において第２のトレンチ構造４０‐２に隣接するメサ構造５０を第３のメサ構造５０‐３と称する。
図３は、Ａ‐Ａ断面における幅、長さおよび深さ等の寸法を説明する図である。説明を容易にすることを目的として、図３においては、Ｎ型ＧａＮ層２０およびＰ型ＧａＮ層３０のみを示す。トレンチ構造４０の配列方向６０の幅ＷＴは、１μｍ以上５０μｍ以下であってよく、１μｍ以上２０μｍ以下であってよく、１μｍ以上１０μｍ以下であってもよい。本例の幅ＷＴは、底部４６を間に挟んで配列方向６０に隣接する２つの頂部４２間の長さである。本例の幅ＷＴは、約１０μｍである。理解を容易にすることを目的として、図３においては、配列方向６０において互いに対向する第１のトレンチ構造４０‐１の第１の側壁４４‐１および第２の側壁４４‐２を示す。
選択再成長によりＰ型ＧａＮ層３０を形成する場合には、トレンチ構造４０の幅ＷＴを４００μｍ以上とする必要がある。なお、選択再成長によりＮ型ＳｉＣ層上にＰ型ＳｉＣ層を形成する場合にも、同様に、トレンチ構造４０の幅ＷＴを４００μｍ以上とする必要がある。これに対して本例では、選択再成長用のマスクを用いないので、幅ＷＴを１μｍ以上５０μｍ以下とすることができる。本例では、選択再成長に比べて、トレンチ構造４０の幅ＷＴを小さくすることができるので、ショットキー接合領域の面積の相対比が低下することを防ぐことができる。
トレンチ構造４０の幅ＷＴは、配列方向６０におけるメサ構造５０の幅ＷＭの１倍以上であってよく、２倍以上であってもよい。幅ＷＭに対する幅ＷＴの比率（即ち、幅ＷＴ／幅ＷＭ）が小さいほど、ダイオード素子１００のショットキー特性が強くなってよい。例えば、幅ＷＴ／幅ＷＭが小さいほど、順方向電圧ＶＦを小さくすることができる。
これに対して、幅ＷＴ／幅ＷＭが大きいほど、ダイオード素子１００のＰＮ接合特性が強くなってよい。例えば、幅ＷＴ／幅ＷＭが大きいほど、順方向バイアス印加時における電圧‐電流特性が向上し、逆方向バイアス印加時におけるリーク電流を低減することができる。加えて、幅ＷＴ／幅ＷＭが大きいほど、Ｐ型ＧａＮ層３０をエピタキシャル成長させるときの製造条件の制御がより容易である。
メサ構造５０の配列方向６０の幅ＷＭは、０．５μｍ以上１０μｍ以下であってよい。本例の幅ＷＭは、頂部５２を間に挟んで配列方向６０に隣接する２つの頂部４２間の長さである。本例の幅ＷＭは、数μｍである。Ｐ型ＧａＮ層３０の開口３８の幅ＷＯＰは、メサ構造５０の幅ＷＭより小さくてよい。それゆえ、頂部５２上にもＰ型ＧａＮ層３０が設けられてよい。幅ＷＯＰは、０．３μｍ以上８μｍ以下であってよく、１μｍ以上２μｍ以下であってよい。頂部５２上においては、配列方向６０の長さＬＰが０．１μｍ以上のＰ型ＧａＮ層３０が、配列方向６０において開口３８を間に挟むように設けられてよい。
本例のトレンチ構造４０は、側壁４４の頂部４２からトレンチ構造４０の底部４６までの長さである深さＤＴを有する。深さＤＴは、０．５μｍ以上２μｍ以下であってよい。深さＤＴが大きいほど、逆方向バイアス印加時にＮ型ＧａＮ層２０とＰ型ＧａＮ層３０とのＰＮ接合領域に形成される空乏層が、リーク電流を遮断しやすい。つまり、深さＤＴが大きいほど、より十分なピンチオフ状態を得ることができる。
Ｎ型ＧａＮ層２０の高さＨＮは、５μ以上２０μｍ以下であってよい。本例において、Ｎ型ＧａＮ層２０の高さＨＮは、上面１２から頂部５２までのＺ軸方向と平行な長さである。Ｎ型ＧａＮ層２０のＮ型ドーパントのドーピング濃度Ｎｄは、０．５Ｅ＋１６ｃｍ−３以上２Ｅ＋１６ｃｍ−３以下であってよい。Ｎ型ＧａＮ層２０のＮｄは、ダイオード素子１００の耐圧に応じて定めてよい。Ｎｄが小さいほどダイオード素子１００の耐圧は高くなる。なお。Ｅは１０の冪であり、２Ｅ＋１６は２×１０１６を意味する。
Ｐ型ＧａＮ層３０の厚さＴＰは、Ｐ型ＧａＮ層３０によりトレンチ構造４０が充填されない厚さであってよい。本例において、Ｐ型ＧａＮ層３０の厚さＴＰは、トレンチ構造４０の深さＤＴよりも小さい。Ｐ型ＧａＮ層３０の厚さＴＰは、３０ｎｍ以上５００ｎｍ以下（即ち、０．０３μｍ以上０．５μｍ以下）であってよく、１００ｎｍ以上２００ｎｍ以下（即ち、０．１μｍ以上０．２μｍ以下）であってもよい。厚さＴＰが３０ｎｍ未満である場合、十分なＰＮ接合領域が得られない。これに対して、厚さＴＰが５００ｎｍより大きい場合、ダイオード素子１００におけるＰ型ＧａＮ層３０の抵抗が高くなり過ぎる。なお、製造条件を制御することにより、側壁４４、底部４６および頂部５２に接するＰ型ＧａＮ層３０の厚さＴＰを同じにすることが可能である。
Ｐ型ドーパントのドーピング濃度Ｎａは、１Ｅ＋１８ｃｍ−３以上１Ｅ＋２０ｃｍ−３以下であってよく、より好ましくは、５Ｅ＋１８ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下としてよい。Ｎａが１Ｅ＋１８ｃｍ−３未満の場合、ＰＮ接合の抵抗が高すぎるという問題がある。それゆえ、Ｎａは１Ｅ＋１８ｃｍ−３以上とすることが望ましい。また、Ｎａが１Ｅ＋２０ｃｍ−３を超える場合、Ｐ型ＧａＮ層３０中において活性化しないＭｇの数が増えるので、Ｎａは１Ｅ＋２０ｃｍ−３以下とすることが望ましい。
厚さＴＰとＰ型ドーパントのドーピング濃度Ｎａとは、適切な最適値に定めてよい。Ｐ型ＧａＮ層３０は、Ｐ型ＧａＮ層３０とＮ型ＧａＮ層２０とにより十分なピンチオフ状態を得ることができる程度のＮａと厚さＴＰとを有してよい。十分なピンチオフ状態を得ることができるのであれば、厚さＴＰを可能な限り小さくしてよい。厚さＴＰが小さいほど、ダイオード素子１００の抵抗を低減することができる。また、詳細は後述するが、厚さＴＰが小さいほど、ウェハに設けられたアライメントマーカーの位置を特定することがより容易になる点も有利である。
図４は、ダイオード素子１００の製造方法のフロー図である。本例の製造方法は、Ｎ型ＧａＮ層２０をエピタキシャル成長させる段階（Ｓ１０）と、Ｎ型ＧａＮ層２０に複数のトレンチ構造４０を形成する段階（Ｓ２０）と、Ｐ型ＧａＮ層３０をエピタキシャル成長させる段階（Ｓ３０）と、Ｐ型ＧａＮ層３０を部分的に除去することによりＮ型ＧａＮ層２０を部分的に露出させる段階（Ｓ４０）と、アノード電極７２およびカソード電極７４を形成する段階（Ｓ５０）とを備える。本例においては、Ｓの右に付した番号が、小さい番号から大きい番号の順に各段階が行われる。
図５の（ａ）から（ｅ）は、ダイオード素子１００の製造方法の各段階を説明する図である。図５の（ａ）は、段階Ｓ１０を示す。本例の段階Ｓ１０では、Ｎ＋型ＧａＮ基板１０上にＮ型ＧａＮ層２０をエピタキシャル成長させる。Ｎ型ＧａＮ層２０は、有機金属成長法（ＭＯＣＶＤ）またはハイドライド気相成長法（ＨＶＰＥ）によりエピタキシャル形成されてよい。例えば、トリメチルガリウム（ＴＭＧａ）、アンモニア（ＮＨ３）およびシラン（ＳｉＨ４）を含む原料ガスと、窒素（Ｎ２）および水素（Ｈ２）を含む押圧ガスとをＮ＋型ＧａＮ基板１０上に供給することにより、ＭＯＣＶＤでＮ型ＧａＮ層２０をエピタキシャル成長させる。
図５の（ｂ）は、段階Ｓ２０を示す。本例の段階Ｓ２０では、Ｎ型ＧａＮ層２０を部分的にエッチングすることにより、複数のトレンチ構造４０および複数のメサ構造５０をＮ型ＧａＮ層２０に形成する。既知のフォトリソグラフィー工程によりメサ構造５０に対応する部分にマスク層を設けた上で、Ｎ型ＧａＮ層２０をドライエッチングすることにより、トレンチを形成することができる。
図５の（ｃ）は、段階Ｓ３０を示す。本例の段階Ｓ３０では、各トレンチ構造４０と各メサ構造５０との上方に選択再成長用のマスクを設けることなく、Ｎ型ＧａＮ層２０上にＰ型ＧａＮ層３０をエピタキシャル成長させる。段階Ｓ３０においても、ＭＯＣＶＤまたはＨＶＰＥを用いてよい。例えば、ＴＭＧａ、ＮＨ３およびビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を含む原料ガスと、Ｎ２およびＨ２を含む押圧ガスとをＮ型ＧａＮ層２０上に供給することにより、ＭＯＣＶＤでＰ型ＧａＮ層３０をエピタキシャル成長させる。
図５の（ｄ）は、段階Ｓ４０を示す。本例の段階Ｓ４０では、メサ構造５０上に位置するＰ型ＧａＮ層３０を部分的にエッチングすることにより、Ｐ型ＧａＮ層３０に開口３８を設ける。これにより、頂部５２のＮ型ＧａＮ層２０を部分的に露出させる。既知のフォトリソグラフィー工程により、開口３８に対応する部分以外のＰ型ＧａＮ層３０上の全体にマスク層を設けた上で、Ｐ型ＧａＮ層３０をドライエッチングすることにより、開口３８を形成することができる。
図５の（ｅ）は、段階Ｓ５０を示す。本例の段階Ｓ５０では、スパッタリングによりアノード電極７２およびカソード電極７４を順次形成する。アノード電極７２は、Ｐ型ＧａＮ層３０の露出された表面と開口３８において露出されるＮ型ＧａＮ層２０とに直接接するニッケル（Ｎｉ）層と、ニッケル層上において当該ニッケル層に接する金（Ａｕ）層との積層構造（Ｎｉ＼Ａｕ）を有してよい。半導体チップ９０のＸ‐Ｙ平面の端部においてアノード電極７２を除去するべく、アノード電極７２を部分的にエッチングしてもよい。カソード電極７４は、Ｎ＋型ＧａＮ基板１０の下面１４に直接接するチタン（Ｔｉ）層と、チタン層の下方において当該チタン層に接するニッケル（Ｎｉ）層と、ニッケル層の下方において当該ニッケル層に接する金（Ａｕ）層との積層構造（Ｔｉ／Ｎｉ／Ａｕ）を有してよい。
図６の（Ａ）から（Ｃ）の各々は、活性部９２の部分拡大図である。図６の（Ａ）は、トレンチ構造４０およびメサ構造５０がストライプ形状で設けられる例である。図６の（Ｂ）は、トレンチ構造４０およびメサ構造５０が同心の矩形形状（即ち、同一の中心を有し且つ互いに相似である複数の矩形形状）で設けられる例である。図６の（Ｃ）は、トレンチ構造４０およびメサ構造５０がハニカム形状で設けられる例である。図６においては、理解を容易にすることを目的として、トレンチ構造４０の底部４６に斜線を付す。また、図６においては、図１および図２のＡ‐Ａに対応する範囲の一例を併せて示す。
いずれの形状を採用してもよいが、（Ｂ）同心の矩形形状は、活性部９２とエッジ終端部９８とを組み合わせる場合のレイアウト設計が比較的容易である。また、（Ｃ）ハニカム形状は、大面積の半導体チップ９０の活性部９２に最適な形状である。
なお、（Ａ）ストライプ形状においては、配列方向６０は、Ｘ軸方向と平行な方向である。ただし、（Ｂ）同心の矩形形状においては、配列方向６０は、Ｘ軸方向と平行な方向であってよく、Ｙ軸方向と平行な方向であってもよい。さらに、（Ｃ）ハニカム形状においては、配列方向６０は、Ｘ軸方向と平行な方向であってよく、Ｘ軸と＋６０度を成す直線に平行な方向であってよく、Ｘ軸と−６０度を成す直線に平行な方向であってもよい。
図７は、半導体チップ９０が切り出される前のウェハ８０の上面図である。本例のウェハ８０は、オリエンテーション・フラット（以下、ＯＦ）８２が（１−１００）面であるＧａＮウェハである。本例のウェハ８０は、ＯＦ８２を除く端部にマーカー８４を有する。本例のマーカー８４は、Ｎ型ＧａＮ層２０に設けられたトレンチである。本例のマーカー８４は上面視において短冊形状であるが、他の例においては数字、文字および記号の少なくとも１つ以上を有してもよい。
図８の（Ａ）および（Ｂ）は、図７のＢ‐Ｂ断面を示す図である。図８の（Ａ）は、Ｐ型ＧａＮ層３０が、トレンチ構造４０が充填されない程度の厚さＴＰを有する、本例のＢ‐Ｂ断面図である。これに対して、図８の（Ｂ）は、トレンチ構造４０がＰ型ＧａＮ層３０により充填される他の例のＢ‐Ｂ断面図である。図８の（Ａ）の本例においては、厚さＴＰが十分に薄いので、段階Ｓ３０以降の段階におけるフォトリソグラフィー工程用のマスク位置合わせにおいてマーカーを特定することが容易になる。それゆえ、マスク位置合わせ精度（即ち、アライメント精度）を、図８の（Ｂ）の例に比べて高くすることができる。
図９は、第１実施形態の第１変形例を示す図である。本例のＮ型ＧａＮ層２０は、メサ構造５０において高濃度領域２２を含む。本例の高濃度領域２２は、トレンチ構造４０の底部４６におけるＮ型のドーパント濃度よりも高いＮ型のドーパント濃度を有するＮ＋型の領域である。本例の高濃度領域２２は、メサ構造５０の頂部５２と、トレンチ構造４０の側壁４４とに設けられる。メサ構造５０において高濃度領域２２が設けられる範囲を破線で示す。
本例の高濃度領域２２は、頂部５２から所定深さ範囲に設けられる。また、本例の高濃度領域２２は、側壁４４に直交する方向において、側壁４４からメサ構造５０の内部の所定位置まで設けられる。ただし、本例のメサ構造５０は、その全てが高濃度領域２２ではない。本例において、メサ構造５０の内部には、Ｎ型ＧａＮ層２０と同じＮ型ドーピング濃度を有する領域が残存する。
高濃度領域２２を設けることにより、高濃度領域２２を設けない場合と比べて、逆方向バイアス印加時にＺ軸方向に空乏層が延伸しにくくなる。それゆえ、高濃度領域２２を設けることにより、耐圧を向上させることができる。ただし、高濃度領域２２を設けることにより、高濃度領域２２を設けない場合と比べて、バイアス非印加時におけるＰ型ＧａＮ層３０の空乏化範囲が大きいので、素子抵抗が増加する。それゆえ、ダイオード素子１００の耐圧と抵抗とのバランスを考慮したうえで、高濃度領域２２を設けてよい。
ＧａＮ材料において、Ｎ型領域はイオン注入によって形成することができる。例えば、段階Ｓ２０の後であって段階Ｓ３０の前に、頂部５２および側壁４４に選択的にＮ型不純物をイオン注入し、その後、ドーパントを活性化するためにＮ型ＧａＮ層２０をアニールする。これにより、底部４６を除くＮ型ＧａＮ層２０において、所定の深さ範囲に高濃度領域２２を形成することができる。
図１０は、第１実施形態の第２変形例を示す図である。本例のＰ型ＧａＮ層３０は、Ｐ型の半導体接合領域３４と、Ｐ＋型の金属接合領域３６とを含む。本例において、半導体接合領域３４は、Ｐ型ＧａＮ層３０のうちＮ型ＧａＮ層２０の側壁４４と接する領域である。また、金属接合領域３６は、Ｐ型ＧａＮ層３０の厚さ方向において半導体接合領域３４とは反対側に位置し、アノード電極７２と接する領域である。金属接合領域３６は、Ｐ型ＧａＮ層３０の露出された表面から所定の深さ範囲に設けられてよい。本例の金属接合領域３６は、側壁４４、底部４６および頂部５２上において一定の厚さを有する。
金属接合領域３６におけるＰ型のドーパント濃度は、半導体接合領域３４におけるＰ型のドーパント濃度よりも高くてよい。段階Ｓ４０の後半において、Ｃｐ２Ｍｇの単位時間当たりの流量を増加させることにより、Ｐ型ＧａＮ層３０の最表面から所定の深さ範囲をＰ＋型の金属接合領域３６にすることができる。これにより、Ｐ＋型の金属接合領域３６を設けない場合に比べて、Ｐ型ＧａＮ層３０とアノード電極７２との接触抵抗を低減することができる。なお、第１変形例と第２変形例とを組み合わせてもよい。
図１１は、第１実施形態の第３変形例を示す図である。図１１の（Ａ）は、トレンチ構造４０の幅ＷＴ１に対するメサ構造５０の幅ＷＭ１の比率（ＷＭ１／ＷＴ１）が相対的に大きいショットキー特性領域９４のＸ‐Ｚ断面を示す。これに対して、図１１の（Ｂ）は、トレンチ構造４０の幅ＷＴ２に対するメサ構造５０の幅ＷＭ２の比率（ＷＭ２／ＷＴ２）が相対的に小さいＰＮ接合特性領域９６のＸ‐Ｚ断面を示す。
本例においては、ショットキー特性領域９４およびＰＮ接合特性領域９６において角度θは一定である。本例においては、Ｐ型ＧａＮ層３０の長さＬＰは領域に依らず一定であり、且つ、２つの領域においてメサ構造５０の幅ＷＭが異なる。それゆえ、ショットキー特性領域９４における開口３８の幅ＷＯＰ１を、ＰＮ接合特性領域９６における開口３８の幅ＷＯＰ２に比べて大きくすることができる（ＷＯＰ２＜ＷＯＰ１）。ショットキー特性領域９４は、ＰＮ接合特性領域９６に比べて、各頂部５２におけるアノード電極７２とＮ型ＧａＮ層２０との接触面積が大きくてよい。それゆえ、ショットキー特性領域９４は、ＰＮ接合特性領域９６よりも強いショットキー特性を有してよく、ＰＮ接合特性領域９６は、ショットキー特性領域９４よりも強いＰＮ接合特性を有してよい。このように、１つの半導体チップ９０内において、特性の異なる領域を設けることにより、例えば、電流‐電圧特性の設計の自由度を上げることができる。
なお、ＰＮ接合特性領域９６に比べてショットキー特性領域９４において、アノード電極７２とＮ型ＧａＮ層２０との接触面積を大きくすることができれば、他の構成を採用してもよい。他の例においては、ＷＭ１／ＷＴ１＝ＷＭ２／ＷＴ２とした上で、ショットキー特性領域９４の長さＬＰをＰＮ接合特性領域９６の長さＬＰよりも小さくすることにより、幅ＷＯＰ１を幅ＷＯＰ２よりも大きくしてもよい。更なる他の例においては、長さＬＰは領域に依らず一定とした上でショットキー特性領域９４の角度θ１をＰＮ接合特性領域９６の角度θ２よりも大きくすることにより、ＰＮ接合特性領域９６に比べてショットキー特性領域９４において、アノード電極７２とＮ型ＧａＮ層２０との接触面積を大きくしてもよい。
ショットキー特性領域９４とＰＮ接合特性領域９６とは、配列方向６０において一例に並ぶように設けられてよい。図６（Ａ）のストライプ形状においては、所定のＸ位置よりもＸ軸正方向にショットキー特性領域９４およびＰＮ接合特性領域９６の一方が設けられ、所定のＸ位置よりもＸ軸負方向にそれらの他方が設けられてよい。また、図６（Ｂ）の同心の矩形形状および図６（Ｃ）のハニカム形状においては、Ｘ‐Ｙ平面における所定の範囲よりも内側にショットキー特性領域９４およびＰＮ接合特性領域９６の一方が設けられ、当該所定の範囲よりも外側にショットキー特性領域９４およびＰＮ接合特性領域９６の他方が設けられてよい。
図１２は、第２実施形態における図１のＡ‐Ａ断面を示す図である。本例においては、底部４６の全体にはＰ型ＧａＮ層３０を設けない。本例のダイオード素子１００は、底部４６に接するＰ型ＧａＮ層３０に代えて、絶縁膜４９を有する。係る点において、第１実施形態と異なる。例えば、段階Ｓ４０において、頂部５２および底部４６に対応する所定の範囲に開口を有するマスク層を介してエッチングすることにより、頂部５２および底部４６上に開口を形成することができる。その後、絶縁膜４９をブランケット堆積した後、底部４６に接する部分以外の絶縁膜４９をエッチングにより除去する。本例においても、イオン注入または選択再成長によりＰ型のＧａＮ層を形成する困難性を回避することができる。
図１３は、第３実施形態における図１のＡ‐Ａ断面を示す図である。本例においては、底部４６に接するＰ型ＧａＮ層３０の厚さＴＰが、トレンチ構造４０の深さＤＴよりも大きい。係る点において、第１実施形態と異なる。ただし、本例においても、イオン注入または選択再成長によりＰ型のＧａＮ層を形成する困難性を回避することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・Ｎ＋型ＧａＮ基板、１２・・上面、１４・・下面、２０・・Ｎ型ＧａＮ層、２２・・高濃度領域、３０・・Ｐ型ＧａＮ層、３４・・半導体接合領域、３６・・金属接合領域、３８・・開口、４０・・トレンチ構造、４２・・頂部、４４・・側壁、４６・・底部、４９・・絶縁膜、５０・・メサ構造、５２・・頂部、６０・・配列方向、７２・・アノード電極、７４・・カソード電極、８０・・ウェハ、８２・・ＯＦ、８４・・マーカー、９０・・半導体チップ、９２・・活性部、９４・・ショットキー特性領域、９６・・ＰＮ接合特性領域、９８・・エッジ終端部、１００・・ダイオード素子

Claims (11)

  1. トレンチ構造を有し、ワイドギャップ半導体のエピタキシャル層である、第１導電型の半導体層と、
    前記トレンチ構造の少なくとも側壁に接し、前記ワイドギャップ半導体のエピタキシャル層である、第２導電型の半導体層と、
    前記第１導電型の半導体層および前記第２導電型の半導体層上において、前記第１導電型の半導体層および前記第２導電型の半導体層に接する電極と
    を備える、ダイオード素子。
  2. 前記ワイドギャップ半導体は窒化ガリウムである
    請求項１に記載のダイオード素子。
  3. 前記第１導電型はＮ型である
    請求項１または２に記載のダイオード素子。
  4. 前記第２導電型の半導体層は前記トレンチ構造の底部全体に接する
    請求項１から３のいずれか一項に記載のダイオード素子。
  5. 前記第２導電型の半導体層の厚さは、前記側壁の頂部から前記トレンチ構造の底部までの長さである前記トレンチ構造の深さよりも小さい
    請求項１から４のいずれか一項に記載のダイオード素子。
  6. 前記第１導電型の半導体層は、
    複数の前記トレンチ構造が互いに離間して配列される配列方向において、互いに隣接して設けられた第１のトレンチ構造および第２のトレンチ構造と、
    前記配列方向において、前記第１のトレンチ構造と前記第２のトレンチ構造との間に位置するメサ構造と
    を備え、
    前記配列方向における前記メサ構造の幅は、０．５μｍ以上１０μｍ以下である
    請求項１から５のいずれか一項に記載のダイオード素子。
  7. 前記配列方向において互いに対向する前記トレンチ構造における第１の側壁と第２の側壁とであって、前記第１の側壁の頂部と前記第２の側壁の頂部との間の長さにより規定される前記トレンチ構造の幅は、１μｍ以上５０μｍ以下である
    請求項６に記載のダイオード素子。
  8. 前記トレンチ構造の幅は、前記配列方向における前記メサ構造の幅の１倍以上である
    請求項６または７に記載のダイオード素子。
  9. 前記第１導電型の半導体層は、前記メサ構造の頂部と、前記トレンチ構造の側壁とにおいて、前記トレンチ構造の底部における第１導電型のドーパント濃度よりも高い第１導電型のドーパント濃度を有する高濃度領域を含む
    請求項６から８のいずれか一項に記載のダイオード素子。
  10. 前記第２導電型の半導体層は、
    前記第１導電型の半導体層と接する半導体接合領域と、
    前記第２導電型の半導体層の厚さ方向において前記半導体接合領域とは反対側に位置し、前記電極と接する、金属接合領域と
    を含み、
    前記金属接合領域の第２導電型のドーパント濃度は、前記半導体接合領域の第２導電型のドーパント濃度よりも高い
    請求項６から９のいずれか一項に記載のダイオード素子。
  11. ワイドギャップ半導体のエピタキシャル層である第１導電型の半導体層を部分的にエッチングすることにより、互いに離間して配列される複数のトレンチ構造を前記第１導電型の半導体層に形成する段階と、
    前記複数のトレンチ構造が互いに離間して配列される配列方向において互いに隣接する各２つのトレンチ構造の間にそれぞれ位置する複数のメサ構造と、前記複数のトレンチ構造との上方に選択再成長用のマスクを設けることなく、前記第１導電型の半導体層上に、前記ワイドギャップ半導体である第２導電型の半導体層をエピタキシャル成長させる段階と、
    前記複数のメサ構造上に位置する第２導電型の半導体層を部分的にエッチングすることにより、前記第１導電型の半導体層を部分的に露出させる段階と、
    前記第１導電型の半導体層および前記第２導電型の半導体層上において、前記第１導電型の半導体層および前記第２導電型の半導体層に接する電極を形成する段階と
    を備える、ダイオード素子の製造方法。
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