JP6399228B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
ＭＯＳゲート機能を持つゲートトレンチとＭＯＳゲート機能を持たないダミートレンチを有する電力用半導体装置が用いられている。このような装置において、ダミートレンチに挟まれたダミーセル領域とエミッタ電極とのコンタクトを基板端部のみに設けている（例えば、特許文献１参照）。
日本特開２００９−２７７７９２号公報
ダミーセル領域のホール蓄積効果によりオン電圧とスイッチング損失のトレードオフ関係を改善できる。しかし、基板端部と基板中央部ではダミーセル領域の電位が異なるため、基板端部と基板中央部ではホール蓄積効果が異なる。これに起因したオン抵抗の差が基板内の電流アンバランスを誘発する。
本発明は、上述のような課題を解決するためになされたもので、その目的は基板内の電流アンバランスを抑制することができる半導体装置を得るものである。
本発明に係る半導体装置は、アクティブセル領域とダミーセル領域を有するｎ型基板と、前記ｎ型基板の上面側に設けられたｐ型拡散層と、前記アクティブセル領域において前記ｐ型拡散層上の一部に設けられたｎ型エミッタ層と、前記アクティブセル領域において前記ｐ型拡散層と前記ｎ型エミッタ層を貫通するゲートトレンチと、前記ダミーセル領域において前記ｐ型拡散層を貫通し、平面視で前記ゲートトレンチに平行に設けられた第１及び第２のダミートレンチと、前記ｎ型エミッタ層、前記アクティブセル領域の前記ｐ型拡散層、及び基板端部の前記ダミーセル領域の前記ｐ型拡散層に接続されたエミッタ電極と、前記第１及び第２のダミートレンチで挟まれた基板中央部の前記ｐ型拡散層を前記エミッタ電極から絶縁させる層間絶縁膜と、前記ｎ型基板の下面側に設けられたｐ型コレクタ層と、前記ｐ型コレクタ層に接続されたコレクタ電極とを備え、前記ｐ型コレクタ層は、前記アクティブセル領域と前記基板中央部の前記ダミーセル領域に設けられた第１のｐ型コレクタ層と、前記基板端部の前記ダミーセル領域に設けられ前記第１のｐ型コレクタ層よりも高い不純物濃度を持つ第２のｐ型コレクタ層とを有することを特徴とする。
本発明では、第３のダミートレンチが、基板中央部のダミーセル領域のｐ型拡散層を、エミッタ電極に接続された基板端部のダミーセル領域のｐ型拡散層から分離する。また、第３のダミートレンチがｐ型ウェル層よりも基板中央側に設けられているため、深いｐ型ウェル層により基板中央部と基板端部の分離機能が損なわれることもない。これにより、基板中央部と基板端部でホールの蓄積効果が均等な状態を維持することができる。この結果、オン電圧とスイッチング損失のトレードオフ関係を悪化させずに、基板内の電流アンバランスを抑制することができる。
本発明の実施の形態１に係る半導体装置を示す斜視図である。 本発明の実施の形態１に係る半導体装置を示す断面図である。 本発明の実施の形態１に係る半導体装置の基板を示す上面図である。 本発明の実施の形態１に係る半導体装置の変形例１を示す斜視図である。 本発明の実施の形態１に係る半導体装置の変形例２の基板を示す上面図である。 本発明の実施の形態１に係る半導体装置の変形例３の基板を示す上面図である。 本発明の実施の形態１に係る半導体装置の変形例４の基板を示す上面図である。 本発明の実施の形態２に係る半導体装置を示す斜視図である。 本発明の実施の形態２に係る半導体装置の基板を示す上面図である。 本発明の実施の形態２に係る半導体装置の変形例の基板を示す上面図である。 本発明の実施の形態３に係る半導体装置を示す斜視図である。 本発明の実施の形態３に係る半導体装置の基板を示す下面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す斜視図である。図２は、本発明の実施の形態１に係る半導体装置を示す断面図である。図３は、本発明の実施の形態１に係る半導体装置の基板を示す上面図である。この半導体装置は、ＣＳＴＢＴ（Carrier Stored Trench Gate Bipolar Transistor）構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
ｎ型基板１は実質的にトランジスタとして動作するアクティブセル領域と動作しないダミーセル領域を有する。ｎ型電荷蓄積層２とｐ型ベース層３がｎ型基板１の上面側に順に設けられている。ｐ＋型コンタクト層４がｐ型ベース層３上の一部に設けられている。ｎ＋型エミッタ層５がアクティブセル領域においてｐ型ベース層３上の一部に設けられている。
ゲートトレンチ６がアクティブセル領域においてｎ型電荷蓄積層２、ｐ型ベース層３、ｐ＋型コンタクト層４及びｎ＋型エミッタ層５を貫通する。アクティブゲート７がゲート酸化膜８を介してゲートトレンチ６内に設けられている。
平面視でゲートトレンチ６に平行に設けられた第１及び第２のダミートレンチ９，１０がダミーセル領域においてｎ型電荷蓄積層２、ｐ型ベース層３及びｐ＋型コンタクト層４を貫通する。第３のダミートレンチ１１が基板端部のダミーセル領域においてｐ型ベース層３を貫通し、第１及び第２のダミートレンチ９，１０に直交する。ダミーゲート１２がゲート酸化膜８を介して第１、第２及び第３のダミートレンチ９，１０，１１内に設けられている。
基板端部においてｐ型ウェル層１５がｐ型ベース層３及び第３のダミートレンチ１１よりも深く設けられている。ｐ型ベース層３等の上に層間絶縁膜１３が設けられ、その上にエミッタ電極１４が設けられている。ｎ型バッファ層１６とｐ型コレクタ層１７がｎ型基板１の下面側に順に設けられている。コレクタ電極１８がｐ型コレクタ層１７に接続されている。
エミッタ電極１４は、層間絶縁膜１３の抜きパターンを介して、ｎ＋型エミッタ層５、アクティブセル領域のｐ型ベース層３とｐ＋型コンタクト層４、及び基板端部のダミーセル領域のｐ型ウェル層１５に接続されている。層間絶縁膜１３は、第１及び第２のダミートレンチ９，１０で挟まれた基板中央部のダミーセル領域のｐ型ベース層３とｐ＋型コンタクト層４をエミッタ電極１４から絶縁させる。第３のダミートレンチ１１は、基板中央部のダミーセル領域のｐ型ベース層３等のｐ型拡散層を、エミッタ電極１４に接続された基板端部のダミーセル領域のｐ型ウェル層１５等のｐ型拡散層から分離する。
第１、第２及び第３のダミートレンチ９，１０，１１で囲まれたｐ型拡散層がフローティング電位となる。このフローティングｐ型拡散層の端部の曲率による電界強度を緩和するために、基板端部にｐ型ウェル層１５が設けられている。ただし、第３のダミートレンチ１１を挟んで基板中央部側と基板端部側が深いｐ型ウェル層１５により電気的に接続されるのを防ぐため、第３のダミートレンチ１１はｐ型ウェル層１５よりも基板中央側に設けられている。
以上説明したように、本実施の形態では、第３のダミートレンチ１１が、基板中央部のダミーセル領域のｐ型拡散層を、エミッタ電極１４に接続された基板端部のダミーセル領域のｐ型拡散層から分離する。また、第３のダミートレンチ１１がｐ型ウェル層１５よりも基板中央側に設けられているため、深いｐ型ウェル層１５により基板中央部と基板端部の分離機能が損なわれることもない。これにより、基板中央部と基板端部でホールの蓄積効果が均等な状態を維持することができる。この結果、オン電圧とスイッチング損失のトレードオフ関係を悪化させずに、基板内の電流アンバランスを抑制することができる。
図４は、本発明の実施の形態１に係る半導体装置の変形例１を示す斜視図である。変形例１ではゲートトレンチ６と第１、第２及び第３のダミートレンチ９，１０，１１の深さが互いに同じである。これにより、第１、第２及び第３のダミートレンチ９，１０，１１を通常のゲートトレンチ６と同時に形成できるため、工程数を削減できる。
図５は、本発明の実施の形態１に係る半導体装置の変形例２の基板を示す上面図である。図６は、本発明の実施の形態１に係る半導体装置の変形例３の基板を示す上面図である。図７は、本発明の実施の形態１に係る半導体装置の変形例４の基板を示す上面図である。第１及び第２のダミートレンチ９，１０と第３のダミートレンチ１１の交点は変形例２では平面視で半円形であり、変形例３では多角形である。変形例４ではトレンチの交点に曲率を持たせている。このようにトレンチの交点の形状を設定することにより局所的な電界集中を抑えることができる。
実施の形態２．
図８は、本発明の実施の形態２に係る半導体装置を示す斜視図である。図９は、本発明の実施の形態２に係る半導体装置の基板を示す上面図である。本実施の形態では、実施の形態１の第３のダミートレンチ１１の代わりに、ダミーセル領域のｐ型ベース層３及びｐ＋型コンタクト層４の不純物濃度をアクティブセル領域のｐ型ベース層３及びｐ＋型コンタクト層４よりも低くする。その他の構成は実施の形態１と同様である。
ダミーセル領域のｐ型拡散層の拡散抵抗がアクティブセル領域のｐ型拡散層の拡散抵抗よりも高くなるため、ダミーセル領域のフローティングｐ型拡散層において基板中央部と基板端部でホールの蓄積効果が均等な状態を維持することができる。これにより、基板内の電流アンバランスを抑制することができる。
図１０は、本発明の実施の形態２に係る半導体装置の変形例の基板を示す上面図である。このようにダミーセル領域にｐ＋型コンタクト層４を設けないようにしても同様の効果を得ることができる。
実施の形態３．
図１１は、本発明の実施の形態３に係る半導体装置を示す斜視図である。図１２は、本発明の実施の形態３に係る半導体装置の基板を示す下面図である。本実施の形態では、実施の形態１の第３のダミートレンチ１１の代わりに、ｐ型コレクタ層として、アクティブセル領域と基板中央部のダミーセル領域に設けられた第１のｐ型コレクタ層１７ａと、基板端部のダミーセル領域に設けられ第１のｐ型コレクタ層１７ａよりも高い不純物濃度を持つ第２のｐ型コレクタ層１７ｂとを設けている。第２のｐ型コレクタ層１７ｂはｐ型ウェル層１５直下に限定されず、基板中央部に向かって不純物濃度が徐々に下がっていくフローティング構造を有する。
エミッタ電極１４に接続された基板端部のダミーセル領域ではホールが抜け易くなる。そこで、本実施の形態では当該領域でｐ型コレクタ層を高濃度にしてホールの注入量を増加させる。これにより、基板内の電流アンバランスを抑制することができる。
なお、実施の形態１〜３に係る半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ ｎ型基板、３ ｐ型ベース層（ｐ型拡散層）、４ ｐ＋型コンタクト層（ｐ型拡散層）、５ ｎ＋型エミッタ層、６ ゲートトレンチ、９ 第１のダミートレンチ、１０ 第２のダミートレンチ、１１ 第３のダミートレンチ、１３ 層間絶縁膜、１４ エミッタ電極、１５ ｐ型ウェル層（ｐ型拡散層）、１７ ｐ型コレクタ層、１７ａ 第１のｐ型コレクタ層、１７ｂ 第２のｐ型コレクタ層、１８ コレクタ電極

Claims (2)

  1. アクティブセル領域とダミーセル領域を有するｎ型基板と、
    前記ｎ型基板の上面側に設けられたｐ型拡散層と、
    前記アクティブセル領域において前記ｐ型拡散層上の一部に設けられたｎ型エミッタ層と、
    前記アクティブセル領域において前記ｐ型拡散層と前記ｎ型エミッタ層を貫通するゲートトレンチと、
    前記ダミーセル領域において前記ｐ型拡散層を貫通し、平面視で前記ゲートトレンチに平行に設けられた第１及び第２のダミートレンチと、
    前記ｎ型エミッタ層、前記アクティブセル領域の前記ｐ型拡散層、及び基板端部の前記ダミーセル領域の前記ｐ型拡散層に接続されたエミッタ電極と、
    前記第１及び第２のダミートレンチで挟まれた基板中央部の前記ｐ型拡散層を前記エミッタ電極から絶縁させる層間絶縁膜と、
    前記ｎ型基板の下面側に設けられたｐ型コレクタ層と、
    前記ｐ型コレクタ層に接続されたコレクタ電極とを備え、
    前記ｐ型コレクタ層は、前記アクティブセル領域と前記基板中央部の前記ダミーセル領域に設けられた第１のｐ型コレクタ層と、前記基板端部の前記ダミーセル領域に設けられ前記第１のｐ型コレクタ層よりも高い不純物濃度を持つ第２のｐ型コレクタ層とを有することを特徴とする半導体装置。
  2. 前記第２のｐ型コレクタ層は前記基板中央部に向かって不純物濃度が徐々に下がっていくフローティング構造を有することを特徴とする請求項１に記載の半導体装置。
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