JP6668798B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、半導体素子において基板表面にトレンチゲートを形成する構成が知られている（例えば、特許文献１参照）。また、一部のトレンチゲートをエミッタ電位等に接続してダミーゲートとする構成が知られている。ダミーゲートを設けることで、キャリア注入促進効果（ＩＥ効果）が生じる。
［先行技術文献］
［特許文献］
特許文献１ 特開２００２−３５３４５６号公報

半導体素子のオン電圧を低下させる観点においては、ＩＥ効果をより高めることが好ましい。

本発明の一つの態様においては、第１導電型の半導体基板と、半導体基板の表面に形成され、予め定められた延伸方向に延伸している本体部と、本体部から延伸方向とは異なる方向に延伸している１以上の枝部とを含むダミートレンチ部と、を備え、半導体基板は、半導体基板の表面から見て順番に設けられた第１導電型のエミッタ領域と、第２導電型のベース領域とを有し、ダミートレンチ部は、半導体基板の表面からエミッタ領域およびベース領域を貫通しているダミートレンチと、ダミートレンチ内に設けたダミー絶縁部とを有する半導体装置を提供する。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体装置１００の一例を示す平面図である。 図１におけるａ−ａ'断面の一例を示す図である。 図１におけるｂ−ｂ'断面の一例を示す図である。 半導体装置１００の他の例を示す平面図である。 半導体装置１００の他の例を示す平面図である。 ダミートレンチ部３０の他の例を示す平面図である。 半導体基板１０のａ−ａ'断面の他の例を示す図である。 半導体基板１０のａ−ａ'断面の他の例を示す図である。 半導体基板１０のｂ−ｂ'断面の他の例を示す図である。 半導体装置１００の他の例を示す平面図である。 半導体装置１００のｅ−ｅ'断面を示す図である。 比較例に係る半導体装置２００の構成を示す図である。 図１２におけるｃ−ｃ'断面を示す。 図１２におけるｄ−ｄ'断面を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。図１においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。

また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体基板の表面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

本例の半導体装置１００は、チップの表面側において、ゲート電極５０、エミッタ電極５２、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５、コンタクトホール５４およびコンタクトホール５５を有する。エミッタ電極５２は、第１表面側電極の一例であり、ゲート電極５０は第２表面側電極の一例である。

ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５は、半導体基板の表面側の内部に形成され、エミッタ電極５２およびゲート電極５０は、半導体基板の表面の上方に設けられる。

エミッタ電極５２およびゲート電極５０と、半導体基板の表面との間には層間絶縁膜が形成されるが、図１では省略している。コンタクトホール５４およびコンタクトホール５５は、当該層間絶縁膜を貫通して形成される。エミッタ電極５２は、コンタクトホール５４を通って半導体基板と接触する。ゲート電極５０は、コンタクトホール５５を通って半導体基板と接触する。

エミッタ電極５２およびゲート電極５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミで形成される。各電極は、タングステンを含む材料で形成される領域を有してもよい。

１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。ダミートレンチ部３０は、ゲート電極５０に電気的に接続されない。ゲート電極５０に接続されないダミートレンチ部３０を設けることで、ＩＥ効果を生じさせることができる。

ゲートトレンチ部４０は、コンタクトホール５５を介してゲート電極５０に接続する。ゲートトレンチ部４０は、半導体基板内においてエミッタ領域１２の裏面側に形成されるベース領域に電流チャネルを形成するか否かを制御する。

ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、予め定められた延伸方向に延伸して形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。

突出部４３を覆う絶縁層に、コンタクトホール５５が形成される。コンタクトホール５５は、突出部４３において対向部４１から最も離れた領域に対応して形成されてよい。本例の突出部４３は、対向部４１から最も離れた領域において、対向部４１とは直交する方向に延伸する部分を有する。コンタクトホール５５は、突出部４３の当該部分に対応して形成されてよい。

ダミートレンチ部３０は、半導体基板の表面において予め定められた延伸方向に延伸して形成された本体部３１と、本体部３１から、本体部３１の延伸方向とは異なる方向に延伸している枝部３２とを有する。本例における本体部３１は直線形状を有しており、上述したトレンチ部の配列方向とは垂直な方向に延伸して形成される。複数の枝部３２は互いに平行に設けられてよい。本例の本体部３１は、ゲートトレンチ部４０の対向部４１と対向して設けられ、ゲートトレンチ部４０の対向部４１と同一の延伸方向に延伸する。また、１以上の本体部３１が、２つの対向部４１の間に設けられる。

枝部３２は、一つの本体部３１に対して１つ以上設けられる。本例における枝部３２は直線形状を有しており、本体部３１の延伸方向とは直交する方向に延伸している。枝部３２は、本体部３１からゲートトレンチ部４０の対向部４１に向かう方向に延伸してよい。枝部３２は、本体部３１の両側に設けられてよい。本例において本体部３１の延伸方向における同一の部分から、２つの枝部３２が本体部３１の両側に設けられる。他の例では、本体部３１の一方の側の枝部３２と、他方の側の枝部３２とは、本体部３１の延伸方向における異なる部分に設けられてよい。本体部３１の一方の側の枝部３２と、他方の側の枝部３２とは、本体部３１の延伸方向において交互に設けられてよい。

本例の枝部３２は、半導体基板の表面において、コンタクト領域１５の内部に設けられている。半導体基板の表面において、枝部３２の全体がコンタクト領域１５からはみ出さないように設けられてよい。少なくとも一部の枝部３２は、ゲートトレンチ部４０と接していなくてよい。また、少なくとも一部の枝部３２は、ゲートトレンチ部４０と接していてもよい。なお、半導体基板の表面において、枝部３２がエミッタ領域１２に設けられる場合、枝部３２はゲートトレンチ部４０と接しないことが好ましい。これにより、枝部３２とゲートトレンチ部４０の間に、チャネルとして機能する領域を残すことができる。

このように、ダミートレンチ部３０が枝部３２を有することで、半導体基板の表面においてダミートレンチ部３０が占める面積を増大させることができる。これによりＩＥ効果を高めることができる。また、枝部３２が本体部３１と分岐することで、ダミートレンチ部３０の形状を複雑にすることができる。これにより、同一面積の直線状のダミートレンチ部を設ける場合に比べて、ＩＥ効果を更に高めることができる。例えば、ダミートレンチ部３０に接する領域は、正孔の通過を効率よく抑制できる。枝部３２を設けることで、半導体基板の表面におけるダミートレンチ部３０の端辺の長さの総和を増大させることができ、正孔の通過を効率よく抑制できる。また、本例のダミートレンチ部３０は、枝部３２と本体部３１との接続部分において、枝部３２と本体部３１で２辺を囲んだコーナーが複数形成される。このようなコーナー形状の領域は、正孔の通過を効率よく抑制できる。このため本例のダミートレンチ部３０は、ＩＥ効果を効率よく高めることができる。

それぞれの枝部３２は、同一の幅を有してよい。枝部３２の幅は、枝部３２の延伸方向とは垂直な方向における枝部３２の長さを指す。他の例では、枝部３２は、延伸方向において異なる幅を有してもよい。例えば枝部３２は、本体部３１からの距離が増大するに従って、幅がステップ状に減少してもよい。枝部３２がステップ形状を有することで、上述したダミートレンチ部３０の端辺の長さ、および、コーナーの数を増大させることができる。

エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、半導体基板の表面においてゲートトレンチ部４０と同様の形状を有してよい。ただし、エミッタトレンチ部６０の延伸方向における長さは、ゲートトレンチ部４０よりも短くてよい。本例のエミッタトレンチ部６０の長さは、ダミートレンチ部３０と同一である。

また、エミッタトレンチ部６０は、本体部６１および枝部６２を有する。半導体基板の表面において、本体部６１の形状は、ゲートトレンチ部４０と同様であってよい。つまり、本体部６１は、直線形状の複数の延伸部と、隣接する２つの延伸部を接続する接続部を有してよい。接続部は、突出部４３と同様に曲線部分を有してよい。

枝部６２は、枝部３２と同様の配置および形状を有してよい。枝部６２は、一つの本体部６１に対して１つ以上設けられる。本例における枝部６２は直線形状を有しており、本体部６１の延伸方向とは直交する方向に延伸している。枝部６２は、本体部６１における２つの延伸部を接続してもよい。本例の枝部６２は、ゲートトレンチ部４０とは接続しない。

ゲート電極５０は、突出部４３の一部を覆って形成される。ゲート電極５０は、突出部４３においてコンタクトホール５５が設けられた部分を覆って形成される。本例のゲート電極５０は、対向部４１、ダミートレンチ部３０およびエミッタトレンチ部６０の上方には形成されない。

エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。本例のエミッタ電極５２は、ウェル領域１７およびゲートトレンチ部４０の一部を覆って形成される。

ウェル領域１７は、ゲート電極５０が設けられる側の半導体基板の端部から、所定の範囲で形成される。ダミートレンチ部３０、エミッタトレンチ部６０および対向部４１の、ゲート電極５０側の一部の領域はウェル領域１７に形成される。突出部４３は、全体がウェル領域１７に形成されてよい。半導体基板は第１導電型を有し、ウェル領域１７は半導体基板とは異なる第２導電型を有する。本例の半導体基板はＮ−型であり、ウェル領域１７はＰ＋型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。ただし、第１および第２導電型は逆の導電型であってもよい。

ゲートトレンチ部４０の対向部４１、ダミートレンチ部３０の本体部３１、および、エミッタトレンチ部６０の延伸部に挟まれる領域の少なくとも一部には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１７よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。

ベース領域１４の表面には、ベース領域１４よりも不純物濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。また、トランジスタ部７０においては、コンタクト領域１５の表面の一部に、半導体基板よりも不純物濃度が高い第１導電型のエミッタ領域１２が選択的に形成される。本例のエミッタ領域１２はＮ＋型である。

コンタクト領域１５およびエミッタ領域１２のそれぞれは、ゲートトレンチ部４０の対向部４１、ダミートレンチ部３０の本体部３１、および、エミッタトレンチ部６０の延伸部のうち、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に露出するように形成される。

トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５、エミッタ領域１２およびダミートレンチ部３０の各領域の上方に形成される。エミッタ領域１２とエミッタ電極５２との接触面積を最大化すべく、コンタクトホール５４は、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。また、コンタクトホール５４は、エミッタ領域１２の表面の全範囲を露出させるように形成されてよい。また、コンタクトホール５４は、コンタクト領域１５の表面の全範囲も露出させるように形成されてよい。ただし、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。

また、コンタクトホール５４は、ゲートトレンチ部４０の上方には形成されなくてよく、形成されてもよい。ただし、ゲートトレンチ部４０の上方にコンタクトホール５４が形成される場合、ゲートトレンチ部４０のトレンチ内の上端に、トレンチ内の電極とエミッタ電極５２とを絶縁する絶縁部が形成されてよい。

コンタクトホール５４は、エミッタ領域１２およびコンタクト領域１５に対向する範囲のダミートレンチ部３０の本体部３１を露出させる。また、コンタクトホール５４は、当該本体部３１から延伸する枝部３２も露出させる。後述するように、ダミートレンチ部３０におけるトレンチ内壁には、エミッタ領域１２が露出してよい。エミッタ電極５２は、コンタクトホール５４を通り、ダミートレンチ部３０のトレンチ内まで形成されてよい。

これによりエミッタ電極５２は、半導体基板の表面に露出したエミッタ領域１２の表面だけでなく、ダミートレンチ部３０のトレンチ内壁に露出したエミッタ領域１２の側面とも接触することができ、エミッタ領域１２とのコンタクト抵抗を低下させることができる。このため、半導体装置１００のオン電圧を低下させることができる。

また、ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタトレンチ部６０の各領域の上方に形成される。本例のコンタクトホール５４は、複数のベース領域１４のうち、最もゲート電極５０に近いベース領域１４に対しては形成されない。本例においてトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。

ダイオード部８０において、コンタクト領域１５およびベース領域１４と、エミッタ電極５２との接触面積を最大化すべく、コンタクトホール５４は、ダイオード部８０の隣接する一方の延伸部から、他方の延伸部まで形成される。ただし、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。

また、コンタクトホール５４は、エミッタトレンチ部６０を露出させるように形成される。ダミートレンチ部３０と同様に、エミッタトレンチ部６０のトレンチ内壁には、ベース領域１４が露出してよい。エミッタ電極５２は、コンタクトホール５４を通り、エミッタトレンチ部６０のトレンチ内まで形成される。

これによりエミッタ電極５２は、半導体基板の表面に露出したベース領域１４の表面だけでなく、エミッタトレンチ部６０のトレンチ内壁に露出したベース領域１４の側面とも接触することができる。従って、ベース領域１４とのコンタクト抵抗を低下させることができる。

図２は、図１におけるａ−ａ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の表面に形成される。エミッタ電極５２は、エミッタ端子５３と電気的に接続される。

コレクタ電極２４は、半導体基板１０の裏面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極５２側の面を表面、コレクタ電極２４側の面を裏面または底部と称する。また、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板１０の表面側には、Ｐ−型のベース領域１４が形成される。また、Ｎ＋型のエミッタ領域１２が、ベース領域１４の表面側における一部の領域に選択的に形成される。

また、半導体基板１０は、Ｎ＋型の蓄積領域１６、Ｎ−型のドリフト領域１８、Ｎ−型のバッファ領域２０、Ｐ＋型のコレクタ領域２２、および、Ｎ＋型のカソード領域８２を更に有する。蓄積領域１６は、ベース領域１４の裏面側に形成される。蓄積領域１６の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。

蓄積領域１６は、隣接するトレンチ間に形成される。例えばトランジスタ部７０において蓄積領域１６は、ダミートレンチ部３０の本体部３１およびゲートトレンチ部４０の間に形成される。蓄積領域１６は、本体部３１およびゲートトレンチ部４０の間の全領域を覆うように設けられてよい。蓄積領域１６を設けることで、ＩＥ効果を高めて、オン電圧を低減することができる。

ドリフト領域１８は、蓄積領域１６の裏面側に形成される。バッファ領域２０は、ドリフト領域１８の裏面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。

コレクタ領域２２は、トランジスタ部７０の領域において、バッファ領域２０の裏面側に形成される。カソード領域８２は、ダイオード部８０の領域において、バッファ領域２０の裏面側に形成される。また、コレクタ領域２２およびカソード領域８２の裏面にはコレクタ電極２４が設けられる。

半導体基板１０の表面側には、１以上のゲートトレンチ部４０、１以上のダミートレンチ部３０（図２では、本体部３１を示す）、および、１以上のエミッタトレンチ部６０が形成される。各トレンチ部は、半導体基板１０の表面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。本例においてゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の表面から、エミッタ領域１２、ベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達する。また、エミッタトレンチ部６０は、半導体基板１０の表面から、ベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達する。

ゲートトレンチ部４０は、半導体基板１０の表面側に形成されたゲートトレンチ４６、絶縁膜４２、ゲート導電部４４およびゲート絶縁部３７を有する。ゲートトレンチ４６は、半導体基板１０の表面から、エミッタ領域１２、ベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８まで形成される。

絶縁膜４２は、ゲートトレンチ４６の内壁を覆って形成される。絶縁膜４２は、ゲートトレンチ４６の内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチ４６の内部において絶縁膜４２よりも内側に形成される。つまり絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。

ゲート絶縁部３７は、ゲート導電部４４の上方に形成され、ゲート導電部４４とエミッタ電極５２とを絶縁する。本例のゲート絶縁部３７は、ゲートトレンチ４６内部に形成される。ゲート絶縁部３７は、例えば酸化シリコン、窒化シリコン、または、その他の絶縁材料を含む。ゲート絶縁部３７の深さ方向における厚みは、絶縁膜４２のゲートトレンチ４６底部における厚みよりも大きくてよい。

本例において、ゲート絶縁部３７の半導体基板１０側の端面の少なくとも一部は、半導体基板１０の表面と同じ高さである。一例として、ゲート絶縁部３７の当該端面の全体が、半導体基板１０の表面と同一面に形成されてよい。これにより、半導体基板１０の表面の凹凸を低減して、半導体基板１０の表面の上方に積層する構造を容易に形成できる。

ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれのゲート導電部４４は、ゲート端子５１に電気的に接続される。本例では、図１に示したように突出部４３においてゲート導電部４４がゲート電極５０と電気的に接続する。また、ゲート電極５０がゲート端子５１に電気的に接続する。ゲート端子５１を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ４６に接する界面の表層にチャネルが形成される。

ダミートレンチ部３０（図２の例では本体部３１）は、半導体基板１０の表面側に形成されたダミートレンチ３８およびダミー絶縁部３９を有する。図２においては、本体部３１の構造を示す。枝部３２も本体部３１と同様の構造を有してよい。ダミートレンチ３８は、半導体基板１０の表面からエミッタ領域１２、ベース領域１４および蓄積領域１６を貫通して形成される。

ダミー絶縁部３９は、ダミートレンチ３８の内部に設けられる。図２に示すように、ダミー絶縁部３９は、ダミートレンチ３８の底部から、ダミートレンチ３８内の予め定められた高さまで充填されてよい。この場合、ダミートレンチ３８の内部には、ポリシリコン等の導電材料が設けられない。このため、ダミートレンチ３８内の導電材料が、半導体基板１０のベース領域１４等と導通してしまうこともない。このため、半導体装置１００の信頼性を向上させることができる。

ダミートレンチ３８の幅は、ゲートトレンチ４６の幅より小さくてよい。これにより、ゲートトレンチ４６内に絶縁膜４２を形成するプロセスで、ダミートレンチ３８内にダミー絶縁部３９を充填することができる。なお、絶縁膜４２と、ダミー絶縁部３９とは、異なるプロセスで形成されてもよい。また、ダミートレンチ３８の幅は、ゲートトレンチ４６の幅と同一であってもよい。

ダミートレンチ３８は、ゲートトレンチ４６よりも浅く形成されてもよい。この場合、幅の小さいダミートレンチ３８と、幅の大きいゲートトレンチ４６とを、同一のエッチング工程で形成することができる。なお、ダミートレンチ３８およびゲートトレンチ４６は、異なるエッチング工程で形成されてもよい。また、ダミートレンチ３８は、ゲートトレンチ４６と同一の深さまで形成されてもよい。

ダミー絶縁部３９は、ダミートレンチ３８の全体に充填されてよく、ダミートレンチ３８の一部分に充填されていてもよい。ダミー絶縁部３９は、ダミートレンチ３８の側壁にエミッタ領域１２の少なくとも一部が露出するように、ダミートレンチ３８内に充填されてよい。ダミー絶縁部３９の上端は、深さ方向におけるエミッタ領域１２の中間に設けられてよい。

上述したように、エミッタ電極５２は、半導体基板１０の表面の上方に形成され、エミッタ領域１２の表面と接触する。本例のエミッタ電極５２は、ダミー絶縁部３９が設けられていないダミートレンチ３８内の領域にも形成される。これにより、エミッタ電極５２は、エミッタ領域１２の表面と接触するとともに、ダミートレンチ３８の側壁においても、エミッタ領域１２と接触することができる。これにより、エミッタ電極５２とエミッタ領域１２とのコンタクト抵抗を低下させることができる。

なお、ダミートレンチ部３０の構造は、図２の例に限定されない。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、ダミートレンチ３８の内壁を覆う絶縁膜と、絶縁膜で囲まれたポリシリコン等の導電材料を有していてもよい。この場合、当該絶縁膜の信頼性を確保しなければならないが、ダミートレンチ部３０およびゲートトレンチ部４０が同様の構造を有するので、ダミートレンチ部３０およびゲートトレンチ部４０の一部分を同一のプロセスで形成できる。

エミッタ電極５２は、ダミートレンチ３８内に配置されたプラグ部３６を有してよい。プラグ部３６が、ダミートレンチ３８の側壁に露出したエミッタ領域１２と接触する。プラグ部３６は、半導体基板１０の表面の上方に形成されたエミッタ電極５２の領域と同一の材料で形成されてよく、異なる材料で形成されてもよい。

一例として、プラグ部３６はタングステンを含む材料で形成され、プラグ部３６以外のエミッタ電極５２はタングステンを含まない材料で形成される。プラグ部３６をタングステンを含む材料で形成することで、微細なダミートレンチの内部にもプラグ部３６を容易に形成することができる。

本例においてゲートトレンチ部４０およびダミートレンチ部３０の本体部３１は、図２に示すように所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。ただし、各トレンチの配置は上記の例に限定されない。２つの本体部３１の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれの本体部３１の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。

ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、蓄積領域１６、ドリフト領域１８およびバッファ領域２０を有する。ダイオード部８０のバッファ領域２０の裏面側にはカソード領域８２が設けられる。また、ダイオード部８０は、１以上のエミッタトレンチ部６０を有する。また、ダイオード部８０には、エミッタ領域１２が形成されない。

エミッタトレンチ部６０は、ベース領域１４の表面側からベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、ダミートレンチ部３０と同様に、エミッタトレンチ６８およびエミッタ絶縁部６９を有する。エミッタトレンチ部６０は、ダミートレンチ部３０の本体部３１と同一の構造を有してよい。

エミッタトレンチ６８の側壁には、ベース領域１４が露出してよい。エミッタ電極５２は、エミッタトレンチ６８の内部に配置されるプラグ部を有してよい。プラグ部が、エミッタトレンチ６８の側壁に露出したベース領域１４と接触する。このような構成により、エミッタ電極５２と、ベース領域１４とのコンタクト抵抗を低減することができる。

また本例において、当該断面におけるトランジスタ部７０におけるトレンチ部の間隔と、ダイオード部８０におけるエミッタトレンチ部６０の間隔とは同一である。図２に示すように、トランジスタ部７０においてゲートトレンチ部４０と本体部３１とが交互に配置されている場合、ゲートトレンチ部４０と本体部３１との間隔と、エミッタトレンチ部６０どうしの間隔とが同一であってよい。また、エミッタトレンチ６８に配置されるプラグ部の長さは、ダミートレンチ３８に配置されるプラグ部３６の長さと同一であってよい。

図３は、図１におけるｂ−ｂ'断面の一例を示す図である。なお図３においては蓄積領域１６を省略している。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜２６、エミッタ電極５２およびコレクタ電極２４を有する。半導体基板１０は、当該断面においてダミートレンチ部３０の枝部３２を有する。枝部３２の構造および大きさは、図２に示した本体部３１と同一であってよい。

本例の枝部３２は、コンタクト領域１５およびベース領域１４を貫通して形成される。また、図３の例では一つのコンタクト領域１５に枝部３２が設けられているが、一つのコンタクト領域１５に複数の枝部３２が設けられてもよい。また、エミッタ領域１２およびベース領域１４を貫通する枝部３２が設けられてもよい。

層間絶縁膜２６は、ゲート電極５０およびエミッタ電極５２と、半導体基板１０との間に形成される。層間絶縁膜２６には、コンタクトホール５４および５５が形成される。

コンタクトホール５４は、半導体基板１０の表面において、ダミートレンチ部３０（図３では枝部３２）およびエミッタ領域１２およびコンタクト領域１５の少なくとも一部を露出させる。エミッタ電極５２は、コンタクトホール５４を通過して、ダミートレンチ部３０、エミッタ領域１２およびコンタクト領域１５と接触する。

エミッタ電極５２は、枝部３２のダミートレンチ内において、コンタクト領域１５と接触してよい。本例のエミッタ電極５２は、枝部３２のダミートレンチ内に配置されるプラグ部３６を有する。枝部３２および本体部３１に挿入されるプラグ部３６は一体に形成されてよい。

コンタクトホール５５は、半導体基板１０の表面において、ゲートトレンチ部４０の突出部４３の少なくとも一部を露出させる。コンタクトホール５５により露出するゲートトレンチ部４０のゲート絶縁部３７には貫通孔が形成される。ゲート電極５０は、ゲート電極５０は、コンタクトホール５５およびゲート絶縁部３７の貫通孔を通過して、ゲート導電部４４と接触する。ゲート電極５０は、ゲート絶縁部３７の貫通孔を通過するプラグ部５６を有する。プラグ部５６は、図２に示したプラグ部３６と同一の材料で形成されてよい。

次に、図１から図３に示した半導体装置１００の製造方法の一例を説明する。ただし、半導体装置１００の製造方法は本例に限定されない。まず、ドリフト領域１８と同一の導電型（本例ではＮ−型として説明する）の半導体基板１０を準備する。

次に、半導体基板１０の表面に所定のパターンのエッチングマスクを設け、ゲートトレンチ部４０、ダミートレンチ部３０およびエミッタトレンチ部６０用の複数のトレンチを形成する。トレンチを形成した後、ゲートトレンチの内壁に絶縁膜を形成する。また、ダミートレンチおよびエミッタトレンチの内部に絶縁部を充填する。ゲートトレンチの絶縁膜と、ダミートレンチエミッタトレンチの絶縁部は、同一の工程で形成してよい。ゲートトレンチに絶縁膜を形成した後、ゲートトレンチの内部に導電材料を充填する。

次に、半導体基板の表面側からＰ型不純物を注入して、１１００度程度の温度で２時間程度の熱処理を行い、半導体基板１０の表面全体に、トレンチよりも浅いＰ型ベース領域１４を形成する。次に、半導体基板１０の表面側からＮ型不純物を注入して、ベース領域１４より深く、トレンチよりも浅いＮ型蓄積領域１６を形成する。例えば、加速電圧２．８ＭｅＶ、５．０×１０^１２／ｃｍ^２程度でリンをイオン注入することで、Ｎ型蓄積領域１６を形成する。

次に、エミッタ領域１２に対応する部分が開口したマスクを用いて、半導体基板１０の表面側からＮ型不純物を選択的に注入する。これにより、Ｐ型ベース領域１４の内部にＮ＋型エミッタ領域１２を選択的に形成する。

その後、半導体基板１０の表面側に層間絶縁膜２６を形成する。層間絶縁膜２６は、ゲートトレンチ内において、導電部の上方にも形成される。ゲートトレンチ内に形成された層間絶縁膜２６がゲート絶縁部３７として機能する。ここで、ダミートレンチおよびエミッタトレンチの上部に形成された絶縁部を除去して、エミッタ領域１２の側面をトレンチ内に露出させてよい。

また、ゲートトレンチ部４０の突出部４３において、ゲート絶縁部３７に貫通孔を形成する。また、層間絶縁膜２６にコンタクトホール５４およびコンタクトホール５５を形成する。そして、エミッタ電極５２およびゲート電極５０を形成する。プラグ部３６およびプラグ部５６を形成してから、半導体基板１０の表面に各電極を形成してよい。

次に、半導体基板１０の裏面側から例えば１．０×１０^１４／ｃｍ^２程度でセレンをイオン注入した後、９００度程度の温度で２時間程度の熱処理を行う。これにより、半導体基板１０の裏面側にＮ＋型のバッファ領域２０を形成する。残った半導体基板１０のＮ−型の領域がドリフト領域１８になる。拡散係数の大きいセレンを用いることで、深い位置にバッファ領域２０を形成できる。また、バッファ領域２０を形成する前に、半導体基板１０を研磨して、厚みを調整してもよい。

セレンのイオン注入に代えて、プロトンを異なるドーズ量で複数回イオン注入することで、Ｎ＋型バッファ領域２０を形成してもおい。これにより、不純物濃度が基板表面側から基板裏面側に向けて不純物濃度が増加するバッファ領域２０を形成できる。

次に、半導体基板１０の裏面側から例えば１．０×１０^１３／ｃｍ^２以上、４．０×１０^１３／ｃｍ^２以下のドーズ量でＰ型不純物をイオン注入する。これにより、半導体基板１０の裏面側に、バッファ領域２０よりも薄いＰ＋型コレクタ領域２２を形成する。Ｐ型不純物のドーズ量が１．０×１０^１３／ｃｍ^２未満の場合、コレクタ領域とコレクタ電極とがオーミック接合できないので、好ましくない。また、ダイオード部８０においては、カソード領域８２を形成する。そして、半導体基板１０の裏面側にコレクタ電極２４等を適宜形成する。

図４は、半導体装置１００の他の例を示す平面図である。本例における半導体装置１００は、半導体基板の表面において、枝部３２がエミッタ領域１２の内部にも設けられている点で、図１の例と相違する。他の構造は、図１から図３に示した半導体装置１００と同一であってよい。

本例において枝部３２は、エミッタ領域１２毎、および、コンタクト領域１５毎に設けられる。エミッタ領域１２に設けられた枝部３２、および、コンタクト領域１５に設けられた枝部３２は、平行に設けられてよい。エミッタ領域１２に設けられた枝部３２は、ゲートトレンチ部４０とは接続していない。つまり、エミッタ領域１２において、枝部３２とゲートトレンチ部４０との間には、半導体の領域が残存する。当該領域がチャネル領域として機能する。エミッタ領域１２に設けられた枝部３２、および、コンタクト領域１５に設けられた枝部３２は同一の長さを有してよい。

このように、枝部３２を形成することで、ＩＥ効果を高めることができる。また、エミッタ領域１２において枝部３２およびゲートトレンチ部４０が離間していることで、チャネル領域を確保でき、チャネル密度を維持することができる。

図５は、半導体装置１００の他の例を示す平面図である。本例における半導体装置１００は、半導体基板の表面においてコンタクト領域１５に設けられた枝部３２が、ゲートトレンチ部４０と接続している点で、図１から図４に示した半導体装置１００と相違する。他の構造は、図１から図４に示したいずれかの半導体装置１００と同一であってよい。なお、エミッタ領域１２に設けられた枝部３２は、ゲートトレンチ部４０と接続しない。

このように枝部３２を形成することで、ＩＥ効果を高めることができる。また、コンタクト領域１５における枝部３２をゲートトレンチ部４０と接続することで、コーナー部の数を増加させることができ、更にＩＥ効果を高めることができる。

なお、ダイオード部８０における枝部６２は、ゲートトレンチ部４０と接続してよく、接続していなくともよい。また、一部の枝部６２がゲートトレンチ部４０と接続してよい。図５の例では、コンタクト領域１５に設けられた枝部３２と直線上に設けられた枝部６２が、ゲートトレンチ部４０に接続されている。

枝部６２をゲートトレンチ部４０に接続する場合、ゲートトレンチ部４０およびダミートレンチ部３０を異なる工程で形成してよい。例えば、ゲートトレンチ部４０の内部にゲート導電部４４を形成した後に、ゲートトレンチ４６に接続するダミートレンチ３８を形成してよい。ダミートレンチ３８を形成した後に、ダミー絶縁部３９を形成する。ダミー絶縁部３９を形成する工程は、層間絶縁膜２６を形成する工程と同一であってよい。

図６は、ダミートレンチ部３０の他の例を示す平面図である。本例のダミートレンチ部３０は、半導体基板の表面において、一つのコンタクト領域１５の内部に複数の枝部３２を有する。本例のダミートレンチ部３０は、図１から図５に示したいずれの半導体装置１００に適用してもよい。

１つのコンタクト領域１５に設けられた枝部３２の本数は、１つのエミッタ領域１２に設けられた枝部３２の本数より多くてよい。１つのエミッタ領域１２には、１つの枝部３２が設けられ、１つのコンタクト領域１５には複数の枝部３２が設けられてよい。

また、本体部３１の延伸方向における、コンタクト領域１５の幅は、エミッタ領域１２の幅よりも大きくてよい。また、本体部３１の延伸方向における、それぞれの枝部３２の間隔Ｐ１は一定であってよい。枝部３２は、コンタクト領域１５およびエミッタ領域１２の境界には形成されなくてよく、また、コンタクト領域１５およびエミッタ領域１２の境界上にも形成されてよい。

また、図１から図６に示したそれぞれの半導体装置１００において、枝部３２の長さ（Ｄ２−Ｄ１）は、本体部３１とゲートトレンチ部４０（すなわち、ゲートトレンチ４６）との距離Ｄ２の半分以上であってよく、３／４以上であってもよい。枝部３２とゲートトレンチ部４０との距離Ｄ１は一定であってよく、枝部３２毎に異なっていてもよい。エミッタ領域１２に設けられた枝部３２とゲートトレンチ部４０との距離は、コンタクト領域１５に設けられた枝部３２とゲートトレンチ部４０との距離より大きくてよい。

また、それぞれの枝部３２の間隔Ｐ１は、本体部３１とゲートトレンチ部４０との距離Ｄ２より小さくてよい。間隔Ｐ１は、距離Ｄ２の半分以下であってよい。枝部３２を高密度に形成することで、ＩＥ効果を更に高めることができる。

図７は、半導体基板１０のａ−ａ'断面の他の例を示す図である。図７においては、半導体基板１０の表面近傍を示しており、他の部分を省略している。本例の半導体装置１００は、２つのゲートトレンチ部４０の間に、複数の本体部３１を有する。他の構造は、図１から図６に示したいずれかの半導体装置１００と同一であってよい。このような構成により、更にＩＥ効果を高めることができる。

複数の本体部３１は、同一の間隔で配列されてよい。また、本体部３１とゲートトレンチ部４０との間隔は、本体部３１どうしの間隔と同一であってよく、より広くてもよい。本体部３１とゲートトレンチ部４０との間隔を広くすることで、製造ばらつき等が生じてもチャネル領域を残存させることができる。

図８は、半導体基板１０のａ−ａ'断面の他の例を示す図である。図７においては、半導体基板１０の表面近傍を示しており、他の部分を省略している。本例の半導体装置１００は、ダミートレンチ部３０の底部（図８では、本体部３１におけるダミートレンチ３８の底部）と隣接する領域に、ベース領域１４と分離したＰ＋型のフローティング領域９０を更に有する。他の構造は、図１から図７に示したいずれかの半導体装置１００と同一であってよい。

フローティング領域９０は、本体部３１に沿って形成され、枝部３２には形成されなくてよい。２つのゲートトレンチ部４０を結ぶ方向におけるフローティング領域９０の幅は、本体部３１の幅よりも大きくてよい。フローティング領域９０の幅は、２つのゲートトレンチ部４０の距離の半分以上であってよい。フローティング領域９０と、ゲートトレンチ部４０との距離は、枝部３２と、ゲートトレンチ部４０との距離よりも大きくてよい。

また、フローティング領域９０の底部は、ゲートトレンチ部４０の底部よりも半導体基板１０の表面から見て深い位置に設けられてよい。本体部３１の底部は、ゲートトレンチ部４０の底部よりも浅い位置に設けられてよい。フローティング領域９０を設けることで、ＩＥ効果を更に高めることができる。

また、図７に示したように、２つのゲートトレンチ部４０の間に複数の本体部３１が設けられる場合、それぞれの本体部３１の底部にフローティング領域９０が形成されてよい。それぞれの本体部３１のフローティング領域９０は互いに分離していてよく、接続されていてもよい。

図９は、半導体基板１０のｂ−ｂ'断面の他の例を示す図である。本例の半導体装置１００は、深さの異なる枝部３２を有する。他の構造は、図１から図８に示したいずれかの半導体装置１００と同一であってよい。

本体部３１の延伸方向においてウェル領域１７に最も近い位置に設けられた枝部３２−１のダミートレンチは、他の枝部３２−２のダミートレンチよりも深い位置まで形成されてよい。例えば枝部３２−１のダミートレンチは、ウェル領域１７の底部よりも深い位置まで形成される。

枝部３２−１のダミートレンチの幅は、他の枝部３２−２のダミートレンチの幅より大きくてよい。これにより、同一の工程で、深さの異なる枝部３２を形成することができる。また、枝部３２−１は、ゲートトレンチ部４０と接続してもよい。これにより、ウェル領域１７と、活性領域のエミッタ領域１２等とを、深いダミートレンチで分離することができる。枝部３２−１は、絶縁材料で充填されていることが好ましい。

図１０は、半導体装置１００の他の例を示す平面図である。本例における半導体装置１００は、半導体基板の表面において、ゲートトレンチ部４０にも枝部４５が設けられている点で、図１から図９の例と相違する。他の構造は、図１から図９に示したいずれかの半導体装置１００と同一であってよい。

本例の枝部４５は、ゲートトレンチ部４０の他の部分と同一の構造を有しており、ゲートトレンチ部４０の他の部分と同一の深さで形成される。例えば枝部４５は、ゲートトレンチ４６、絶縁膜４２、ゲート導電部４４およびゲート絶縁部３７を有する。枝部４５は、ゲートトレンチ部４０の所定の箇所から、ダミートレンチ部３０の延伸方向とは異なる方向に延伸して設けられる。一例として、枝部４５は、ゲートトレンチ部４０から、当該延伸方向と垂直な方向に延伸して設けられる。また枝部４５は、ゲートトレンチ部４０から、ダミートレンチ部３０に向かう方向に延伸する。ただし枝部４５は、ダミートレンチ部３０には接触しない範囲で形成される。

本例におけるダミートレンチ部３０の枝部３２は、平面図においてエミッタ領域１２内に形成される。また、ゲートトレンチ部４０の枝部４５は、平面図においてコンタクト領域１５内に形成される。枝部３２および枝部４５は、ダミートレンチ部３０の本体部３１の延伸方向において交互に設けられてよい。このような構造により、ＩＥ効果を更に高めることができる。

図１１は、半導体装置１００のｅ−ｅ'断面を示す図である。なお図１１においては蓄積領域１６を省略している。本例の半導体装置１００は、図４に示した例に対して、枝部４５を更に備える点で相違し、且つ、枝部３２の位置が相違する。他の構造は、図４に示した例と同一である。なお図３においては蓄積領域１６を省略している。

ゲートトレンチ部４０の枝部４５は、半導体基板１０の表面からコンタクト領域１５を貫通して形成される。枝部４５は、ベース領域１４を更に貫通する。枝部４５は、蓄積領域１６を更に貫通してよい。

ダミートレンチ部３０の枝部３２は、半導体基板１０の表面からエミッタ領域１２を貫通して形成される。枝部３２は、ベース領域１４を更に貫通する。枝部３２は、蓄積領域１６を更に貫通してよい。枝部３２は、枝部４５よりも浅く形成されてよい。また枝部３２および枝部４５は、ウェル領域１７よりも浅く形成されてよい。

図１２は、比較例に係る半導体装置２００の構成を示す図である。半導体装置２００は、トランジスタ部２７０およびダイオード部２８０を有する。また半導体装置２００の表面側には、ゲート電極２５０、エミッタ電極２５２、ゲートトレンチ部２４０、ダミートレンチ部２３０、エミッタトレンチ部２６０、ウェル領域２１７、エミッタ領域２１２、ベース領域２１４、コンタクト領域２１５、コンタクトホール２２６、２２８、２４９、２５４およびポリシリコン層２２１、２２５、２４８を有する。

ダミートレンチ部２３０は、直線状に形成され、枝部を有さない。このため、ＩＥ効果を高めることが比較的に困難である。これに対して半導体装置１００は、ダミートレンチ部３０が枝部３２を有するので、ＩＥ効果を容易に高めることができる。

図１３は、図１２におけるｃ−ｃ'断面を示す。半導体装置２００は、当該断面において、半導体基板２１０、エミッタ電極２５２、絶縁部２３８およびコレクタ電極２２４を有する。また、ゲート端子２５１がゲート導電部２４４に電気的に接続し、エミッタ端子２５３がエミッタ電極２５２に電気的に接続する。

半導体基板１０には、ゲートトレンチ部２４０、ダミートレンチ部２３０、エミッタトレンチ部２６０、エミッタ領域２１２、ベース領域２１４、蓄積領域２１６、ドリフト領域２１８、バッファ領域２２０、コレクタ領域２２２およびカソード領域２８２が形成される。ゲートトレンチ部２４０は絶縁膜２４２およびゲート導電部２４４を有する。ダミートレンチ部２３０は、絶縁膜２３２およびダミー導電部２３４を有する。エミッタトレンチ部２６０は、絶縁膜２６２およびエミッタ導電部２６４を有する。

半導体装置２００は、ダミートレンチ部２３０にダミー導電部２３４が設けられるので、ダミー導電部２３４が半導体基板１０の半導体領域と電気的に接続しないように、絶縁膜２３２の絶縁信頼性を試験することが好ましい。一方で、図２に示した半導体装置１００によれば、ダミートレンチ部３０にダミー導電部が設けられないので、ダミー絶縁部３９の絶縁信頼性を試験しなくてよい。

半導体装置２００は、ダミートレンチ部２３０のトレンチの側壁にエミッタ領域２１２が露出しない。このため、エミッタ電極２５２と、エミッタ領域２１２とは、半導体基板２１０の表面でのみ接触する。半導体装置２００を微細化すると、半導体基板２１０の表面に露出するエミッタ領域２１２の面積が小さくなり、エミッタ電極２５２とエミッタ領域２１２とのコンタクト抵抗が増大してしまう。

また、半導体装置２００は、絶縁部２３８が半導体基板２１０の表面に形成される。この場合、ゲート導電部２４４とエミッタ電極２５２とを確実に絶縁するために、絶縁部２３８は、ゲートトレンチ部２４０よりも広い範囲を覆って設けられる。つまり、絶縁部２３８は、エミッタ領域２１２の表面の一部を覆ってしまう。このため、半導体基板２１０の表面に露出するエミッタ領域２１２の面積は更に小さくなる。従って、半導体装置２００においては、半導体装置の微細化と、低いオン電圧とを両立することが困難である。

これに対して図２に示した半導体装置１００によれば、エミッタ電極５２が、エミッタ領域１２の表面および側面と接触することができる。このため、半導体装置１００を微細化しても、エミッタ電極５２とエミッタ領域１２とのコンタクト抵抗を十分小さくすることができる。

また、図２に示した半導体装置１００によれば、ゲート絶縁部３７がゲートトレンチ内に形成されるので、ゲート絶縁部３７がエミッタ領域１２の表面を覆わない。このため、エミッタ電極５２およびエミッタ領域１２との接触面積を大きくすることができる。

図１４は、図１２におけるｄ−ｄ'断面を示す。半導体装置２００は、当該断面において、半導体基板２１０、エミッタ電極２５２、ゲート電極２５０、コレクタ電極２２４、ポリシリコン層２２１、ポリシリコン層２４８および絶縁部２３８を備える。

ポリシリコン層２２１およびポリシリコン層２４８は、半導体基板２１０の表面に形成され、各トレンチ内の導電部と、エミッタ電極２５２またはゲート電極２５０とを接続する。半導体装置２００は、半導体基板２１０の表面に選択的にポリシリコン層２２１およびポリシリコン層２４８を有する。このため、半導体基板２１０の表面に凹凸が生じてしまい、絶縁部２３８等の半導体基板２１０の表面の上方に形成される層の形成が容易ではなくなる。

これに対して図２および図３に示した半導体装置１００によれば、エミッタ電極２５２およびゲート電極２５０が、各トレンチ内の導電部と直接接触するので、半導体基板１０の表面にポリシリコン層を設けなくともよい。このため、半導体基板１０の表面に凹凸を低減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

なお、特許請求の範囲または明細書における「上」および「上方」と、「下」および「下方」とは、互いに逆の方向を指す。ただし、「上」および「上方」の用語は、重力方向と逆向きの方向に限定されない。また、「下」および「下方」の用語は、重力方向に限定されない。例えば、電気機器に実装された半導体装置において、ゲート電極等が、半導体基板の地面側の表面に配置されるような場合であっても、当該半導体装置が本発明に含まれうることは明らかである。

１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、３０・・・ダミートレンチ部、３１・・・本体部、３２・・・枝部、３６・・・プラグ部、３７・・・ゲート絶縁部、３８・・・ダミートレンチ、３９・・・ダミー絶縁部、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・ゲート導電部、４５・・・枝部、４６・・・ゲートトレンチ、５０・・・ゲート電極、５１・・・ゲート端子、５２・・・エミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・プラグ部、６０・・・エミッタトレンチ部、６１・・・本体部、６２・・・枝部、６８・・・エミッタトレンチ、６９・・・エミッタ絶縁部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・フローティング領域、１００・・・半導体装置、２００・・・半導体装置、２１０・・・半導体基板、２１２・・・エミッタ領域、２１４・・・ベース領域、２１５・・・コンタクト領域、２１６・・・蓄積領域、２１７・・・ウェル領域、２１８・・・ドリフト領域、２２０・・・バッファ領域、２２１・・・ポリシリコン層、２２２・・・コレクタ領域、２２４・・・コレクタ電極、２２５・・・ポリシリコン層、２２６・・・コンタクトホール、２２８・・・コンタクトホール、２３０・・・ダミートレンチ部、２３２・・・絶縁膜、２３４・・・ダミー導電部、２３８・・・絶縁部、２４０・・・ゲートトレンチ部、２４２・・・絶縁膜、２４４・・・ゲート導電部、２４８・・・ポリシリコン層、２４９・・・コンタクトホール、２５０・・・ゲート電極、２５１・・・ゲート端子、２５２・・・エミッタ電極、２５３・・・エミッタ端子、２５４・・・コンタクトホール、２６０・・・エミッタトレンチ部、２６２・・・絶縁膜、２６４・・・エミッタ導電部、２７０・・・トランジスタ部、２８０・・・ダイオード部、２８２・・・カソード領域

Claims (21)

1. 第１導電型の半導体基板と、
   前記半導体基板の表面の上方に設けられたゲート電極およびエミッタ電極と、
   前記半導体基板の裏面に設けられたコレクタ電極と、
   前記半導体基板の表面に形成され、予め定められた延伸方向に延伸している本体部と、前記半導体基板の表面に形成され、前記本体部から前記延伸方向とは異なる方向に延伸している１以上の枝部とを含むダミートレンチ部と、
   前記半導体基板の表面に形成され、前記ゲート電極と接続されたゲートトレンチ部と、
   を備え、
   前記半導体基板は、前記半導体基板の表面から見て順番に設けられた、第１導電型のエミッタ領域と、第２導電型のベース領域と、第１導電型のドリフト領域と、第２導電型のコレクタ領域とを有し、
   前記エミッタ領域は前記エミッタ電極に接触し、前記コレクタ領域は前記コレクタ電極に接触し、
   前記ダミートレンチ部は、
   前記半導体基板の表面から前記エミッタ領域および前記ベース領域を貫通しているダミートレンチと、
   前記ダミートレンチ内に設けたダミー絶縁部と
   を有する半導体装置。
2. 前記ダミー絶縁部が、前記ダミートレンチの底部から、前記ダミートレンチ内の予め定められた高さまで充填されている
   請求項１に記載の半導体装置。
3. 前記枝部は、前記本体部の前記延伸方向とは直交する方向に延伸している
   請求項２に記載の半導体装置。
4. 前記ゲートトレンチ部は、
   前記半導体基板の前記エミッタ領域および前記ベース領域を貫通しているゲートトレンチと、
   前記ゲートトレンチの内部に設けたゲート導電部と
   を有し、
   前記ダミートレンチの前記本体部は、前記ゲートトレンチと対向して設けられ、
   前記ダミートレンチの前記枝部は、前記ゲートトレンチに向かって延伸して設けられ、
   前記ダミートレンチの少なくとも一部の前記枝部は、前記ゲートトレンチと接していない
   請求項２または３に記載の半導体装置。
5. 前記半導体基板は、前記ベース領域と接続されており、前記ベース領域よりも不純物濃度が高く、且つ、前記半導体基板の表面に露出する第２導電型のコンタクト領域を更に有し、
   前記枝部の少なくとも一部は、前記半導体基板の表面において前記コンタクト領域の内部に設けられている
   請求項４に記載の半導体装置。
6. 前記ダミートレンチの少なくとも一部の前記枝部は、前記半導体基板の表面において前記エミッタ領域の内部に設けられ、
   前記半導体基板の表面において前記エミッタ領域の内部に設けられた前記枝部は、前記ゲートトレンチと接していない
   請求項５に記載の半導体装置。
7. 前記エミッタ領域および前記コンタクト領域は、前記半導体基板の表面において、前記ゲートトレンチ部および前記ダミートレンチ部に挟まれる領域に、前記延伸方向に沿って交互に設けられ、
   前記半導体基板の表面において、前記コンタクト領域に設けられた前記枝部の本数は、前記エミッタ領域に設けられた前記枝部の本数よりも多い
   請求項６に記載の半導体装置。
8. 前記本体部の前記延伸方向における、それぞれの前記枝部の間隔は一定である
   請求項７に記載の半導体装置。
9. 前記枝部の長さは、前記ダミートレンチの前記本体部と前記ゲートトレンチとの距離の半分以上である
   請求項４から８のいずれか一項に記載の半導体装置。
10. 前記本体部の前記延伸方向における、それぞれの前記枝部の間隔は、前記本体部と前記ゲートトレンチとの距離より小さい
    請求項４から９のいずれか一項に記載の半導体装置。
11. 前記ダミートレンチは、前記ゲートトレンチよりも浅い位置まで形成されている
    請求項４から１０のいずれか一項に記載の半導体装置。
12. 前記ダミートレンチの幅は、前記ゲートトレンチの幅よりも小さい
    請求項１１に記載の半導体装置。
13. 前記半導体基板は、前記ベース領域の裏面側に設けられ、前記半導体基板よりも不純物濃度が高い第１導電型の蓄積領域を更に有し、
    前記ダミートレンチは、前記蓄積領域を更に貫通している
    請求項４から１２のいずれか一項に記載の半導体装置。
14. 前記半導体基板は、前記ダミートレンチの底部と隣接する領域に、前記ベース領域と分離した第２導電型のフローティング領域を更に有する
    請求項４から１３のいずれか一項に記載の半導体装置。
15. 前記フローティング領域の底部は、前記ゲートトレンチの底部よりも深い位置に設けられる請求項１４に記載の半導体装置。
16. 前記半導体基板は、前記半導体基板の表面において前記エミッタ領域の外側に設けられ、前記ベース領域よりも不純物濃度の高い第２導電型のウェル領域を更に有し、
    前記延伸方向において前記ウェル領域に最も近い位置に設けられる前記枝部の前記ダミートレンチは、他の前記枝部の前記ダミートレンチよりも深い位置まで形成されている
    請求項４から１５のいずれか一項に記載の半導体装置。
17. 前記ウェル領域に最も近い前記枝部の前記ダミートレンチの幅は、他の前記枝部の前記ダミートレンチの幅よりも大きい
    請求項１６に記載の半導体装置。
18. 前記ダミー絶縁部は、前記ダミートレンチの側壁に前記エミッタ領域の少なくとも一部が露出するように、前記ダミートレンチ内に充填されており、
    前記エミッタ電極は、前記ダミートレンチの側壁においても前記エミッタ領域と接触する
    請求項４から１７のいずれか一項に記載の半導体装置。
19. 前記ゲートトレンチ部は、前記ゲートトレンチの内部において前記ゲート導電部の上方に設けられ、前記エミッタ電極と前記ゲート導電部とを絶縁するゲート絶縁部を更に有する
    請求項１８に記載の半導体装置。
20. 前記ゲートトレンチ部は、前記延伸方向とは異なる方向に延伸している１以上の枝部を含む
    請求項４に記載の半導体装置。
21. 前記ダミートレンチ部の前記枝部は、前記半導体基板の表面から前記エミッタ領域および前記ベース領域を貫通している
    請求項１から２０のいずれか一項に記載の半導体装置。

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