JP5225676B2 - 半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法 - Google Patents
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Description
実施の形態1に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法においては、ランダムロジック回路に対応するランダムロジック領域において、高精度な処理を必要としない領域については低精度な処理を行うことを特徴とする。このような精度の調整は、設計レイアウトに対してOPC(Optical Proximity Correction:光近接補正)を行うことによりOPC後レイアウトを生成する既存のEDA(Electrical Design Automation)ツールにおいて設定を調整することにより実施できる。これにより、処理時間を短縮し製造コストを低減することが可能となる。
実施の形態1においては、低精度な処理が可能なレイアウトとして、図12を用いて、導電体層に含まれるダミーレイアウトを抽出する手法について説明した。実施の形態2においては、導電体層のうち、ダミーレイアウト以外のレイアウトであって、低精度な処理が可能なものについて説明する。
実施の形態1〜2においては、低精度な処理が可能なレイアウトとして、図12および図20を用いて、導電体層のうち低精度な処理が可能な領域について説明した。実施の形態3においては、活性層のうち、低精度な処理が可能な領域について説明する。
実施の形態3においては、低精度な処理が可能なレイアウトとして、図21および図22を用いて、活性層のうち低精度な処理が可能な領域について説明した。実施の形態4においては、配線層(配線領域)のうち、低精度な処理が可能な領域について説明する。
実施の形態4においては、低精度な処理が可能なレイアウトとして、図23を用いて、配線層のうち低精度な処理が可能な領域について説明した。実施の形態5においては、ホール層のうち、低精度な処理が可能な領域について説明する。
実施の形態1〜5においては、DRCの基本的な機能を用いることにより処理精度を低くする手法について説明した。実施の形態6においては、互いに類似した形状を有する複数種類の設計パターンを1種類のOPC後パターンに揃える(マージする)ことにより処理精度を低くする手法について説明する。
実施の形態6においては、互いに類似した形状を有する複数種類の設計パターンを1種類のOPC後パターンにマージすることにより処理精度を低くする手法について説明した。しかし、実施の形態6においては、互いに類似した形状を有する複数種類の設計パターン全てにOPC処理を行った後にマージするので、マスク描画時間は短縮できても、OPC処理に伴う負荷はあまり低減できない場合がある。実施の形態7においては、OPC処理に伴う負荷を低減しつつ処理精度を低くする手法について説明する。
Claims (39)
- ロジック回路を含む半導体装置であって、
前記ロジック回路の形成領域は、
所定の精度で光近接補正処理された第1領域と、
前記所定の精度より低い精度で光近接補正処理された第2領域と
を備え、
前記第1領域は、トランジスタとして動作するゲート配線を含み、
前記第2領域は、前記ゲート配線と同程度の線幅を有しトランジスタとして動作しないダミー配線を含む
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域の前記ゲート配線は、活性領域との重なりを有し、
前記第2領域の前記ダミー配線は、前記活性領域との重なりを有さない導電体層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域の前記ゲート配線は、コンタクト用パッドに対応するパッドパターンを有し、
前記第2領域の前記ダミー配線は、コンタクト用パッドに対応するパッドパターンを有さない導電体層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域の前記ゲート配線は、端部に自身より幅の広い第1幅広部を有し、
前記第2領域の前記ダミー配線は、端部に自身より幅の広い第2幅広部を有さない導電体層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域の前記ゲート配線は、コンタクト用パッドに対応するパッドパターンを有し且つコンタクトに対応するパターンを前記パッドパターン上に有し、
前記第2領域の前記ダミー配線は、コンタクト用パッドに対応するパッドパターンを有し且つコンタクトに対応するパターンを前記パッドパターン上に有さない導電体層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域の前記ゲート配線は、端部に自身より幅の広い第1幅広部を有し且つコンタクトに対応するパターンを前記第1幅広部上に有し、
前記第2領域の前記ダミー配線は、端部に自身より幅の広い第2幅広部を有し且つコンタクトに対応するパターンを前記第2幅広部上に有さない導電体層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域および前記第2領域は、トランジスタのゲート配線および、前記ゲート配線と重なる活性領域を有し、
前記第2領域における、前記ゲート配線のコーナー部と前記活性領域との間の距離は、前記第1領域より大きく、
前記第2領域における、前記ゲート配線の前記コーナー部のラウンディングは、前記第1領域より大きい
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域の活性領域は、コンタクトに対応するパターンを有し、
前記第2領域の活性領域は、コンタクトに対応するパターンを有さない
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域および前記第2領域は、トランジスタのゲート配線および、前記ゲート配線と重なる活性領域を有し、
前記第2領域における、前記活性領域のコーナー部と前記ゲート配線との間の距離は、前記第1領域より大きく、
前記第2領域における、前記活性領域の前記コーナー部のラウンディングは、前記第1領域より大きい
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域の配線層は、ホール層との重なりを有し、
前記第2領域の配線層は、ホール層との重なりを有さない
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域は、配線層および、前記配線層と重なるホール層を有し、
前記第2領域は、前記ホール層から所定距離以上離れた配線層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域および前記第2領域は、配線層および、前記配線層と重なるホール層を有し、
前記第1領域の配線層は、電位が固定されず、
前記第2領域の配線層は、電位がほぼ一定に固定される
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域および前記第2領域は、同電位である配線層および、前記配線層と重なるホール層を有し、
前記第2領域の配線層は、ホール層の数が、前記第1領域のホール層の数より大きい配線層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域のホール層は、配線層との重なりを有し、
前記第2領域のホール層は、前記配線層との重なりを有さない
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域および前記第2領域は、配線層および、前記配線層と重なるホール層を有し、
前記第1領域のホール層は、電位が固定されず、
前記第2領域のホール層は、電位がほぼ一定に固定される
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域および前記第2領域は、同電位である配線層および、前記配線層と重なるホール層を有し、
前記第2領域のホール層は、ホール層の数が、前記第1領域のホール層の数より大きいホール層である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1領域は、互いに同一の形状からなる第1部分および、互いに異なる形状からなる第2部分を有する複数個のパターンを備え、
前記第2領域は、前記第1部分と互いに同一の形状からなる部分および、前記第2部分に対応する部分が互いに同一の形状からなる部分を有する複数個のパターンを備える
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第2領域は、碁盤目状に配置されたセル
を備える半導体装置。 - 請求項1に記載の半導体装置であって、
前記ロジック回路の形成領域は、第1設計セルおよび前記第1設計セルに隣接する複数の第2設計セルを含み、
前記第2領域は、前記第1設計セルと前記複数の第2設計セルとの境界部を含む
半導体装置。 - 請求項19に記載の半導体装置であって、
前記第1設計セルおよび前記第2設計セルは、矩形であり、
前記境界部は、前記第1設計セルを取り囲み、
前記第1設計セルにおいて、互いに対向する1組の第1境界部は、他の互いに対向する1組の第2境界部より低精度である
半導体装置。 - 半導体基板と、
前記半導体基板上にロジック回路が形成されたロジック回路領域と、
前記ロジック回路領域において、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極および、前記ゲート電極の両端において前記半導体基板表面に形成されたソース領域/ドレイン領域を有する第1乃至第2トランジスタと
を備え、
前記第1トランジスタは、所定の精度で光近接補正処理された、前記ロジック回路を構成するトランジスタであり、
前記第2トランジスタは、前記所定の精度より低い精度で光近接補正処理された、前記ロジック回路を構成しないダミートランジスタであり、
前記第1乃至第2トランジスタのゲート電極と連続するゲート配線はL字状の屈曲部を有し、前記第2トランジスタのゲート配線の線幅は、前記第1トランジスタのゲート配線の線幅と同程度であり、前記第1トランジスタのゲート配線屈曲部の内径は、前記第2トランジスタのゲート配線屈曲部の内径よりも小さい
ことを特徴とする半導体装置。 - 請求項21に記載の半導体装置であって、
前記第1トランジスタのゲート配線屈曲部の外径は、前記第2トランジスタのゲート配線屈曲部の外径よりも小さい
ことを特徴とする半導体装置。 - 請求項22に記載の半導体装置であって、
前記第1トランジスタのゲート配線屈曲部から当該第1トランジスタのソース領域までの距離は、前記第2トランジスタのゲート配線屈曲部から当該第2トランジスタのソース領域までの距離よりも小さい
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上にロジック回路が形成されたロジック回路領域と、
前記ロジック回路領域において、活性領域上にゲート絶縁膜を介して第1ピッチで形成された複数のゲート配線および、前記ゲート配線間において前記活性領域と電気的に接続するコンタクトを有し前記ロジック回路を構成する第1トランジスタと、
前記ロジック回路領域において、ダミー活性領域上に絶縁膜を介して第2ピッチで形成された複数のダミーゲート配線と
を備え、
前記第1トランジスタは、所定の精度で光近接補正処理されており、
前記ダミーゲート配線は、前記所定の精度より低い精度で光近接補正処理されており、
前記ゲート配線および前記ダミーゲート配線は、それぞれ端部とL字状の屈曲部とを有し、前記ダミーゲート配線の線幅は、前記ゲート配線の線幅と同程度であり、前記ゲート配線の前記屈曲部の内径は、前記ダミーゲート配線の前記屈曲部の内径よりも小さく、前記ゲート配線の前記端部のふくらみは、前記ダミーゲート配線の前記端部のふくらみより大きい
半導体装置。 - 請求項24に記載の半導体装置であって、
前記第1ピッチと前記第2ピッチとは略同一である
半導体装置。 - ロジック回路を含む半導体装置を製造するための半導体製造用マスクであって、
前記ロジック回路に対応するマスク領域は、
所定の精度で光近接補正処理された第1領域と、
前記所定の精度より低い精度で光近接補正処理された第2領域と
を備え、
前記第1領域は、トランジスタとして動作するゲート配線を含み、
前記第2領域は、前記ゲート配線と同程度の線幅を有しトランジスタとして動作しないダミー配線を含む
半導体製造用マスク。 - ロジック回路を含む半導体装置を製造するための光近接処理方法であって、
前記ロジック回路の設計レイアウトの第1領域に所定の精度で第1光近接補正処理を行う工程(a)と、
前記ロジック回路の設計レイアウトの第2領域に前記所定の精度より低い精度で第2光近接補正処理を行う工程(b)と
を備え、
前記第1領域は、トランジスタとして動作するゲート配線を含み、
前記第2領域は、前記ゲート配線と同程度の線幅を有しトランジスタとして動作しないダミー配線を含む
光近接処理方法。 - 請求項27に記載の光近接処理方法であって、
前記工程(a)は前記工程(b)の後に行われる
光近接処理方法。 - 請求項27又は請求項28に記載の光近接処理方法を用いた半導体装置の製造方法であって、
前記工程(a)および前記工程(b)から得られた光近接補正後レイアウトパターンを描画することにより生成されたフォトマスクを用いてフォトレジストを塗布した半導体基板上に前記レイアウトパターンを転写する工程と、
転写された前記レイアウトパターンに従って、ウェーハを加工する工程と
を備える半導体装置の製造方法。 - 請求項27又は請求項28に記載の光近接処理方法を用いた半導体装置の製造方法であって、
前記工程(a)および前記工程(b)から得られ、直接描画装置内の記憶手段に配置された光近接補正後レイアウトパターンを用いて、フォトレジストを塗布した半導体基板上に直接描画する工程と、
描画された前記レイアウトパターンに従って、ウェーハを加工する工程と
を備える半導体装置の製造方法。 - 請求項27又は請求項28に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、一律なバイアスを与えることにより行われる
光近接処理方法。 - 請求項27又は請求項28に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、エッジを分割せずにエッジの位置を前記所定の精度で処理することにより行われる
光近接処理方法。 - 請求項27又は請求項28に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、エッジを前記所定の精度より低い精度で分割することにより行われる
光近接処理方法。 - 請求項27又は請求項28に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、ルールベース光近接補正におけるスペックを簡略化することにより行われる
光近接処理方法。 - 請求項27又は請求項28に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、モデルベース光近接補正におけるスペックを緩和することにより行われる
光近接処理方法。 - 請求項27又は請求項28に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、互いに類似した形状を有する複数種類のパターンを1種類のパターンに揃えることにより行われる
光近接処理方法。 - 請求項27又は請求項28に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、所定の設計レイアウトを予め登録された光近接補正後レイアウトに置き換えることにより行われる
光近接処理方法。 - 請求項37に記載の光近接処理方法であって、
前記工程(b)において、前記第2光近接補正処理は、前記所定の設計レイアウトの周囲に配置された設計レイアウトの種類に応じて行われる
光近接処理方法。 - 請求項37に記載の光近接処理方法であって、
前記第2光近接補正処理は、前記所定の設計レイアウトの周囲の境界部においても行われる
光近接処理方法。
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