JP2004354919A - 光近接効果補正の検証方法および検証装置 - Google Patents
光近接効果補正の検証方法および検証装置 Download PDFInfo
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Abstract
【課題】ＬＳＩのマスクデータに関して光近接効果補正の検証を行う際、従来の検証方法に比べて計算機処理時間および検証時間を大幅に短縮し、かつ、高精度の検証を実現する。
【解決手段】ＬＳＩのレイアウト設計、マスクデータ作成処理に伴う光近接効果補正の検証処理に際して、レイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類し、分類の結果に基づいて処理の優先順序を決定することによって、特定の高い転写精度が必要とされるパターンに対して高精度の光近接効果補正検証処理を実施し、全体として高速かつ実質的な光近接効果補正の検証処理を実施する。
【選択図】 図１
【解決手段】ＬＳＩのレイアウト設計、マスクデータ作成処理に伴う光近接効果補正の検証処理に際して、レイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類し、分類の結果に基づいて処理の優先順序を決定することによって、特定の高い転写精度が必要とされるパターンに対して高精度の光近接効果補正検証処理を実施し、全体として高速かつ実質的な光近接効果補正の検証処理を実施する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計、マスクデータ作成の検証処理を行うための光近接効果補正の検証方法および検証装置に関する。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）の製造プロセスにおけるリソグラフィ工程における光近接効果によるパターン転写の忠実度の低下を防止するため、ＬＳＩのレイアウト設計、マスクデータ作成の段階でマスクパターンを補正する光近接効果補正（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ； ＯＰＣ）処理が行われている。
【０００３】
従来のＯＰＣ は、ルールベースＯＰＣ およびモデルベースＯＰＣ という手法で実現されている。ここで、ＯＰＣ は、光学的効果に加えて、レジスト現像やエッチング等ウェハプロセス全体を通じて生じる様々な効果の補正も含めている。
【０００４】
前記ルールベースＯＰＣ は、例えば非特許文献１に記載されているように、テストパターンの転写結果から得られた実測値をベースに、ライン幅、スペース毎に近接効果による歪み量との相関表を作成し、レイアウトパターンに変更を加えるルールを作成して補正を実現する方法である。このルールベースＯＰＣ は、ライン・アンド・スペースパターンのように近接図形を１次元的に調べて補正する処理を得意としている。
【０００５】
これに対して、前記モデルベースＯＰＣ は、リソグラフィシミュレーションをベースとしたモデルを用いた補正であり、パターン転写結果から得られた実測値をもとにモデルをキャリブレーションし、さらに詳細に複雑なプロセスに対応することを可能とする方法である。
【０００６】
このモデルベースＯＰＣ は、近接図形の効果を２次元的に調べて補正する処理を得意とし、前記ルールベースＯＰＣ に比べて処理時間はかかるが、全般的な補正精度は高い。近年の先端デバイスに対しては、前記した２次元的補正を行うＯＰＣ（２次元ＯＰＣ）が必要とされ、これを比較的容易に実現できるモデルベースＯＰＣ が使われている。また、ルールベースＯＰＣ とモデルベースＯＰＣ とを組み合わせて補正する手法も使用されている。
【０００７】
しかし、ＯＰＣ に要求される精度はプロセス世代を増す毎に厳しくなっており、正しく補正できないパターンが増えている。また、前記モデルベースＯＰＣ において、実測値を基にしたキャリブレーションで全てに対応することは、実測値の測定時間が長くなり、膨大なデータに対するキャリブレーションが難しい等の点で現実的方法ではない。そこで、次の処理方法が使われている。
【０００８】
（１）要求精度が異なる領域、例えば、メモリ混載チップにおけるロジック回路部とメモリおよびメモリ周辺部等があれば、それぞれに対して特化したモデルまたはルールを作成して使い分ける。
【０００９】
（２）マスク製造、ウェハ上へのリソグラフィ、エッチング等のリソグラフィ以降のウェハ加工プロセス等、それぞれの工程に特化したモデルまたはルールを使用した方が精度の向上を期待できる場合、例えば、エッチングにおける近接効果の傾向が、他の工程における近接効果の傾向と異なる場合は、異なるモデルまたはルールを作成し、例えば図１２に示す高精度ＯＰＣ 処理の実施例のフローチャートにしたがって各工程用の補正を順次行う（特許文献１参照）。
【００１０】
図１３は、エッチング補正部分とリソグラフィーマスク補正部分を分割したＯＰＣ 処理の一例を示すフローチャートである。
【００１１】
前記処理方法（１）、（２）により、領域毎および工程毎に最適なＯＰＣ が行われ、精度の向上が図られる。しかし、これらは全体の平均的な精度を向上させるものであって、パターンによっては対応しきれないものもあり、特化した対策が必要となっている。
【００１２】
図１４（Ａ）および（Ｂ）は、従来の高精度ＯＰＣ 処理におけるパターンに特化した対策の実施例を説明するために示すパターン例として、図１４（Ａ）はＯＰＣ処理前においてＯＰＣ の補正対象となるエッジパターンの分類例、図１４（Ｂ）はＯＰＣ 補正後のライン端と外部コーナー間に対するスペース制約の設定と補正例を示している。
【００１３】
図１４（Ａ）に示すように、ＯＰＣ 補正対象エッジの分類例として、ライン端、ライン部、内部コーナー、外部コーナー等が挙げられる。
【００１４】
図１４（Ｂ）に示すように、パターン８１の有するライン端８３ａ とパターン８２の有する外部コーナー８４ａ が接近する部分について、制約のない（またはデフォルト値である）ルールまたはモデルによる補正を考えてみる。この場合、補正部分８３ｂ および８４ｂ により、パターン８１および８２のスペースが詰まり過ぎる傾向にあり、転写後にパターン８１と８２がショートしてしまう危険性がある。従って、ＯＰＣ処理を行うに際して、ライン端８３ｃ と外部コーナー８４ｃ に適切な最小スペースＳ を確保することができる制約値を与え、ショートする危険性を回避する必要がある。
【００１５】
そこで、図１４（Ａ）に示したように分類したエッジの種類（８０ａ 、８０ｂ 、８０ｃ 、８０ｄ 等）毎に、きめ細かい補正の設定を行うことにより、それぞれのパターンに特化した対策が可能となるが、現実には新たなパターンバリエーションに柔軟に対応することは難しい。
【００１６】
例えば図１４（Ｂ）に示したようなライン端８３ｃ と外部コーナー８４ｃ に適切な最小スペースを確保することができる補正制約値においても、周辺環境およびパターン自体の線幅等の違いにより、異なる値が必要となる場合も生じてくる。
【００１７】
さらに、メモリ混載チップ等におけるロジック部、メモリ部（メモリセル内部、セル端部、セル周辺部等）等のチップ上の領域毎、またはレテイクル製造、ウェハ上でのリソグラフィ、エッチングプロセス等の工程毎に、最適なＯＰＣ が行われても全体の平均的な精度を向上させるものであって、パターンによっては対応することができないものもあり、パターン毎に特化した対策が必要となっている。なお、メモリ部は、メモリセル内部、セル端部、セル周辺部等に分けられ、それぞれにおいても異なったＯＰＣ が行われる。
【００１８】
したがって、前記した従来の手法では、殆どのパターンバリエーションに対応したＯＰＣ を早期に立上げることは難しい。このため、ＯＰＣ の補正結果の妥当性検証は必要不可欠となっており、検証フローを確立することがＯＰＣ の早期立上げのポイントとなっている。
【００１９】
図１５は、従来の高精度ＯＰＣ 処理およびその検証処理を行うためのフローチャートおよび構成の一例を示している。
【００２０】
図１５に示すフローにおいて、ステップＳ１のレイアウト設計段階では、ＤＲＣ／ＬＶＳ 等を用いてレイアウト検証を行う。ここで、ＤＲＣ （Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ） は、設計したマスクパターンが設計ルールに適合しているか否か（デザインルールチェック）を検証するソフトウェアであり、設計ルールに対する違反はＤＲＣ において見つけられる。また、ＬＶＳ は、レイアウト対スケマティック（Ｌａｙｏｕｔ ｖｓ Ｓｃｈｅｍａｔｉｃ ）を検証するソフトウェアであり、これを用いて元のスケマティックとそのレイアウトの整合性を検証するものである。その後、検証済のレイアウト設計データ（Ｌａｙｏｕｔ）をレイアウト記憶装置に格納する。
【００２１】
次に、ステップＳ２のＯＰＣ 処理では、ステップＳ１で設計された検証済みのレイアウトデータに対してＯＰＣ 処理を行う。ＯＰＣ 以外に層の演算処理等を適宜行っている。ここで、ＯＰＣ 処理は、図１２に例示したように、前記した（１）要求精度が異なる領域毎にモデル等を使分ける方法、（２）マスク、リソグラフィ、エッチングそれぞれの工程に特化したモデルまたはルールを用いて各工程に対応したＯＰＣ を順次実行する方法を実現できるようになっている。
【００２２】
上記したようにＯＰＣ 処理の前処理ではＯＰＣ 対象図形の抽出、合成等を行い、ＯＰＣ 処理の後処理ではマスクデータとして出力する図形の合成等を行う。
【００２３】
次に、ステップＳ３、Ｓ４、Ｓ６では、例えば図１６に示すようにＯＰＣ の検証処理を行う。
【００２４】
図１６は、図１５中のステップＳ４のリソグラフィルールチェックの処理およびステップＳ５における転写イメージ出力の一例を説明するために示している。
【００２５】
図１５中のステップＳ３のＯＰＣ ルールチェックでは、ＯＰＣ 後のパターンの図形的な正当性（取り決めたマスク検査および作製上の限界値、ウェハプロセスにおける限界値を違反した補正がなされていないか）をＯＰＣ 前のパターンと比較、ＤＲＣ 等を用いて検証する。ここでの検証は、補正後の図形の幅、スペースが規定値を割っていないか、パターンが断線またはショートしていないか、極端に大きな補正がされていないか等のルールベースの手法で実行できるものを示している。
【００２６】
次に、ステップＳ４のリソグラフィルールチェックでは、ＯＰＣ 前後のパターンを入力し、ＯＰＣ の後または前のエッジ（ＯＰＣ 対象図形の辺）毎に簡易なリソグラフィシミュレーションを実行することにより、所望のパターンのエッジとずれが指定値より大きいものを危険個所のデータＤとして出力する。
【００２７】
次に、ステップＳ６における転写イメージ出力による判定では、まず、危険箇所を含む危険個所近傍パターンを読込み、危険箇所近傍パターンに対して詳細なリソグラフィシミュレーションを実行することにより、転写イメージ出力を取得する。
【００２８】
次に、転写イメージ出力による判定を行い、ＯＰＣ 結果の問題の有無を判断する。この際、ステップＳ７のマスク作製およびウェハ（Ｗａｆｅｒ） 作製における検査の結果も適宜フィードバックし、ＯＰＣ 結果の問題の有無を判定している。
【００２９】
即ち、ステップＳ６における判定の結果、問題となったパターンが存在する場合は、ステップＳ１またはステップＳ２の処理へ戻り、回避策等を検討し、ＯＰＣの設定等の最適化、レイアウト変更等の対処を行う。この検証処理は、図１２に示したように、細分化されたＯＰＣ 処理間においても実現されている。
【００３０】
前記ステップＳ６における判定の結果、問題がなければ、０ＰＣ 検証済みのデータを電子ビーム（ＥＢ）描画用のデータに変換し、ステップＳ７に示すマスク（レテイクル）製造の工程に進む。
【００３１】
マスク製造の工程において製造された複数枚のフォトマスクからなるセットは、マスク検査が行われ、問題がなければウェハ上へのリソグラフィ工程へ進む。この工程では、ウェハ上にフォトレジスト膜をスピンナーを用いて塗布し、ステッパーに搭載されたフォトマスク（レテイクル）を用いて、フォトレジスト膜を露光する。さらに、現像、リンス、ポストベーク、キュア等の工程を経てリソグラフィ検査の工程へ進む。さらに、ウェハ上のフォトレジストパターンの検査が行われた結果、問題がなければエッチング工程へ進み、反応性イオンエッチング（ＲＩＥ ）等により、ウェハ上に形成されたフォトレジスト膜をエッチングマスクとしてフォトレジスト膜の下層の薄膜をエッチングする。エッチングが終了すると、エッチング形状の検査へ進む。マスク検査、および、リソグラフィ検査、エッチング形状検査などのウェハ検査の結果、問題があれば、前の処理へ戻り、ＯＰＣ 設定の修正を行う。また、レイアウト修正が必要なものについては、前の処理へ戻り、レイアウト修正を行う。
【００３２】
即ち、上述した従来のＯＰＣ 処理およびＯＰＣ 検証処理のフローでは、転写イメージを取得するリソグラフィシミュレーション時間と、リソグラフィシミュレーションの結果危険箇所として出力されたパターンとを解析し、対策を検討する時間および工程数は、多大なものであり、検証に多大な時間を要するという問題がある。
【００３３】
また、各領域毎、各工程毎にＯＰＣ 処理後にリソグラフィルールチェックを行い、その後、転写イメージの詳細なシミュレーションを行うというフローを繰り返し行わなければならず、半導体集積回路の製造までに多大な時間を要した。
【００３４】
また、従来は、各工程または各領域において、パターンが不適合であると判断される毎に、フローの始めに戻り、ＯＰＣ 設定の変更を行うか、レイアウト設計の変更を行う等していたので、多くの時間を要しなければならなかった。
【００３５】
さらに、ＯＰＣ 検証結果に基づいてＯＰＣ の設定等を変更し、精度の向上を図っているが、他のパターンに与える副作用等による精度劣化の問題もあり、ＯＰＣ の最適化は困難になってきている。
【００３６】
また、図１５に示したフローで代表される従来のＯＰＣ およびＯＰＣ 検証フローは、リソグラフィーチェックで危険個所として出力される数を少なくすることが難しく、検証に多大な時間を要している。特に、転写イメージ出力を得るリソグラフィシミュレーションと、危険箇所として出力されたものを解析して対策を検討するための時間と工数は多大なものとなっている。
【００３７】
【特許文献１】
特開平１１−１０２０６２号公報
【００３８】
【非特許文献１】
Ｏｔｔｏ ｅｔ．ａｌ．，” Ａｕｔｏｍａｔｅｄ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ−Ａ Ｒｕｌｅｓ−ｂａｓｅｄ Ａｐｐｒｏａｃｈ”，ＳＰＩＥ Ｏｐｔｉｃａｌ／Ｌａｓｅｒ Ｍｉｃｒｏ ｌｉｔｈｏｇｒａｐｈｙ ＶＩＩ， Ｍａｒｃｈ １９９４
【００３９】
【発明が解決しようとする課題】
上記したようにＬＳＩを製造する際のリソグラフィ工程における光近接効果によるパターン転写の忠実度の低下を防止するため、マスクデータ作成段階でマスクパターンを補正するＯＰＣ 処理が行われている。しかし、近年の半導体プロセスの微細化により、ＯＰＣ 処理に要求される精度が厳しくなっており、ＯＰＣ 検証に膨大な時間がかかるという問題があった。
【００４０】
本発明は上記の問題点を解決すべくなされたもので、従来のＯＰＣ 検証方法に比べて計算機処理時間および検証時間を大幅に短縮し、かつ、高精度のＯＰＣ 検証を実現し得る光近接効果補正の検証方法および検証装置を提供することを目的とする。
【００４１】
【課題を解決するための手段】
本発明の光近接効果補正の検証方法は、半導体集積回路のレイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類する分類ステップと、前記分類ステップによる分類の結果に基づいて処理の優先順序を決定するステップとを具備することを特徴とする。
【００４２】
本発明の光近接効果補正の検証装置は、半導体集積回路のレイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類する分類処理手段と、前記分類処理手段による分類の結果に基づいて処理の優先順序を決定する処理手段とを具備することを特徴とする。
【００４３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る高精度ＯＰＣ およびその検証処理の全体的な流れ（フローチャート）を示すとともに、本発明の第１の実施形態に係るＯＰＣ 検証装置の概略的な構成を示している。
【００４５】
この高精度ＯＰＣ フローは、図１５を参照して前述した従来例の高精度ＯＰＣ フローと比べて、ステップＳ４とステップＳ６との間にステップＳ５として危険個所フィルタリング処理を加えた点などが異なり、その他はほぼ同じである。
【００４６】
即ち、図１に示す高精度ＯＰＣ フローにおいて、ステップＳ１では、レイアウト設計を行い、レイアウト（Ｌａｙｏｕｔ）データＡを登録する。このレイアウト設計の段階では、パターンマッチングによって抽出されたＯＰＣ 不適合パターンについてＯＰＣ 適合パターンとなるようにレイアウト設計を行う。
【００４７】
次に、ステップＳ２〜Ｓ７でＯＰＣ 処理およびその検証処理を行う。まず、ステップＳ２のＯＰＣ 処理では、ＯＰＣ 処理以外に、層の演算処理等を適宜行う。ここでのＯＰＣ 処理は、ステップＳ１で得られたレイアウト設計データＡに基づき、マスクパターンとウェハ上に転写されるパターンとの差異を計算し、予めマスクパターンデータに対してＯＰＣ を行う。この際、図１２に例示したように、前記した（１）要求精度が異なる領域毎にモデル等を使分ける方法、（２）マスク、リソグラフィ、エッチングそれぞれの工程に特化したモデルまたはルールを用いて各工程に対応したＯＰＣ を順次実行する方法を実現できるようになっている。
【００４８】
次に、ステップＳ３〜Ｓ６では、ＯＰＣ の検証処理を行う。まず、ステップＳ３のＯＰＣ ルールチェックでは、ＯＰＣ 後のパターンの正当性をＯＰＣ 前のパターンと比較、ＤＲＣ 等を用いた検証を行う。ここでの検証は、補正後の図形の幅、スペースが規定値を割っていないか、パターンが断線またはショートしていないか、極端に大きな補正がされていないか等のルールベースの手法で実行できるものを示している。
【００４９】
次に、ステップＳ４のリソグラフィルールチェックでは、ウェハ上に転写されるパターンに対して、欠陥を起因する危険性のある箇所（危険箇所）の有無を検証する。即ち、例えば図１６に示したようにＯＰＣ 前後のパターンを入力し、ＯＰＣの後または前のエッジ（ＯＰＣ 対象図形の辺）毎に簡易なリソグラフィシミュレーションを実行することにより、所望のパターンのエッジとずれが指定値より大きいものを危険個所のデータＤとして出力する。
【００５０】
次に、ステップＳ５の危険個所フィルタリング処理では、ステップＳ４で出力された危険個所のデータＤを入力し、ＯＰＣ クリティカル領域群のデータＣを用いて必要最小限の数にして（または、危険度を重み付けして）解析対象危険個所のデータＥとして出力する。これにより、ステップＳ６における処理時間を要する転写イメージ出力による判定処理の入力データ数が低減される。また、重み付けされた危険度を用いることで、より精度の高い判定処理を行う。
【００５１】
図２は、図１中のＯＰＣ クリティカル領域群のデータＣを抽出する処理の実施例を示すフローチャートである。
【００５２】
図２に示す抽出フローにおいて、ステップＳ１では、図１に示した高精度ＯＰＣ処理フローのステップＳ１で得られたレイアウトデータＡに基づいて、クリティカルパス等の抽出により関連する回路パターンの抽出を行い、クリティカルパス等に関する領域のデータＢを得る。
【００５３】
次に、ステップＳ２では、前記レイアウトデータＡに基づいて、ＤＲＣ 等の図形処理手法により重要パターンの抽出を行い、図形処理手法により抽出された領域のデータＣを得る。
【００５４】
次に、ステップＳ３では、前記レイアウトデータＡに基づいて、人手指定等の手法を用いることにより、ＯＰＣ の補正が精度良くされるべき領域の抽出を行い、人手指定による領域のデータＤを得る。
【００５５】
次に、ステップＳ４では、前記レイアウトデータＡに基づいて、前記ステップＳ１〜Ｓ３により抽出された領域のデータＢ、Ｃ、Ｄを例えば図３に示すように分類実施し、ＯＰＣ クリティカル領域群のデータＥとして纏めて登録する。
【００５６】
図３は、図２中のステップＳ１〜Ｓ３におけるＯＰＣ クリティカル領域の分類処理の実施例を説明するためにパターンの一例を示す図である。
【００５７】
図３中、Ａはクリティカルパス等の抽出によるＯＰＣ クリティカル領域、Ｂは図形処理手法によるＯＰＣ クリティカル領域、Ｃ（斜線領域）は前記２つの領域ＡおよびＢが重複する（重み付けをした）領域である。
【００５８】
図４は、図２中のステップＳ１におけるクリティカルパス等抽出によるＯＰＣ クリティカル領域の抽出処理の実施例を示すフローチャートである。
【００５９】
図４に示す抽出フローにおいて、ステップＳ１では、パス抽出ツール等を用いてクリティカルパスを抽出し、関係する回路（クリティカル構成）の素子、ネット名等の情報Ｃを登録する。これらの情報Ｃは、パス抽出以外の別の方法で得て登録しても良い。
【００６０】
次に、ステップＳ２のＬＶＳ 処理では、レイアウトと回路とを比較して両者の対応付けを行うもので、回路図上の素子、ネット名とレイアウトの該当個所との照合をとり、一致情報Ｅを登録する。
【００６１】
次に、ステップＳ３では、クリティカルネット、素子を構成するレイアウト上のパターン（図形）を抽出し、その情報Ｆを登録する。
【００６２】
次に、ステップＳ４では、クリティカル図形に対してＯＰＣ に影響を及ぼす近傍の領域を抽出し、ＯＰＣ クリティカル領域の情報Ｇを登録する。
【００６３】
図５（Ａ）は、図４に示した抽出フローの実施例の一部を説明するために、クリティカルパス構成の図形（全体）を概略的に示している。図５（Ｂ）は、図５（Ａ）中の一部（○部分）を取り出してパターンの一例を示している。図５（Ｂ）中、５１は例えばＰｏｌｙ（ポリシリコン）層配線部、５２は例えばメタル層配線部を示している。
【００６４】
図５（Ｃ）は、図４に示した抽出フローの実施例によるＯＰＣ クリティカル領域の抽出結果の一例としてＰｏｌｙ層のクリティカルパスを構成するパターンとそれに近接する図形およびクリティカル領域を示している。
【００６５】
図６は、図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣ クリティカル領域の抽出処理の実施例を示すフローチャートである。図７は、図６の抽出フローの実施例を説明するためのパターンの一例を示している。
【００６６】
図６に示す抽出フローにおいて、ステップＳ１では、指定値より細い配線パターン（断線等の問題を比較的起し易い細い配線パターン）を抽出し、配線パターン群情報Ｂを登録する。
【００６７】
次に、ステップＳ２では、ＯＰＣ のモデリングでフィッティング（Ｆｉｔｔｉｎｇ）残渣が大きいスペース（ｓｐａｃｅ）で構成されるパターンを抽出し、クリティカル図形情報Ｃを登録する。
【００６８】
次に、ステップＳ３では、ＯＰＣ にとってクリティカル図形情報Ｃの近傍の領域を抽出し、ＯＰＣ クリティカル領域情報Ｄを登録する。
【００６９】
なお、前記ステップＳ２では、ＯＰＣ として苦手な（ＯＰＣ にとって厳しい条件となる）パターンのピッチ（ｐｉｔｃｈ）を取り出す処理等を行うようにしても良い。
【００７０】
また、前記ＤＲＣ 等の図形処理手法は、例えばＯＰＣ として苦手な図形を他の方法で取り出せれば、それを用いても良い。
【００７１】
また、図２中のステップＳ２においては、前述したようにＤＲＣ 等の図形処理手法によるＯＰＣ クリティカル領域の抽出を行ったが、これとは別に、ＯＰＣ として検査が不要な領域（検査不要領域）を抽出するようにしてもよい。
【００７２】
図８は、図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣ クリティカル領域の抽出処理の他の実施例（検査不要領域の抽出フロー）を示すフローチャートである。
【００７３】
図８に示す抽出フローにおいて、ステップＳ１では、指定値より太い配線パターン（断線等の問題を比較的起し難い太い配線パターン）を抽出し、配線パターン群情報Ｂを登録する。
【００７４】
次に、ステップＳ２では、ＯＰＣ のモデリングで他の配線とのスペース（ｓｐａｃｅ）が指定値より大きいスペースパターンを抽出し、検査対象外図形領域（検査不要領域）情報Ｃを登録する。
【００７５】
次に、ステップＳ３では、ＯＰＣ にとって検査対象外図形領域情報Ｃの近傍の領域を抽出し、前記ＯＰＣ クリティカル領域情報Ｄの一部として登録する。
【００７６】
図９は、図２中のステップＳ３における人手指定によるＯＰＣ クリティカル領域の抽出処理の実施例を説明するためにチップ上のレイアウトの一例を示す。
【００７７】
図９に示すように、ＬＳＩチップ上にセル領域が隣り合うように配置されている場合、隣り合うセル領域との境界領域をＯＰＣ クリティカル領域または検査不要領域として人手により指定する。この際、セル領域の各配線層毎に境界領域と重複する図形パターンを取り出し、その図形パターンの近傍をＯＰＣ クリティカル領域と指定することができる。
【００７８】
図１０は、図１中のステップＳ５の危険個所フィルタリング（解析対象危険個所取り出し）処理の実施例を示すフローチャートである。
【００７９】
図１０に示す抽出フローにおいて、ステップＳ１では、危険個所のエラー量を指定値の大小で分類し、危険個所の情報Ａ１を登録する。
【００８０】
次に、ステップＳ２では、前記危険個所の情報Ａ１についてＯＰＣ クリティカル領域との関係の有無を調べ、関係するものをクリティカル領域の種類で分類し、情報Ｄを登録する。
【００８１】
次に、ステップＳ３では、危険個所エラー量が指定値より大きいものと、危険個所エラー量は小さいがＯＰＣ クリティカル領域に関係するものを、解析対象危険個所の情報Ｅとして登録する。この場合、ＯＰＣ クリティカル領域に関係する解析対象危険個所は、ＯＰＣ クリティカル領域の種類毎にレベル分けしており、ステップＳ６における結果判定の判断材料の一つとなるようにしている。
【００８２】
ここで、前記危険個所エラー量の大きさについて説明する。
【００８３】
危険個所エラー量が小さいものとは、断線やショートといった致命的なエラーではなく、歩留まりを落とす可能性があるエラーである。このエラーは、図２ のエラーヒストグラムで示されるように、エラー数としては通常は多くなり、全てをチェックすることは時間的に難しい。そこで、全てのエラーからＯＰＣ クリティカル領域を用いてチェックすべきエラーを抽出することにより、効果的な検証を行うようにする。
【００８４】
危険個所エラー量が大きいものとは、断線やショートといった致命的な問題が生じる可能性があるエラーである。このエラーは、基本的には全てをチェックする必要があるが、この数が指定値より大きい場合にはＯＰＣ 自体の妥当性が疑われることとなる。この場合は、先ず、ＯＰＣ クリティカル領域に関係する部分からチェックする。
【００８５】
図１１（Ａ）、（Ｂ）は、図１０に示した実施例における解析対象危険個所抽出処理の実施例を説明するためにパターンの一例を示している。
【００８６】
図１１（Ａ）は、リソグラフィーチェックで得られた危険個所と、各種の手法を用いて抽出されたＯＰＣ クリティカル領域を示す。
【００８７】
図１１（Ｂ）は、前記危険個所をフィルタリングした結果（解析対象危険個所）を示す。ここで、フィルタリングでは、危険個所エラー量が指定値より大きいものと、危険個所エラー量は指定値より小さいがＯＰＣ クリティカル領域に関係するものを残すようにしている。前記解析危険個所には、エラー重要度を示すレベル付け（Ｌｅｖｅｌ１，Ｌｅｖｅｌ２，…）がされており、解析作業で適宜利用できるようになっている。
【００８８】
図２乃至図１１を参照して上述したように図１のステップＳ５の危険個所フィルタリング処理を行った後、図１のステップＳ６の転写イメージ出力による判定では、危険箇所を含む危険個所近傍パターンに対して詳細なリソグラフィシミュレーションを実行することにより、図１６に示したように転写イメージ出力を得る。そして、ＯＰＣ 結果の問題の有無を判断する。
【００８９】
このＯＰＣ 結果の問題の有無は、図１中のステップＳ７に示すマスク作製およびウェハ作製における検査の結果も適宜フィードバックし、判定している。そして、判定の結果、問題となったパターンが存在する場合は、回避策等を検討し、ＯＰＣ の設定等の最適化およびレイアウト変更等の対処をする。この検証処理は、図１２に示したように、細分化されたＯＰＣ 処理間においても実現されている。
【００９０】
上述したように、高精度ＯＰＣ フローにおいては、リソグラフィルールチェック結果（ＯＰＣ危険個所） の検証に際して転写イメージを得る詳細なシミュレーションは多大な時間を要する。この際、リソグラフィルールチェックにより多く出力される危険個所について分類を行い、分類結果に基づいて優先的にＯＰＣ クリティカル領域に関係する部分に絞ったチェックを行うことにより、無駄なシミュレーションを省き、ＯＰＣ 検証のターンアラウンドタイム（ＴＡＴ）を削減することができる。また、歩留まりに影響を及ぼす可能性がある危険個所、断線やショートといった致命的な問題が生じる可能性がある危険個所のそれぞれついて、ＯＰＣ クリティカル領域種別で分類し、より高精度のＯＰＣ 検証を実現することができる。
【００９１】
【発明の効果】
上述したように本発明によれば、ＬＳＩのマスクデータに関して光近接効果補正の検証を行う際、従来の検証方法に比べて計算機処理時間および検証時間を大幅に短縮し、かつ、高精度の検証を実現し得る光近接効果補正の検証方法および検証装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高精度ＯＰＣ およびその検証処理の全体的なフローおよび検証装置の概略的な構成を示す図。
【図２】図１中のＯＰＣ クリティカル領域群のデータＣを抽出する処理の実施例を示すフローチャート。
【図３】図２中のステップＳ１〜Ｓ３におけるＯＰＣ クリティカル領域の分類処理の実施例を説明するためにパターンの一例を示す図。
【図４】図２中のステップＳ１におけるクリティカルパス等抽出によるＯＰＣ クリティカル領域の抽出処理の実施例を示すフローチャート。
【図５】図４に示した抽出フローの実施例の一部を説明するためにパターンの一例を示す図。
【図６】図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣクリティカル領域の抽出処理の実施例を示すフローチャート。
【図７】図６の抽出フローの実施例を説明するためのパターンの一例を示す図。
【図８】図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣクリティカル領域の抽出処理の他の実施例を示すフローチャート。
【図９】図２中のステップＳ３における人手指定によるＯＰＣ クリティカル領域の抽出処理の実施例を説明するためにチップ上のレイアウトの一例を示す図。
【図１０】図１中のステップＳ５の危険個所フィルタリング処理の実施例を示すフローチャート。
【図１１】図１０に示した実施例における解析対象危険個所抽出処理の実施例を説明するためにパターンの一例を示す図。
【図１２】従来の高精度ＯＰＣ 処理の実施例を示すフローチャート。
【図１３】従来のエッチング補正部分とリソグラフィーマスク補正部分を分割したＯＰＣ 処理の一例を示すフローチャート。
【図１４】従来のＯＰＣ 処理におけるパターンに特化した対策の実施例を説明するために示すパターン図。
【図１５】従来の高精度ＯＰＣ およびその検証処理の全体的な流れを示すフローチャート。
【図１６】図１５中のステップＳ４のリソグラフィルールチェックの処理とステップＳ５における転写イメージ出力の一例を説明するために示す図。
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計、マスクデータ作成の検証処理を行うための光近接効果補正の検証方法および検証装置に関する。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）の製造プロセスにおけるリソグラフィ工程における光近接効果によるパターン転写の忠実度の低下を防止するため、ＬＳＩのレイアウト設計、マスクデータ作成の段階でマスクパターンを補正する光近接効果補正（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ； ＯＰＣ）処理が行われている。
【０００３】
従来のＯＰＣ は、ルールベースＯＰＣ およびモデルベースＯＰＣ という手法で実現されている。ここで、ＯＰＣ は、光学的効果に加えて、レジスト現像やエッチング等ウェハプロセス全体を通じて生じる様々な効果の補正も含めている。
【０００４】
前記ルールベースＯＰＣ は、例えば非特許文献１に記載されているように、テストパターンの転写結果から得られた実測値をベースに、ライン幅、スペース毎に近接効果による歪み量との相関表を作成し、レイアウトパターンに変更を加えるルールを作成して補正を実現する方法である。このルールベースＯＰＣ は、ライン・アンド・スペースパターンのように近接図形を１次元的に調べて補正する処理を得意としている。
【０００５】
これに対して、前記モデルベースＯＰＣ は、リソグラフィシミュレーションをベースとしたモデルを用いた補正であり、パターン転写結果から得られた実測値をもとにモデルをキャリブレーションし、さらに詳細に複雑なプロセスに対応することを可能とする方法である。
【０００６】
このモデルベースＯＰＣ は、近接図形の効果を２次元的に調べて補正する処理を得意とし、前記ルールベースＯＰＣ に比べて処理時間はかかるが、全般的な補正精度は高い。近年の先端デバイスに対しては、前記した２次元的補正を行うＯＰＣ（２次元ＯＰＣ）が必要とされ、これを比較的容易に実現できるモデルベースＯＰＣ が使われている。また、ルールベースＯＰＣ とモデルベースＯＰＣ とを組み合わせて補正する手法も使用されている。
【０００７】
しかし、ＯＰＣ に要求される精度はプロセス世代を増す毎に厳しくなっており、正しく補正できないパターンが増えている。また、前記モデルベースＯＰＣ において、実測値を基にしたキャリブレーションで全てに対応することは、実測値の測定時間が長くなり、膨大なデータに対するキャリブレーションが難しい等の点で現実的方法ではない。そこで、次の処理方法が使われている。
【０００８】
（１）要求精度が異なる領域、例えば、メモリ混載チップにおけるロジック回路部とメモリおよびメモリ周辺部等があれば、それぞれに対して特化したモデルまたはルールを作成して使い分ける。
【０００９】
（２）マスク製造、ウェハ上へのリソグラフィ、エッチング等のリソグラフィ以降のウェハ加工プロセス等、それぞれの工程に特化したモデルまたはルールを使用した方が精度の向上を期待できる場合、例えば、エッチングにおける近接効果の傾向が、他の工程における近接効果の傾向と異なる場合は、異なるモデルまたはルールを作成し、例えば図１２に示す高精度ＯＰＣ 処理の実施例のフローチャートにしたがって各工程用の補正を順次行う（特許文献１参照）。
【００１０】
図１３は、エッチング補正部分とリソグラフィーマスク補正部分を分割したＯＰＣ 処理の一例を示すフローチャートである。
【００１１】
前記処理方法（１）、（２）により、領域毎および工程毎に最適なＯＰＣ が行われ、精度の向上が図られる。しかし、これらは全体の平均的な精度を向上させるものであって、パターンによっては対応しきれないものもあり、特化した対策が必要となっている。
【００１２】
図１４（Ａ）および（Ｂ）は、従来の高精度ＯＰＣ 処理におけるパターンに特化した対策の実施例を説明するために示すパターン例として、図１４（Ａ）はＯＰＣ処理前においてＯＰＣ の補正対象となるエッジパターンの分類例、図１４（Ｂ）はＯＰＣ 補正後のライン端と外部コーナー間に対するスペース制約の設定と補正例を示している。
【００１３】
図１４（Ａ）に示すように、ＯＰＣ 補正対象エッジの分類例として、ライン端、ライン部、内部コーナー、外部コーナー等が挙げられる。
【００１４】
図１４（Ｂ）に示すように、パターン８１の有するライン端８３ａ とパターン８２の有する外部コーナー８４ａ が接近する部分について、制約のない（またはデフォルト値である）ルールまたはモデルによる補正を考えてみる。この場合、補正部分８３ｂ および８４ｂ により、パターン８１および８２のスペースが詰まり過ぎる傾向にあり、転写後にパターン８１と８２がショートしてしまう危険性がある。従って、ＯＰＣ処理を行うに際して、ライン端８３ｃ と外部コーナー８４ｃ に適切な最小スペースＳ を確保することができる制約値を与え、ショートする危険性を回避する必要がある。
【００１５】
そこで、図１４（Ａ）に示したように分類したエッジの種類（８０ａ 、８０ｂ 、８０ｃ 、８０ｄ 等）毎に、きめ細かい補正の設定を行うことにより、それぞれのパターンに特化した対策が可能となるが、現実には新たなパターンバリエーションに柔軟に対応することは難しい。
【００１６】
例えば図１４（Ｂ）に示したようなライン端８３ｃ と外部コーナー８４ｃ に適切な最小スペースを確保することができる補正制約値においても、周辺環境およびパターン自体の線幅等の違いにより、異なる値が必要となる場合も生じてくる。
【００１７】
さらに、メモリ混載チップ等におけるロジック部、メモリ部（メモリセル内部、セル端部、セル周辺部等）等のチップ上の領域毎、またはレテイクル製造、ウェハ上でのリソグラフィ、エッチングプロセス等の工程毎に、最適なＯＰＣ が行われても全体の平均的な精度を向上させるものであって、パターンによっては対応することができないものもあり、パターン毎に特化した対策が必要となっている。なお、メモリ部は、メモリセル内部、セル端部、セル周辺部等に分けられ、それぞれにおいても異なったＯＰＣ が行われる。
【００１８】
したがって、前記した従来の手法では、殆どのパターンバリエーションに対応したＯＰＣ を早期に立上げることは難しい。このため、ＯＰＣ の補正結果の妥当性検証は必要不可欠となっており、検証フローを確立することがＯＰＣ の早期立上げのポイントとなっている。
【００１９】
図１５は、従来の高精度ＯＰＣ 処理およびその検証処理を行うためのフローチャートおよび構成の一例を示している。
【００２０】
図１５に示すフローにおいて、ステップＳ１のレイアウト設計段階では、ＤＲＣ／ＬＶＳ 等を用いてレイアウト検証を行う。ここで、ＤＲＣ （Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ） は、設計したマスクパターンが設計ルールに適合しているか否か（デザインルールチェック）を検証するソフトウェアであり、設計ルールに対する違反はＤＲＣ において見つけられる。また、ＬＶＳ は、レイアウト対スケマティック（Ｌａｙｏｕｔ ｖｓ Ｓｃｈｅｍａｔｉｃ ）を検証するソフトウェアであり、これを用いて元のスケマティックとそのレイアウトの整合性を検証するものである。その後、検証済のレイアウト設計データ（Ｌａｙｏｕｔ）をレイアウト記憶装置に格納する。
【００２１】
次に、ステップＳ２のＯＰＣ 処理では、ステップＳ１で設計された検証済みのレイアウトデータに対してＯＰＣ 処理を行う。ＯＰＣ 以外に層の演算処理等を適宜行っている。ここで、ＯＰＣ 処理は、図１２に例示したように、前記した（１）要求精度が異なる領域毎にモデル等を使分ける方法、（２）マスク、リソグラフィ、エッチングそれぞれの工程に特化したモデルまたはルールを用いて各工程に対応したＯＰＣ を順次実行する方法を実現できるようになっている。
【００２２】
上記したようにＯＰＣ 処理の前処理ではＯＰＣ 対象図形の抽出、合成等を行い、ＯＰＣ 処理の後処理ではマスクデータとして出力する図形の合成等を行う。
【００２３】
次に、ステップＳ３、Ｓ４、Ｓ６では、例えば図１６に示すようにＯＰＣ の検証処理を行う。
【００２４】
図１６は、図１５中のステップＳ４のリソグラフィルールチェックの処理およびステップＳ５における転写イメージ出力の一例を説明するために示している。
【００２５】
図１５中のステップＳ３のＯＰＣ ルールチェックでは、ＯＰＣ 後のパターンの図形的な正当性（取り決めたマスク検査および作製上の限界値、ウェハプロセスにおける限界値を違反した補正がなされていないか）をＯＰＣ 前のパターンと比較、ＤＲＣ 等を用いて検証する。ここでの検証は、補正後の図形の幅、スペースが規定値を割っていないか、パターンが断線またはショートしていないか、極端に大きな補正がされていないか等のルールベースの手法で実行できるものを示している。
【００２６】
次に、ステップＳ４のリソグラフィルールチェックでは、ＯＰＣ 前後のパターンを入力し、ＯＰＣ の後または前のエッジ（ＯＰＣ 対象図形の辺）毎に簡易なリソグラフィシミュレーションを実行することにより、所望のパターンのエッジとずれが指定値より大きいものを危険個所のデータＤとして出力する。
【００２７】
次に、ステップＳ６における転写イメージ出力による判定では、まず、危険箇所を含む危険個所近傍パターンを読込み、危険箇所近傍パターンに対して詳細なリソグラフィシミュレーションを実行することにより、転写イメージ出力を取得する。
【００２８】
次に、転写イメージ出力による判定を行い、ＯＰＣ 結果の問題の有無を判断する。この際、ステップＳ７のマスク作製およびウェハ（Ｗａｆｅｒ） 作製における検査の結果も適宜フィードバックし、ＯＰＣ 結果の問題の有無を判定している。
【００２９】
即ち、ステップＳ６における判定の結果、問題となったパターンが存在する場合は、ステップＳ１またはステップＳ２の処理へ戻り、回避策等を検討し、ＯＰＣの設定等の最適化、レイアウト変更等の対処を行う。この検証処理は、図１２に示したように、細分化されたＯＰＣ 処理間においても実現されている。
【００３０】
前記ステップＳ６における判定の結果、問題がなければ、０ＰＣ 検証済みのデータを電子ビーム（ＥＢ）描画用のデータに変換し、ステップＳ７に示すマスク（レテイクル）製造の工程に進む。
【００３１】
マスク製造の工程において製造された複数枚のフォトマスクからなるセットは、マスク検査が行われ、問題がなければウェハ上へのリソグラフィ工程へ進む。この工程では、ウェハ上にフォトレジスト膜をスピンナーを用いて塗布し、ステッパーに搭載されたフォトマスク（レテイクル）を用いて、フォトレジスト膜を露光する。さらに、現像、リンス、ポストベーク、キュア等の工程を経てリソグラフィ検査の工程へ進む。さらに、ウェハ上のフォトレジストパターンの検査が行われた結果、問題がなければエッチング工程へ進み、反応性イオンエッチング（ＲＩＥ ）等により、ウェハ上に形成されたフォトレジスト膜をエッチングマスクとしてフォトレジスト膜の下層の薄膜をエッチングする。エッチングが終了すると、エッチング形状の検査へ進む。マスク検査、および、リソグラフィ検査、エッチング形状検査などのウェハ検査の結果、問題があれば、前の処理へ戻り、ＯＰＣ 設定の修正を行う。また、レイアウト修正が必要なものについては、前の処理へ戻り、レイアウト修正を行う。
【００３２】
即ち、上述した従来のＯＰＣ 処理およびＯＰＣ 検証処理のフローでは、転写イメージを取得するリソグラフィシミュレーション時間と、リソグラフィシミュレーションの結果危険箇所として出力されたパターンとを解析し、対策を検討する時間および工程数は、多大なものであり、検証に多大な時間を要するという問題がある。
【００３３】
また、各領域毎、各工程毎にＯＰＣ 処理後にリソグラフィルールチェックを行い、その後、転写イメージの詳細なシミュレーションを行うというフローを繰り返し行わなければならず、半導体集積回路の製造までに多大な時間を要した。
【００３４】
また、従来は、各工程または各領域において、パターンが不適合であると判断される毎に、フローの始めに戻り、ＯＰＣ 設定の変更を行うか、レイアウト設計の変更を行う等していたので、多くの時間を要しなければならなかった。
【００３５】
さらに、ＯＰＣ 検証結果に基づいてＯＰＣ の設定等を変更し、精度の向上を図っているが、他のパターンに与える副作用等による精度劣化の問題もあり、ＯＰＣ の最適化は困難になってきている。
【００３６】
また、図１５に示したフローで代表される従来のＯＰＣ およびＯＰＣ 検証フローは、リソグラフィーチェックで危険個所として出力される数を少なくすることが難しく、検証に多大な時間を要している。特に、転写イメージ出力を得るリソグラフィシミュレーションと、危険箇所として出力されたものを解析して対策を検討するための時間と工数は多大なものとなっている。
【００３７】
【特許文献１】
特開平１１−１０２０６２号公報
【００３８】
【非特許文献１】
Ｏｔｔｏ ｅｔ．ａｌ．，” Ａｕｔｏｍａｔｅｄ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ−Ａ Ｒｕｌｅｓ−ｂａｓｅｄ Ａｐｐｒｏａｃｈ”，ＳＰＩＥ Ｏｐｔｉｃａｌ／Ｌａｓｅｒ Ｍｉｃｒｏ ｌｉｔｈｏｇｒａｐｈｙ ＶＩＩ， Ｍａｒｃｈ １９９４
【００３９】
【発明が解決しようとする課題】
上記したようにＬＳＩを製造する際のリソグラフィ工程における光近接効果によるパターン転写の忠実度の低下を防止するため、マスクデータ作成段階でマスクパターンを補正するＯＰＣ 処理が行われている。しかし、近年の半導体プロセスの微細化により、ＯＰＣ 処理に要求される精度が厳しくなっており、ＯＰＣ 検証に膨大な時間がかかるという問題があった。
【００４０】
本発明は上記の問題点を解決すべくなされたもので、従来のＯＰＣ 検証方法に比べて計算機処理時間および検証時間を大幅に短縮し、かつ、高精度のＯＰＣ 検証を実現し得る光近接効果補正の検証方法および検証装置を提供することを目的とする。
【００４１】
【課題を解決するための手段】
本発明の光近接効果補正の検証方法は、半導体集積回路のレイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類する分類ステップと、前記分類ステップによる分類の結果に基づいて処理の優先順序を決定するステップとを具備することを特徴とする。
【００４２】
本発明の光近接効果補正の検証装置は、半導体集積回路のレイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類する分類処理手段と、前記分類処理手段による分類の結果に基づいて処理の優先順序を決定する処理手段とを具備することを特徴とする。
【００４３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る高精度ＯＰＣ およびその検証処理の全体的な流れ（フローチャート）を示すとともに、本発明の第１の実施形態に係るＯＰＣ 検証装置の概略的な構成を示している。
【００４５】
この高精度ＯＰＣ フローは、図１５を参照して前述した従来例の高精度ＯＰＣ フローと比べて、ステップＳ４とステップＳ６との間にステップＳ５として危険個所フィルタリング処理を加えた点などが異なり、その他はほぼ同じである。
【００４６】
即ち、図１に示す高精度ＯＰＣ フローにおいて、ステップＳ１では、レイアウト設計を行い、レイアウト（Ｌａｙｏｕｔ）データＡを登録する。このレイアウト設計の段階では、パターンマッチングによって抽出されたＯＰＣ 不適合パターンについてＯＰＣ 適合パターンとなるようにレイアウト設計を行う。
【００４７】
次に、ステップＳ２〜Ｓ７でＯＰＣ 処理およびその検証処理を行う。まず、ステップＳ２のＯＰＣ 処理では、ＯＰＣ 処理以外に、層の演算処理等を適宜行う。ここでのＯＰＣ 処理は、ステップＳ１で得られたレイアウト設計データＡに基づき、マスクパターンとウェハ上に転写されるパターンとの差異を計算し、予めマスクパターンデータに対してＯＰＣ を行う。この際、図１２に例示したように、前記した（１）要求精度が異なる領域毎にモデル等を使分ける方法、（２）マスク、リソグラフィ、エッチングそれぞれの工程に特化したモデルまたはルールを用いて各工程に対応したＯＰＣ を順次実行する方法を実現できるようになっている。
【００４８】
次に、ステップＳ３〜Ｓ６では、ＯＰＣ の検証処理を行う。まず、ステップＳ３のＯＰＣ ルールチェックでは、ＯＰＣ 後のパターンの正当性をＯＰＣ 前のパターンと比較、ＤＲＣ 等を用いた検証を行う。ここでの検証は、補正後の図形の幅、スペースが規定値を割っていないか、パターンが断線またはショートしていないか、極端に大きな補正がされていないか等のルールベースの手法で実行できるものを示している。
【００４９】
次に、ステップＳ４のリソグラフィルールチェックでは、ウェハ上に転写されるパターンに対して、欠陥を起因する危険性のある箇所（危険箇所）の有無を検証する。即ち、例えば図１６に示したようにＯＰＣ 前後のパターンを入力し、ＯＰＣの後または前のエッジ（ＯＰＣ 対象図形の辺）毎に簡易なリソグラフィシミュレーションを実行することにより、所望のパターンのエッジとずれが指定値より大きいものを危険個所のデータＤとして出力する。
【００５０】
次に、ステップＳ５の危険個所フィルタリング処理では、ステップＳ４で出力された危険個所のデータＤを入力し、ＯＰＣ クリティカル領域群のデータＣを用いて必要最小限の数にして（または、危険度を重み付けして）解析対象危険個所のデータＥとして出力する。これにより、ステップＳ６における処理時間を要する転写イメージ出力による判定処理の入力データ数が低減される。また、重み付けされた危険度を用いることで、より精度の高い判定処理を行う。
【００５１】
図２は、図１中のＯＰＣ クリティカル領域群のデータＣを抽出する処理の実施例を示すフローチャートである。
【００５２】
図２に示す抽出フローにおいて、ステップＳ１では、図１に示した高精度ＯＰＣ処理フローのステップＳ１で得られたレイアウトデータＡに基づいて、クリティカルパス等の抽出により関連する回路パターンの抽出を行い、クリティカルパス等に関する領域のデータＢを得る。
【００５３】
次に、ステップＳ２では、前記レイアウトデータＡに基づいて、ＤＲＣ 等の図形処理手法により重要パターンの抽出を行い、図形処理手法により抽出された領域のデータＣを得る。
【００５４】
次に、ステップＳ３では、前記レイアウトデータＡに基づいて、人手指定等の手法を用いることにより、ＯＰＣ の補正が精度良くされるべき領域の抽出を行い、人手指定による領域のデータＤを得る。
【００５５】
次に、ステップＳ４では、前記レイアウトデータＡに基づいて、前記ステップＳ１〜Ｓ３により抽出された領域のデータＢ、Ｃ、Ｄを例えば図３に示すように分類実施し、ＯＰＣ クリティカル領域群のデータＥとして纏めて登録する。
【００５６】
図３は、図２中のステップＳ１〜Ｓ３におけるＯＰＣ クリティカル領域の分類処理の実施例を説明するためにパターンの一例を示す図である。
【００５７】
図３中、Ａはクリティカルパス等の抽出によるＯＰＣ クリティカル領域、Ｂは図形処理手法によるＯＰＣ クリティカル領域、Ｃ（斜線領域）は前記２つの領域ＡおよびＢが重複する（重み付けをした）領域である。
【００５８】
図４は、図２中のステップＳ１におけるクリティカルパス等抽出によるＯＰＣ クリティカル領域の抽出処理の実施例を示すフローチャートである。
【００５９】
図４に示す抽出フローにおいて、ステップＳ１では、パス抽出ツール等を用いてクリティカルパスを抽出し、関係する回路（クリティカル構成）の素子、ネット名等の情報Ｃを登録する。これらの情報Ｃは、パス抽出以外の別の方法で得て登録しても良い。
【００６０】
次に、ステップＳ２のＬＶＳ 処理では、レイアウトと回路とを比較して両者の対応付けを行うもので、回路図上の素子、ネット名とレイアウトの該当個所との照合をとり、一致情報Ｅを登録する。
【００６１】
次に、ステップＳ３では、クリティカルネット、素子を構成するレイアウト上のパターン（図形）を抽出し、その情報Ｆを登録する。
【００６２】
次に、ステップＳ４では、クリティカル図形に対してＯＰＣ に影響を及ぼす近傍の領域を抽出し、ＯＰＣ クリティカル領域の情報Ｇを登録する。
【００６３】
図５（Ａ）は、図４に示した抽出フローの実施例の一部を説明するために、クリティカルパス構成の図形（全体）を概略的に示している。図５（Ｂ）は、図５（Ａ）中の一部（○部分）を取り出してパターンの一例を示している。図５（Ｂ）中、５１は例えばＰｏｌｙ（ポリシリコン）層配線部、５２は例えばメタル層配線部を示している。
【００６４】
図５（Ｃ）は、図４に示した抽出フローの実施例によるＯＰＣ クリティカル領域の抽出結果の一例としてＰｏｌｙ層のクリティカルパスを構成するパターンとそれに近接する図形およびクリティカル領域を示している。
【００６５】
図６は、図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣ クリティカル領域の抽出処理の実施例を示すフローチャートである。図７は、図６の抽出フローの実施例を説明するためのパターンの一例を示している。
【００６６】
図６に示す抽出フローにおいて、ステップＳ１では、指定値より細い配線パターン（断線等の問題を比較的起し易い細い配線パターン）を抽出し、配線パターン群情報Ｂを登録する。
【００６７】
次に、ステップＳ２では、ＯＰＣ のモデリングでフィッティング（Ｆｉｔｔｉｎｇ）残渣が大きいスペース（ｓｐａｃｅ）で構成されるパターンを抽出し、クリティカル図形情報Ｃを登録する。
【００６８】
次に、ステップＳ３では、ＯＰＣ にとってクリティカル図形情報Ｃの近傍の領域を抽出し、ＯＰＣ クリティカル領域情報Ｄを登録する。
【００６９】
なお、前記ステップＳ２では、ＯＰＣ として苦手な（ＯＰＣ にとって厳しい条件となる）パターンのピッチ（ｐｉｔｃｈ）を取り出す処理等を行うようにしても良い。
【００７０】
また、前記ＤＲＣ 等の図形処理手法は、例えばＯＰＣ として苦手な図形を他の方法で取り出せれば、それを用いても良い。
【００７１】
また、図２中のステップＳ２においては、前述したようにＤＲＣ 等の図形処理手法によるＯＰＣ クリティカル領域の抽出を行ったが、これとは別に、ＯＰＣ として検査が不要な領域（検査不要領域）を抽出するようにしてもよい。
【００７２】
図８は、図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣ クリティカル領域の抽出処理の他の実施例（検査不要領域の抽出フロー）を示すフローチャートである。
【００７３】
図８に示す抽出フローにおいて、ステップＳ１では、指定値より太い配線パターン（断線等の問題を比較的起し難い太い配線パターン）を抽出し、配線パターン群情報Ｂを登録する。
【００７４】
次に、ステップＳ２では、ＯＰＣ のモデリングで他の配線とのスペース（ｓｐａｃｅ）が指定値より大きいスペースパターンを抽出し、検査対象外図形領域（検査不要領域）情報Ｃを登録する。
【００７５】
次に、ステップＳ３では、ＯＰＣ にとって検査対象外図形領域情報Ｃの近傍の領域を抽出し、前記ＯＰＣ クリティカル領域情報Ｄの一部として登録する。
【００７６】
図９は、図２中のステップＳ３における人手指定によるＯＰＣ クリティカル領域の抽出処理の実施例を説明するためにチップ上のレイアウトの一例を示す。
【００７７】
図９に示すように、ＬＳＩチップ上にセル領域が隣り合うように配置されている場合、隣り合うセル領域との境界領域をＯＰＣ クリティカル領域または検査不要領域として人手により指定する。この際、セル領域の各配線層毎に境界領域と重複する図形パターンを取り出し、その図形パターンの近傍をＯＰＣ クリティカル領域と指定することができる。
【００７８】
図１０は、図１中のステップＳ５の危険個所フィルタリング（解析対象危険個所取り出し）処理の実施例を示すフローチャートである。
【００７９】
図１０に示す抽出フローにおいて、ステップＳ１では、危険個所のエラー量を指定値の大小で分類し、危険個所の情報Ａ１を登録する。
【００８０】
次に、ステップＳ２では、前記危険個所の情報Ａ１についてＯＰＣ クリティカル領域との関係の有無を調べ、関係するものをクリティカル領域の種類で分類し、情報Ｄを登録する。
【００８１】
次に、ステップＳ３では、危険個所エラー量が指定値より大きいものと、危険個所エラー量は小さいがＯＰＣ クリティカル領域に関係するものを、解析対象危険個所の情報Ｅとして登録する。この場合、ＯＰＣ クリティカル領域に関係する解析対象危険個所は、ＯＰＣ クリティカル領域の種類毎にレベル分けしており、ステップＳ６における結果判定の判断材料の一つとなるようにしている。
【００８２】
ここで、前記危険個所エラー量の大きさについて説明する。
【００８３】
危険個所エラー量が小さいものとは、断線やショートといった致命的なエラーではなく、歩留まりを落とす可能性があるエラーである。このエラーは、図２ のエラーヒストグラムで示されるように、エラー数としては通常は多くなり、全てをチェックすることは時間的に難しい。そこで、全てのエラーからＯＰＣ クリティカル領域を用いてチェックすべきエラーを抽出することにより、効果的な検証を行うようにする。
【００８４】
危険個所エラー量が大きいものとは、断線やショートといった致命的な問題が生じる可能性があるエラーである。このエラーは、基本的には全てをチェックする必要があるが、この数が指定値より大きい場合にはＯＰＣ 自体の妥当性が疑われることとなる。この場合は、先ず、ＯＰＣ クリティカル領域に関係する部分からチェックする。
【００８５】
図１１（Ａ）、（Ｂ）は、図１０に示した実施例における解析対象危険個所抽出処理の実施例を説明するためにパターンの一例を示している。
【００８６】
図１１（Ａ）は、リソグラフィーチェックで得られた危険個所と、各種の手法を用いて抽出されたＯＰＣ クリティカル領域を示す。
【００８７】
図１１（Ｂ）は、前記危険個所をフィルタリングした結果（解析対象危険個所）を示す。ここで、フィルタリングでは、危険個所エラー量が指定値より大きいものと、危険個所エラー量は指定値より小さいがＯＰＣ クリティカル領域に関係するものを残すようにしている。前記解析危険個所には、エラー重要度を示すレベル付け（Ｌｅｖｅｌ１，Ｌｅｖｅｌ２，…）がされており、解析作業で適宜利用できるようになっている。
【００８８】
図２乃至図１１を参照して上述したように図１のステップＳ５の危険個所フィルタリング処理を行った後、図１のステップＳ６の転写イメージ出力による判定では、危険箇所を含む危険個所近傍パターンに対して詳細なリソグラフィシミュレーションを実行することにより、図１６に示したように転写イメージ出力を得る。そして、ＯＰＣ 結果の問題の有無を判断する。
【００８９】
このＯＰＣ 結果の問題の有無は、図１中のステップＳ７に示すマスク作製およびウェハ作製における検査の結果も適宜フィードバックし、判定している。そして、判定の結果、問題となったパターンが存在する場合は、回避策等を検討し、ＯＰＣ の設定等の最適化およびレイアウト変更等の対処をする。この検証処理は、図１２に示したように、細分化されたＯＰＣ 処理間においても実現されている。
【００９０】
上述したように、高精度ＯＰＣ フローにおいては、リソグラフィルールチェック結果（ＯＰＣ危険個所） の検証に際して転写イメージを得る詳細なシミュレーションは多大な時間を要する。この際、リソグラフィルールチェックにより多く出力される危険個所について分類を行い、分類結果に基づいて優先的にＯＰＣ クリティカル領域に関係する部分に絞ったチェックを行うことにより、無駄なシミュレーションを省き、ＯＰＣ 検証のターンアラウンドタイム（ＴＡＴ）を削減することができる。また、歩留まりに影響を及ぼす可能性がある危険個所、断線やショートといった致命的な問題が生じる可能性がある危険個所のそれぞれついて、ＯＰＣ クリティカル領域種別で分類し、より高精度のＯＰＣ 検証を実現することができる。
【００９１】
【発明の効果】
上述したように本発明によれば、ＬＳＩのマスクデータに関して光近接効果補正の検証を行う際、従来の検証方法に比べて計算機処理時間および検証時間を大幅に短縮し、かつ、高精度の検証を実現し得る光近接効果補正の検証方法および検証装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高精度ＯＰＣ およびその検証処理の全体的なフローおよび検証装置の概略的な構成を示す図。
【図２】図１中のＯＰＣ クリティカル領域群のデータＣを抽出する処理の実施例を示すフローチャート。
【図３】図２中のステップＳ１〜Ｓ３におけるＯＰＣ クリティカル領域の分類処理の実施例を説明するためにパターンの一例を示す図。
【図４】図２中のステップＳ１におけるクリティカルパス等抽出によるＯＰＣ クリティカル領域の抽出処理の実施例を示すフローチャート。
【図５】図４に示した抽出フローの実施例の一部を説明するためにパターンの一例を示す図。
【図６】図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣクリティカル領域の抽出処理の実施例を示すフローチャート。
【図７】図６の抽出フローの実施例を説明するためのパターンの一例を示す図。
【図８】図２中のステップＳ２におけるＤＲＣ 等の図形処理手法によるＯＰＣクリティカル領域の抽出処理の他の実施例を示すフローチャート。
【図９】図２中のステップＳ３における人手指定によるＯＰＣ クリティカル領域の抽出処理の実施例を説明するためにチップ上のレイアウトの一例を示す図。
【図１０】図１中のステップＳ５の危険個所フィルタリング処理の実施例を示すフローチャート。
【図１１】図１０に示した実施例における解析対象危険個所抽出処理の実施例を説明するためにパターンの一例を示す図。
【図１２】従来の高精度ＯＰＣ 処理の実施例を示すフローチャート。
【図１３】従来のエッチング補正部分とリソグラフィーマスク補正部分を分割したＯＰＣ 処理の一例を示すフローチャート。
【図１４】従来のＯＰＣ 処理におけるパターンに特化した対策の実施例を説明するために示すパターン図。
【図１５】従来の高精度ＯＰＣ およびその検証処理の全体的な流れを示すフローチャート。
【図１６】図１５中のステップＳ４のリソグラフィルールチェックの処理とステップＳ５における転写イメージ出力の一例を説明するために示す図。
Claims (10)
- 半導体集積回路のレイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類する分類ステップと、
前記分類ステップによる分類の結果に基づいて処理の優先順序を決定するステップ
とを具備することを特徴とする光近接効果補正の検証方法。 - 前記光近接効果補正のクリティカル領域を抽出するクリティカル領域抽出ステップをさらに具備し、
前記分類ステップは、致命的な問題が生じる可能性がある危険個所、または、歩留まりに影響を及ぼす可能性がある危険個所を抽出し、この抽出結果と前記クリティカル領域抽出ステップにより抽出された光近接効果補正のクリティカル領域との関連を調べてエラーを分類し、分類が重複した部分を削減することを特徴とする請求項１記載の光近接効果補正の検証方法。 - 前記分類ステップは、前記クリティカル領域抽出ステップによって抽出されたクリティカル領域の種類毎に前記光近接効果補正の危険個所を分類し、分類が重複した部分および／または歩留まりに影響を及ぼす可能性が小さい部分を削除することを特徴とする請求項２記載の光近接効果補正の検証方法。
- 前記クリティカル領域抽出ステップは、回路動作的にクリティカルになる領域に対応したパターンを、クリティカルパス抽出および回路比較を用いて前記クリティカル領域を抽出することを特徴とする請求項２または３記載の光近接効果補正の検証方法。
- 前記クリティカル領域抽出ステップは、光近接効果補正またはリソグラフィ、加工プロセスの面で厳しい条件となるスペース、幅等を有するパターンから、デザインルールチェックおよび図形処理コマンド等を用いて前記クリティカル領域を抽出することを特徴とする請求項２または３記載の光近接効果補正の検証方法。
- 前記クリティカル領域抽出ステップは、指定値より細い配線パターンおよび光近接効果補正のモデリングでフィッティング残渣が大きいスペースで構成されるパターンの近傍の領域を抽出することを特徴とする請求項５記載の光近接効果補正の検証方法。
- 前記クリティカル領域抽出ステップは、さらに、指定値より太い配線パターンおよび指定値より大きいスペースパターンの近傍の領域を、検査対象外の図形領域（検査不要領域）として抽出することを特徴とする請求項５記載の光近接効果補正の検証方法。
- 前記クリティカル領域抽出ステップは、光近接効果補正またはリソグラフィ、加工プロセスの面で厳しい条件となるスペース、幅等を有するパターンから、人手を用いて前記クリティカル領域を抽出することを特徴とする請求項２または３記載の光近接効果補正の検証方法。
- 前記クリティカル領域抽出ステップは、回路動作的にクリティカルになる領域に対応したパターンを、クリティカルパス抽出および回路比較を用いて前記クリティカル領域として抽出するステップと、光近接効果補正またはリソグラフィ、加工プロセスの面で厳しい条件となるスペース、幅等を有するパターンから、デザインルールチェックおよび図形処理コマンド等を用いて前記クリティカル領域を抽出するステップと、光近接効果補正またはリソグラフィ、加工プロセスの面で厳しい条件となるスペース、幅等を有するパターンから、人手を用いて前記クリティカル領域を抽出するステップとを具備することを特徴とする請求項２または３記載の光近接効果補正の検証方法。
- 半導体集積回路のレイアウトパターンを抽出し、光近接効果補正の危険個所を致命的な問題が生じる可能性があるエラーと歩留まりに影響を及ぼす可能性があるエラーに分類する分類処理手段と、
前記分類処理手段による分類の結果に基づいて処理の優先順序を決定する手段とを具備することを特徴とする光近接効果補正の検証装置。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006220771A (ja) * | 2005-02-08 | 2006-08-24 | Toshiba Corp | 半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラム |
| WO2006118098A1 (ja) * | 2005-04-26 | 2006-11-09 | Renesas Technology Corp. | 半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法 |
| JP2007266391A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | パターン検査方法及びマスクの製造方法 |
| US7735053B2 (en) | 2006-06-29 | 2010-06-08 | Sharp Kabushiki Kaisha | Correction method and correction system for design data or mask data, validation method and validation system for design data or mask data, yield estimation method for semiconductor integrated circuit, method for improving design rule, mask production method, and semiconductor integrated circuit production method |
| US7765021B2 (en) | 2008-01-16 | 2010-07-27 | International Business Machines Corporation | Method to check model accuracy during wafer patterning simulation |
| JP2014164089A (ja) * | 2013-02-25 | 2014-09-08 | Fujitsu Semiconductor Ltd | マスクパターン補正プログラム、及びフォトマスク |
| CN115542657A (zh) * | 2022-06-14 | 2022-12-30 | 上海华力集成电路制造有限公司 | Opc方法、***及存储介质 |
-
2003
- 2003-05-30 JP JP2003155461A patent/JP2004354919A/ja not_active Withdrawn
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4592438B2 (ja) * | 2005-02-08 | 2010-12-01 | 株式会社東芝 | 半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラム |
| JP2006220771A (ja) * | 2005-02-08 | 2006-08-24 | Toshiba Corp | 半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラム |
| KR101275681B1 (ko) | 2005-04-26 | 2013-06-14 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광근접 처리 방법 |
| JP5225676B2 (ja) * | 2005-04-26 | 2013-07-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法 |
| CN104090466B (zh) * | 2005-04-26 | 2019-06-14 | 瑞萨电子株式会社 | 半导体装置及其制造方法、光接近处理方法 |
| CN104882442B (zh) * | 2005-04-26 | 2018-09-11 | 瑞萨电子株式会社 | 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法 |
| US8103977B2 (en) | 2005-04-26 | 2012-01-24 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method, semiconductor manufacturing mask, and optical proximity processing method |
| US20120091510A1 (en) * | 2005-04-26 | 2012-04-19 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof, mask for semiconductor manufacture, and optical proximity correction method |
| CN102610606A (zh) * | 2005-04-26 | 2012-07-25 | 瑞萨电子株式会社 | 半导体装置及其制造方法、光接近处理方法 |
| US8458627B2 (en) | 2005-04-26 | 2013-06-04 | Renesas Electronics Corporation | Semiconductor device including logic circuit having areas of different optical proximity accuracy |
| WO2006118098A1 (ja) * | 2005-04-26 | 2006-11-09 | Renesas Technology Corp. | 半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法 |
| CN104882442A (zh) * | 2005-04-26 | 2015-09-02 | 瑞萨电子株式会社 | 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法 |
| US8719740B2 (en) | 2005-04-26 | 2014-05-06 | Renesas Electronics Corporation | Semiconductor device which is subjected to optical proximity correction |
| CN101213489B (zh) * | 2005-04-26 | 2015-05-13 | 瑞萨电子株式会社 | 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法 |
| CN104090466A (zh) * | 2005-04-26 | 2014-10-08 | 瑞萨电子株式会社 | 半导体装置及其制造方法、光接近处理方法 |
| TWI463246B (zh) * | 2005-04-26 | 2014-12-01 | Renesas Electronics Corp | 半導體裝置及其製造方法，暨半導體製造用遮罩及光近接處理方法 |
| JP2007266391A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | パターン検査方法及びマスクの製造方法 |
| US7735053B2 (en) | 2006-06-29 | 2010-06-08 | Sharp Kabushiki Kaisha | Correction method and correction system for design data or mask data, validation method and validation system for design data or mask data, yield estimation method for semiconductor integrated circuit, method for improving design rule, mask production method, and semiconductor integrated circuit production method |
| US7765021B2 (en) | 2008-01-16 | 2010-07-27 | International Business Machines Corporation | Method to check model accuracy during wafer patterning simulation |
| JP2014164089A (ja) * | 2013-02-25 | 2014-09-08 | Fujitsu Semiconductor Ltd | マスクパターン補正プログラム、及びフォトマスク |
| CN115542657A (zh) * | 2022-06-14 | 2022-12-30 | 上海华力集成电路制造有限公司 | Opc方法、***及存储介质 |
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