JP2001100390A - 露光用マスクのパターン補正方法 - Google Patents
露光用マスクのパターン補正方法Info
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】本発明は、トランジスタの製造に用いられる露
光マスクの、マスクパターンを補正する場合において、
処理の高速化および補正の高精度化を達成できるように
することを最も主要な特徴とする。 【解決手段】たとえば、アクティブエリア上のゲート部
を除く、配線部に対応するマスクパターンに対して、補
助パターンの発生を考慮しないで作成した補正ルールに
したがって、１．５Ｄ−ＯＰＣ処理を実施する。一方、
ゲート部に対応するマスクパターンに対して、補助パタ
ーンの発生を考慮して作成した補正ルールにしたがっ
て、１．５Ｄ−ＯＰＣ処理を実施する。しかる後、寸法
補正が行われたゲート部に対応するマスクパターンに対
してのみ、所定の補正ルールにもとづいて、補助パター
ンの発生処理を実施する手順となっている。
光マスクの、マスクパターンを補正する場合において、
処理の高速化および補正の高精度化を達成できるように
することを最も主要な特徴とする。 【解決手段】たとえば、アクティブエリア上のゲート部
を除く、配線部に対応するマスクパターンに対して、補
助パターンの発生を考慮しないで作成した補正ルールに
したがって、１．５Ｄ−ＯＰＣ処理を実施する。一方、
ゲート部に対応するマスクパターンに対して、補助パタ
ーンの発生を考慮して作成した補正ルールにしたがっ
て、１．５Ｄ−ＯＰＣ処理を実施する。しかる後、寸法
補正が行われたゲート部に対応するマスクパターンに対
してのみ、所定の補正ルールにもとづいて、補助パター
ンの発生処理を実施する手順となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、露光用マスクの
パターン補正方法に関するもので、特に、半導体装置の
製造過程におけるリソグラフィ工程で用いられる露光マ
スクの、マスクパターンの補正方法に関するものであ
る。
パターン補正方法に関するもので、特に、半導体装置の
製造過程におけるリソグラフィ工程で用いられる露光マ
スクの、マスクパターンの補正方法に関するものであ
る。
【０００２】
【従来の技術】近年、ますます微細化が要求される半導
体装置の製造プロセスにおいては、たとえば、ロジック
回路上の孤立して配置されたゲート（以下、単に孤立ゲ
ート）や半導体メモリにおける周辺回路部の孤立ゲート
に対して、リソグラフィ的に十分なマージンを得ること
が困難になってきている。
体装置の製造プロセスにおいては、たとえば、ロジック
回路上の孤立して配置されたゲート（以下、単に孤立ゲ
ート）や半導体メモリにおける周辺回路部の孤立ゲート
に対して、リソグラフィ的に十分なマージンを得ること
が困難になってきている。
【０００３】ロジック回路に関しては、ゲートパターン
に着目したレジストの開発により救済するなどの方法が
考えられる。しかし、密に配置されたパターン（以下、
単に密パターン）である連続ゲートを有するメモリセル
部と疎に配置されたパターン（以下、単に疎パターン）
である孤立（非連続）ゲートを有する周辺回路部とを混
載する半導体メモリ、あるいは、密パターンを有する半
導体メモリと疎パターンを有するロジック回路とを混載
する半導体装置などにとっては、必ずしも有効な方法で
はない。
に着目したレジストの開発により救済するなどの方法が
考えられる。しかし、密に配置されたパターン（以下、
単に密パターン）である連続ゲートを有するメモリセル
部と疎に配置されたパターン（以下、単に疎パターン）
である孤立（非連続）ゲートを有する周辺回路部とを混
載する半導体メモリ、あるいは、密パターンを有する半
導体メモリと疎パターンを有するロジック回路とを混載
する半導体装置などにとっては、必ずしも有効な方法で
はない。
【０００４】密パターンおよび疎パターンの両者に対し
て、リソグラフィ的に十分なマージンを確保する方法と
しては、補助パターンを発生させる方法がすでに知られ
ている。これは、たとえば図１１に示すように、露光マ
スク１０１上に疎に配置されたマスクパターン１０２の
近傍に解像限界以下のダミーパターン（補助パターン）
１０３を設けることによって、疎パターンの光学像を密
パターンのそれに近づけ、密パターンと同程度のマージ
ンを確保するとともに、疎／密パターン間での寸法差
（光近接効果（ＯＰＥ（Optical Proximity Effec
t）））をなくすものである。
て、リソグラフィ的に十分なマージンを確保する方法と
しては、補助パターンを発生させる方法がすでに知られ
ている。これは、たとえば図１１に示すように、露光マ
スク１０１上に疎に配置されたマスクパターン１０２の
近傍に解像限界以下のダミーパターン（補助パターン）
１０３を設けることによって、疎パターンの光学像を密
パターンのそれに近づけ、密パターンと同程度のマージ
ンを確保するとともに、疎／密パターン間での寸法差
（光近接効果（ＯＰＥ（Optical Proximity Effec
t）））をなくすものである。
【０００５】当然、この方法は、孤立ゲートのマージン
アップの観点から、ロジック回路のプロセスに用いても
有効である。
アップの観点から、ロジック回路のプロセスに用いても
有効である。
【０００６】しかしながら、上記した補助パターンを発
生させる方法の場合、疎パターンについて、密パターン
と同程度のマージンを確保できるようになる点で優れて
いるものの、以下のような問題があった。
生させる方法の場合、疎パターンについて、密パターン
と同程度のマージンを確保できるようになる点で優れて
いるものの、以下のような問題があった。
【０００７】すなわち、従来の方法は、すべてのマスク
パターンに対して補助パターンを発生させるようにして
いたため、処理時間および描画時間が増大し、また、そ
れにともなって処理後の描画データ量も増大する。
パターンに対して補助パターンを発生させるようにして
いたため、処理時間および描画時間が増大し、また、そ
れにともなって処理後の描画データ量も増大する。
【０００８】また、エッチングなどの他のプロセスを考
慮せずに補助パターンを発生させるようにしていたた
め、リソグラフィ以外のプロセス近接効果（ＰＰＥ（Pr
ocessProximity Effect））によって、ウェーハ上での
仕上がり寸法に差異が生じる可能性があり、十分な補正
精度が得られない。
慮せずに補助パターンを発生させるようにしていたた
め、リソグラフィ以外のプロセス近接効果（ＰＰＥ（Pr
ocessProximity Effect））によって、ウェーハ上での
仕上がり寸法に差異が生じる可能性があり、十分な補正
精度が得られない。
【０００９】
【発明が解決しようとする課題】上記したように、従来
においては、補助パターンを発生させることによって、
疎パターンでも密パターンと同程度のマージンを確保で
きるようになるものの、補助パターンの発生処理それ自
体に時間がかかり、しかも、必ずしも十分な補正精度が
得られるとは限らないという問題があった。
においては、補助パターンを発生させることによって、
疎パターンでも密パターンと同程度のマージンを確保で
きるようになるものの、補助パターンの発生処理それ自
体に時間がかかり、しかも、必ずしも十分な補正精度が
得られるとは限らないという問題があった。
【００１０】そこで、この発明は、補助パターンの発生
処理を高速化でき、かつ、十分な補正精度を得ることが
可能な露光用マスクのパターン補正方法を提供すること
を目的としている。
処理を高速化でき、かつ、十分な補正精度を得ることが
可能な露光用マスクのパターン補正方法を提供すること
を目的としている。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の露光用マスクのパターン補正方法にあ
っては、半導体装置の製造過程におけるリソグラフィ工
程で用いられる露光用マスクの、前記半導体装置のマス
クパターンの中で高精度な寸法制御が要求される第１の
パターンに対して、その第１のパターンがウェーハ転写
後に所望の寸法となるように寸法補正を行う第１の工程
と、前記第１のパターン以外の、前記半導体装置のマス
クパターンの中で高精度な寸法制御が要求されない第２
のパターンに対して、その第２のパターンがウェーハ転
写後に所望の寸法となるように寸法補正を行う第２の工
程と、前記第１のパターンに対してのみ、選択的に補助
パターンを設ける第３の工程とを備えてなることを特徴
とする。
めに、この発明の露光用マスクのパターン補正方法にあ
っては、半導体装置の製造過程におけるリソグラフィ工
程で用いられる露光用マスクの、前記半導体装置のマス
クパターンの中で高精度な寸法制御が要求される第１の
パターンに対して、その第１のパターンがウェーハ転写
後に所望の寸法となるように寸法補正を行う第１の工程
と、前記第１のパターン以外の、前記半導体装置のマス
クパターンの中で高精度な寸法制御が要求されない第２
のパターンに対して、その第２のパターンがウェーハ転
写後に所望の寸法となるように寸法補正を行う第２の工
程と、前記第１のパターンに対してのみ、選択的に補助
パターンを設ける第３の工程とを備えてなることを特徴
とする。
【００１２】また、この発明にあっては、半導体装置の
製造過程におけるリソグラフィ工程で用いられる露光用
マスクの、前記半導体装置のマスクパターンの中で高精
度な寸法制御が要求される第１のパターンに対して、そ
の第１のパターンがウェーハ転写後に所望の寸法となる
ように寸法補正を行う第１の手順と、前記第１のパター
ン以外の、前記半導体装置のマスクパターンの中で高精
度な寸法制御が要求されない第２のパターンに対して、
その第２のパターンがウェーハ転写後に所望の寸法とな
るように寸法補正を行う第２の手順と、前記第１のパタ
ーンに対してのみ、選択的に補助パターンを設ける第３
の手順とを備える露光用マスクのパターン補正方法を、
記憶媒体に記憶してなることを特徴とする。
製造過程におけるリソグラフィ工程で用いられる露光用
マスクの、前記半導体装置のマスクパターンの中で高精
度な寸法制御が要求される第１のパターンに対して、そ
の第１のパターンがウェーハ転写後に所望の寸法となる
ように寸法補正を行う第１の手順と、前記第１のパター
ン以外の、前記半導体装置のマスクパターンの中で高精
度な寸法制御が要求されない第２のパターンに対して、
その第２のパターンがウェーハ転写後に所望の寸法とな
るように寸法補正を行う第２の手順と、前記第１のパタ
ーンに対してのみ、選択的に補助パターンを設ける第３
の手順とを備える露光用マスクのパターン補正方法を、
記憶媒体に記憶してなることを特徴とする。
【００１３】この発明の露光用マスクのパターン補正方
法によれば、補助パターンの発生処理とＯＰＣ（Optica
l Proximity Correction）処理とを併用することによ
り、処理それ自体の高速化とともに、補正の高精度化を
も実現できるようになるものである。
法によれば、補助パターンの発生処理とＯＰＣ（Optica
l Proximity Correction）処理とを併用することによ
り、処理それ自体の高速化とともに、補正の高精度化を
も実現できるようになるものである。
【００１４】より具体的には、半導体装置のマスクパタ
ーンの中で高精度な寸法制御が要求される第１のパター
ンに対してのみ、選択的に補助パターンを発生させるこ
とが可能になる。これにより、処理時間や描画データ量
などを大幅に削減できるようになるものである。
ーンの中で高精度な寸法制御が要求される第１のパター
ンに対してのみ、選択的に補助パターンを発生させるこ
とが可能になる。これにより、処理時間や描画データ量
などを大幅に削減できるようになるものである。
【００１５】しかも、ウェーハ転写後に所望の寸法とな
るように、寸法補正を行った第１のパターンに対して、
補助パターンを発生させるようにしているため、ウェー
ハ上での仕上がり寸法に生じる差異を小さくできる分、
補正を高精度化することが可能となるものである。
るように、寸法補正を行った第１のパターンに対して、
補助パターンを発生させるようにしているため、ウェー
ハ上での仕上がり寸法に生じる差異を小さくできる分、
補正を高精度化することが可能となるものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１７】図１は、本発明にかかる露光マスクの一例
を概略的に示すものである。
を概略的に示すものである。
【００１８】この露光マスク１０は、たとえば、ガラス
面にＣｒをパターニングしてなる複数のマスクパターン
１１が形成されてなるとともに、そのマスクパターン１
１間のスペースに解像限界以下の幅Ｗで補助パターン
（ダミーパターン）１２がそれぞれ設けられてなる構成
とされている。
面にＣｒをパターニングしてなる複数のマスクパターン
１１が形成されてなるとともに、そのマスクパターン１
１間のスペースに解像限界以下の幅Ｗで補助パターン
（ダミーパターン）１２がそれぞれ設けられてなる構成
とされている。
【００１９】この場合、マスクパターン１１の幅Ｌと隣
接するマスクパターン１１までの距離（スペース）Ｓと
に応じて、補助パターン１２の最適化がなされている。
接するマスクパターン１１までの距離（スペース）Ｓと
に応じて、補助パターン１２の最適化がなされている。
【００２０】また、各マスクパターン１１に対しては、
それぞれ、１．５Ｄ−ＯＰＣ処理（詳細については後述
する）による寸法補正が実施されている。
それぞれ、１．５Ｄ−ＯＰＣ処理（詳細については後述
する）による寸法補正が実施されている。
【００２１】すなわち、マスクパターン１１の寸法Ｌｘ
を補正し、そのマスクパターン１１の幅Ｌに応じて隣接
パターン間距離Ｓｘを変化させた時の、ある距離Ｓに対
して最大のマージンが得られるよう、補助パターン１２
は設けられるようになっている。
を補正し、そのマスクパターン１１の幅Ｌに応じて隣接
パターン間距離Ｓｘを変化させた時の、ある距離Ｓに対
して最大のマージンが得られるよう、補助パターン１２
は設けられるようになっている。
【００２２】なお、ここでは処理を簡単化するために、
下記に示す表１のように、隣接パターンまでの距離Ｓに
対する、補助パターン発生の有／無、隣接パターンのエ
ッジあたりの補助パターンの発生本数ｍや幅Ｗなどが、
実験やシミュレーションによりあらかじめルール化され
ている。
下記に示す表１のように、隣接パターンまでの距離Ｓに
対する、補助パターン発生の有／無、隣接パターンのエ
ッジあたりの補助パターンの発生本数ｍや幅Ｗなどが、
実験やシミュレーションによりあらかじめルール化され
ている。
【００２３】
【表１】
【００２４】図２は、上記した表１の補正ルールにもと
づく、隣接するマスクパターン１１までの距離Ｓと補助
パターン１２との関係（補助パターン１２の最適化）に
ついて示すものである。
づく、隣接するマスクパターン１１までの距離Ｓと補助
パターン１２との関係（補助パターン１２の最適化）に
ついて示すものである。
【００２５】たとえば、隣接するマスクパターン１１ま
での距離がＳ＜Ｓａの場合、補助パターン１２は設けら
れない。
での距離がＳ＜Ｓａの場合、補助パターン１２は設けら
れない。
【００２６】たとえば、隣接するマスクパターン１１ま
での距離がＳ＝Ｓａ（Ｓａ＝２Ｓ１＋Ｗ）の場合、同図
（ａ）に示すように、各マスクパターン１１のエッジか
らそれぞれ距離Ｓ１だけ離れた位置（最適なマージンが
得られる位置）に、１本の補助パターン１２が設けられ
る。
での距離がＳ＝Ｓａ（Ｓａ＝２Ｓ１＋Ｗ）の場合、同図
（ａ）に示すように、各マスクパターン１１のエッジか
らそれぞれ距離Ｓ１だけ離れた位置（最適なマージンが
得られる位置）に、１本の補助パターン１２が設けられ
る。
【００２７】たとえば、隣接するマスクパターン１１ま
での距離がＳａ＜Ｓ＜Ｓｂの場合、補助パターン１２は
設けられない。
での距離がＳａ＜Ｓ＜Ｓｂの場合、補助パターン１２は
設けられない。
【００２８】たとえば、隣接するマスクパターン１１ま
での距離がＳｂ≦Ｓ＜Ｓｃ（Ｓｂ＝２Ｓ１＋２Ｗ＋Ｓ
ｍ）の場合、同図（ｂ）に示すように、各マスクパター
ン１１のエッジからそれぞれ距離Ｓ１だけ離れた位置
に、間隔（マスク作製可能な最小スペース）Ｓｍを有し
て、補助パターン１２が１本ずつ設けられる。
での距離がＳｂ≦Ｓ＜Ｓｃ（Ｓｂ＝２Ｓ１＋２Ｗ＋Ｓ
ｍ）の場合、同図（ｂ）に示すように、各マスクパター
ン１１のエッジからそれぞれ距離Ｓ１だけ離れた位置
に、間隔（マスク作製可能な最小スペース）Ｓｍを有し
て、補助パターン１２が１本ずつ設けられる。
【００２９】たとえば、隣接するマスクパターン１１ま
での距離がＳｃ≦Ｓ（Ｓｃ＝２Ｓ１＋４Ｗ＋２Ｓｍ＋Ｓ
ｗ）の場合、同図（ｃ）に示すように、各マスクパター
ン１１のエッジからそれぞれ距離Ｓ１だけ離れた位置
に、間隔Ｓｍを有し、かつ、補助パターン１２が互いに
干渉（解像）しない距離Ｓｗ以上をもって、補助パター
ン１２が２本ずつ設けられる。
での距離がＳｃ≦Ｓ（Ｓｃ＝２Ｓ１＋４Ｗ＋２Ｓｍ＋Ｓ
ｗ）の場合、同図（ｃ）に示すように、各マスクパター
ン１１のエッジからそれぞれ距離Ｓ１だけ離れた位置
に、間隔Ｓｍを有し、かつ、補助パターン１２が互いに
干渉（解像）しない距離Ｓｗ以上をもって、補助パター
ン１２が２本ずつ設けられる。
【００３０】このような、補助パターン１２の最適化の
ための補正ルールを、さまざまな線幅Ｌのマスクパター
ン１１ごとに分類しておくことで、どのような線幅Ｌ、
いかなる隣接パターン間距離Ｓを有するマスクパターン
１１に対しても、リソグラフィ的に十分なマージンが得
られるような補助パターン１２を自動的に発生できるよ
うになる。
ための補正ルールを、さまざまな線幅Ｌのマスクパター
ン１１ごとに分類しておくことで、どのような線幅Ｌ、
いかなる隣接パターン間距離Ｓを有するマスクパターン
１１に対しても、リソグラフィ的に十分なマージンが得
られるような補助パターン１２を自動的に発生できるよ
うになる。
【００３１】ここで、図３を参照して、一般的な１．５
Ｄ−ＯＰＣ処理について、簡単に説明する。なお、ここ
では、補正の対象となるマスクパターン１１ａとの距離
が異なるパターン１１ｂ，１１ｃが存在する場合、たと
えば、マスクパターン１１ａに対して、それぞれ隣接す
るパターンとして、距離Ｓｙだけ離れて配置されたマス
クパターン１１ｂと、距離Ｓｚだけ離れて配置されたマ
スクパターン１１ｃとが存在する場合を例に説明する。
Ｄ−ＯＰＣ処理について、簡単に説明する。なお、ここ
では、補正の対象となるマスクパターン１１ａとの距離
が異なるパターン１１ｂ，１１ｃが存在する場合、たと
えば、マスクパターン１１ａに対して、それぞれ隣接す
るパターンとして、距離Ｓｙだけ離れて配置されたマス
クパターン１１ｂと、距離Ｓｚだけ離れて配置されたマ
スクパターン１１ｃとが存在する場合を例に説明する。
【００３２】この１．５Ｄ−ＯＰＣ処理とは、ウェーハ
転写（マスク工程、リソグラフィ工程、エッチング工程
などのすべての工程を含む）後の仕上がり寸法が所望の
寸法となるように、マスクパターン１１の寸法補正を行
うための方法であって、たとえば、補正対象のマスクパ
ターン１１ａの線幅Ｌｘを、それぞれに隣接するマスク
パターン１１ｂ，１１ｃとの間のスペース（距離Ｓｙ，
Ｓｚ）Ｓに応じて補正するものである。
転写（マスク工程、リソグラフィ工程、エッチング工程
などのすべての工程を含む）後の仕上がり寸法が所望の
寸法となるように、マスクパターン１１の寸法補正を行
うための方法であって、たとえば、補正対象のマスクパ
ターン１１ａの線幅Ｌｘを、それぞれに隣接するマスク
パターン１１ｂ，１１ｃとの間のスペース（距離Ｓｙ，
Ｓｚ）Ｓに応じて補正するものである。
【００３３】この場合、下記に示す表２のように、実験
やシミュレーションによりあらかじめルール化された補
正ルール（補助パターンの発生を考慮しないで作成され
た補正ルール）にしたがって、各マスクパターン１１
ａ，１１ｂ，１１ｃの寸法補正が行われるようになって
いる。
やシミュレーションによりあらかじめルール化された補
正ルール（補助パターンの発生を考慮しないで作成され
た補正ルール）にしたがって、各マスクパターン１１
ａ，１１ｂ，１１ｃの寸法補正が行われるようになって
いる。
【００３４】
【表２】
【００３５】たとえば、マスクパターン１１ｂと隣接す
る部分のスペース（距離Ｓｙ）Ｓがａ＜Ｓ≦ｂの場合に
は、補正対象のマスクパターン１１ａの、該マスクパタ
ーン１１ｂと隣接する部分の寸法、および、対応する部
分のマスクパターン１１ｂの寸法が、ともに＋１グリッ
ト（Grid）ずつ補正される。
る部分のスペース（距離Ｓｙ）Ｓがａ＜Ｓ≦ｂの場合に
は、補正対象のマスクパターン１１ａの、該マスクパタ
ーン１１ｂと隣接する部分の寸法、および、対応する部
分のマスクパターン１１ｂの寸法が、ともに＋１グリッ
ト（Grid）ずつ補正される。
【００３６】たとえば、マスクパターン１１ｃと隣接す
る部分のスペース（距離Ｓｚ）Ｓがｂ＜Ｓ≦ｃの場合に
は、補正対象のマスクパターン１１ａの、該マスクパタ
ーン１１ｃと隣接する部分の寸法、および、対応する部
分のマスクパターン１１ｃの寸法が、ともに＋２グリッ
トずつ補正される。
る部分のスペース（距離Ｓｚ）Ｓがｂ＜Ｓ≦ｃの場合に
は、補正対象のマスクパターン１１ａの、該マスクパタ
ーン１１ｃと隣接する部分の寸法、および、対応する部
分のマスクパターン１１ｃの寸法が、ともに＋２グリッ
トずつ補正される。
【００３７】最終的に、マスクパターン１１ａは、該パ
ターン１１ａの途中までしか存在しないマスクパターン
１１ｂの有無により、パターンの途中で補正寸法が１グ
リッドから２グリッドに切り替わる部分、いわゆるジョ
グ（ＪＯＧ）段差１１ａ’を有した形状となる。
ターン１１ａの途中までしか存在しないマスクパターン
１１ｂの有無により、パターンの途中で補正寸法が１グ
リッドから２グリッドに切り替わる部分、いわゆるジョ
グ（ＪＯＧ）段差１１ａ’を有した形状となる。
【００３８】同様に、マスクパターン１１ｃは、該パタ
ーン１１ｃの途中までしか存在しないマスクパターン１
１ｂの有無により、パターンの途中で補正寸法が１グリ
ッドから２グリッドに切り替わるジョグ段差１１ｃ’を
有した形状となる。
ーン１１ｃの途中までしか存在しないマスクパターン１
１ｂの有無により、パターンの途中で補正寸法が１グリ
ッドから２グリッドに切り替わるジョグ段差１１ｃ’を
有した形状となる。
【００３９】この１．５Ｄ−ＯＰＣ処理によれば、補正
対象のマスクパターン１１ａに対する、隣接パターン１
１ｂ，１１ｃの距離が部分的に異なるような場合におい
ても、高精度な寸法補正を実現できる。
対象のマスクパターン１１ａに対する、隣接パターン１
１ｂ，１１ｃの距離が部分的に異なるような場合におい
ても、高精度な寸法補正を実現できる。
【００４０】なお、補正対象のマスクパターンが、上記
した補助パターンを発生させるべきマスクパターンの場
合には、たとえば、下記に示す表３のように、実験やシ
ミュレーションによりあらかじめルール化された補正ル
ール（補助パターンの発生を考慮して作成された補正ル
ール）にしたがって、１．５Ｄ−ＯＰＣ処理による寸法
補正が行われるようになっている。
した補助パターンを発生させるべきマスクパターンの場
合には、たとえば、下記に示す表３のように、実験やシ
ミュレーションによりあらかじめルール化された補正ル
ール（補助パターンの発生を考慮して作成された補正ル
ール）にしたがって、１．５Ｄ−ＯＰＣ処理による寸法
補正が行われるようになっている。
【００４１】
【表３】
【００４２】次に、１．５Ｄ−ＯＰＣ処理と併用させ
て、疎または孤立パターンとしての、たとえば、トラン
ジスタ（半導体装置）のゲート部にのみ、補助パターン
を発生させるようにする場合の方法について説明する。
て、疎または孤立パターンとしての、たとえば、トラン
ジスタ（半導体装置）のゲート部にのみ、補助パターン
を発生させるようにする場合の方法について説明する。
【００４３】図４は、本発明の一実施形態にかかる、
１．５Ｄ−ＯＰＣ処理と併用させて、トランジスタのゲ
ート部にのみ補助パターンを発生させるようにした場合
の、処理の流れを示すものである。
１．５Ｄ−ＯＰＣ処理と併用させて、トランジスタのゲ
ート部にのみ補助パターンを発生させるようにした場合
の、処理の流れを示すものである。
【００４４】まず、トランジスタを形成するための露光
マスク（図５参照）において、たとえば図６に示すよう
に、アクティブエリアＡＡ上のゲート部ＧＣを除く、各
配線部ＨＣに対応するマスクパターン（第２のパター
ン）２１に対して、上記の表２に示した補正ルールにし
たがって、１．５Ｄ−ＯＰＣ処理を実施する（第１のス
テップ）。
マスク（図５参照）において、たとえば図６に示すよう
に、アクティブエリアＡＡ上のゲート部ＧＣを除く、各
配線部ＨＣに対応するマスクパターン（第２のパター
ン）２１に対して、上記の表２に示した補正ルールにし
たがって、１．５Ｄ−ＯＰＣ処理を実施する（第１のス
テップ）。
【００４５】次いで、たとえば図７に示すように、アク
ティブエリアＡＡ上のゲート部ＧＣに対応するマスクパ
ターン（第１のパターン）３１に対して、上記の表３に
示した補正ルールにしたがって、１．５Ｄ−ＯＰＣ処理
を実施する（第２のステップ）。
ティブエリアＡＡ上のゲート部ＧＣに対応するマスクパ
ターン（第１のパターン）３１に対して、上記の表３に
示した補正ルールにしたがって、１．５Ｄ−ＯＰＣ処理
を実施する（第２のステップ）。
【００４６】次いで、たとえば図８に示すように、寸法
の補正が行われたマスクパターン３１’に対してのみ、
上記の表１に示した補正ルールにもとづいて、補助パタ
ーン３２の発生の処理を実施する（第３のステップ）。
の補正が行われたマスクパターン３１’に対してのみ、
上記の表１に示した補正ルールにもとづいて、補助パタ
ーン３２の発生の処理を実施する（第３のステップ）。
【００４７】これにより、ゲート部ＧＣにおいては、補
助パターン３２の発生によりリソグラフィ的なマージン
が向上するとともに、１．５Ｄ−ＯＰＣ処理によって仕
上がり寸法を所望の寸法値とすることが可能となる。
助パターン３２の発生によりリソグラフィ的なマージン
が向上するとともに、１．５Ｄ−ＯＰＣ処理によって仕
上がり寸法を所望の寸法値とすることが可能となる。
【００４８】特に、補助パターン３２の発生をゲート部
ＧＣのみとすることで、かかる処理時間および描画時間
の大幅な短縮が期待できる。
ＧＣのみとすることで、かかる処理時間および描画時間
の大幅な短縮が期待できる。
【００４９】しかも、１．５Ｄ−ＯＰＣ処理を施した後
のマスクパターン３１’を対象として、補助パターン３
２の発生を行うようにしているため、ＯＰＣ処理によっ
てデザインが変化した場合にも、常に、最適な補助パタ
ーン３２を発生させることが可能となり、高精度な補正
を実現できる。
のマスクパターン３１’を対象として、補助パターン３
２の発生を行うようにしているため、ＯＰＣ処理によっ
てデザインが変化した場合にも、常に、最適な補助パタ
ーン３２を発生させることが可能となり、高精度な補正
を実現できる。
【００５０】なお、発生させた補助パターン３２が、そ
の一部にジョグ段差３２’を有する場合、微小なジョグ
段差３２’は、マスクの作製や欠陥検査などに悪影響を
及ぼすことになる。
の一部にジョグ段差３２’を有する場合、微小なジョグ
段差３２’は、マスクの作製や欠陥検査などに悪影響を
及ぼすことになる。
【００５１】そこで、たとえば図９に示すように、発生
された補助パターン３２に対して、その長手（図示矢
印）方向にリサイズ（Resize）処理を実施する。これに
より、ジョグ段差３２’は消去され、ジョグ段差３２’
の存在しない補助パターン３２を得ることができる（第
４のステップ）。
された補助パターン３２に対して、その長手（図示矢
印）方向にリサイズ（Resize）処理を実施する。これに
より、ジョグ段差３２’は消去され、ジョグ段差３２’
の存在しない補助パターン３２を得ることができる（第
４のステップ）。
【００５２】また、リサイズ処理などによって、たとえ
ば図１０に示すように、非常に微小な補助パターン
（０．５μｍ程度以下）３２ａが発生した場合には、こ
れを消去して（第５のステップ）、一連の処理を終了す
る。
ば図１０に示すように、非常に微小な補助パターン
（０．５μｍ程度以下）３２ａが発生した場合には、こ
れを消去して（第５のステップ）、一連の処理を終了す
る。
【００５３】たとえば、非常に微小な補助パターン３２
ａやジョグ段差３２’を消去するようにした場合には、
補助パターン３２の効果を損うことなく、より一層、マ
スク描画のためのデータ量や描画時間を減少させること
が可能である。
ａやジョグ段差３２’を消去するようにした場合には、
補助パターン３２の効果を損うことなく、より一層、マ
スク描画のためのデータ量や描画時間を減少させること
が可能である。
【００５４】なお、本実施形態においては、上記した一
連の処理を実行するための手順を、フロッピーディスク
などの記憶媒体に記憶させておくことが可能となってい
る。
連の処理を実行するための手順を、フロッピーディスク
などの記憶媒体に記憶させておくことが可能となってい
る。
【００５５】上記したように、補助パターンの発生処理
と１．５Ｄ−ＯＰＣ処理とを併用し、たとえば、トラン
ジスタのマスクパターンの中で高精度な寸法制御が要求
されるゲート部に対してのみ、選択的に補助パターンを
発生させることができるようにしている。これにより、
処理時間や描画データ量などを大幅に削減することが可
能となり、補助パターンの発生処理を高速化できるよう
になるものである。
と１．５Ｄ−ＯＰＣ処理とを併用し、たとえば、トラン
ジスタのマスクパターンの中で高精度な寸法制御が要求
されるゲート部に対してのみ、選択的に補助パターンを
発生させることができるようにしている。これにより、
処理時間や描画データ量などを大幅に削減することが可
能となり、補助パターンの発生処理を高速化できるよう
になるものである。
【００５６】しかも、寸法補正を行った後のパターンに
対して、補助パターンを発生させるようにしているた
め、常に、最適な補助パターンを発生させることが可能
となるなど、補正の高精度化をも容易に図ることができ
るものである。
対して、補助パターンを発生させるようにしているた
め、常に、最適な補助パターンを発生させることが可能
となるなど、補正の高精度化をも容易に図ることができ
るものである。
【００５７】よって、このような方法により補正された
露光マスクを用いて半導体装置を製造するようにした場
合には、製造される半導体装置の歩留りを格段に向上で
きるようになるものである。
露光マスクを用いて半導体装置を製造するようにした場
合には、製造される半導体装置の歩留りを格段に向上で
きるようになるものである。
【００５８】なお、上記した本発明の一実施形態におい
ては、トランジスタの配線部に対応するマスクパターン
に対して、１．５Ｄ−ＯＰＣ処理を実施した後に、ゲー
ト部に対応するマスクパターンに対して、１．５Ｄ−Ｏ
ＰＣ処理を実施するようにした場合を例に説明したが、
これに限らず、たとえばゲート部に対応するマスクパタ
ーンに対して、１．５Ｄ−ＯＰＣ処理を実施した後に、
配線部に対応するマスクパターンに対して、１．５Ｄ−
ＯＰＣ処理を実施するようにしても良い。
ては、トランジスタの配線部に対応するマスクパターン
に対して、１．５Ｄ−ＯＰＣ処理を実施した後に、ゲー
ト部に対応するマスクパターンに対して、１．５Ｄ−Ｏ
ＰＣ処理を実施するようにした場合を例に説明したが、
これに限らず、たとえばゲート部に対応するマスクパタ
ーンに対して、１．５Ｄ−ＯＰＣ処理を実施した後に、
配線部に対応するマスクパターンに対して、１．５Ｄ−
ＯＰＣ処理を実施するようにしても良い。
【００５９】また、発生された補助パターンに対して、
リサイズ処理を実施する場合に限らず、たとえば、長手
方向にあらかじめリサイズ処理を施した補正パターンを
発生させるようにすることも可能である。
リサイズ処理を実施する場合に限らず、たとえば、長手
方向にあらかじめリサイズ処理を施した補正パターンを
発生させるようにすることも可能である。
【００６０】さらには、トランジスタのゲート部に限ら
ず、他の疎パターンや孤立パターンにも適用可能であ
る。
ず、他の疎パターンや孤立パターンにも適用可能であ
る。
【００６１】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００６２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、補助パターンの発生処理を高速化でき、かつ、十分
な補正精度を得ることが可能な露光用マスクのパターン
補正方法を提供できる。
ば、補助パターンの発生処理を高速化でき、かつ、十分
な補正精度を得ることが可能な露光用マスクのパターン
補正方法を提供できる。
【図１】この発明にかかる露光マスクの一例を概略的に
示す平面図。
示す平面図。
【図２】同じく、補助パターンを発生させるための補正
ルールについて説明するために示す概略図。
ルールについて説明するために示す概略図。
【図３】同じく、１．５Ｄ−ＯＰＣ処理について説明す
るために示すマスクパターンの概略図。
るために示すマスクパターンの概略図。
【図４】この発明の一実施形態にかかる、補助パターン
の発生処理の流れを説明するために示すフローチャー
ト。
の発生処理の流れを説明するために示すフローチャー
ト。
【図５】同じく、露光マスクの一例を示す概略平面図。
【図６】同じく、トランジスタの配線部に対する、１．
５Ｄ−ＯＰＣ処理の例を示す概略平面図。
５Ｄ−ＯＰＣ処理の例を示す概略平面図。
【図７】同じく、トランジスタのゲート部に対する、
１．５Ｄ−ＯＰＣ処理の例を示す概略平面図。
１．５Ｄ−ＯＰＣ処理の例を示す概略平面図。
【図８】同じく、トランジスタのゲート部に対する、補
助パターンの発生処理の例を示す概略平面図。
助パターンの発生処理の例を示す概略平面図。
【図９】同じく、補助パターンのリサイズ処理の例を示
す概略平面図。
す概略平面図。
【図１０】同じく、微小な補助パターンの消去処理の例
を示す概略平面図。
を示す概略平面図。
【図１１】従来技術とその問題点を説明するために示
す、露光マスクの概略平面図。
す、露光マスクの概略平面図。
１０…露光マスク １１，１１ａ，１１ｂ，１１ｃ…マスクパターン １１ａ’，１１ｃ’…ジョグ段差 １２…補助パターン ２１…マスクパターン（第２のパターン） ２１’…マスクパターン（補正後） ３１…マスクパターン（第１のパターン） ３１’…マスクパターン（補正後） ３２…補助パターン ３２’…ジョグ段差 ３２ａ…微小な補助パターン ＡＡ…アクティブエリア ＧＣ…ゲート部 ＨＣ…配線部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 耕治 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱川 潔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 2H095 BB01 BB31 BB36
Claims (10)
- 【請求項１】 半導体装置の製造過程におけるリソグラ
フィ工程で用いられる露光用マスクの、前記半導体装置
のマスクパターンの中で高精度な寸法制御が要求される
第１のパターンに対して、その第１のパターンがウェー
ハ転写後に所望の寸法となるように寸法補正を行う第１
の工程と、 前記第１のパターン以外の、前記半導体装置のマスクパ
ターンの中で高精度な寸法制御が要求されない第２のパ
ターンに対して、その第２のパターンがウェーハ転写後
に所望の寸法となるように寸法補正を行う第２の工程
と、 前記第１のパターンに対してのみ、選択的に補助パター
ンを設ける第３の工程とを備えてなることを特徴とする
露光用マスクのパターン補正方法。 - 【請求項２】 前記補助パターンは、解像限界以下のダ
ミーパターンであることを特徴とする請求項１に記載の
露光用マスクのパターン補正方法。 - 【請求項３】 前記第１のパターンは、トランジスタの
ゲート部を形成するためのマスクパターンであることを
特徴とする請求項１に記載の露光用マスクのパターン補
正方法。 - 【請求項４】 前記第２のパターンは、トランジスタの
配線部を形成するためのマスクパターンであることを特
徴とする請求項１に記載の露光用マスクのパターン補正
方法。 - 【請求項５】 前記第３の工程は、前記補助パターンを
あらかじめ決定されたルールにもとづいて自動的に発生
させることを特徴とする請求項１に記載の露光用マスク
のパターン補正方法。 - 【請求項６】 前記ルールは、前記補助パターンを設け
る際の対象となる前記第１のパターンとこれに隣接する
パターンとの距離に応じて、補助パターンの発生の有
無、発生させる補助パターンの本数や幅などを決定する
ためのものであることを特徴とする請求項５に記載の露
光用マスクのパターン補正方法。 - 【請求項７】 前記補助パターンを、その長手方向にリ
サイズ処理する工程をさらに有してなることを特徴とす
る請求項１に記載の露光用マスクのパターン補正方法。 - 【請求項８】 前記補助パターンを、その長手方向の長
さに応じて選択的に除去する工程をさらに有してなるこ
とを特徴とする請求項１に記載の露光用マスクのパター
ン補正方法。 - 【請求項９】 前記第１，第２のパターンに対する寸法
補正は、１．５Ｄ−ＯＰＣ（Optical Proximity Correc
tion）処理によって行われることを特徴とする請求項１
に記載の露光用マスクのパターン補正方法。 - 【請求項１０】 半導体装置の製造過程におけるリソグ
ラフィ工程で用いられる露光用マスクの、前記半導体装
置のマスクパターンの中で高精度な寸法制御が要求され
る第１のパターンに対して、その第１のパターンがウェ
ーハ転写後に所望の寸法となるように寸法補正を行う第
１の手順と、 前記第１のパターン以外の、前記半導体装置のマスクパ
ターンの中で高精度な寸法制御が要求されない第２のパ
ターンに対して、その第２のパターンがウェーハ転写後
に所望の寸法となるように寸法補正を行う第２の手順
と、 前記第１のパターンに対してのみ、選択的に補助パター
ンを設ける第３の手順とを備える露光用マスクのパター
ン補正方法を記憶してなることを特徴とする記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27321199A JP2001100390A (ja) | 1999-09-27 | 1999-09-27 | 露光用マスクのパターン補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27321199A JP2001100390A (ja) | 1999-09-27 | 1999-09-27 | 露光用マスクのパターン補正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001100390A true JP2001100390A (ja) | 2001-04-13 |
Family
ID=17524658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27321199A Withdrawn JP2001100390A (ja) | 1999-09-27 | 1999-09-27 | 露光用マスクのパターン補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001100390A (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084399A1 (fr) * | 2001-04-13 | 2002-10-24 | Sony Corporation | Procede de fabrication de masque opc, masque opc et puce associee |
| JP2004354605A (ja) * | 2003-05-28 | 2004-12-16 | Matsushita Electric Ind Co Ltd | 半導体設計レイアウトパタン生成方法および図形パタン生成装置 |
| US6848096B2 (en) | 2002-05-01 | 2005-01-25 | Renesas Technology Corp. | Apparatus for correcting data of layout pattern |
| US6869735B2 (en) | 2002-07-23 | 2005-03-22 | Renesas Technology Corp. | Method of pattern layout of a photomask for pattern transfer |
| JPWO2004077155A1 (ja) * | 2003-02-27 | 2006-06-08 | 富士通株式会社 | フォトマスク及び半導体装置の製造方法 |
| JP2006259381A (ja) * | 2005-03-17 | 2006-09-28 | Nec Electronics Corp | パターン形成方法、半導体装置の製造方法、位相シフトマスク及び位相シフトマスクの設計方法 |
| JP2006293081A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 集積回路のパターンレイアウト、フォトマスク、半導体装置の製造方法、及びデータ作成方法 |
| JP2007148300A (ja) * | 2004-12-21 | 2007-06-14 | Dainippon Printing Co Ltd | パターンニング方法とこれに用いられる近接露光用の原版マスク、およびカラーフィルタ基板 |
| JP2007240949A (ja) * | 2006-03-09 | 2007-09-20 | Elpida Memory Inc | マスクデータ作成方法及びマスク |
| US7482661B2 (en) | 2001-06-29 | 2009-01-27 | Kabushiki Kaisha Toshiba | Pattern forming method and semiconductor device manufactured by using said pattern forming method |
| JP2009186841A (ja) * | 2008-02-07 | 2009-08-20 | Fujitsu Microelectronics Ltd | フォトマスクの製造方法、フォトマスク製造装置及びフォトマスク |
| US7638244B2 (en) | 2004-02-16 | 2009-12-29 | Kabushiki Kaisha Toshiba | Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device |
| JP2010026416A (ja) * | 2008-07-24 | 2010-02-04 | Fujitsu Microelectronics Ltd | フォトマスクパターンの作成方法 |
| US7691543B2 (en) | 2005-05-02 | 2010-04-06 | Elpida Memory, Inc. | Mask data creation method |
| JP2010117729A (ja) * | 2010-02-22 | 2010-05-27 | Sony Corp | 露光方法、並びに、半導体装置及びその製造方法 |
| US7767364B2 (en) | 2004-11-30 | 2010-08-03 | Sony Corporation | Method for correcting mask pattern, photomask, method for fabricating photomask, electron beam writing method for fabricating photomask, exposure method, semiconductor device, and method for fabricating semiconductor device |
| JP2011248223A (ja) * | 2010-05-28 | 2011-12-08 | Toshiba Corp | 補助パターン配置方法、プログラムおよびデバイス製造方法 |
| US8103977B2 (en) | 2005-04-26 | 2012-01-24 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method, semiconductor manufacturing mask, and optical proximity processing method |
| US8122386B2 (en) | 2007-08-16 | 2012-02-21 | Renesas Electronics Corporation | Dummy pattern placement apparatus, method and program and semiconductor device |
| US8765328B2 (en) | 2009-05-29 | 2014-07-01 | Kabushiki Kaisha Toshiba | Exposure mask and method for manufacturing same and method for manufacturing semiconductor device |
| JP2016018026A (ja) * | 2014-07-07 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| DE112005003638B4 (de) | 2005-07-22 | 2018-10-25 | Fujitsu Semiconductor Ltd. | Verfahren zur Erstellung von Fotomaskenstrukturdaten und Verfahren zur Herstellung einer Halbleitervorrichtung |
| CN110119063A (zh) * | 2018-02-06 | 2019-08-13 | 中芯国际集成电路制造(上海)有限公司 | 图形优化方法及掩膜版制备方法 |
| CN111812940A (zh) * | 2020-08-11 | 2020-10-23 | 上海华力微电子有限公司 | 一种优化光学邻近效应修正中曝光辅助图形的方法 |
-
1999
- 1999-09-27 JP JP27321199A patent/JP2001100390A/ja not_active Withdrawn
Cited By (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084399A1 (fr) * | 2001-04-13 | 2002-10-24 | Sony Corporation | Procede de fabrication de masque opc, masque opc et puce associee |
| US7482661B2 (en) | 2001-06-29 | 2009-01-27 | Kabushiki Kaisha Toshiba | Pattern forming method and semiconductor device manufactured by using said pattern forming method |
| US6848096B2 (en) | 2002-05-01 | 2005-01-25 | Renesas Technology Corp. | Apparatus for correcting data of layout pattern |
| US6869735B2 (en) | 2002-07-23 | 2005-03-22 | Renesas Technology Corp. | Method of pattern layout of a photomask for pattern transfer |
| CN100419957C (zh) * | 2002-07-23 | 2008-09-17 | 三菱电机株式会社 | 图形转印用光掩模的图形布局方法及图形转印用光掩模 |
| JPWO2004077155A1 (ja) * | 2003-02-27 | 2006-06-08 | 富士通株式会社 | フォトマスク及び半導体装置の製造方法 |
| JP4641799B2 (ja) * | 2003-02-27 | 2011-03-02 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7790335B2 (en) | 2003-02-27 | 2010-09-07 | Fujitsu Semiconductor Limited | Photomask and manufacturing method of semiconductor device |
| JP2004354605A (ja) * | 2003-05-28 | 2004-12-16 | Matsushita Electric Ind Co Ltd | 半導体設計レイアウトパタン生成方法および図形パタン生成装置 |
| US7638244B2 (en) | 2004-02-16 | 2009-12-29 | Kabushiki Kaisha Toshiba | Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device |
| US7799510B2 (en) | 2004-11-30 | 2010-09-21 | Sony Corporation | Method for correcting mask pattern, photomask, method for fabricating photomask, electron beam writing method for fabricating photomask, exposure method, semiconductor device, and method for fabricating semiconductor device |
| US7767364B2 (en) | 2004-11-30 | 2010-08-03 | Sony Corporation | Method for correcting mask pattern, photomask, method for fabricating photomask, electron beam writing method for fabricating photomask, exposure method, semiconductor device, and method for fabricating semiconductor device |
| JP4697960B2 (ja) * | 2004-12-21 | 2011-06-08 | 大日本印刷株式会社 | パターンニング方法とこれに用いられる近接露光用の原版マスク |
| JP2007148300A (ja) * | 2004-12-21 | 2007-06-14 | Dainippon Printing Co Ltd | パターンニング方法とこれに用いられる近接露光用の原版マスク、およびカラーフィルタ基板 |
| JP2006259381A (ja) * | 2005-03-17 | 2006-09-28 | Nec Electronics Corp | パターン形成方法、半導体装置の製造方法、位相シフトマスク及び位相シフトマスクの設計方法 |
| JP4598575B2 (ja) * | 2005-03-17 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | パターン形成方法、半導体装置の製造方法、位相シフトマスク及び位相シフトマスクの設計方法 |
| JP2006293081A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 集積回路のパターンレイアウト、フォトマスク、半導体装置の製造方法、及びデータ作成方法 |
| JP4634849B2 (ja) * | 2005-04-12 | 2011-02-16 | 株式会社東芝 | 集積回路のパターンレイアウト、フォトマスク、半導体装置の製造方法、及びデータ作成方法 |
| US8719740B2 (en) | 2005-04-26 | 2014-05-06 | Renesas Electronics Corporation | Semiconductor device which is subjected to optical proximity correction |
| US8103977B2 (en) | 2005-04-26 | 2012-01-24 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method, semiconductor manufacturing mask, and optical proximity processing method |
| CN102610606A (zh) * | 2005-04-26 | 2012-07-25 | 瑞萨电子株式会社 | 半导体装置及其制造方法、光接近处理方法 |
| US8458627B2 (en) | 2005-04-26 | 2013-06-04 | Renesas Electronics Corporation | Semiconductor device including logic circuit having areas of different optical proximity accuracy |
| KR101275681B1 (ko) | 2005-04-26 | 2013-06-14 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광근접 처리 방법 |
| US7691543B2 (en) | 2005-05-02 | 2010-04-06 | Elpida Memory, Inc. | Mask data creation method |
| DE112005003638B4 (de) | 2005-07-22 | 2018-10-25 | Fujitsu Semiconductor Ltd. | Verfahren zur Erstellung von Fotomaskenstrukturdaten und Verfahren zur Herstellung einer Halbleitervorrichtung |
| JP2007240949A (ja) * | 2006-03-09 | 2007-09-20 | Elpida Memory Inc | マスクデータ作成方法及びマスク |
| US8122386B2 (en) | 2007-08-16 | 2012-02-21 | Renesas Electronics Corporation | Dummy pattern placement apparatus, method and program and semiconductor device |
| JP2009186841A (ja) * | 2008-02-07 | 2009-08-20 | Fujitsu Microelectronics Ltd | フォトマスクの製造方法、フォトマスク製造装置及びフォトマスク |
| JP2010026416A (ja) * | 2008-07-24 | 2010-02-04 | Fujitsu Microelectronics Ltd | フォトマスクパターンの作成方法 |
| US8765328B2 (en) | 2009-05-29 | 2014-07-01 | Kabushiki Kaisha Toshiba | Exposure mask and method for manufacturing same and method for manufacturing semiconductor device |
| JP2010117729A (ja) * | 2010-02-22 | 2010-05-27 | Sony Corp | 露光方法、並びに、半導体装置及びその製造方法 |
| JP2011248223A (ja) * | 2010-05-28 | 2011-12-08 | Toshiba Corp | 補助パターン配置方法、プログラムおよびデバイス製造方法 |
| JP2016018026A (ja) * | 2014-07-07 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| CN110119063A (zh) * | 2018-02-06 | 2019-08-13 | 中芯国际集成电路制造(上海)有限公司 | 图形优化方法及掩膜版制备方法 |
| CN110119063B (zh) * | 2018-02-06 | 2023-02-10 | 中芯国际集成电路制造(上海)有限公司 | 图形优化方法及掩膜版制备方法 |
| CN111812940A (zh) * | 2020-08-11 | 2020-10-23 | 上海华力微电子有限公司 | 一种优化光学邻近效应修正中曝光辅助图形的方法 |
| CN111812940B (zh) * | 2020-08-11 | 2023-04-28 | 上海华力微电子有限公司 | 一种优化光学邻近效应修正中曝光辅助图形的方法 |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |