JPH0620494A

JPH0620494A - 半導体記憶装置

Info

Publication number: JPH0620494A
Application number: JP4196603A
Authority: JP
Inventors: Hidetoshi Iwai; 秀俊岩井; Masaya Muranaka; 雅也村中; Takumi Nasu; 巧那須; Shunichi Sukegawa; 俊一助川
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1992-06-30
Filing date: 1992-06-30
Publication date: 1994-01-28
Also published as: US5485425A

Abstract

(57)【要約】【目的】小さな回路規模によりランダム欠陥救済を実
現した半導体記憶装置を提供する。【構成】Ｘ系のアドレスによりアクセスが行われて欠
陥セルが存在するＹ系アドレス信号が電気的に書き込ま
れるＲＯＭを設け、このＲＯＭの読み出し信号とＹ系の
アドレス信号とを比較して、一致したときＹ系の正規回
路に代えてＹ系の冗長回路を選択させる。【効果】ＲＯＭは欠陥が存在するＹ系アドレス信号を
記憶するものであるので素子数を低減できるし、比較回
路はＹ系アドレスのみを比較すること及びＹ系の全アド
レスにに共通に利用できるから回路規模を大幅に縮小さ
せることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば大記憶容量化を図ったダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）の欠陥救済技術に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】半導体メモリ装置における欠陥救済技術
として、欠陥ビットを含む行又は列（ワード線又はデー
タ線）を一括して冗長のための予備行又は列（予備ワー
ド線又は予備データ線）と置換することにより行われる
ものがある。このような欠陥救済技術は、ワード線やデ
ータ線に断線やショート不良が発生した場合には有効で
ある反面、シリコン結晶等に起因するランダム欠陥に対
しては効率が悪くなる。そこで、欠陥ビットを行と列の
交点にして指定し、予備の行又は列に用意された冗長ビ
ットと一対一に対応して置換させるという欠陥救済回路
を備えた半導体メモリ装置が、特開平１−３０３６９９
号公報により開示されている。

【０００３】

【発明が解決しようとする課題】上記特開平１−３０３
６９９号公報の欠陥救済回路は、極めて小さな記憶容量
を持つメモリ装置においてはランダム欠陥を効率よく救
済できるが、現在開発が行われているような約１６Ｍビ
ットや６４Ｍビットのような大記憶容量のメモリ装置に
は向かない。なぜなら、欠陥ビットの検出のために行及
び列デコーダの出力を比較回路に供給し、前もって欠陥
アドレスが記憶されたＲＯＭの出力と比較照合するもの
であるからである。例えば、１６Ｍビットのようなメモ
リ装置を考えると、行と列のデコード出力は、単純にい
ってそれぞれ４０９６となる。ＲＯＭには、１つの欠陥
セルを指定すために行と列に対してそれぞれ４０９６個
のヒューズが必要となり、比較回路は合計で８１９２ビ
ットもの信号比較を行うため極めて大きな回路規模とな
る。このように僅か１つの欠陥ビットを救済するため
に、８１９２個のヒューズと８１９２本の信号バスと８
１９２ビットもの比較動作を行う比較回路が必要になる
ものである。

【０００４】上記１６Ｍビットのようなダイナミック型
ＲＡＭでは、ワード線やデータ線に接続されるメモリセ
ルの数が増大して動作速度が遅くなることや低消費電力
化等のために、ワード線やデータ線が分割されて、複数
のメモリマット又はメモリアレイ或いはメモリブロック
により構成される。このようなワード線やデータ線の分
割に応じて、みかけ上のデコード出力の数が増大するか
ら、上記のような欠陥救済方法ではＲＯＭを構成するヒ
ューズの数や比較回路によって照合される実際上のビッ
ト数が増大し、回路規模をいっそう増大させることにな
る。

【０００５】本願発明者等においては、上記特開平１−
３０３６９９号公報の欠陥救済方式による回路規模を小
さくするために、上記公報に記載れているようなデコー
ド出力ではなくアドレス信号を比較することを考えた。
アドレス信号なら１６Ｍビットのようなダイナミック型
ＲＡＭにあっても全体で僅か２４ビットと少なくできる
からである。しかしながら、やはり、１つの欠陥セルの
指定のために、２４個のヒューズからなるＲＯＭと、こ
のＲＯＭの出力信号と上記２４ビットからなるアドレス
信号との比較を行う比較回路が必要になる。上記のよう
なランダム欠陥を救済するには、数ビット程度の救済で
は実際上は意味がなく、最低でも１０００ビット程度の
救済能力を必要とするものである。それ故、上記のよう
にアドレス信号を用いた比較方式を採るとしても膨大な
数のヒューズと膨大な回路規模の比較回路が必要になる
ものである。

【０００６】この発明の目的は、小さな回路規模により
ランダム欠陥救済を実現した半導体記憶装置を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、Ｘ系のアドレスによりアク
セスが行われて欠陥セルが存在するＹ系アドレス信号が
電気的に書き込まれるＲＯＭを設け、このＲＯＭの読み
出し信号とＹ系のアドレス信号とを比較して、一致した
ときＹ系の正規回路に代えてＹ系の冗長回路を選択させ
る。

【０００８】

【作用】上記した手段によれば、ＲＯＭは欠陥が存在す
るＹ系アドレス信号を記憶するものであるので素子数を
低減できるし、比較回路はＹ系アドレスのみを比較する
こと及びＹ系の全アドレスに共通に利用できるから回路
規模を大幅に縮小させることができる。

【０００９】

【実施例】図５には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術よって、単結晶シリコンのような１個の半導体基板上
において形成される。同図における各回路ブロックは、
実際の半導体チップにおける幾何学的な配置に合わせて
描かれている。以下の説明において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。

【００１０】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【００１１】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。

【００１２】１つのメモリマット１は、横方向にワード
線が延長するよう配置され、縦方向に一対からなる平行
に配置される相補データ線又はビット線が延長するよう
配置される。メモリマット１は、センスアンプ２を中心
にして左右に一対が配置される。センスアンプ２は、左
右に配置される一対のメモリマット１に対して共通に用
いられるという、いわゆるシェアードセンスアンプ方式
とされる。上記４つに分割されたメモリアレイのうち、
中央部側ににＹ選択回路５がそれぞれ設けられる。Ｙ選
択線はＹ選択回路５からそれに対応するメモリアレイの
複数のメモリマット上を延長するよう延びて、各メモリ
マットのカラムスイッチ用ＭＯＳＦＥＴのゲートのスイ
ッチ制御を行う。

【００１３】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記基準
電圧発生回路１６はこのエリアの中央寄りに設けられ、
約５Ｖのような外部電源ＶＣＣを受けて内部回路に供給
される約３．３Ｖのような電圧に対応した定電圧ＶＬを
形成する。

【００１４】上記チップの横方向の中央部のうち、左側
の部分にはＹアドレスバッファ、Ｙ冗長回路及びＹアド
レスドライバ（論理段）とからなるＹ系回路１３と、Ｃ
ＡＳ系制御信号回路１４及びテスト回路１５がそれぞれ
設けられる。そのチップ中央部には、アドレスバッファ
やデコーダといったような周辺回路用の電源電圧ＶＣＬ
を形成する内部降圧回路１７が設けられる。

【００１５】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができる。

【００１６】ＲＡＳ系制御回路１１は、信号ＲＡＳを受
けてＸアドレスバッファを活性化するために用いられ
る。Ｘアドレスバッファに取り込まれたアドレス信号
は、従来のワード線単位での欠陥救済を行うＸ系の冗長
回路に供給される。ここで、記憶された不良アドレスと
の比較が行われて、冗長回路への切り換えることの有無
が判定される。その結果と上記アドレス信号とは、Ｘ系
のプリデコーダに供給される。ここで、プレデコード信
号が形成され、各メモリアレイに対応して設けられるＸ
アドレスドライバを介して、前記のようなメモリマット
に対応して設けられるそれぞれのＸデコーダ３に供給さ
れる。

【００１７】上記ＲＡＳ系の内部信号は、ＷＥ系のコン
トロール回路とＣＡＳ系のコントロール回路に供給され
る。例えば、ＲＡＳ信号とＣＡＳ信号及びＷＥ信号との
入力順序の判定から、自動リフレッシュモード（ＣＢ
Ｒ）、テストモード（ＷＣＢＲ）等の識別が行われる。
テストモードのときには、テスト回路１５が活性化さ
れ、そのとき供給される特定のアドレス信号に従いテス
トファンクションが設定される。

【００１８】ＣＡＳ系の制御回路１４は、信号ＣＡＳを
受けてＹ系の各種制御信号を形成するために用いられ
る。信号ＣＡＳのロウレベルへの変化に同期してＹアド
レスバッファに取り込まれたアドレス信号は、従来のデ
ータ線単位での欠陥救済を行うＹ系の冗長回路に供給さ
れる。ここで、記憶された不良アドレスとの比較が行わ
れて、冗長回路への切り換えの有無が判定される。その
結果と上記アドレス信号は、Ｙ系のプリデコーダに供給
される。ここで、プレデコード信号が形成される。この
プリデコード信号は、４つからなる各メモリアレイ対応
して設けられるＹアドレスドライバを介して、それぞれ
のＹデコーダに供給される一方、上記ＣＡＳ系制御回路
１４は、前記のようにＲＡＳ信号とＷＥ信号とを受けて
その入力順序の判定からテストモードを判定すると、隣
接するテスト回路１５を活性化させる。

【００１９】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路２１
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ｂ及び９Ｃが設けられる。上記左右４
組ずつに分割されてメモリブロックに対応して、センス
アンプ２の動作電圧を形成する内部降圧回路８がそれぞ
れに設けられる。

【００２０】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対称的に合計１６個のメモリマ
ット１と８個のセンスアンプ２が割り当てられる。この
構成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝播経
路によりメンアンプ７に伝えることができる。

【００２１】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。

【００２２】この他、この縦中央下部には、内部降圧電
圧を受けて基板に供給すべき負の基板バックバイアス電
圧を形成する基板電圧発生回路１８や、アドレス信号や
制御信号等の入力信号に対応した入力パッドエリア９Ａ
及びデータ出力バッファ回路１９及びデータ入力バッフ
ァ回路２０が設けられる。

【００２３】上記同様に左右４組ずつに分割されてメモ
リブロックに対応して、センスアンプ２の動作電圧を形
成する内部降圧回路８がそれぞれに設けられる。これに
より、上記同様に４個のような少ない数からなるメイン
アンプ７を用いつつ、各センスアンプ２からの増幅信号
を短い信号伝播経路によりメインアンプ７に伝えること
ができる。

【００２４】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドがあ
り、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くするために回路の接
地電位を供給するパッドは、合計で十数個と比較的多く
ほぼ一直線上に並んで配置される。これらの接地電位用
パッドは、ＬＯＣ技術により形成される縦方向に延びる
接地電位用リードに接続される。

【００２５】これら接地用パッドのうち、ワード線のク
リア、ワードドライバの非選択ワード線のカップリング
による浮き上がり防止用のために特に設けられるたもの
や、センスアンプのコモンソース用として設けられもの
等のように主として電源インピーダンスを下げる目的で
設けられる。これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。

【００２６】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路８及び１７に対応してそれぞれ設けられる。
これも上記同様に電源インピーダンスを低くするととも
に、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶＣＣ間）
のノイズ伝播を低く抑えるためのものである。

【００２７】アドレス入力用のパッドＡ０〜Ａ１１と、
制御信号入力用のパッドＲＡＳ、ＣＡＳ、ＷＥ及びＯＥ
は、上記エリア９Ａ〜９Ｃに配置される。この他にデー
タ入力用やデータ出力用のバッドやボンディングマスタ
ー用、モニタ用及びこのモニタ用パッド制御のために以
下のパッドも設けられる。ボンディングマスター用とし
てはスタティックカラムモードを指定するためのもの、
ニブルモード及び×４ビット構成時のライトマスク機能
を指定するためのものがある。モニタ用としてはパッド
各内部電圧ＶＣＬ、ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及び
ＶＰＬをモニタするためのものがある。

【００２８】内部電圧のうちＶＣＬは、約３．３Ｖの周
辺回路用電源電圧であり、内部降圧回路１７により共通
に形成される。ＶＤＬは約３．３Ｖのメモリアレイ、す
なわち、センスアンプ２に供給される電源電圧であり、
この実施例では上記のような４つのメモリブロックに対
応して４個設けられる。ＶＣＨは上記内部電圧ＶＤＬを
受けて約５．２Ｖに昇圧されたワード線の選択レベル、
シェアードスイッチＭＯＳＦＥＴを選択するブースト電
源電圧である。ＶＢＢは−２Ｖのような基板バックバイ
アス電圧、ＶＰＬはメモリセルのプレート電圧、ＶＬは
約３．３Ｖの内部降圧回路８及び１７に供給される定電
圧である。

【００２９】図１には、この発明に係るランダム欠陥救
済機能を持つダイナミック型ＲＡＭの一実施例のブロッ
ク図が示されている。この実施例では、メモリアレイが
１つにより構成されているが、図５のように実際には複
数マット又はブロックに分割されている。あるいは、同
図は分割されなる複数のメモリアレイのうちの１つのメ
モリアレイと、そのアドレス選択回路を機能的に現して
いるものと理解してもよい。

【００３０】ＸアドレスバッファＸＡＢとＹアドレスバ
ッファＹＡＢは、アドレス端子Ａから時系列的に入力さ
れるアドレス信号を、それと同期してコントロール端子
Ｃから供給されるアドレスストローブ信号ＲＡＳ，ＣＡ
Ｓに従って取り込む。ロウアドレスストローブ信号ＲＡ
Ｓに同期してＸアドレスバッファＸＡＢに取り込まれた
Ｘ系アドレス信号は、Ｘデコーダ回路ＸＤＥＣに入力さ
れ、ここでアドレス信号の解読が行われ、ワードドライ
バＷＤを通して１本のワード線の選択動作が行われる。
カラムアドレスストローブ信号ＣＡＳに同期してＹアド
レスバッファＹＡＢに取り込まれたＹ系アドレス信号
は、Ｙデコーダ回路ＹＤＥＣに入力され、ここでアドレ
ス信号の解読が行われてデータ線の選択信号が形成され
る。

【００３１】同図において、Ｙデコーダ回路ＹＤＥＣか
らメモリアレイ部に信号線が延びるように描かれている
が、これはＹアドレスによって指定されるメモリセルを
表現するためのものであり、実際にはメモリアレイ部に
は相補データ線が配置されてており、その相補データ線
はカラムスイッチを介して入出力線Ｉ／Ｏに接続され
る。Ｙデコーダ回路ＹＤＥＣは、上記カラムスイッチを
選択する選択信号を形成する。

【００３２】センスアンプＳＡは、上記相補データ線上
に読み出された微小な記憶情報を増幅して、上記の読み
出し動作によって記憶電荷が失われかかったメモリセル
に対して再書き込みさせる。図５のようにシェアードセ
ンスアンプ方式を採る場合には、センスアンプＳＡを中
心にして左右にメモリアレイ又はメモリマットが配置れ
るものである。

【００３３】入出力線Ｉ／Ｏは、縦方向に延長されて入
出力回路ＩＯＢに伝えられる。入出力回路ＩＯＢは、読
み出し用のメインアンプ及び出力回路と書き込み用の入
力回路とから構成される。端子Ｄは、読み出し信号の出
力と書き込み信号の入力に用いられるデータ端子であ
る。

【００３４】この実施例では、ランダム欠陥救済のため
に、Ｘアドレス信号によってアクセスされて、欠陥セル
が存在するＹアドレス信号を記憶するＲＯＭと、このＲ
ＯＭから読み出されたＹアドレス信号と入力されたＹア
ドレス信号とを比較する比較回路ＣＭＰ及びＹアドレス
信号のセレクタＳＥＬ及び冗長Ｙ選択回路ＲＹＤＥＣが
設けられる。上記冗長Ｙ選択回路ＲＹＤＥＣには、一対
一に対応して冗長用のメモリセル列が設けられる。

【００３５】ＲＯＭは、特に制限されないが、後述する
ようなスタックドゲート構造の不揮発性メモリ素子が用
いられ、ワード線に対応したアドレスを持ち、Ｙアドレ
ス信号に対応したビット数の記憶データをパラレルに入
出力する。特定のワード線に１個のランダム欠陥セルが
存在するとき、そのワード線に対応したアドレスに欠陥
セルが存在するＹアドレスを記憶させる。ワード線上に
欠陥セルが存在しない場合には書き込みが行われなく、
そのときのＹアドレスは初期データ、例えばオール０に
される。したがって、各ワード線において欠陥が存在し
ない場合には、Ｙアドレス信号がオール０に対応したア
ドレスに欠陥セルが存在するものとみなれて、正規回路
に代えて冗長回路が選択される。

【００３６】記憶させるＹアドレスに１ビットのフラグ
を追加し、このビットに１を書き込むことにより、記憶
されたＹアドレスが不良アドレスであることを示すよう
にしてもよい。この場合には、ＲＯＭから出力されたフ
ラグが１のときのみコンパレータＣＭＰの出力信号が有
効にされる。このようにすれば、各ワード線において欠
陥が存在しない場合にＲＯＭの記憶素子の初期データに
対応したアドレスに欠陥セルが存在するものとみなされ
てしまうことを防ぐことができる。

【００３７】セレクタＳＥＬは、ＹアドレスバッファＹ
ＡＢから入力されたＹアドレス信号を正規のＹデコーダ
回路ＹＤＥＣへの入力を選択的に禁止する動作を行う。
すなわち、コンパレータＣＭＰにより一致信号が出力さ
れると、セレクタＳＥＬはＹアドレス信号を正規のＹデ
コーダ回路ＹＤＥＣに入力するのを禁止する。上記コン
パレータＣＭＰの一致信号により、冗長Ｙ選択回路ＲＹ
ＤＥＣが動作し、冗長用の相補データ線の選択信号を形
成する。

【００３８】同図において、黒丸で示された位置にラン
ダム欠陥セルが存在する場合、欠陥セルが存在するワー
ド線（Ｘアドレス）により、ＲＯＭを指定してワード線
上のＹアドレスを記憶させる。このような構成を採るこ
とにより、前記のような約１６Ｍビットのような大記憶
容量を持つダイナミック型ＲＡＭにあっても、１つの欠
陥セルに対して１２ビットからなるようなＹアドレスを
記憶させるだけでよい。上記のようなダイナミック型Ｒ
ＡＭの場合、Ｘ系のアドレスが約４ＫあるからＲＯＭと
しては、４Ｋ×１２＝４８Ｋビットのような記憶容量を
持てばよい。

【００３９】上記のような約４Ｋ本のワード線上にそれ
ぞれ１個までの欠陥セルがあるこを条件にして、最大約
４Ｋビットもの欠陥セルを上記のような４８Ｋビットの
記憶容量を持つＲＯＭと１２ビットの比較動作を行う１
つのコンパレータＣＭＰ及び冗長用選択回路ＲＹＤＥＣ
とそれに対応した１列分の冗長セルだけで救済できるこ
とになる。すなわち、同図のように各ワード線に存在す
るランダム欠陥セルは、冗長用選択回路ＲＹＤＥＣによ
り選択される１列に並べられた冗長セルに置き換えるこ
とができる。このような不良アドレスの指定方式を採る
ことにより、ランダム欠陥セルを特定するための記憶回
路の簡素化及び欠陥セルへのアクセスを検出するコンパ
レータの大幅な簡素化を図ることができる。

【００４０】上記ＲＯＭは、特に制限されないが、ダイ
ナミック型ＲＡＭのＸアドレスをＲＯＭ用にＸアドレス
とＹアドレスに分割し、メモリアレイ上に並べられた記
憶素子をダイナミック型ＲＡＭのＹアドレス信号に対応
したビット単位でアクセスするようにするものである。

【００４１】図２には、この発明に係るランダム欠陥救
済機能を持つダイナミック型ＲＡＭの他の一実施例のブ
ロック図が示されている。この実施例では、ダイナミッ
ク型ＲＡＭのメモリアレイにＲＯＭが一体的に構成され
る。

【００４２】この実施例では、ダイナミック型ＲＡＭの
Ｘデコーダ回路ＸＤＥＣの出力信号、言い換えるなら
ば、ダイナミック型ＲＡＭのワード線にＲＯＭを構成す
るメモリセルを接続して、ＲＯＭの簡素化を図るように
するものである。例えば、メモリアレイのワード線に対
して１２本のビット線又はデータ線を交差させて、その
交差部に後述するようなスタックドゲート構造の記憶素
子を設ける。

【００４３】上記のようなメモリ記憶素子に代えてヒュ
ーズ手段を用いててもよい。このようなヒューズ手段を
設ける場合には、ダイオード形態のＭＯＳＦＥＴ等から
なる一方向性素子を介して、ワード線とビット線とを接
続させる。ヒューズは、特に制限されないが、上層の導
電層を利用した細線により構成し、レーザースポットの
照射によって選択的に切断するようにすればよい。例え
ば、ヒューズを切断しない場合には、ワード線のハイレ
ベルがビット線に伝えられ、ヒューズを切断した場合に
はロウレベルが出力されるようにすればよい。

【００４４】この構成では、ダイナミック型ＲＡＭのＸ
系のアドレス選択動作により同時にＲＯＭのアクセスが
行われて、１２本のビット線からは不良のＹアドレスに
対応した１と０の信号が出力される。この信号は、その
ままコンパレータＣＭＰの一方の入力に供給され、Ｙア
ドレスバッファＹＡＢより出力されるＹアドレス信号と
比較される。

【００４５】この構成では、ＲＯＭをダイナミック型Ｒ
ＡＭのメモリアレイ上に構成できるので、そのアドレス
デコーダやワード線をダイナミック型ＲＡＭの正規回路
のものと共用できるからＲＯＭの大幅な占有面積の縮小
を図ることができる。前記のように、１つのワード線上
に２個以上の欠陥セルを救済する場合には、その救済す
る欠陥セルの数に対応して、上記のようなビット線やコ
ンパレータＣＭＰの数を増加させればよい。

【００４６】図３には、この発明に係るランダム欠陥救
済機能を持つダイナミック型ＲＡＭの更に他の一実施例
のブロック図が示されている。この実施例では、ダイナ
ミック型ＲＡＭのＸデコーダ回路ＸＤＥＣの出力信号の
みを共用するものである。図２の実施例のようにワード
線も共用すると、ダイナミック型ＲＡＭのワード線の負
荷をその分重くしたりする等の不都合の生じる場合があ
る。

【００４７】そこで、この実施例ではアドレスデコード
信号のみを取り出してＲＯＭの選択信号として、ダイナ
ミック型ＲＡＭのメモリアレイとは別に設けられＲＯＭ
アレイに供給するものである。Ｘ系のアドレスデコード
回路が複数の論理段により構成されている場合、それぞ
れのプレデコード信号をＲＯＭに供給し、ＲＯＭ側にお
いて簡単なデコード回路を設けて、アドレス選択動作を
行わせるようにするものであってもよい。前記のよう
に、１つのワード線上に２個以上の欠陥セルを救済する
場合には、その救済する欠陥セルの数に対応して、ＲＯ
Ｍ及びコンパレータＣＭＰの数を増加させればよい。

【００４８】図４には、上記Ｙ系の不良アドレスを記憶
するＲＯＭの一実施例の回路図が示されている。同図に
おいて、ＰチャンネルＭＯＳＦＥＴは、そのチャンネル
（バックゲート）部に矢印が付加されることによってＮ
チャンネルＭＯＳＦＥＴと区別される。

【００４９】ＲＯＭのメモリアレイとして、代表として
例示的に８つのメモリセルＭ１〜Ｍ８が例示的に示され
ている。すなわち、例示的に示されているコントロール
ゲートとフローティングゲートを有するスタックドゲー
ト構造のメモリセル（不揮発性メモリ素子…ＭＯＳＦＥ
ＴＭ１〜Ｍ８）と、ワード線Ｗ０〜Ｗｍ及びデータ線Ｄ
０、Ｄ１〜Ｄ１０，Ｄ１１によりメモリアレイが構成さ
れている。このようなスタックドゲート構造のメモリセ
ルを用いた場合には、ダイナミック型ＲＡＭのメモリセ
ルと同じサイズかそれより小さく形成できるから、図２
のように正規回路のメモリアレイにＲＯＭを組み込むこ
ともできる。

【００５０】上記例示的に示されているメモリアレイに
おいて、同じ行に配置されたメモリセルＭ１とＭ２及び
Ｍ５とＭ６（Ｍ３とＭ４及びＭ７とＭ８）のコントロー
ルゲートは、それぞれ対応するワード線Ｗ０（Ｗｍ）に
接続される。ワード線Ｗ０，Ｗｍは、ワードドライバＷ
Ｄ０〜ＷＤｍにより駆動される。このワード線Ｗ０〜Ｗ
ｍは、図２のようにダイナミック型ＲＡＭの正規メモリ
アレイのワード線と共用されてもよいし、図３のように
Ｘ系デコーダ回路ＸＤＥＣの出力信号がワードドライバ
ＷＤ０〜ＷＤｍに供給されるものであってもよい。

【００５１】同じ列に配置されたメモリセルＭ１，Ｍ３
とＭ２，Ｍ４のドレインは、それぞれ対応するデータ線
Ｄ０とＤ１に接続され、メモリセルＭ５，Ｍ７とＭ６，
Ｍ８のドレインは、それぞれ対応するデータ線Ｄ１０と
Ｄ１１に接続されている。メモリセルＭ１〜Ｍ８のソー
スは共通ソース線ＣＳに接続される。

【００５２】特に制限されないが、この実施例ではＹ系
のアドレス信号Ａ０〜Ａ１１に対応して１２ビットのよ
うな複数ビットの単位での書き込み／読み出しを行うよ
うにされる。なお、ＲＯＭのメモリアイレは、前記のよ
うにダイナミック型ＲＡＭにおけるＸ系アドレスをＲＯ
ＭアドレスのＸアドレスとＹアドレスに分割して振り分
ける構成としてもよい。

【００５３】ＲＯＭのメモリアレイを構成する各データ
線の数を、１２×Ｎのように多数に構成した場合、カラ
ムスイッチを設けて不良のＹアドレスに対応した共通デ
ータ線に接続すればよい。Ｙアドレスに振り分けられた
アドレス信号のデコード出力により１／Ｎの選択動作が
行われる。

【００５４】半導体技術の進展に伴い、素子サイズの小
型化や絶縁膜の膜厚は薄くなる傾向にあることに着目
し、このような素子の小型化や薄膜化に伴い、スタック
ドゲート構造の不揮発性メモリ素子への書き込み動作に
必要とされる電圧自体も低くてもよい。

【００５５】この実施例では、メモリセルのドレインに
印加される書き込み電圧は、５〜６Ｖ程度の低い電圧で
行うようにするものである。すなわち、従来のスタック
ドゲート構造の不揮発性メモリ素子を用いた従来のＥＰ
ＲＯＭのように約１２Ｖもの高電圧ＶＰＰを用いるもの
に代えて、書き込み電圧としてＶＣＣのような約５〜６
Ｖのような電源電圧を用いるものである。すなわち、ダ
イナミック型ＲＡＭは、レベル変換回路により低電圧
３．３Ｖのような動作電圧にされるが、ＲＯＭへの書き
込み動作においては、不良アドレスを指定するアドレス
信号は、レベル変換しないで５Ｖ系の信号ままでＲＯＭ
に伝えるようにすればよい。

【００５６】この場合には、書き込み負荷回路を構成す
るＭＯＳＦＥＴＱ１５とＱ１６のゲートに供給される制
御信号ＰＲＯＧや書き込みデータＤｉは、ＶＣＣ＋Ｖth
（ＶthはＭＯＳＦＥＴＱ１５，Ｑ１６のしきい値電圧）
以上に昇圧されたブースト電圧が用いられ、ＭＯＳＦＥ
ＴＱ１５，Ｑ１６の実効的なしきい値電圧により、上記
ＶＣＣのレベル低下がないようにされる。このようにＶ
ＣＣを書き込み電圧としてデータ線に供給するとき、Ｍ
ＯＳＦＥＴＱ１５，Ｑ１６をＰチャンネル型ＭＯＳＦＥ
Ｔにより構成すれば、制御信号ＰＲＯＧ及び書き込みデ
ータＤｉとしてのＹアドレス信号も５Ｖ系のＣＭＯＳ回
路を用いることができる。

【００５７】上記データ線Ｄ０には、書き込み電圧分担
用に設けられたＭＯＳＦＥＴＱ１０とスイッチＭＯＳＦ
ＥＴＱ１１を介してセンスアンプＳＡ０の入力段回路の
入力端子に結合される。入力段の増幅動作を行うＭＯＳ
ＦＥＴＱ１２〜Ｑ１４と、その制御用インバータ回路Ｎ
２，Ｎ３とＣＭＯＳインバータ回路Ｎ４とで構成される
回路をセンスアンプＳＡ０と呼ぶ事とする。上記ＭＯＳ
ＦＥＴＱ１１は、制御信号ＰＲＯＧを受けるインバータ
回路Ｎ１の出力信号によって制御され、書き込み動作の
ときにはオフ状態にされる。これにより、書き込み時に
おけるデータ線Ｄ０の比較的高い電位がセンスアンプＳ
Ａ０の入力に供給されることを防いでいる。

【００５８】上記スイッチＭＯＳＦＥＴＱ１１やセンス
アンプを構成するＭＯＳＦＥＴは、素子の微細化等に伴
いゲート絶縁膜は薄く形成されている。このような周辺
回路を構成するＭＯＳＦＥＴと同じゲート絶縁膜を持つ
ＭＯＳＦＥＴを用いてスイッチＭＯＳＦＥＴＱ１１が構
成されるため、書き込み電圧を上記のように比較的低く
しても、５Ｖ〜６Ｖ程度の電圧が直接印加されることに
なる。そこで、ＭＯＳＦＥＴＱ１０を直列に挿入してゲ
ートに電源電圧ＶＣＣを定常的に供給することにより、
上記のような書き込み電圧をＭＯＳＦＥＴＱ１０とＱ１
１により分担させて実質的な高耐圧化を図るものであ
る。

【００５９】読み出し動作において、データ線Ｄ０に読
み出されたメモリセルの記憶レベルは、定常的にオン状
態にされているＭＯＳＦＥＴＱ１０及び読み出し時にオ
ン状態にされるＭＯＳＦＥＴＱ１１を通して、そのソー
スが接続されたＮチャンネル型の増幅ＭＯＳＦＥＴＱ１
２のソースに接続される。この増幅ＭＯＳＦＥＴＱ１２
のドレインと電源電圧端子ＶＣＣとの間には、そのゲー
トとソースが接続されたＰチャンネル型の負荷ＭＯＳＦ
ＥＴＱ１３が設けられる。上記負荷ＭＯＳＦＥＴＱ１３
は、読み出し動作のためにデータ線にプリチャージ電流
を流すような動作を行う。

【００６０】上記増幅ＭＯＳＦＥＴＱ１２の感度を高く
するため、読み出し入力信号は反転増幅回路として作用
するインバータ回路Ｎ２，Ｎ３の入力に供給される。反
転増幅回路としてのインバータ回路Ｎ３の出力信号は、
上記増幅ＭＯＳＦＥＴＱ１２のゲートに供給される。ま
た、上記ソース入力には、リミッタとして作用するＭＯ
ＳＦＥＴＱ１４を介して電源端子ＶＣＣからチャージア
ップが行われる。このＭＯＳＦＥＴＱ１４のゲートに
は、反転増幅回路としてのインバータ回路Ｎ２の出力信
号が供給される。

【００６１】メモリセルの読み出し時において、メモリ
セルは、フローティングゲートに蓄積された情報電荷に
従って、ワード線の選択レベルに対して高いしきい値電
圧か又は低いしきい値電圧を持つものである。選択され
たメモリセルがワード線が選択レベルにされているにも
かかわらずオフ状態にされている場合、データ線Ｄ０
は、ＭＯＳＦＥＴＱ１２とＱ１４からの電流供給によっ
て比較的ハイレベルにされる。一方、選択されたメモリ
セルがワード線選択レベルによってオン状態にされてい
る場合、データ線Ｄ０は比較的ロウレベルにされる。

【００６２】この場合、データ線Ｄ０のハイレベルは、
このハイレベルの電位を受ける反転増幅回路により形成
された比較的低いレベルの出力電圧がＭＯＳＦＥＴＱ１
４のゲートに供給されることによって比較的低い電位に
制限される。一方、データ線Ｄ０のロウレベルは、この
ロウレベルの電位を受ける反転増幅回路により形成され
た比較的高いレベルの電圧がＭＯＳＦＥＴＱ１４のゲー
トに供給されることによって比較的高い電位に制限され
る。このようなデータ線Ｄ０のレベル制限作用によっ
て、メモリセルから連続して読み出される記憶情報が１
レベルから０レベルに変化するとき、あるは０レベルか
ら１レベルに変化するときの信号変化速度を実質的に速
くできる。

【００６３】上記増幅用のＭＯＳＦＥＴＱ１２は、ゲー
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ４の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ４は、増幅ＭＯＳＦＥＴＱ１２のドレ
イン出力信号を波形整形して対応してコンパレータＣＭ
Ｐに伝える。

【００６４】おな、不良アドレスの書き込みは、ＥＰＲ
ＯＭのメモリセルと同様にデータ線に接続されたドレイ
ンに高電圧（ＶＣＣ）を供給して発生させたホットキャ
リアをフローティングゲートに注入することにより行わ
れる。書き込み動作によりメモリセルのコントロールゲ
ートが接続されたワード線からみたしいき値電圧は高く
なる。これに代えて、フローティングゲートとドレイン
間に高電界を発生させ、薄い酸化膜を通したトンネル現
象を利用してフローティングゲートに電子を蓄積させる
ようにしてもよい。

【００６５】図６には、上記センスアンプの他の一実施
例の回路図が示されている。この実施例では、ダイナミ
ック型ＲＡＭに用いられるようなセンスアンプと同様な
センスアンプを用いる。すなわち、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１，Ｑ３とＮチャンネル型ＭＯＳＦＥＴＱ
２，Ｑ４によりそれぞれ構成されたＣＭＯＳインバータ
回路の入力と出力とを相互に接続してラッチ形成にす
る。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ３のソースと
電源電圧ＶＣＣとの間にパワースイッチとしてのＰチャ
ンネル型ＭＯＳＦＥＴＱ７を設けて、センスアンプの活
性化信号ＳＡＢによりスイッチ制御する。Ｎチャンネル
型ＭＯＳＦＥＴＱ２とＱ４のソースと回路の接地電位点
との間にパワースイッチとしてのＮチャンネル型ＭＯＳ
ＦＥＴＱ８を設けて、センスアンプの活性化信号ＳＡＴ
によりスイッチ制御する。上記センスアンプの活性化信
号ＳＡＢは、それがロウレベルがアクティブレベルであ
り、ＳＡＴはハイレベルがアクティブレベルとされる相
補信号である。

【００６６】上記センスアンプの一対の入力にはスイッ
チＭＯＳＦＥＴＱ５とＱ６を介して入力信号Ｄｉと基準
（参照）電圧ＶＣＣ／２が供給される。これらのスイッ
チＭＯＳＦＥＴＱ５とＱ６のゲートには、読み出しモー
ドのときにハイレベルにされるセンスアンプ制御信号Ｓ
ＡＣが供給される。これのＭＯＳＦＥＴＱ５とＱ６は、
主として耐圧対策上必要な場合に設けるようにし、書き
込み電圧との関係において耐圧上問題なければ省略でき
る。

【００６７】データ線は記憶ＭＯＳＦＥＴの記憶情報に
応じてそれがオフ状態のときにはセンスアンプの入力に
おいてＶＣＣ／２より若干高い電圧となり、オン状態の
ときにはＶＣＣ／２より低い電圧となるような適当なバ
イアス回路又は負荷回路が設けられる。また、図２にお
いてＳＡも共用することができる。

【００６８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）Ｘ系のアドレスによりアクセスが行われて欠陥
セルが存在するＹ系アドレス信号が電気的に書き込まれ
るＲＯＭを設け、このＲＯＭの読み出し信号とＹ系のア
ドレス信号とを比較して、一致したときＹ系の正規回路
に代えてＹ系の冗長回路を選択させることにより、ＲＯ
Ｍは欠陥が存在するＹ系アドレス信号のみを記憶するも
のであるので素子数を低減できるし、比較回路はＹ系ア
ドレスのみを比較すること及びＹ系の全アドレスに共通
に利用できるから回路規模を大幅に縮小させることがで
きるという効果が得られる。

【００６９】（２）上記ＲＯＭは、コントロールゲー
トとフローティングゲートとを備え、フローティングゲ
ートに記憶情報に従った電荷の蓄積を行わせるスタック
ドゲート構造の不揮発性メモリ素子を用いることによ
り、ダイナミック型メモリセルとほぼ同じかそれより小
さなサイズでセルが構成できるからＲＯＭの簡素化を図
ることができるという効果が得られる。

【００７０】（３）上記ＲＯＭとしてＸ系のアドレス
選択回路に隣接して正規回路のメモリアレイ上に不揮発
性メモリ素子を形成することにより、大幅な回路の簡素
化が可能になるという効果が得られる。

【００７１】（４）Ｘ系アドレス信号とＹ系のアドレ
ス信号とが時系列的に入力されるダイナミック型ＲＡＭ
に適用することにより、Ｘ系のアドレス信号とＹ系のア
ドレス信号の入力時間差を利用して、正規回路から冗長
回路への切り換えが行われるから動作の高速化を図るこ
とができるという効果が得られる。

【００７２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭは、メモリセルとしてダイナミック型
メモリセルを用いるものをいい、入出力インターフェイ
スをスタティック型ＲＡＭと互換性を持たせたような擬
似スタティック型ＲＡＭと呼ばれるようなものや、入出
力部にシリアル入出力機能を持たせた画像処理用等の特
定用途に向けられるものも含むものであることはいうま
でもない。

【００７３】この発明は、前記のようなダイナミック型
ＲＡＭの他、スタティック型ＲＡＭやＥＰＲＯＭ等の各
種半導体記憶装置に適用できるものである。なお、ＥＰ
ＲＯＭに適用する場合、不良アドレスが記憶された部分
は、その表面部分にアルミニュウム等からなる遮光膜を
形成して紫外線照射による消去が不能にされるものであ
る。

【００７４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、Ｘ系のアドレスによりアク
セスが行われて欠陥セルが存在するＹ系アドレス信号が
電気的に書き込まれるＲＯＭを設け、このＲＯＭの読み
出し信号とＹ系のアドレス信号とを比較して、一致した
ときＹ系の正規回路に代えてＹ系の冗長回路を選択させ
ることにより、ＲＯＭは欠陥が存在するＹ系アドレス信
号のみを記憶するものであるので素子数を低減できる
し、比較回路はＹ系アドレスのみを比較すること及びＹ
系の全アドレスに共通に利用できるから回路規模を大幅
に縮小させることができる。

【図面の簡単な説明】

【図１】この発明に係るランダム欠陥救済機能を持つダ
イナミック型ＲＡＭの一実施例を示すブロック図であ
る。

【図２】この発明に係るランダム欠陥救済機能を持つダ
イナミック型ＲＡＭの他の一実施例を示すブロック図で
ある。

【図３】この発明に係るランダム欠陥救済機能を持つダ
イナミック型ＲＡＭの更に他の一実施例を示すブロック
図である。

【図４】不良アドレスの記憶に用いられるＲＯＭの一実
施例を示す回路図である。

【図５】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す全体ブロック図である。

【図６】図４のＲＯＭに用いられるセンスアンプの他の
一実施例の回路図である。

【符号の説明】

ＸＡＢ…Ｘアドレスバッファ、ＸＤＥＣ…Ｘデコーダ回
路、ＷＤ…ワードドライバ、ＹＡＢ…Ｙアドレスバッフ
ァ、ＹＤＥＣ…Ｙデコーダ回路、ＲＹＤＥＣ…冗長用選
択回路、ＳＥＬ…セレクタ、ＣＭＰ…コンパレータ、Ｔ
Ｇ…タイミング制御回路、Ｍ１〜Ｍ８…不揮発性メモリ
素子、１…メモリマット、２…センスアンプ、３…Ｘデ
コーダ、４…マット制御信号発生回路、５…Ｙ選択回
路、6 …ワードクリア回路、７…メインアンプ、８…内
部降圧回路（センスアンプ用）、９Ａ〜９Ｃ…入力パッ
ドエリア、１０…Ｘ系回路と、１１…ＲＡＳ系制御信号
回路、１２…ＷＥ系信号制御回路、１３…Ｙ系回路１４
…ＣＡＳ系制御信号回路、１５…テスト回路、１６…基
準電圧発生回路、１７…内部降圧回路、１８…基板電圧
発生回路、１９…データ出力バッファ回路、２０…デー
タ入力バッファ回路、２１…昇圧電圧発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者村中雅也東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者那須巧茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者助川俊一茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】Ｘ系のアドレスによりアクセスが行われ
て欠陥セルが存在するＹ系アドレス信号が電気的に書き
込まれるＲＯＭと、このＲＯＭの読み出し信号とＹ系の
アドレス信号とを比較する比較回路と、この比較一致出
力によりＹ系の正規回路に代えてＹ系の冗長回路を選択
させる欠陥救済回路を備えてなることを特徴とする半導
体記憶装置。
【請求項２】上記ＲＯＭは、コントロールゲートとフ
ローティングゲートとを備え、フローティングゲートに
記憶情報に従った電荷の蓄積を行わせるスタックドゲー
ト構造の不揮発性メモリ素子を用いて構成されるもので
あることを特徴とする請求項１の半導体記憶装置。
【請求項３】上記ＲＯＭは、Ｘ系のアドレス選択回路
に隣接して設けられ、そのアドレス選択信号を利用して
不揮発性メモリ素子の選択動作が行われるものであるこ
とを特徴とする請求項２の半導体記憶装置。
【請求項４】半導体記憶装置は、Ｘ系アドレス信号と
Ｙ系のアドレス信号とが時系列的に入力されるダイナミ
ック型ＲＡＭであることを特徴とする請求項１、請求項
２又は請求項３の半導体記憶装置。