以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を含む。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Z”が付く信号は、正論理を示している。先頭に”/”の付く信号および末尾に”X”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
図1は、一実施形態における半導体メモリMEMを示している。例えば、半導体メモリMEMは、擬似SRAMタイプのFCRAM(Fast Cycle RAM)である。擬似SRAMは、DRAMのメモリセル(ダイナミックメモリセル)を有し、SRAMのインタフェースを有する。メモリMEMは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムLSI等に搭載されるメモリマクロ(IP)として設計されてもよい。この例のメモリMEMは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。
メモリMEMは、コマンド生成回路10、リフレッシュ要求生成回路12、スタータ回路STT、コア制御回路14、先行冗長判定回路16、冗長判定信号生成回路18、リフレッシュアドレス生成回路20、アドレス遷移検出(ATD)回路22、オア回路OR1、アドレスラッチ制御回路24、アドレスラッチ回路26、プログラム回路28、比較回路30、冗長判定回路32、データ入出力回路34およびメモリコア36を有している。
コマンド生成回路10(コマンド判定回路)は、外部端子に入力されるコマンド信号CMDをデコードして、メモリコア36のアクセス動作(リード動作またはライト動作)を実行するためのコマンド判定信号(読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPX)を出力し、データ信号DQの出力を禁止する期間を示す出力禁止信号ODRPXを出力する。例えば、コマンド信号CMDは、チップイネーブル信号/CE1、ライトイネーブル信号/WEおよびアウトプットイネーブル信号/OE等である。出力禁止信号ODRPXは、チップイネーブル信号/CE1が活性化された後、アウトプットイネーブル信号/OEが活性化されるまでの間に活性化される。チップイネーブル信号C1BZは、チップイネーブル信号/CE1を受ける図示しない入力バッファから出力され、チップイネーブル信号/CE1と同じ論理である。ライトイネーブル信号WEBZは、ライトイネーブル信号/WEを受ける図示しない入力バッファから出力され、ライトイネーブル信号/WEと同じ論理である。アウトプットイネーブルOEBZは、/OE信号を受ける図示しない入力バッファから出力され、アウトプットイネーブル信号/OEと同じ論理である。C1BZ信号、WEBZ信号、OEBZ信号の”B”は、”/”と同様に負論理を示す。
なお、メモリMEMが動作モードを設定するためのコンフィギュレーションレジスタあるいはモードレジスタを有するとき、コマンド生成回路10は、コマンド信号CMDに応じて、レジスタを設定するためのレジスタ設定コマンド信号を出力する。コンフィギュレーションレジスタを設定するためのレジスタ設定コマンド信号は、読み出しコマンドまたは書き込みコマンドの供給順序と供給回数が予め決められた規則と同じであるときに出力される。そして、コンフィギュレーションレジスタは、レジスタ設定コマンド信号に同期して供給されるアドレス信号ADに応じて設定される。モードレジスタを設定するためのレジスタ設定コマンド信号は、通常のアクセス動作では使用しない組み合わせのコマンド信号CMDを受けたときに出力される。そして、モードレジスタは、レジスタ設定コマンド信号に同期して供給されるアドレス信号ADに応じて設定される。
リフレッシュ要求生成回路12は、リフレッシュ動作を自動的に実行するために内部リフレッシュ要求RREQZを周期的に生成する。スタータ回路STTは、外部電源電圧VDDが規定の値より低いとき、高論理レベルのスタータ信号STTZを出力する。例えば、パワーオン時に生成されるスタータ信号STTZの高レベルパルスにより、初期化が必要な回路は初期化される。
コア制御回路14は、読み出しコマンド信号RDPX、書き込みコマンド信号WRPXまたはリフレッシュ要求信号RREQZに応答して、メモリコア36のアクセス動作(読み出し動作、書き込み動作)またはリフレッシュ動作を制御する制御信号を出力する。制御信号は、基本タイミング信号RASZ、ビット制御信号PBLTZ、ワード制御信号PWLONZ、センスアンプ制御信号PSAONZ、コラム制御信号PCLZ、プリチャージ制御信号PREXおよびリフレッシュ制御信号REFZ、REFPZを含む。
読み出し動作時および書き込み動作時に、基本タイミング信号RASZおよび制御信号PBLTZ、PWLONZ、PSAONZ、PCLZ、PREXが生成される。リフレッシュ動作時に、基本タイミング信号RASZおよび制御信号PBLTZ、PWLONZ、PSAONZ、PREX、REFZ、REFPZが生成される。すなわち、リフレッシュ動作を実行するときに、コラム制御信号PCLZは出力されない。コア制御回路14は、外部アクセスコマンド(読み出しコマンドRDPXおよび書き込みコマンドWRPX)とリフレッシュ要求RREQZとの優先順を判定するアービタARBを有している。
先行冗長判定回路16は、読み出しコマンドがメモリMEMに供給されるときに、ODRPX信号およびOEBZ信号の両方の活性化に応答して、先行判定信号ODROMLZを活性化する。先行冗長判定回路16の詳細は、図3に示す。
冗長判定信号生成回路18は、読み出しコマンド信号RDPX、書き込みコマンド信号WRPXまたはリフレッシュ制御信号REFPZから所定の遅延時間後に冗長判定信号PROMLZを活性化し、あるいは、先行判定信号ODROMLZの活性化に同期して冗長判定信号PROMLZを活性化する。冗長判定生成回路18の詳細は、図4に示す。リフレッシュアドレス生成回路20は、リフレッシュするメモリセルを示すリフレッシュアドレス信号RFAを生成する。
ATD回路22は、外部アドレス信号ADの各ビットの論理レベルの遷移を検出し(アドレス検出)、アドレス遷移検出信号ATDXとして出力する。例えば、外部アドレス信号ADは、24ビット(AD0−AD23)であり、アドレス遷移検出信号ATDXも24ビット(ATD0X−ATD23X)である。アドレス信号AD0−9はコラムアドレスとして供給され、アドレス信号AD10−23はロウアドレス信号として供給される。すなわち、メモリMEMは、コラムアドレス信号とロウアドレス信号とを互いに異なる端子で同時に受けるアドレスノンマルチプレクス方式を採用している。コラムアドレス信号は、ビット線対BL、/BLを選択するために供給される。ロウアドレス信号は、ワード線WLを選択するために供給される。オア回路OR1は、アドレス遷移検出信号ATD0X−ATD23Xのオア演算(負論理)を実施し、アドレス遷移検出信号ATDORXとして出力する。ATD回路24およびオア回路OR1の詳細は、図5に示す。
アドレスラッチ制御回路24は、アドレス遷移検出信号ATDORXの活性化に同期して内部アドレスラッチ信号IALZを非活性化し、あるいは読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの活性化に同期して内部アドレスラッチ信号IALZを非活性化する。また、アドレスラッチ制御回路22は、アドレス遷移検出信号ATDORX、読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの非活性化中またはリフレッシュ制御信号REFPZの活性化中に内部アドレスラッチ信号IALZを活性化する。後述するように、内部アドレスラッチ信号IALZの活性化中に、リフレッシュアドレス信号RFAがロウアドレス信号RADとしてメモリコア36に供給され、外部アドレス信号ADがロウアドレス信号RADとしてメモリコア36に供給される。アドレスラッチ制御回路24の詳細は、図6に示す。
アドレスラッチ回路26(アドレス入力回路)は、アドレス遷移検出信号ATDORX、読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの活性化中に、アドレス信号ADをロウアドレス信号RADまたはコラムアドレス信号CADとして出力し、アドレス遷移検出信号ATDORX、読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの非活性化に同期してアドレス信号ADをラッチする。また、アドレスラッチ回路26は、内部アドレスラッチ信号IALZの活性化中に、リフレッシュアドレス信号RFAをロウアドレス信号RADとして出力し、内部アドレスラッチ信号IALZの非活性化に同期してリフレッシュアドレス信号RFAをラッチする。アドレスラッチ回路26の詳細は、図7に示す。
プログラム回路28は、内蔵するヒューズのプログラムにより、不良のワード線WLを示すロウアドレス信号RAD10−23を記憶する。プログラム回路28は、記憶しているロウアドレスRAD10−23をヒューズロウアドレス信号FRA10−23(冗長アドレス信号、不良アドレス)として出力する。この実施形態では、メモリMEMは、不良をワード線WL単位で救済するためのロウ冗長回路(図8に示す冗長メモリセルRMC、冗長ワード線RWL等)を有する。しかし、不良をビット線対BL、/BL単位で救済するためのコラム冗長回路をメモリMEMに設けてもよい。さらに、複数のワード線WLを救済するために、複数のプログラム回路28、複数の比較回路30および複数の冗長判定回路32をメモリMEMに設けてもよい。なお、プログラム回路28は、不揮発性メモリセル等を用いて形成されてもよい。
比較回路30は、読み出しコマンドまたは書き込みコマンドとともに供給される入力アドレスAD信号(RAD10−23)と冗長アドレス信号(ヒューズロウアドレス信号FRA10−23)とをビット毎に比較し、全てのビット値が一致するときに、ヒット信号HITZを活性化する。
冗長判定回路32は、ヒット信号HITZが活性化されているときに、冗長判定信号PROMLZの活性化に同期して冗長イネーブル信号RENZ(冗長判定結果)を活性化し、ヒット信号HITZが非活性化されているときに冗長イネーブル信号RENZの非活性化状態を保持する。冗長イネーブル信号RENZの活性化により、リアルワード線WLの活性化が禁止され、冗長ワード線RWL(図8)の活性化が許可される。これにより、不良に対応するリアルワード線WLが冗長ワード線RWLに置き換えられ、不良が救済される。すなわち、冗長判定回路32は、比較回路30による比較結果と冗長判定信号PROMLZとに基づいて冗長メモリセルRMCを使用するか否かを判定する。
先行冗長判定回路16、冗長判定信号生成回路18、比較回路30および冗長判定回路32は、不良を救済するための冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号PROMLZに基づいて冗長判定を行う冗長制御回路として動作する。ここで、冗長判定とは、冗長ワード線RWLを使用するか否かの判定である。冗長判定は、比較回路30によるロウアドレスの比較と、冗長判定回路32による比較結果の判定に基づいて行われる。
データ入出力回路34は、読み出し動作時に、メモリセルMCから読み出される読み出しデータを相補のデータバス線DB、/DBを介して受信し、受信した読み出しデータをデータ端子DQ(例えば、16ビット)に出力する。データ入出力回路34は、書き込み動作時に、データ端子DQに供給される書き込みデータ信号を受信し、受信したデータ信号をデータバス線DB、/DBに出力する。
メモリコア36は、例えば、一対のロウブロックRBLK0−1、各ロウブロックRBLK0−1に対応するロウデコーダRDEC、ロウブロックRBLK0−1の間に配置されたセンスアンプ領域SAA、コラムデコーダCDEC、リードアンプRAおよびライトアンプWAを有している。なお、ロウブロックRBLKの数は、4個、8個あるいは16個等でもよい。各ロウブロックRBLK0−1は、マトリックス状に配置された複数のダイナミックメモリセルMCと、図の横方向に並ぶメモリセルMCの列に接続された複数のワード線WLと、図の縦方向に並ぶメモリセルMCの列に接続された複数のビット線対BL、/BLとを有している。メモリセルMCは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線BL(または/BL)に接続するための転送トランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。
コラムデコーダCDECは、例えば、データ端子DQのビット数に対応する数のビット線対BL、/BLを選択するために、コラムアドレス信号CAD0−9に応じてコラム選択信号CSL(図8)のいずれかを高レベルに活性化する。リードアンプRAは、読み出し動作時に、コラムスイッチCSW(図8)を介して出力される相補の読み出しデータを増幅し、データバス線DB、/DBに出力する。ライトアンプWAは、書き込み動作時に、データバス線DB、/DBを介して供給される相補の書き込みデータを増幅し、ビット線対BL、/BLに供給する。
図2は、図1に示したコマンド生成回路10の詳細を示している。出力禁止パルス信号PODPXは、チップイネーブル信号/CEの活性化から所定時間後にコマンド生成回路10により生成されるコマンドラッチパルス信号CMDLPZに同期して生成される。書き込みコマンドパルス信号PWRPXは、ライトイネーブル信号/WEの活性化に同期して活性化される。読み出しコマンドパルス信号PRDPXは、アウトプットイネーブル信号/OEの活性化に同期して活性化される。パルス信号PWRPX、PRDPXの活性化期間は、遅延回路DLY1の遅延時間とほぼ同じである。
出力禁止信号ODPX、ODRPXは、出力禁止パルス信号PDOPXの活性化に同期して活性化され、書き込みコマンドパルス信号PWRPXまたは読み出しコマンドパルス信号PRDPXの活性化に同期して非活性化される。但し、出力禁止信号ODRPXを生成するフリップフロップは、スタータ信号STTZの活性化中、テストモード信号TMDS1Zの活性化中、またはアウトプットイネーブル信号OEBZ(=/OE)とライトイネーブル信号WEBZ(=/WE)の両方の活性化中に、活性化が禁止される。
書き込みコマンド信号WRPXは、書き込みコマンドパルス信号PWRPXの活性化に同期して活性化される。読み出しコマンド信号RDPXは、読み出しコマンドパルス信号PRDPXの活性化に同期して活性化される。書き込みコマンド信号WRPXおよび読み出しコマンド信号RDPXの活性化期間は、遅延回路DLY2の遅延時間とほぼ同じである。リフレッシュ制御信号REFZを受ける4つのNORゲートは、リフレッシュ動作中に書き込みコマンド信号WRPX、読み出しコマンド信号RDPXおよび出力禁止信号ODPX、ODRPXの活性化を禁止する禁止回路として機能する。リフレッシュ制御信号REFZの高レベルは、リフレッシュ動作期間を示す。
図3は、図1に示した先行冗長判定回路16の詳細を示している。先行冗長判定回路16は、出力禁止信号ODRPXの活性化中に、アウトプットイネーブル信号OEBZが活性化されたときに先行判定信号ODROMLZ(第1の冗長判定信号)を活性化する。出力禁止信号ODRPXおよびアウトプットイネーブル信号OEBZを受ける3入力のNORゲートは、出力禁止信号ODRPXおよびアウトプットイネーブル信号OEBZがともに活性化されたことを示す第1のコマンド信号を検出する。
先行判定信号ODROMLZの活性化により、冗長判定信号PROMLZが活性化される。すなわち、先行冗長判定回路16は、コマンド信号/CE1の低レベルとコマンド信号/OEの低レベルに基づいて冗長判定信号PROMLZの出力タイミングを制御する。
また、先行冗長判定回路16は、スタータ信号STTZの活性化、チップイネーブル信号C1BZ(=/CE1)の活性化、または基本タイミング信号RASZの非活性化に同期して先行判定信号ODROMLZを非活性化する。ライトイネーブル信号WEBZを受ける2つのNANDゲートは、書き込みコマンドが供給されたときに、先行判定信号ODROMLZの活性化を禁止する禁止回路として機能する。
図4は、図1に示した冗長判定信号生成回路18の詳細を示している。冗長判定信号生成回路18は、読み出しコマンド信号RDPX、書き込みコマンド信号WRPXまたはリフレッシュ制御信号REFPZの活性化に同期して第2の冗長判定信号PROML0Z(第2のパルス信号)を活性化する。冗長判定信号生成回路18は、第2の冗長判定信号PROML0Zの活性化から遅延回路DLY3の遅延時間後に冗長判定信号PROMLZを活性化し、または先行判定信号ODROMLZ(第1の冗長判定信号、第1のパルス信号)の活性化に同期して冗長判定信号PROMLZを活性化する。換言すれば、冗長判定信号PROMLZは、書き込みコマンドに応答する書き込み動作時に書き込みコマンド信号WRPXに同期して活性化され、リフレッシュ要求信号RREQZに応答するリフレッシュ動作時に、リフレッシュ制御信号REFPZに同期して活性化され、読み出しコマンドに応答する読み出し動作時に、先行判定信号ODROMLZに同期して活性化される。但し、アウトプットイネーブル信号/OEがチップイネーブル信号/CE1とほぼ同時に活性化されるとき、すなわち、後述するデータ出力禁止期間が存在せず先行判定信号ODROMLZが活性化されないとき、冗長判定信号PROMLZは、読み出しコマンド信号RDPXに同期して活性化される。
このように、遅延回路DLY3は、書き込みコマンドまたはリフレッシュ要求信号RREQZ(リフレッシュコマンド)の供給時に、冗長判定信号PROMLZを読み出し動作に比べて遅延させるために配置される。書き込み動作では、書き込みサイクル時間内に書き込みデータをリアルメモリセルMCまたは冗長メモリセルRMCに書き込めばよい。このため、冗長判定は、書き込みコマンド信号WRPXの活性化に応答して実施すればよい。リフレッシュ動作では、リードアンプRA、ライトアンプWAおよびデータ入出力回路34は動作しないため、メモリコア36の動作は余裕を持っている。このため、冗長判定は、リフレッシュ要求信号RREQZの活性化に応答して実施すればよい。
また、冗長判定信号生成回路18は、プリチャージ信号PREXの活性化に同期して冗長判定信号PROMLZを非活性化する。リフレッシュ制御信号REFPZは、リフレッシュ動作を開始するときに一時的に活性化される。イネーブル信号ENZは、ワード制御信号PWLONZまたは基本タイミング信号RASZの活性化中に活性化される。RDPX信号、WRPX信号またはREFPZ信号による冗長判定信号PROMLZの活性化は、イネーブル信号ENZの活性化中に許可される。
先行判定信号ODROMLZに同期して冗長判定信号PROMLZを活性化することで、図10に示すように、冗長判定信号PROMLZをアウトプットイネーブル信号/OEの活性化とほぼ同時に活性化できる。これにより、冗長判定回路32から冗長イネーブル信号RENZを従来に比べて早く活性化できる。リアルワード線WLを使用するか冗長ワード線RWLを使用するかの判断を早くできるため、読み出し動作時のアクセス時間を短縮できる。特に、アウトプットイネーブル信号/OEの活性化から読み出しデータが出力されるまでのアクセス時間tOEを短縮できる。
図5は、図1に示したATD回路24およびオア回路OR1の詳細を示している。ATD回路24は、アドレス信号AD0−23の各ビットに対応するエッジ検出回路EDETを有している。各エッジ検出回路EDETは、アドレス信号ADの遷移エッジ(立ち上がりエッジおよび立ち下がりエッジ)に同期して検出信号ATDX(ATD0X−ATD23X)を一時的に活性化する。
オア回路OR1は、検出信号ATDX0X−ATD23Xのオア論理をアドレス遷移検出信号ATDORXとして出力する。すなわち、アドレス遷移検出信号ATDORXは、アドレス信号AD0−23の少なくともいずれかの論理レベルが変化したときに、一時的に活性化される。
図6は、図1に示したアドレスラッチ制御回路24の詳細を示している。アドレスラッチ制御回路24は、チップイネーブル信号C1BZの活性化中に、読み出しコマンド信号RDPX、書き込みコマンド信号WRPX、基本タイミング信号RASZまたはアドレス遷移検出信号ATDORXの活性化に同期して、内部アドレスラッチ信号IALZを非活性化する。なお、テストモード信号TMDS2Zの活性化中、アドレス遷移検出信号ATDORXによる内部アドレスラッチ信号IALZの非活性化が禁止される。
また、アドレスラッチ制御回路24は、読み出しコマンド信号RDPX、書き込みコマンド信号WRPXおよび基本タイミング信号RASZが非活性化されたときに、内部アドレスラッチ信号IALZを活性化する。さらに、アドレスラッチ制御回路24は、リフレッシュ制御信号REFPZの活性化中に、内部アドレスラッチ信号IALZを強制的に活性化する。
図7は、図1に示したアドレスラッチ回路26の詳細を示している。なお、符号VIIは、外部電源電圧VDDを用いて生成される内部電源電圧である。内部電源電圧VIIは、図示しない内部電圧生成回路により生成され、外部電源電圧VDDより低い定電圧である。内部電源電圧VIIは、入力バッファや出力バッファを除く回路ブロックに供給される。アドレスラッチ回路26は、アドレス信号AD(AD11−23)またはリフレッシュアドレス信号RFA(RFA11−23)をラッチするロウラッチ回路RLTと、アドレス信号AD(AD1−9)をラッチするコラムラッチ回路CLTとを有している。ロウラッチ回路RLTは、アドレス信号AD10−23(ロウアドレス信号)のビット毎に形成され、コラムラッチ回路CLTは、アドレス信号AD1−9(コラムアドレス信号)のビット毎に形成される。なお、アドレス遷移検出信号ATDORX、読み出しコマンド信号RDPXおよび書き込みコマンド信号WRPXを受ける3入力のNANDゲートは、ロウラッチ回路RLTおよびコラムラッチ回路CLTに共通に設けてもよい。
ロウラッチ回路RLTは、アドレス遷移検出信号ATDORX、読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの活性化中(低レベル)にオンする外部ロウスイッチERSWと、アドレス遷移検出信号ATDORX、読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの非活性化中で、かつ内部アドレスラッチ信号IALZの活性化中(高レベル)にオンする内部ロウスイッチIRSWと、外部アドレス信号ADまたはリフレッシュアドレス信号RFAをラッチするラッチLT1とを有している。例えば、スイッチERSW、IRSWは、CMOS伝達ゲートで構成されている。
スイッチERSWを介して供給されるアドレス信号AD10−23およびスイッチIRSWを介して供給されるリフレッシュアドレス信号RFA10−23は、ロウアドレス信号RAD10−23として出力される。ラッチLT1は、信号ATDORX、RDPX、WRPXまたはIALZの非活性化に同期して、アドレス信号AD10−23またはリフレッシュアドレス信号RFA10−23をラッチする。このように、ロウラッチ回路RLTは、外部アドレス信号AD(RAD)とリフレッシュアドレス信号RFAのいずれかをロウデコーダRDECに供給するためのアドレスセレクタとしても機能する。
コラムラッチ回路CLTは、アドレス遷移検出信号ATDORX、読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの活性化中(低レベル)にオンする外部コラムスイッチECSWと、外部アドレス信号AD0−9をラッチするラッチLT2とを有している。例えば、スイッチECSWは、CMOS伝達ゲートで構成されている。スイッチECSWを介して供給されるアドレス信号AD0−9は、コラムアドレス信号CAD0−9として出力される。ラッチLT2は、信号ATDORX、RDPXまたはWRPXの非活性化に同期して、アドレス信号AD0−9をラッチする。
図8は、図1に示したセンスアンプ領域SAAの詳細を示している。図は、例えば、1つのデータ端子DQに対応するセンスアンプ領域SAAの一部を示している。メモリMEMが16ビットのデータ端子DQを有するとき、データ端子DQ毎に図3が構成される。センスアンプ領域SAAは、各ロウブロックRBLK0−1に対応するプリチャージ回路PREおよび接続スイッチBTと、ロウブロックRBLK0−1に共有されるセンスアンプSAおよびコラムスイッチCSWとを有している。
プリチャージ回路PREを制御するプリチャージ制御信号BRS0−1は、プリチャージ制御信号PREXに同期して生成される。接続スイッチBTは、各ロウブロックRBLK0−1のビット線対BL、/BLをセンスアンプSAに選択的に接続する。接続スイッチBTを制御する制御信号BT0−1は、ビット制御信号PBLTZに同期して生成される。
各コラムスイッチCSWは、コラム選択信号CSL0(またはCSL1−2)が高レベルのときにオンし、センスアンプSAおよびビット線対BL、/BLをデータ線DT、/DTに接続する。コラム選択信号CSL0−2は、コラム制御信号PCLZに同期して生成される。例えば、データ線DT、/DTは、一対のロウブロックRBLK0−1毎に配線され、データ端子DQの各ビットに共通に配線される。センスアンプSAを制御するセンスアンプ活性化信号PSA、NSAは、センスアンプ制御信号PSAONZに同期して生成される。
各ロウブロックRBLK0−1において、リアルメモリセルMCは、リアルワード線WLと、ビット線BLまたは/BLに接続される。冗長メモリセルRMCは、冗長ワード線RWLと、ビット線BLまたは/BLに接続される。ワード線WL、RWLは、ワード制御信号PWLONZに同期して活性化される。センスアンプ領域SAAは、一般的なDRAMと同じ構成のため、詳細な説明は省略する。
図9は、図1に示したメモリMEMが搭載されるシステムSYS(メモリシステム)を示している。システムSYSは、例えば、携帯電話等の携帯機器の一部を構成する。なお、後述する実施形態においても、図9と同じシステムが構成される。システムSYSは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージSiPを有している。あるいは、システムSYSは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージMCPを有している。あるいは、システムSYSは、シリコン基板上に複数のマクロが集積されたシステムオンチップ(SoC)を有している。さらに、システムSYSは、チップオンチップCoCあるいはパッケージオンパッケージ(PoP)の形態で構成されてもよい。
SiPは、図1に示したメモリMEM、メモリMEMをアクセスするメモリコントローラMCNT、フラッシュメモリFLASH、フラッシュメモリFLASHをアクセスするメモリコントローラFCNT、およびシステム全体を制御するCPU(コントローラ)を有している。CPUおよびメモリコントローラMCNT、FCNTは、システムバスSBUSにより互いに接続されている。SiPは、外部バスSCNTを介して上位のシステムに接続される。CPUは、メモリMEMの読み出し動作を行うためにコマンド信号およびアドレス信号をメモリコントローラMCNTに出力し、読み出しデータ信号をメモリコントローラMCNTから受信し、メモリMEMの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号をメモリコントローラMCNTに出力する。また、CPUは、FLASHのアクセス動作(読み出し動作、プログラム動作または消去動作)を行うために、コマンド信号、アドレス信号および書き込みデータ信号をメモリコントローラFCNTに出力し、あるいはメモリコントローラFCNTから読み出しデータ信号を受信する。
メモリコントローラMCNTは、CPUからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、メモリMEMにコマンド信号CMD、アドレス信号ADおよび書き込みデータ信号DQを出力し、メモリMEMからの読み出しデータ信号DQをCPUに出力する。メモリコントローラFCNTも同様である。なお、システムSYSにメモリコントローラMCNTを設けることなく、メモリMEMの読み出し動作および書き込み動作を行うためのコマンド信号CMDおよびアドレス信号ADを、CPUからメモリMEMに直接出力してもよい。
図10は、図1に示したメモリMEMの読み出し動作の例を示している。チップイネーブル信号/CE1、アウトプットイネーブル信号/OE、ライトイネーブル信号/WEおよびアドレス信号ADは、図9に示したメモリコントローラMCNTを介してCPUから出力される。なお、CPUが、チップイネーブル信号/CE1、アウトプットイネーブル信号/OE、ライトイネーブル信号/WEおよびアドレス信号ADをメモリMEMに直接出力してもよい。
この例では、チップイネーブル信号/CE1が活性化され、読み出し動作のためのアドレス信号ADがメモリMEMに供給され、アウトプットイネーブル信号/OEが最後に活性化される(図10(a、b、c))。チップイネーブル信号/CE1の低レベルとアウトプットイネーブル信号/OEの低レベルにより、読み出しコマンドが認識される。なお、この実施形態では、アウトプットイネーブル信号/OEの立ち下がりエッジに対するアドレス信号ADのセットアップ時間tASは、所定の時間(例えば、5ns)に決められている。ライトイネーブル信号/WEは高レベルHに保持される。アドレス信号AD中のロウアドレス信号RADは、図1に示したプログラム回路28に記憶された不良アドレスである。このため、リアルワード線WLの代わりに冗長ワード線RWLが選択される。
図2に示したコマンド生成回路10は、チップイネーブル信号/CE1の活性化により生成されるコマンドラッチパルス信号CMDLPZに同期して、出力禁止信号ODRPXを低レベルに活性化する(図10(d))。出力禁止信号ODRPXの低レベル期間は、チップイネーブル信号/CEの活性化中において、データ信号DQの出力が禁止される期間を示す。
図5に示したATD回路24は、アドレス信号ADの変化に応じて検出信号ATD0X−ATD23Xを所定の期間低レベルに活性化する(図10(e))。検出信号ATD0X−ATD23Xの波形における複数の斜線は、アドレス信号ADのスキューを示す。オア回路OR1は、検出信号ATD0X−ATD23Xのいずれかの低レベル期間にアドレス遷移検出信号ATDORXを低レベルに活性化する(図10(f))。図6に示したアドレスラッチ制御回路24は、アドレス遷移検出信号ATDORXの活性化に同期して内部アドレスラッチ信号IALZを非活性化する(図10(g))。
図7に示したアドレスラッチ回路26は、アドレス遷移検出信号ATDORXを低レベル期間にアドレス信号ADをロウアドレス信号RADおよびコラムアドレス信号CADとして出力し、アドレス遷移検出信号ATDORXの非活性化(立ち上がりエッジ)に同期してロウアドレス信号RADおよびコラムアドレス信号CADをラッチする(図10(h))。図1に示した比較回路30は、ロウアドレス信号RADとヒューズロウアドレス信号FRAとの一致を検出し、ヒット信号HITZを活性化する(図10(i))。
一方、図3に示した先行冗長判定回路16は、読み出しコマンド信号RDPXが活性化される前に、アウトプットイネーブル信号/OEの活性化に同期して先行判定信号ODROMLZを活性化する(図10(j))。図4に示した冗長判定信号生成回路18は、読み出しコマンド信号RDPXが活性化される前に、先行判定信号ODROMLZの活性化に同期して冗長判定信号PROMLZを活性化する(図10(k))。これにより、図1に示した冗長判定回路32は、アウトプットイネーブル信号/OEの活性化に同期して、冗長イネーブル信号RENZを活性化できる(図10(l))。
冗長イネーブル信号RENZの活性化後に、読み出しコマンド信号RDPXが活性化され、出力禁止信号ODRPXが非活性化される(図10(m))。すなわち、データ出力禁止期間が終了する。コア制御回路14は、読み出しコマンド信号RDPXの活性化に応答して、ワード制御信号PWLONZ等の制御信号を順次に出力する(図10(n))。そして、メモリコア36は読み出し動作を開始する。
この実施形態では、読み出しコマンド信号RDPXが活性化される前に、冗長判定(比較回路30および冗長判定回路32の動作)を実施できる。換言すれば、アウトプットイネーブル信号/OEの活性化後に冗長判定を実施する必要がない。このため、メモリコア36の読み出し動作を早く開始でき、冗長メモリセルRMCからの読み出しデータ信号RDOUTをデータ端子DQに早く出力できる(図10(o))。この結果、アウトプットイネーブル信号/OEの活性化から読み出しデータが出力されるまでのアクセス時間tOEを従来に比べて短縮できる。図中の冗長判定信号PROMLZ、冗長イネーブル信号RENZおよび読み出しデータ信号RDOUTに付けた破線は、従来のタイミングを示している。
アウトプットイネーブル信号/OEの活性化から所定の時間後に、基本タイミング信号RASZが非活性化され、ワード制御信号PWLONZが非活性化され、プリチャージ制御信号PREXが一時的に活性化される(図10(p))。そして、ビット線BL、/BLがプリチャージ電圧VPRにプリチャージされる。
先行冗長判定回路16は、基本タイミング信号RASZの非活性化に同期して先行判定信号ODROMLZを非活性化する(図10(q))。冗長判定信号生成回路18は、プリチャージ制御信号PREXの活性化に同期して冗長判定信号PROMLZを非活性化する(図10(r))。アドレスラッチ制御回路24は、基本タイミング信号RASZの非活性化に同期して内部アドレスラッチ信号IALZを活性化する(図10(s))。冗長判定回路32は、冗長判定信号PROMLZの非活性化に同期して冗長イネーブル信号RENZを非活性化する(図10(t))。そして、アウトプットイネーブル信号/OEが非活性化され(図10(u))、読み出しデータ信号RDOUTの出力が停止され(図10(v))、読み出し動作が完了する。なお、チップイネーブル信号/CEの活性化中にアウトプットイネーブル信号/OEが再び活性化されると、上述と同様に、次の読み出し動作が実行される。
図11は、図1に示したメモリMEMの書き込み動作の例を示している。図10と同じ動作については詳細な説明を省略する。アドレス信号AD中のロウアドレス信号RADは、プログラム回路28に記憶された不良アドレスである。このため、図10と同様にリアルワード線WLの代わりに冗長ワード線RWLが選択される。ヒット信号HITZが活性化されるまでの動作は、図10と同じである。なお、後述する実施形態においても、書き込み動作は、図11と同じである。
コマンド生成回路10は、ライトイネーブル信号/WEの活性化に同期して書き込みコマンド信号WRPXを活性化する(図11(a))。また、コマンド生成回路10は、書き込みコマンド信号WRPXの活性化に同期して出力禁止信号ODRPXを非活性化する(図11(b))。書き込みコマンド(第2のコマンド信号)に応答する書き込み動作では、先行判定信号ODROMLZは活性化されない(図11(c))。このため、冗長判定信号生成回路18は、書き込みコマンド信号WRPXの活性化から所定時間後(DLY3)に冗長判定信号PROMLZを活性化する(図11(d))。冗長判定回路32は、冗長判定信号PROMLZの活性化に同期して冗長イネーブル信号RENZを活性化する(図11(e))。そして、冗長ワード線RWLが選択され、書き込み動作が実行される。例えば、書き込みデータ信号DINは、ライトイネーブル信号/WEの立ち上がりエッジに同期してメモリMEMの外部から供給される(図11(f))。基本タイミング信号RASZの非活性化以降の動作は、図10と同じである。
以上、この実施形態では、アドレス信号ADの遷移に同期してラッチしたアドレス信号ADを用いて、アウトプットイネーブル信号/OEが活性化される前に冗長判定を行うことで、アウトプットイネーブル信号/OEの活性化後に冗長判定を行うことなく、冗長イネーブル信号RENZ(冗長判定結果)を迅速に出力できる。この結果、アウトプットイネーブル信号/OEの活性化から読み出しデータDQが出力されるまでのアクセス時間tOEを短くできる。すなわち、読み出しデータDQを早く出力できる。また、読み出しコマンドの供給間隔である読み出しサイクル時間を短縮できる。
図12は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図1のアドレスラッチ制御回路24およびアドレスラッチ回路26の代わりに、アドレスラッチ制御回路24Aおよびアドレスラッチ回路26Aが形成されている。その他の構成は、図1から図5、図8、図9と同じである。半導体メモリMEMは、図1と同様に、擬似SRAMタイプのFCRAMである。
この実施形態では、オア回路OR1は、アドレス遷移検出信号ATDORXをアドレスラッチ回路26Aのみに出力する。アドレスラッチ制御回路24Aは、冗長判定信号PROMLZを受け、アドレスラッチ信号ATALXを出力することを除き、図1のアドレスラッチ制御回路24と同じである。
図13は、図12に示したアドレスラッチ制御回路24Aの詳細を示している。アドレスラッチ制御回路24Aは、図1のアドレスラッチ制御回路24にアドレスラッチ信号ATALXを生成する論理を追加している。アドレスラッチ信号ATALXは、アドレス遷移検出信号ATDORXの活性化に同期して活性化され、冗長判定信号PROMLZ、読み出しコマンド信号RDPXまたは書き込みコマンド信号WRPXの活性化に同期して非活性化される。但し、アドレス遷移検出信号ATDORXの活性化は、リフレッシュ制御信号REFPZの活性化中に禁止される。
図14は、図12に示したアドレスラッチ回路26Aの詳細を示している。アドレスラッチ回路26Aは、アドレス遷移検出信号ATDORXの代わりにアドレスラッチ信号ATALXを受けることを除き、アドレスラッチ回路26(図7)と同じである。
図15は、図12に示したメモリMEMの読み出し動作の例を示している。図10と同じ動作については詳細な説明を省略する。アドレス信号AD中のロウアドレス信号RADは、プログラム回路28に記憶された不良アドレスである。このため、図10と同様にリアルワード線WLの代わりに冗長ワード線RWLが選択される。この実施形態では、アドレスラッチ回路26Aは、アドレスラッチ信号ATALXの立ち上がりエッジに同期してアドレス信号AD(RAD10−23、CAD0−9)をラッチする(図15(a))。すなわち、図10に比べて、アドレス信号ADのラッチタイミングは遅くなる。アドレスラッチ回路26Aのラッチタイミングを除く動作は、図10と同じである。
アドレスラッチ信号ATALXの立ち上がりエッジでアドレス信号AD0−23をラッチすることで、アドレス信号AD0−23の変化からラッチされるまでのタイミングマージンを大きくできる。これに対して、図10では、アドレス信号AD0−23の変化に基づいて生成されるアドレス遷移検出信号ATDORXの立ち上がりエッジでアドレス信号AD0−23をラッチしているため、アドレスラッチ回路26のタイミングマージンは小さい。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレスラッチ回路26Aのラッチタイミングのマージンを大きくできる。これにより、ATD回路24およびオア回路OR1等のアドレス信号AD0−23を処理する回路を、上記マージンを考慮せずに設計できる。
図16は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図1の先行冗長判定回路16の代わりに、先行冗長判定回路16Bが形成されている。その他の構成は、図1、図2、図4から図9と同じである。半導体メモリMEMは、図1と同様に、擬似SRAMタイプのFCRAMである。
先行冗長判定回路16Bは、アドレス信号ADの変化中にアウトプットイネーブル信号/OEが活性化されたときに、先行判定信号ODROMLZの活性化を禁止する機能を有する。先行冗長判定回路16Bは、アドレス信号ADの変化タイミングをアドレス遷移検出信号ATDORXにより認識する。例えば、アドレス信号ADが変化した直後にアウトプットイネーブル信号/OEが活性化されると、比較回路30がヒット信号HITZを出力する前に(すなわち、冗長判定が確定する前に)、冗長判定回路32が動作するおそれがある。このとき、メモリコア36は誤動作する。この実施形態では、アウトプットイネーブル信号/OEの活性化タイミングがアドレス信号ADの変化タイミングと重なるときに、冗長判定信号PROMLZを読み出しコマンド信号RDPXに応答して生成することで、上記誤動作を防止する。
図17は、図16に示した先行冗長判定回路16Bの詳細を示している。先行冗長判定回路16Bは、先行判定信号ODROMLZを生成するためのセット信号ODRSETXの活性化を、アドレス遷移検出信号ATDORXの低レベル期間に禁止するマスク回路MSKを有している。マスク回路MSKは、アドレス遷移検出信号ATDORXが低レベルの間にマスク信号MSKXを低レベルに活性化する。これにより、アドレス信号AD0−23のいずれかが変化している間、アウトプットイネーブル信号/OEの立ち下がりエッジに同期して先行判定信号ODROMLZが活性化されることが禁止される。
図18は、図16に示したメモリMEMの読み出し動作の例を示している。図10と同じ動作については詳細な説明を省略する。アドレス信号AD中のロウアドレス信号RADは、プログラム回路28に記憶された不良アドレスである。このため、図10と同様にリアルワード線WLの代わりに冗長ワード線RWLが選択される。
この例では、アウトプットイネーブル信号/OEの立ち下がりエッジに対するアドレス信号AD0−23のセットアップ時間tASは、十分に大きい(例えば、5ns)。すなわち、アウトプットイネーブル信号/OEの立ち下がりエッジは、アドレス信号AD0−23の変化後に現れる(図18(a))。マスク信号MSKXは、アドレス遷移検出信号ATDORXの低レベルの間に活性化される(図18(b))。アウトプットイネーブル信号/OEが活性化されるとき、マスク信号MSKXは非活性化されている。このため、セット信号ODRSETXは、アウトプットイネーブル信号/OEの立ち下がりエッジに同期して活性化される(図18(c))。先行冗長判定回路16Bは、セット信号ODRSETXの活性化に同期して先行判定信号ODROMLZを活性化する(図18(d))。冗長判定信号生成回路18は、先行判定信号ODROMLZの活性化に同期して冗長判定信号PROMLZを活性化する(図18(e))。そして、冗長判定回路32は、アウトプットイネーブル信号/OEの活性化に同期して、冗長イネーブル信号RENZを活性化する(図18(f))。すなわち、図10と同じタイミングで読み出し動作が実行される。
図19は、図16に示したメモリMEMの読み出し動作の別の例を示している。アドレス信号AD中のロウアドレス信号RADは、プログラム回路28に記憶された不良アドレスである。このため、リアルワード線WLの代わりに冗長ワード線RWLが選択される。この例では、アウトプットイネーブル信号/OEは、アドレス信号AD0−23の変化とほぼ同時に活性化される。例えば、アウトプットイネーブル信号/OEの立ち下がりエッジに対するアドレス信号AD0−23のセットアップ時間tASは、0nsである。
アウトプットイネーブル信号/OEが活性化されるとき、マスク信号MSKXは活性化されている(図19(a))。このため、図17に示したマスク回路MSKは、アウトプットイネーブル信号/OEに応答するセット信号ODRSETXの活性化を禁止する。すなわち、セット信号ODRSETXは高レベルHに保持される。これにより、先行判定信号ODROMLZの活性化は禁止され(図19(b))、冗長判定信号PROMLZの活性化は禁止される(図19(c))。このように、アドレス遷移検出信号ATDORX(マスク信号MSKX)の低レベル期間(アドレス信号ADの遷移検出の開始とアドレス遷移検出の終了との間)に、第1のコマンド(/CE信号および/OE信号がともに活性化)が検出されたときに、先行判定信号ODROMLZ(第1の冗長判定信号)の出力を中止する第1の処理が実施される。但し、アドレス信号ADは、アドレス遷移検出信号ATDORXの活性化によりラッチされるため、比較回路30は、ヒット信号HITZを活性化する(図19(d))。
一方、アウトプットイネーブル信号/OEの活性化に同期して読み出しコマンド信号RDPXが活性化される(図19(e))。冗長判定信号生成回路18は、読み出しコマンド信号RDPXの活性化から所定時間後(DLY3)に冗長判定信号PROMLZを活性化する(図19(f))。すなわち、先行冗長判定回路16Bにより、ATD回路22によるアドレス検出の開始と同時にアウトプットイネーブル信号OEBZ(所定のコマンド信号)の活性化が検出されたときには、冗長判定信号生成回路18は、先行冗長判定回路16の経路(ODROMLZ信号の経路)を用いることなく、読み出しコマンド信号RDPX(コマンド判定信号)から所定時間後(DLY3)に冗長判定信号PROMLZを出力する。このとき、比較回路30による比較動作は完了している。そして、冗長イネーブル信号RENZが活性化され(図19(g))、読み出し動作が実行される。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレス信号ADの変化に応答する先行判定信号ODROMLZの活性化をマスクする機能を設けることにより、アウトプットイネーブル信号/OEの立ち下がりエッジに対するアドレス信号ADのセットアップ時間tASを0nsにできる。この結果、アドレス信号ADの入力タイミングをより自由に設定でき、メモリMEMの使い勝手を向上できる。
図20は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図16のコア制御回路14の代わりに、コア制御回路14Cが形成されている。また、メモリMEMは、キャンセル回路38Cを有している。その他の構成は、図16と同じである。半導体メモリMEMは、図1と同様に、擬似SRAMタイプのFCRAMである。
キャンセル回路38Cは、図17に示したマスク回路MSKにより先行判定信号ODROMLZの生成を禁止できないときに、割り込み信号ITRPXを出力し、コア制御回路14Cにキャンセル動作を実施させる。具体的には、アドレス信号ADが、アウトプットイネーブル信号/OEの活性化からビット制御信号PBLTZの活性化までの間に変化し、先行判定信号ODROMLZおよび冗長判定信号PROMLZが誤って活性化されたときに、冗長判定信号PROMLZの活性化をキャンセルするために、プリチャージ制御信号PREXが活性化される。
図21は、図20に示したキャンセル回路38Cの詳細を示している。キャンセル回路38Cは、先行判定信号ODROMLZの活性化を検出するフリップフロップFF1と、割り込み信号ITRPXを活性化するフリップフロップFF2と、割り込み信号ITRPXを非活性化するフリップフロップFF3とを有している。
図22は、図20に示したメモリMEMの読み出し動作の例を示している。図では、アウトプットイネーブル信号/OEが活性化される前後の波形を拡大して示している。それ以外の範囲の波形は、図10と同じである。アドレス信号AD中のロウアドレス信号RADは、図10と同様にプログラム回路28に記憶された不良アドレスである。このため、リアルワード線WLの代わりに冗長ワード線RWLが選択される。この例では、アドレス信号ADは、アウトプットイネーブル信号/OEが活性化された後に変化する(図22(a))。
図21に示したフリップフロップFF1は、先行判定信号ODROMLZの活性化に同期して出力ノードOUT11を低レベルにセットする(図22(b))。図21に示したフリップフロップFF2は、ビット制御信号PBLTZが活性化される前にアドレス遷移検出信号ATDORXの活性化を受け、出力ノードOUT22を低レベルに設定する(図22(c))。フリップフロップFF2の出力ノードOUT21は、先行判定信号ODROMLZの活性化により高レベルに設定されている(図22(d))。このため、割り込み信号ITRPXが活性化される(図22(e))。
コア制御回路14Cは、割り込み信号ITRPXの活性化に応答して基本タイミング信号RASZを非活性化する(図22(f))。すなわち、キャンセル回路38Cからの割り込み信号ITRPXによりアクセス動作がキャンセルされる。このように、ATD回路22によるアドレス遷移検出信号ATDORXの活性化前(アドレス遷移検出の開始前)に第1のコマンド(/CE信号および/OE信号がともに活性化)が検出されたときに、第1のコマンドに基づくメモリコア36へのアクセスを禁止する第2の処理が実施される。
このとき、読み出しコマンド信号RDPXは、まだ活性化されていない(図22(g))。基本タイミング信号RASZの非活性化に同期して、先行判定信号ODROMLZが非活性化され(図22(h))、出力ノードOUT11が高レベルにリセットされ(図22(i))、内部アドレスラッチ信号IALZが活性化される(図22(j))。アドレス信号ADは、アドレス遷移検出信号ATDORXの活性化によりラッチされるため、比較回路30は、ヒット信号HITZを活性化する(図22(k))。
基本タイミング信号RASZの非活性化により、ビット制御信号PBLTZが非活性化され、プリチャージ制御信号PREXが活性化される(図22(l、m))。プリチャージ制御信号PREXの活性化により、冗長判定信号PROMLZが非活性化され、冗長イネーブル信号RENZが非活性化される(図22(n、o))。すなわち、誤って活性化された先行判定信号ODROMLZによる冗長判定動作(読み出し動作の一部)がキャンセルされる。
チップイネーブル信号/CE1が低レベルLに活性化されているため、コア制御回路14Cは、基本タイミング信号RASZを再び活性化する(図22(p))。この後、読み出しコマンド信号RDPXが活性化される(図22(q))。冗長判定信号生成回路19は、読み出しコマンド信号RDPXに同期して冗長判定信号PROMLZを活性化する(図22(r))。
これにより、冗長イネーブル信号RENZが再び活性化され(図22(s))、読み出し動作が実行される。すなわち、アクセス動作は、キャンセル回路38Cによるキャンセル後、読み出しコマンド信号RDPXから所定時間後(DLY3)に活性化される冗長判定信号PROMLZに基づいて開始される。このように、キャンセル回路38Cにより、ATD回路22によるアドレス検出の開始前にアウトプットイネーブル信号/OE(所定のコマンド信号)の活性化が検出されたときには、冗長判定信号生成回路18は、先行冗長判定回路16の経路(ODROMLZ信号の経路)を用いることなく、読み出しコマンド信号RDPX(コマンド判定信号)から所定時間後(DLY3)に冗長判定信号PROMLZを出力する。なお、キャンセル回路38Cは、先行冗長判定回路16Bからの先行判定信号ODROMLZの活性化によりアウトプットイネーブル信号/OEの活性化を検出する。
図23は、図20に示したメモリMEMが提案される前の読み出し動作の例を示している。このメモリMEMは、図17に示した先行冗長判定回路16Bを有している。アウトプットイネーブル信号/OEの活性化タイミングとアドレス信号ADの変化タイミングの関係は、図22と同じである。アドレス信号AD中のロウアドレス信号RADは、プログラム回路28に記憶された不良アドレスである。このため、リアルワード線WLの代わりに冗長ワード線RWLが選択される。
アウトプットイネーブル信号/OEの立ち下がりエッジのタイミングがマスク信号MSKXの低レベル期間からずれると、マスク回路MSKのマスク機能が働かない。これにより、セット信号ODRSETXが活性化され(図23(a))、冗長判定信号PROMLZは、アウトプットイネーブル信号/OEの活性化に同期して活性化される(図23(b))。この結果、比較回路30がヒット信号HITZを出力する前に(すなわち、冗長判定が確定する前に)、冗長判定回路32が動作し、冗長イネーブル信号RENZが出力される(図23(c))。すなわち、メモリMEMは誤動作する。この実施形態では、この誤動作を防止できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アウトプットイネーブル信号/OEの立ち下がりエッジに対するアドレス信号ADのセットアップ時間tASが0nsより小さいときにも、冗長判定回路32が誤動作することを防止でき、メモリMEMが誤動作することを防止できる。すなわち、アドレス信号ADの入力タイミングをより自由に設定でき、メモリMEMの使い勝手を向上できる。
なお、上述した実施形態は、擬似SRAMタイプのFCRAMに適用する例について述べた。しかし、例えば、上述した実施形態を、SDRAMタイプのFCRAM、DRAM、SRAMあるいは強誘電体メモリに適用してもよい。
上述した実施形態は、読み出し動作時に冗長判定信号PROMLZを早く活性化し、アクセス時間tOEを短縮する例について述べた。しかし、例えば、書き込み動作時に冗長判定信号PROMLZを早く活性化してもよい。これにより、書き込み動作時にメモリコア36の動作を早く開始でき、書き込みコマンドの供給間隔である書き込みサイクル時間を短縮できる。さらに、読み出しコマンドまたは書き込みコマンドの供給間隔であるアクセスサイクル時間を短縮できる。
図1から図23に示した実施形態に関して、さらに以下の付記を開示する。
(付記1)
アドレス信号の遷移を検出してアドレス遷移検出信号を出力するアドレス遷移検出回路と、
前記アドレス遷移検出信号に基づいて前記アドレス信号を入力するアドレス入力回路と、
入力されるコマンド信号をデコードしてアクセス動作を実行するためのコマンド判定信号を出力するコマンド判定回路と、
前記アドレス入力回路からの前記アドレス信号を用いて冗長判定を行い、不良を救済するための冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号に基づいて冗長判定結果を出力する冗長制御回路と、
を備え、
前記冗長制御回路は、
所定のコマンド信号に基づいて前記冗長判定信号の出力タイミングを制御する先行冗長判定回路を備えること
を特徴とする半導体メモリ。
(付記2)
前記所定のコマンド信号は、
チップイネーブル信号が活性化され、かつ、前記アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記1に記載の半導体メモリ。
(付記3)
前記冗長制御回路は、
前記アドレス信号と冗長アドレス信号とを比較する比較回路と、
前記比較結果と前記冗長判定信号とに基づいて前記冗長メモリセルを使用するか否かを判定する冗長判定回路と、
を備えることを特徴とする付記1又は付記2に記載の半導体メモリ。
(付記4)
前記冗長制御回路は、
前記コマンド判定信号に基づいて前記冗長判定信号の出力を遅延させる遅延回路を有すること
を特徴とする付記1ないし付記3のいずれか1項に記載の半導体メモリ。
(付記5)
前記冗長制御回路は、
前記コマンド信号が前記所定のコマンド信号ではない場合には、前記遅延回路を介して生成される冗長判定信号に基づいて冗長判定を行うこと
を特徴とする付記4に記載の半導体メモリ。
(付記6)
前記冗長制御回路は、
前記アドレス遷移検出回路によるアドレス遷移検出の開始とアドレス遷移検出の終了との間で前記所定のコマンドを検出した場合には、前記先行冗長判定回路の経路を用いることなく、前記コマンド判定信号から所定時間後に前記冗長判定信号を出力すること
を特徴とする付記1ないし付記5のいずれか1項に記載の半導体メモリ。
(付記7)
前記冗長制御回路は、
前記アドレス遷移検出回路によるアドレス遷移検出の開始前に前記所定のコマンド信号を検出した場合には、前記所定コマンドに基づく前記アクセス動作をキャンセルするキャンセル回路を備え、
前記アクセス動作は、前記キャンセル後、前記コマンド判定信号から所定時間後に出力される前記冗長判定信号に基づいて開始されること
を特徴とする付記1ないし付記6のいずれか1項に記載の半導体メモリ。
(付記8)
前記比較回路は、
外部アドレス信号と前記冗長アドレス信号とを比較すること
を特徴とする付記1ないし付記7のいずれか1項に記載の半導体メモリ。
(付記9)
アドレス遷移検出信号に基づいてアドレス信号をラッチするアドレスラッチ回路と、
第1のコマンド信号に基づいて第1の経路にて冗長判定を行う第1の冗長判定信号を生成し、第1のコマンド信号以外の第2のコマンド信号に基づいて、第2の経路にて第2の冗長判定信号を生成する冗長判定信号生成回路と、
前記アドレスラッチ回路にラッチされたアドレス信号と冗長アドレス信号とを比較した比較結果と、前記第1の冗長判定信号又は前記第2の冗長判定信号に基づいて、冗長判定を行う冗長判定回路とを備えること
を特徴とする半導体メモリ。
(付記10)
前記第1のコマンド信号は、
チップイネーブル信号が活性化され、かつ、アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記9に記載の半導体メモリ。
(付記11)
前記第1の経路は、前記第1のコマンド信号を検出して第1のパルス信号を出力する回路を含み、
前記第2の経路は、前記第2のコマンド信号を検出して遅延させることで第2のパルス信号を出力する回路を含むこと
を特徴とする付記9又は付記10に記載の半導体メモリ。
(付記12)
アドレス遷移検出信号に基づいてアドレス信号をラッチし、
第1のコマンド信号を受信して、前記第1のコマンド信号に基づいて第1の冗長判定信号を生成し、
第1のコマンド信号とは異なる第2のコマンド信号を受信して前記コマンド信号を検出したときに、前記第2のコマンド信号を遅延させることで第2の冗長判定信号を生成し、
ラッチしたアドレス信号を用い、前記第1又は第2の冗長判定信号に基づいて、不良を救済するための冗長メモリセルの使用を判定すること
を特徴とする半導体メモリの動作方法。
(付記13)
前記第1のコマンド信号は、
チップイネーブル信号が活性化され、かつ、前記アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記12に記載の半導体メモリの動作方法。
(付記14)
前記第1の冗長判定信号の生成タイミングは、前記第2の冗長判定信号の生成タイミングよりも早いこと
を特徴とする付記12又は付記13に記載の半導体メモリの動作方法。
(付記15)
前記アドレス信号と冗長アドレス信号とを比較し、
前記比較結果と、前記第1又は前記第2の冗長判定信号とに基づいて冗長メモリセルを使用するか否かを判定すること
を特徴とする付記12ないし付記14のいずれか1項に記載の半導体メモリの動作方法。
(付記16)
前記第1の冗長判定信号に基づく誤動作を防止する第1の処理又は第2の処理の少なくとも何れか一つの処理を行い、
前記第1の処理は、アドレス遷移検出の開始とアドレス遷移検出の終了との間で前記第1のコマンドを検出した場合に前記第1の冗長判定信号の出力を中止する処理であり、
前記第2の処理は、前記アドレス遷移検出回路によるアドレス遷移検出の開始前に前記所定のコマンドを検出した場合には、前記第1のコマンドに基づくアクセス動作をキャンセルする処理であること
を特徴とする付記12ないし付記15のいずれか1項に記載の半導体メモリの動作方法。
(付記17)
コントローラと、
前記コントローラからのアドレス信号に基づいて読み出し動作又は書き込み動作を行う半導体メモリと、
を備え、
前記半導体メモリは、
前記アドレス信号の遷移を検出してアドレス遷移検出信号を出力するアドレス遷移検出回路と、
前記アドレス遷移検出信号に基づいて前記アドレス信号を入力するアドレス入力回路と、
入力されるコマンド信号をデコードしてアクセス動作を実行するためのコマンド判定信号を出力するコマンド判定回路と、
前記アドレス入力回路からの前記アドレス信号を用いて冗長判定を行い、不良を救済するための冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号に基づいて冗長判定結果を出力する冗長制御回路と、
を備え、
前記冗長制御回路は、
所定のコマンド信号に基づいて前記冗長判定信号の出力タイミングを制御する先行冗長判定回路を備えること
を特徴とするメモリシステム。
(付記18)
コントローラと、
前記コントローラからのコマンド信号に基づいて所定の動作を行う半導体メモリと、
を備え、
前記半導体メモリは、
アドレス遷移信号に基づいて、前記コントローラから供給されるアドレス信号をラッチするアドレスラッチ回路を備え、
第1のコマンド信号に基づいて第1の経路にて冗長判定を行う第1の冗長判定信号を生成し、第1のコマンド信号以外の第2のコマンド信号に基づいて、第2の経路にて第2の冗長判定信号を生成する冗長判定信号生成回路と、
前記アドレスラッチ回路にラッチされたアドレス信号と冗長アドレス信号とを比較した比較結果と、前記第1の冗長判定信号又は前記第2の冗長判定信号に基づいて、冗長判定を行う冗長判定回路とを備えること
を特徴とするメモリシステム。
(付記19)
前記第1のコマンド信号は、
チップイネーブル信号が活性化され、かつ、前記アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記17又は付記18に記載のメモリシステム。
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
10‥コマンド生成回路;12‥リフレッシュ要求生成回路;14‥コア制御回路;16、16B‥先行冗長判定回路;18‥冗長判定信号生成回路;20‥リフレッシュアドレス生成回路;22‥アドレス遷移検出回路;24、24A‥アドレスラッチ制御回路;26、26A‥アドレスラッチ回路;28‥プログラム回路;30‥比較回路;32‥冗長判定回路;34‥データ入出力回路;36‥メモリコア;38C‥キャンセル回路;DLY1−3‥遅延回路;MEM‥メモリ;OR1‥オア回路;STT‥スタータ回路