JP4566621B2 - 半導体メモリ - Google Patents

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Description

本発明は、リフレッシュ動作が必要なダイナミックメモリセルを有する半導体メモリおよびその動作方法に関する。
近年、擬似ＳＲＡＭ（Ｐｓｅｕｄｏ−ＳＲＡＭ）と呼ばれる半導体メモリが注目されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。ダイナミックメモリセルは、面積が小さいため、ビットコストが低く、かつ大容量の擬似ＳＲＡＭを開発できる。
擬似ＳＲＡＭは、リフレッシュ動作を実行するための内部リフレッシュ要求を、外部アクセス要求（読み出し要求または書き込み要求）と無関係（非同期）に発生する。このため、リフレッシュ動作は、アクセス動作（読みだし動作または書き込み動作）と競合する場合がある。擬似ＳＲＡＭは、ＳＲＡＭインタフェースを有するため、この競合が発生したときにも、外部のシステムに対してリフレッシュ動作を隠す必要がある。このため、この種の擬似ＳＲＡＭでは、外部アクセス要求の最小供給間隔である外部アクセスサイクル（製品仕様）は、外部アクセス要求に応答して擬似ＳＲＡＭ内部で実行される１回のアクセス動作の実時間（内部アクセス動作時間）と、擬似ＳＲＡＭ内部で実行される１回のリフレッシュの実時間（リフレッシュ動作時間）との合計より長く設定されている。ここで、読み出し動作において、読み出し要求を受けてから読み出しデータが出力されるまでの読み出しアクセス時間は、読み出し要求と内部リフレッシュ要求とが競合し、読み出し動作がリフレッシュ動作の後に実行される場合に、最も長くなる。
擬似ＳＲＡＭ等の半導体メモリは、基板中の結晶欠陥および製造工程での異物等に起因する不良を救済し、歩留を向上するために、冗長回路を有している。具体的には、試験工程において、例えば、不良のワード線に代えて冗長ワード線を使用することで、不良が救済される。冗長回路を有する擬似ＳＲＡＭでは、アクセス動作毎およびリフレッシュ動作毎に冗長回路の使用の有無を判定しなくてはならない。このため、冗長判定に掛かる時間は、アクセス時間を増加させる要因になっている。特に、読み出し要求と内部リフレッシュ要求が競合し、読み出し動作がリフレッシュ動作の後に実行される場合、読み出し要求を受けてから読み出しデータを出力するまでに冗長判定を２回行う必要があり、アクセス時間への影響は大きい。
擬似ＳＲＡＭ等の半導体メモリは、リフレッシュするメモリセルを示すリフレッシュアドレスを順次に生成するリフレッシュカウンタを有している。リフレッシュアドレスが順次に生成されることを利用して、次のリフレッシュアドレスの冗長判定を予め行う技術が開示されている。（例えば、特許文献１、２）。
特開２００３−３２３７９８号公報 特開２００３−６８０７１号公報
読み出し動作では、読み出しアドレスが読み出し要求とともに擬似ＳＲＡＭに供給される。このため、読み出しアドレスの冗長判定は、リフレッシュアドレスと異なり、読み出し要求を受ける前に予め行うことができない。このため、従来、読み出し要求と内部リフレッシュ要求が競合し、読み出し動作がリフレッシュ動作の後に実行される場合、読み出
しアドレスの冗長判定は、リフレッシュ動作後に行われている。
本発明の目的は、リフレッシュ動作を内部で自動的に実行する半導体メモリのアクセス時間を短縮することにある。特に、内部リフレッシュ要求と外部アクセス要求が競合し、リフレッシュ動作が先に実行される場合に、外部アクセス要求に応答するアクセス時間を短縮することにある。
本発明の半導体メモリの一形態では、メモリコアは、複数の通常メモリセルと不良の通常メモリセルを救済するための少なくとも１つの冗長メモリセルとを有する。内部要求発生回路は、内部アクセス要求を周期的に発生する。コマンド入力回路は、外部端子を介して供給される外部アクセス要求を受ける。裁定回路は、内部アクセス要求および外部アクセス要求が競合するときに、どちらを優先させるかを判定する。コア制御回路は、内部アクセス要求および外部アクセス要求にそれぞれ応答してメモリコアに内部アクセス動作および外部アクセス動作を実行させる。
冗長判定回路は、内部アクセス要求および外部アクセス要求にそれぞれ対応して通常メモリセルまたは冗長メモリセルの何れをアクセスするかを判定する（冗長判定）。冗長判定回路は、裁定回路が優先判定をするとき、内部アクセス要求および外部アクセス要求にそれぞれ対応する冗長判定を、その優先順に従って実行する。また、冗長判定回路は、裁定回路が内部アクセス要求を外部アクセス要求より優先させたときに、内部アクセス要求に応答する内部アクセス動作中に外部アクセス要求に対応する冗長判定を実行する。このため、外部アクセス要求に応答する外部アクセス動作中に、冗長判定を実行することが不要になり、外部アクセス動作時間を短縮できる。この結果、外部アクセス要求を受けてからメモリセルに保持されているデータを読み出すまでのアクセス時間を短縮できる。特に、アクセス時間は、外部アクセス要求と外部アクセス動作との間に内部アクセス動作が挿入される場合がワーストとなる。ワーストのアクセス時間を短縮できるため、半導体メモリの電気的特性を向上できる。
保持回路は、内部アクセス動作および外部アクセス動作の開始にそれぞれ同期して、冗長判定回路による判定結果を保持し、保持している判定結果をメモリコアに出力する。このため、冗長判定が内部アクセス動作中に実行される場合にも、その判定結果が内部アクセス動作を実行しているメモリコアに伝達されることを防止できる。すなわち、メモリコアの誤動作が防止される。
本発明の半導体メモリの一形態における好ましい例では、内部アドレス生成回路は、内部アクセス要求によりアクセスされる通常メモリセルを示す内部アドレスを生成する。アドレス入力回路は、外部アクセス要求によりアクセスされる通常メモリセルを示す外部アドレスを外部端子を介して受信する。アドレス切替回路は、裁定回路が内部アクセス要求を外部アクセス要求より優先させるときに、内部アクセス動作が開始されるまで内部アドレスを選択し、内部アクセス動作の開始に応答して外部アドレスを選択し、選択したアドレスを出力する。この構成により、冗長判定回路は、内部アクセス動作中にアドレス切替回路から出力される外部アドレスを用いて冗長判定を開始できる。
本発明の半導体メモリの一形態における好ましい例では、プリデコーダは、アドレス切替回路から出力されるアドレスをプリデコードする。冗長判定回路は、プリデコーダから出力されるプリデコードアドレスに応じて冗長判定を実行する。
本発明の半導体メモリの一形態における好ましい例では、冗長判定回路は、不良の通常メモリセルを示すアドレスをプログラムするプログラム回路を有している。プログラム回
路は、プログラムされたアドレスがアドレス切替回路から出力されるアドレスに一致したときにヒット信号を出力する。保持回路は、ヒット信号を内部アクセス動作および外部アクセス動作の開始にそれぞれ同期して保持し、保持しているヒット信号をメモリコアに出力する。このため、冗長判定回路が、外部アドレスの冗長判定を内部アクセス動作中に実行し、ヒット信号を出力しても、そのヒット信号は、外部アクセス動作が開始されるまで保持回路に保持される。したがって、メモリコアは、誤動作することなく、保持回路から出力されるヒット信号に応答して、通常メモリセルのアクセスを禁止し、冗長メモリセルをアクセスできる。
本発明の半導体メモリの一形態における好ましい例では、冗長判定回路は、不良の通常メモリセルを示すアドレスをプログラムする複数のプログラム回路を有している。プログラム回路は、複数の冗長メモリセルに対応してそれぞれ形成されている。プログラム回路は、プログラムされたアドレスがアドレス切替回路から出力されるアドレスに一致したときに、ヒット信号を出力するとともに、対応する冗長メモリセルを示すプリデコード信号をそれぞれ出力する。保持回路は、ヒット信号およびプリデコード信号を内部アクセス動作および外部アクセス動作の開始にそれぞれ同期して保持し、保持しているヒット信号およびプリデコード信号をメモリコアに出力する。このため、冗長判定回路が、外部アドレスの冗長判定を内部アクセス動作中に実行し、ヒット信号およびプリデコード信号を出力しても、ヒット信号およびプリデコード信号は、外部アクセス動作が開始されるまで保持回路に保持される。したがって、メモリコアは、誤動作することなく、保持回路から出力されるヒット信号に応答して、通常メモリセルのアクセスを禁止し、プリデコード信号に対応する冗長メモリセルをアクセスできる。
本発明の半導体メモリの一形態における好ましい例では、メモリコアは、通常メモリセルおよび冗長メモリセルを含む複数のメモリブロックを有している。メモリコアのデコード回路は、保持回路を介して供給されるヒット信号およびプリデコード信号に応答して、プリデコード信号に対応する冗長メモリセルを含むメモリブロックを選択する。メモリブロックの選択を冗長判定の後に実行することで、外部アクセス動作と冗長判定動作とを容易に分離できる。この結果、内部アクセス動作中に外部アドレスの冗長判定を容易に実行できる。
本発明の半導体メモリの一形態における好ましい例では、内部アクセス動作に必要な時間および外部アクセス動作に必要な時間の合計は、外部アクセス要求の最小供給間隔である外部サイクル時間より短い。このため、半導体メモリを使用するユーザは、内部アクセス動作を意識せずにシステム設計を行うことができ、設計効率を向上できる。
本発明の半導体メモリでは、外部アクセス要求を受けてからメモリセルに保持されているデータを読み出すまでのアクセス時間を短縮できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図中の二重丸は、外部端子（チップ上のパッドに対応）を示している。末尾に"Ｚ"の付いている信号は、正論理を示している。先頭に"／"の付いている信号および末尾に"Ｘ"の付いている信号は、負論理を示している。
図１は、本発明の半導体メモリの一実施形態を示している。この半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭチップとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセル
に書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似ＳＲＡＭは、コマンドデコーダ１０（コマンド入力回路）、リフレッシュタイマ１２（内部要求発生回路）、リフレッシュカウンタ１４（内部アドレス生成回路）、アドレス切替回路１６、アドレス入力回路１８、データ入出力回路２０、裁定回路２２、コア制御回路２４、プリデコーダ２６、冗長判定回路２８、遅延回路３０、ラッチ回路３２（保持回路）およびメモリコア３４を有している。
コマンドデコーダ１０は、コマンド端子ＣＭＤ（外部端子）を介して外部からコマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、下位バイトコントロール信号／ＬＢ、上位バイトコントロール信号／ＵＢ、クロック信号ＣＬＫ）を受ける。コマンドデコーダ１２は、コマンド信号ＣＭＤを解読し、読み出し動作を実行するための読み出し制御信号ＲＤＺまたは書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。なお、この擬似ＳＲＡＭは、クロック信号ＣＬＫに同期して動作するクロック同期式メモリである。
リフレッシュタイマ１２は、内部リフレッシュ要求信号ＩＲＥＦＺ（内部アクセス要求）を所定の周期で出力する。リフレッシュタイマ１２は、例えば、発振信号を生成するリングオシレータと、リングオシレータの出力から内部リフレッシュ要求信号ＩＲＥＦＺを生成するための分周回路とで構成されている。リフレッシュカウンタ１４は、内部リフレッシュ要求信号ＩＲＥＦＺに応答してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを順次生成する。
アドレス切替回路１６は、リフレッシュスイッチ信号ＲＦＳＷの活性化中にリフレッシュカウンタ１４から出力されるリフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力し、読み書きスイッチ信号ＲＷＳＷの活性化中にロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。
アドレス入力回路１８は、アドレス端子ＡＤ（ＡＤ０−２０；外部端子）を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。なお、擬似ＳＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
データ入出力回路２０は、読み出し動作時に、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱ（ＤＱ０−１５）に出力する。また、データ入出力回路２０は、書き込み動作時に、書き込みデータをデータ端子ＤＱ（ＤＱ０−１５）を介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。なお、データ端子ＤＱ０−７は、下位バイトコントロール信号／ＬＢが低レベルに活性化されているときのみ有効になり、データ端子ＤＱ８−１５は、上位バイトコントロール信号／ＵＢが低レベルに活性化されているときのみ有効になる。
裁定回路２２は、制御信号ＲＤＺ、ＷＲＺ（読み出し要求、書き込み要求＝外部アクセス要求）と内部リフレッシュ要求信号ＩＲＥＦＺ（リフレッシュ要求＝内部アクセス要求）の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作（外部アクセス動作）およびリフレッシュ動作（内部アクセス動作）のいずれを優先させるかを決める。裁定回路２２は、アクセス動作が優先される場合、リフレッシュ要求を一時保持し、外部アクセス要求に応答して読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。この後、裁定回路２２は、タイミング信号ＲＤＰＺまたはＷＲＰＺに対応するメモリコア３４のアクセス動作の完了に応答して、保持しているリフレッ
シュ要求に応じてリフレッシュタイミング信号ＲＥＦＰＺを出力する。
また、裁定回路２２は、リフレッシュ動作が優先される場合、外部アクセス要求を一時保持し、リフレッシュ要求に応答してリフレッシュタイミング信号ＲＥＦＰＺを出力する。この後、裁定回路２２は、リフレッシュ要求に対応するメモリコア３４のリフレッシュ動作の完了に応答して、保持している外部アクセス要求に応じて読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。
コア制御回路２４は、読み出しタイミング信号ＲＤＰＺ、書き込みタイミング信号ＷＲＰＺ、またはリフレッシュタイミング信号ＲＥＦＰＺを受けたときに、メモリコア３４を動作させるタイミング信号であるワード線制御信号ＴＷＺ、センスアンプ活性化信号ＬＥＺおよびビット線リセット信号ＢＲＳを出力する。また、コア制御回路２４は、メモリコア３４の動作状態に合わせて、リフレッシュスイッチ信号ＲＦＳＷ、読み書きスイッチ信号ＲＷＳＷ、ロウブロック選択信号ＲＢＬＫＳＥＬＺおよびラッチパルス信号ＬＡＴＰＺを出力する。
プリデコーダ２６は、内部ロウアドレス信号ＩＲＡＤをプリデコードし、プリデコードアドレス信号ＲＡＺとして出力する。冗長判定回路２８の前にプリデコーダ２６を配置することで、冗長判定回路２８は、プリデコードアドレス信号ＲＡＺを用いて冗長判定できる。冗長判定に使用するアドレスのビット数が減るため、冗長判定回路２８の回路規模は小さくなり、冗長判定時間も短縮される。冗長判定回路２８は、リフレッシュ要求、読み出し要求および書き込み要求にそれぞれ対応して、メモリセルＭＣまたは冗長メモリセルＲＭＣの何れをアクセスするかを判定する（冗長判定）。具体的には、冗長判定回路２８は、プリデコードアドレス信号ＲＡＺが不良のメモリセルＭＣまたは不良のワード線ＷＬを示すときに、不良のワード線ＷＬの代わりに選択する冗長ワード線ＲＷＬ（後述する図５）に対応する冗長アドレス信号ＲＥＤＡＤＸとヒット信号ＨＩＴＺとを出力する。リフレッシュ要求とアクセス要求とが競合するとき、冗長判定は、裁定回路２２が判定した優先順で実行される。
遅延回路３０は、冗長判定回路２８の動作時間と同じ遅延時間を有している。遅延回路３０は、プリデコードアドレス信号ＲＡＺを遅らせて、遅延プリデコードアドレス信号ＤＲＡＺとして出力する。ラッチ回路３２は、ラッチパルス信号ＬＡＴＰＺに同期してヒット信号ＨＩＴＺ、冗長アドレス信号ＲＥＤＡＤＸおよび遅延プリデコードアドレス信号ＤＲＡＺをそれぞれラッチし、ラッチした信号をロウブロック選択信号ＲＢＬＫＳＥＬＺに同期して出力する。
メモリコア３４は、メモリアレイＡＲＹ、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、プリチャージ部ＰＲＥ、コラムデコーダ部ＣＤＥＣ、センスバッファ部ＳＢ、およびライトアンプ部ＷＡを有している。メモリアレイＡＲＹは、複数の揮発性の通常メモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬ（相補のビット線）とを有している。また、図示していないが、メモリアレイＡＲＹは、複数の揮発性の冗長メモリセルＲＭＣ（ダイナミックメモリセル）と、冗長メモリセルＲＭＣに接続された複数の冗長ワード線ＲＷＬとを有している。通常メモリセルＭＣおよび冗長メモリセルＲＭＣは、共通のビット線ＢＬ、／ＢＬに接続されている。各メモリセルＭＣ、ＲＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬ（またはＲＷＬ）に接続されている。ワード線ＷＬ、ＲＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動
作のいずれかを実行した後、ビット線リセット信号ＢＲＳに応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
ワードデコーダ部ＷＤＥＣ（デコード回路）は、ラッチ回路３２から出力される信号に応じて動作し、ワード線制御信号ＴＷＺに同期してワード線ＷＬ、ＲＷＬのいずれかを選択し、選択したワード線ＷＬまたはＲＷＬを高レベルに変化させる。コラムデコーダ部ＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＬＥＺに応答して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線を介してメモリセルＭＣ（またはＲＭＣ）に書き込まれる。プリチャージ部ＰＲＥは、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のプリチャージ回路を有している。各プリチャージ回路は、ビット線リセット信号ＢＲＳに応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージする。
センスバッファ部ＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示したメモリコア３４の詳細を示している。メモリコア３４は、相互に対象な一対のメモリアレイＡＲＹを有している。メモリアレイＡＲＹは、図の横方向に延びる破線により複数のロウブロックＲＢＬＫ（メモリブロック）に区画されている。図では、ロウブロックＲＢＬＫの１つを太枠で示している。各ロウブロックＲＢＬＫは、複数のワード線ＷＬと、２つの冗長ワード線ＲＷＬを有している。ワード線ＷＬは、図示しない通常メモリセルＭＣに接続され、冗長ワード線ＲＷＬは、図示しない冗長メモリセルＲＭＣに接続されている。ロウブロックＲＢＬＫのいずれかが、１回の読み出し動作、書き込み動作またはリフレッシュ動作に応じて選択される。
この例では、メモリコア３４は、８つのロウブロックＲＢＬＫを有しており、１６本の冗長ワード線ＲＷＬを有している。あるロウブロックＲＢＬＫのメモリセルＭＣまたはワード線ＷＬの不良は、同じロウブロックＲＢＬＫの冗長ワード線ＲＷＬだけでなく、他のロウブロックＲＢＬＫの冗長ワード線ＲＷＬを使用して救済可能である。このため、１つのロウブロックＲＢＬＫ内の１６本のワード線ＷＬが不良の場合にも、これ等不良を救済できる。
また、メモリアレイＡＲＹは、図の縦方向に延びる破線により複数のコラムブロックＣＢＬＫに区画されている。各コラムブロックＣＢＬＫは、複数のビット線対ＢＬ、／ＢＬ（図示せず）と複数のコラム選択信号線ＣＬを有している。コラム選択信号線ＣＬは、コラムデコーダ部ＣＤＥＣにより活性化される。メモリアレイＡＲＹ毎にコラム選択信号線ＣＬのいずれかが（各ＤＱ毎に１本）、１回の読み出し動作、書き込み動作またはリフレッシュ動作に応じて選択される。すなわち、２つのコラムブロックＣＢＬＫが同時に動作する。
コラムデコーダ部ＣＤＥＣおよびプリチャージ部ＰＲＥは、メモリアレイＡＲＹの一端（コラムブロックＣＢＬＫの一端）に配置されている。センスアンプ部ＳＡ、センスバッファ部ＳＢおよびライトアンプ部ＷＡは、メモリアレイＡＲＹの他端（コラムブロックＣＢＬＫの他端）に配置されている。ワードデコーダ部ＷＤＥＣは、メモリアレイＡＲＹの間に、メモリアレイＡＲＹに対応してそれぞれ配置されている。ワードデコーダ部ＷＤＥ
Ｃの間には、制御回路部ＣＯＮＴが配置されている。
図３は、図１に示した冗長判定回路２８の詳細を示している。図に示した回路は、冗長ワード線ＲＷＬに対応してそれぞれ形成されている。すなわち、冗長判定回路２８は、図に示した回路を１６個有している。冗長判定回路２８は、対応する冗長ワード線ＲＷＬの使用／未使用を判定する冗長判定回路３６、救済するワード線ＷＬのアドレスを書き込むための４つのアドレス書き込み回路３８（プログラム回路）、ＡＮＤ回路４０およびＯＲ回路４２を有している。
冗長判定回路３６は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間にジャッジヒューズ３６ａが挿入されたＣＭＯＳインバータ３６ｂと、ＣＭＯＳインバータ３６ｂの出力レベルをラッチするためのフィードバック回路３６ｃ（インバータ＋ｎＭＯＳトランジスタ）とを有している。ＣＭＯＳインバータ３６ｂの入力は、擬似ＳＲＡＭのパワーオン時にラッチ回路を初期化するために一時的に高レベルに変化されるスタータ信号ＳＴＴＺを受ける。冗長判定回路３６は、スタータ信号ＳＴＴＺにより、ジャッジヒューズ３６ａのプログラム状態に応じて初期設定される。ＣＭＯＳインバータ３６ｂは、電源端子を介して供給される外部電源電圧を降圧した内部電源電圧ＶＩＩを受けている。ジャッジヒューズ３６ａがカット（プログラム）されている場合、冗長判定回路３６は、高レベルの冗長信号ＲＥＤＺと、低レベルの冗長信号ＲＥＤＸを出力する。ジャッジヒューズ３６ａがカットされていない場合、冗長判定回路３６は、低レベルの冗長信号ＲＥＤＺと、高レベルの冗長信号ＲＥＤＸを出力する。
各アドレス書き込み回路３８は、４つのＣＭＯＳ伝達ゲート３８ａと、ＣＭＯＳ伝達ゲート３８ａの出力に接続された４つのヒューズ３８ｂと、ｎＭＯＳトランジスタ３８ｃとを有している。４つのＣＭＯＳ伝達ゲート３８ａは、高レベルの冗長信号ＲＥＤＺおよび低レベルの冗長信号ＲＥＤＸを受けたときにオンし、４つのプリデコードアドレス信号ＲＡＺ（ＲＡＺ０−３、ＲＡＺ４−７、ＲＡＺ８−１１またはＲＡＺ１２−１５）をヒューズ３８ｂにそれぞれ伝達する。４つのヒューズ３８ｂは、ＣＭＯＳ伝達ゲート３８ａの出力と出力端子ＯＵＴとの間にそれぞれ配置されている。ｎＭＯＳトランジスタ３８ｃは、出力端子ＯＵＴと接地線ＶＳＳとの間に配置され、ゲートで冗長信号ＲＥＤＸを受けている。
各アドレス書き込み回路３８は、対応する冗長ワード線ＲＷＬを使用するとき、すなわち、冗長判定回路３６のヒューズ３６ａがカットされるときに、救済するワード線ＷＬを示すプリデコードアドレス信号ＲＡＺがプログラムされる。具体的には、各アドレス書き込み回路３８において、４つのプリデコードアドレス信号ＲＡＺのいずれかのみを出力端子ＯＵＴに伝達するために、４つのヒューズ３８ｂのうち３つがカットされる。
ＡＮＤ回路４０は、アドレス書き込み回路３８から出力されるプリデコードアドレス信号ＲＡＺが全て高レベルのときに、高レベルのヒット信号ＨＩＴＺ０を出力する。図示しない他のアドレス書き込み回路３８に対応する複数のＡＮＤ回路４０は、ヒット信号ＨＩＴＺ１−１５をそれぞれ出力する。ヒット信号ＨＩＴＺ０の反転論理は、冗長アドレス信号ＲＥＤＡＤＸ０（またはＲＥＤＡＤＸ１−１５）として出力される。ＯＲ回路４２は、ヒット信号ＨＩＴＺ０−１５のいずれかが高レベルのときに、高レベルのヒット信号ＨＩＴＺを出力する。
上述した冗長判定回路２８では、擬似ＳＲＡＭの試験工程において、救済するワード線ＷＬを示すアドレスに応じて、ヒューズ３６ａ、３８ｂがプログラムされる。プログラムされた冗長判定回路２８は、プログラムされたプリデコードアドレス信号ＲＡＺをプリデコーダ２６から受けたとき、ヒット信号ＨＩＴＺと、不良のワード線ＷＬに代えて使用す
る冗長ワード線ＲＷＬを示す冗長アドレス信号ＲＥＤＡＤＸを活性化する。なお、ジャッジヒューズ３６ａおよびヒューズ３８ｂは、ポリシリコン、プラグまたは不揮発性メモリセル等で形成されている。
図４は、図１に示したラッチ回路３２の詳細を示している。ラッチ回路３２は、プリデコードアドレス信号ＤＲＡＺ０−ｎ、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸ０−１５にそれぞれ対応して形成されている。
各ラッチ回路３２は、ＣＭＯＳ伝達ゲート３２ａ、ラッチ部３２ｂおよびＮＡＮＤゲート３２ｃを有している。ＣＭＯＳ伝達ゲート３２ａは、高レベルのラッチパルス信号ＬＡＴＰＺを受けたときにオンする。ラッチ部３２ｂは、ＣＭＯＳ伝達ゲート３２ａを介して伝達される信号の論理レベルをラッチする。ＮＡＮＤゲート３２ｃは、ロウブロック選択信号ＲＢＬＫＳＥＬＺの高レベル期間に、ラッチされた信号レベルをプリデコードアドレス信号ＬＲＡＺ０−ｎ、ヒット信号ＬＨＩＴＺまたは冗長アドレス信号ＬＲＥＤＡＤＸ０−１５として出力する。
図５は、図１に示したワードデコーダ部ＷＤＥＣの詳細を示している。ワードデコーダ部ＷＤＥＣは、図２に示した８つのロウブロックＲＢＬＫにそれぞれ対応するロウブロック選択回路４４、ワード線選択回路４６および冗長ワード線選択回路４８を有している。
各ロウブロック選択回路４４は、読み出し動作、書き込み動作またはリフレッシュ動作において、内部ロウアドレス信号ＩＲＡＤが冗長判定回路２８にプログラムされたアドレスでなく（ヒット信号ＬＨＩＴＺ＝低レベル）、かつプリデコードアドレス信号ＬＲＡＺ（ＬＲＡＺ０−ｎ）の上位ビットが対応するロウブロックＲＢＬＫを示すときに、ワード線ＷＬのいずれかを選択するために、高レベルの活性化信号ＡＣＴＺ（ＡＣＴＺ０−ｎ）と低レベルの冗長活性化信号ＲＡＣＴＺ（ＲＡＣＴＺ０−８）を出力する。
各ロウブロック選択回路４４は、読み出し動作、書き込み動作またはリフレッシュ動作において、内部ロウアドレス信号ＩＲＡＤが冗長判定回路２８にプログラムされたアドレスのときに（ヒット信号ＬＨＩＴＺ＝高レベル）、冗長ワード線ＲＷＬのいずれかを選択するために、低レベルの活性化信号ＡＣＴＺ（ＡＣＴＺ０−ｎ）と高レベルの冗長活性化信号ＲＡＣＴＺ（ＲＡＣＴＺ０−８）を出力する。すなわち、内部ロウアドレス信号ＩＲＡＤ（図１）が、不良のワード線ＷＬを示すとき、内部ロウアドレス信号ＩＲＡＤに対応する不良のワード線ＷＬが選択され、通常メモリセルＭＣがアクセスされることを防止するために活性化信号ＡＣＴＺが活性化されることが禁止され、冗長ワード線ＲＷＬのいずれかを選択し、冗長メモリセルをアクセスするために冗長活性化信号ＲＡＣＴＺが活性化される。
各ワード線選択回路４６は、高レベルの活性化信号ＡＣＴＺを受けたとき、プリデコードアドレス信号ＲＡＺの下位ビットに応じてワード線ＷＬのいずれかを選択する。選択されたワード線ＷＬは、ワード線制御信号ＴＷＺの高レベル期間に高レベルに変化する。各冗長ワード線選択回路４８は、冗長活性化信号ＲＡＣＴＺの活性化（高レベル）および対応する冗長アドレス信号ＬＲＥＤＡＤＸの活性化（低レベル）を受けたときに、冗長アドレス信号ＬＲＥＤＡＤＸに対応する冗長ワード線ＲＷＬを選択する。選択された冗長ワード線ＲＷＬは、ワード線制御信号ＴＷＺの高レベル期間に高レベルに変化する。
図６は、上述した擬似ＳＲＡＭの読み出し動作の一例を示している。擬似ＳＲＡＭは、クロック信号ＣＬＫの立ち上がりエッジに同期してコマンド信号ＣＭＤを受信する。コマンド信号ＣＭＤ（読み出しコマンドまたは書き込みコマンド）の最小供給間隔（製品仕様）であるサイクル時間は、５クロック期間に設定されている。
この例では、擬似ＳＲＡＭは、クロック信号ＣＬＫの立ち上がりエッジに同期して、低レベルのチップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥ（読み出しコマンドＲＤ）と、アドレス信号ＡＤ０−２０を受信し（図６（ａ））、読み出し動作を実行する。リフレッシュタイマ１２は、読み出しコマンドＲＤの受信と同じタイミングで内部リフレッシュ要求信号ＩＲＥＦＺを出力する（図６（ｂ））。リフレッシュカウンタ１４は、内部リフレッシュ要求信号ＩＲＥＦＺに同期してカウントアップし、リフレッシュアドレス信号ＲＥＦＡＤをＲＡ０からＲＡ１に変更する（図６（ｃ））。
コマンドデコーダ１０は、読み出しコマンドＲＤの受信に応答して、読み出し制御信号ＲＤＺを活性化する（図６（ｄ））。裁定回路２２は、リフレッシュ動作を読み出し動作より優先して実行することを判定し、読み出しコマンドＲＤを一時保持し、リフレッシュタイミング信号ＲＥＦＰＺを出力する（図６（ｅ））。
コア制御回路２４は、リフレッシュタイミング信号ＲＥＦＰＺに応答してリフレッシュスイッチ信号ＲＦＳＷを高レベルに活性化する（図６（ｆ））。アドレス切替回路１６は、リフレッシュアドレス信号ＲＥＦＡＤ（ＲＡ１）を内部ロウアドレス信号ＩＲＡＤとして出力する（図６（ｇ））。プリデコーダ２６は、内部ロウアドレス信号ＩＲＡＤをプリデコードし、プリデコードアドレス信号ＲＡＺを出力する（図６（ｈ））。
冗長判定回路２８は、プリデコードアドレス信号ＲＡＺが、不良のワード線ＷＬを示すか否かを判定する。すなわち、プリデコードアドレス信号ＲＡＺが、不良のワード線ＷＬを示す場合、図中の破線に示したように、ヒット信号ＨＩＴＺおよび置き換える冗長ワード線ＲＷＬを示す冗長アドレス信号ＲＥＤＡＤＸが活性化される（図６（ｉ））。図中の太い矢印は、冗長判定回路２８による冗長判定期間を示している。なお、ラッチ回路３２のラッチ動作を１つのラッチパルス信号ＬＡＴＰＺで行うために、遅延回路３０の遅延時間は、冗長判定期間と同じ時間に設定されている。
コア制御回路２４は、メモリコア３４を動作させる基本タイミング信号であるロウ制御信号ＲＡＳＺ（コア制御回路２４の内部で使用される）の活性化から所定時間後、ラッチパルス信号ＬＡＴＰＺを出力する（図６（ｊ））。ラッチ回路３２は、ラッチパルス信号ＬＡＴＰＺの非活性化に同期して、冗長判定結果（ＨＩＴＺ、ＲＥＤＡＤＸ）および遅延回路３０で遅延されたプリデコードアドレス信号ＤＲＡＺをラッチする。また、ラッチ回路３２は、ロウブロック選択信号ＲＢＬＫＳＥＬＺの高レベルへの活性化に同期して、ラッチした信号をプリデコードアドレス信号ＬＲＡＺ、ヒット信号ＬＨＩＴＺおよび冗長アドレス信号ＬＲＥＤＡＤＸとして出力する（図６（ｋ））。すなわち、ラッチ回路３２は、リフレッシュ動作の開始に同期して、冗長判定回路２８による判定結果を保持し、保持している判定結果をメモリコア３４に出力する。
ワードデコーダ部ＷＤＥＣは、プリデコードアドレス信号ＬＲＡＺ、ＲＡＺ、ヒット信号ＬＨＩＴＺおよび冗長アドレス信号ＬＲＥＤＡＤＸに応じて、ワード線ＷＬ、ＲＷＬのいずれかを選択し、選択したワード線ＷＬまたはＲＷＬをワード線制御信号ＴＷＺに同期して高レベルに変化させる（図６（ｌ））。そして、リフレッシュ動作が実行される（図６（ｍ））。この例では、リフレッシュされるメモリセルＭＣに接続されたワード線ＷＬに不良がないため、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸは活性化されない。このため、ワードデコーダ部ＷＤＥＣのロウブロック選択回路４４（図５）のいずれかが、活性化信号ＡＣＴＺを出力する。
また、コア制御回路２４は、リフレッシュ動作に伴うワード線ＷＬの活性化に応答してリフレッシュスイッチ信号ＲＦＳＷを低レベルに非活性化し、読み書きスイッチ信号ＲＷ
ＳＷを高レベルに活性化する（図６（ｎ））。アドレス切替回路１６は、読み書きスイッチ信号ＲＷＳＷの活性化に応答して、ロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤ（ＡＤ１；読み出しアドレス）として出力する（図６（ｏ））。すなわち、アドレス切替回路１６は、裁定回路２２がリフレッシュ要求を読み出し要求より優先させるときに、リフレッシュ動作が開始されるまでリフレッシュアドレス信号ＲＥＦＡＤを選択し、リフレッシュ動作の開始に応答してロウアドレス信号ＲＡＤを選択し、選択したアドレスを出力する。このため、冗長判定回路２８は、リフレッシュ動作中にロウアドレス信号ＲＡＤ（外部アドレス）の冗長判定を容易に開始できる。プリデコーダ２６は、内部ロウアドレス信号ＩＲＡＤをプリデコードし、プリデコードアドレス信号ＲＡＺ（ＡＤ１）を出力する（図６（ｐ））。
冗長判定回路２８は、プリデコードアドレス信号ＲＡＺ（ＡＤ１）が、不良のワード線ＷＬを示すか否かを判定する。すなわち、冗長判定回路２８は、裁定回路２２がリフレッシュ要求を読み出し要求より優先させたときに、リフレッシュ要求に応答するリフレッシュ動作中に読み出し要求に対応する冗長判定を実行する。この例では、プリデコードアドレス信号ＲＡＺが、不良のワード線ＷＬを示すため、ヒット信号ＨＩＴＺおよび置き換える冗長ワード線ＲＷＬを示す冗長アドレス信号ＲＥＤＡＤＸが活性化される（図６（ｑ））。図中の太い矢印は、冗長判定回路による冗長判定期間を示している。
なお、ラッチ回路３２は、ラッチパルス信号ＬＡＴＰＺが非活性化された後、読み出し動作の開始に応答してラッチパルス信号ＬＡＴＰＺが再び活性化されるまで、冗長判定回路２８および遅延回路３０から供給される信号を受信しない。したがって、冗長判定回路２８がリフレッシュ動作中に冗長判定結果（ＨＩＴＺ、ＲＥＤＡＤＸ）を出力しても、その判定結果がワードデコーダ部ＷＤＥＣに伝達されることを防止できる。この結果、リフレッシュ動作中に読み出しアドレスＡＤ１の冗長判定を実施しても、メモリコア３４は、冗長判定の影響を受けない。換言すれば、読み出しアドレスＡＤ１の冗長判定を読み出し動作が実行される前に実施でき、冗長判定結果を読み出し動作が開始されるまで保持できる。
図に示したように、裁定回路２２が、リフレッシュ動作を読み出し動作より優先して実行することを判定した場合、冗長判定回路２８による冗長判定動作は、リフレッシュ動作中に実行される。すなわち、読み出しコマンドＲＤとともに擬似ＳＲＡＭの外部から供給されるアドレス信号ＡＤ０−２０の冗長判定は、読み出し動作を実行する動作サイクル（５クロック期間）内のリフレッシュ動作中に行われる。換言すれば、読み出し動作に伴う冗長判定動作は、読み出し動作が開始される前に完了される。
リフレッシュ動作の完了後、コア制御回路２４は、ロウ制御信号ＲＡＳＺの活性化に同期して読み出しタイミング信号ＲＤＰＺを活性化する（図６（ｒ））。また、コア制御回路２４は、ロウ制御信号ＲＡＳＺの活性化から所定時間後、ラッチパルス信号ＬＡＴＰＺを出力する（図６（ｓ））。ラッチ回路３２は、ラッチパルス信号ＬＡＴＰＺの非活性化に同期して、冗長判定結果（ＨＩＴＺ、ＲＥＤＡＤＸ）および遅延回路３０で遅延されたプリデコードアドレス信号ＤＲＡＺをラッチする。また、ラッチ回路３２は、ロウブロック選択信号ＲＢＬＫＳＥＬＺの高レベルへの活性化に同期して、ラッチした信号をプリデコードアドレス信号ＬＲＡＺ、ヒット信号ＬＨＩＴＺおよび冗長アドレス信号ＬＲＥＤＡＤＸとして出力する（図６（ｔ））。すなわち、ラッチ回路３２は、読み出し動作の開始に同期して、冗長判定回路２８による判定結果を保持し、保持している判定結果をメモリコア３４に出力する。このように、リフレッシュ動作中に実行した読み出しアドレスの冗長判定結果は、読み出し動作が開始されるまでワードデコーダ部ＷＤＥＣに伝達されない。このため、リフレッシュ動作を実行しているメモリコア３４の誤動作が防止される。
この例では、読み出しアクセスされるメモリセルＭＣに接続されたワード線ＷＬに不良が存在するため、冗長判定回路２８は、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸ（ＲＥＤＡＤＸ０−１５のいずれか）を活性化する（図６（ｕ））。ワードデコーダ部ＷＤＥＣは、冗長活性化信号ＲＡＣＴＺ（ＲＡＣＴＺ０−８）を活性化し、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸに応じて冗長ワード線ＲＷＬ０−１５のいずれかを選択し、選択した冗長ワード線ＲＷＬをワード線制御信号ＴＷＺに同期して高レベルに変化させる（図６（ｖ））。そして、読み出し動作が実行され、メモリセルＭＣから読み出された１６ビットのデータＤ０は、データ端子ＤＱ０−１５を介して擬似ＳＲＡＭの外部に出力される（図６（ｗ））。
読み出しコマンドＲＤが供給されてから読み出しデータＤ０が出力されるまでの時間は、読み出しアクセス時間として定義される。読み出しアクセス時間（実力値）は、１つのサイクル時間において、読み出し動作の前にリフレッシュ動作が挿入される場合がワーストになる。しかし、本発明では、読み出し動作に伴う冗長判定をリフレッシュ動作中に実行するため、読み出しアクセス時間を従来より短縮できる。この結果、コマンド信号ＣＭＤの最小供給間隔であるサイクル時間も短縮できる。
なお、本発明を適用する擬似ＳＲＡＭでは、リフレッシュ動作に必要なメモリコア３４の動作時間と、読み出し動作または書き込み動作に必要なメモリコア３４の動作時間の合計は、コマンド信号ＣＭＤ（読み出しコマンドまたは書き込みコマンド）の最小供給間隔（製品仕様）であるサイクル時間と同じか、サイクル時間より短く設定されている。このため、擬似ＳＲＡＭを使用するユーザは、リフレッシュ動作を意識せずにシステム設計を行うことができ、設計効率を向上できる。
図７は、上述した擬似ＳＲＡＭの書き込み動作の一例を示している。上述した図６と同じ動作については同じ符号を付し、詳細な説明を省略する。この例では、図６と同様に、リフレッシュタイマ１２は、書き込みコマンドＷＲの受信と同じタイミングで内部リフレッシュ要求信号ＩＲＥＦＺを出力する。このため、書き込みサイクルにおいて、書き込み動作の前にリフレッシュ動作が実行される。書き込み動作に伴う冗長判定は、リフレッシュ動作中に実行される。
図８は、上述した擬似ＳＲＡＭの読み出し動作の別の例を示している。この例では、読み出しコマンドＲＤを受信した直後にリフレッシュ要求（ＩＲＥＦＺ）が発生し（図８（ａ））、読み出し動作の後にリフレッシュ動作が実行される。上述した図６と同じ動作については詳細な説明を省略する。
裁定回路２２は、読み出し制御信号ＲＤＺに応答して読み出しタイミング信号ＲＤＰＺを出力する（図８（ｂ））。このため、コア制御回路２４は、読み書きスイッチ信号ＲＷＳＷを活性化する（図８（ｃ））。プリデコーダ２６は、読み出しアドレスＡＤ１を内部ロウアドレス信号ＩＲＡＤとして受け、プリデコードアドレス信号ＲＡＺを出力する（図８（ｄ））。そして、冗長判定回路２８により読み出しアドレスＡＤ１の冗長判定が行われる。この例では、プリデコードアドレス信号ＲＡＺ（ＡＤ１）が示すワード線ＷＬは正常なため、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸは活性化されない（図８（ｅ））。そして、読み出しアドレスＡＤ１に対応するワード線ＷＬが活性化され、読み出し動作が実行される（図８（ｆ））。なお、プリデコードアドレス信号ＲＡＺ（ＡＤ１）が、不良のワード線ＷＬを示す場合、図中の破線に示したように、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸが活性化される。
コア制御回路２４は、ワード線ＷＬが活性化されてから所定時間後、読み書きスイッチ信号ＲＷＳＷを低レベルに非活性化し、リフレッシュスイッチ信号ＲＦＳＷを高レベルに
活性化する（図８（ｇ））。プリデコーダ２６は、リフレッシュアドレス信号ＲＥＦＡＤ（ＲＡ１）を内部ロウアドレス信号ＩＲＡＤとして受け、プリデコードアドレス信号ＲＡＺを出力する（図８（ｈ））。そして、冗長判定回路２８によりリフレッシュアドレス信号ＲＡ１の冗長判定が行われる。この例では、プリデコードアドレス信号ＲＡＺ（ＲＡ１）が、不良のワード線ＷＬを示すため、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸが活性化される（図８（ｉ））。そして、読み出し動作の完了後、冗長ワード線ＲＷＬ０−１５のいずれかが活性化され、リフレッシュ動作が実行される（図８（ｊ））。
読み出し動作によりメモリセルＭＣから読み出されたデータＤ０は、例えば、データ入出力回路２０内に一時的に保持され、所定のタイミングでデータ端子ＤＱ０−１５に出力される（図８（ｋ））。アクセス要求（読み出しコマンドＲＤ）とリフレッシュ要求（内部リフレッシュ要求信号ＩＲＥＦＺ）とが競合し、読み出し動作が先に実行される場合、データが、ビット線ＢＬ、／ＢＬに読み出されてからデータ端子ＤＱ０−１５に出力されるまで時間的な余裕がある。このため、読み出しアクセス時間は、冗長判定期間により影響されない。
図９は、図６に示した読み出し動作の概要を示している。本発明では、アクセス要求ＲＤとリフレッシュ要求ＲＥＦとが競合し、読み出し動作がリフレッシュ動作の後に実行される場合、リフレッシュ動作中に、読み出しアドレスの読み込みおよび読み出しコマンドの判定とともに、読み出しアドレスの冗長判定が行われる。このため、読み出し動作の実行時間から冗長判定をする時間を削除することができる。この結果、読み出しコマンドが供給されてから読み出しデータが出力されるまでのアクセス時間は、読み出しアドレスの冗長判定に要する時間分だけ短縮される。また、アクセスコマンド（読み出しコマンドまたは書き込みコマンド）の最小供給間隔であるサイクル時間も短縮される。
図１０は、本発明前の読み出し動作の概要を示している。本発明前では、読み出しアドレスの冗長判定は、常に読み出し動作中に行われていた。このため、読み出し動作におけるアクセス時間およびサイクル時間は、図９に示した本発明のアクセス時間およびサイクル時間に比べ長い。
以上、本実施形態では、アクセス要求とリフレッシュ要求とが競合し、リフレッシュ動作が先に実行されるときに、このリフレッシュ動作中にアクセス要求に対応する冗長判定を実行できる。このため、読み出しアクセス時間およびサイクル時間を短縮できる。リフレッシュ動作中に実行した冗長判定の結果は、ラッチ回路３２の動作により、アクセス動作が開始されるまでワードデコーダ部ＷＤＥＣに伝達されない。このため、リフレッシュ動作を実行しているメモリコア３４の誤動作を防止できる。
具体的には、不良のメモリセルＭＣを示すアドレスをプログラムするヒューズ３８ｂを冗長判定回路２８に形成し、ヒューズ３８ｂプログラムされたアドレスがロウアドレス信号ＲＡＤに一致したときにヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸを出力する。ラッチ回路３２は、ヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸをリフレッシュ動作およびアクセス動作の開始にそれぞれ同期してラッチし、ラッチした信号をワードデコーダ部ＷＤＥＣに出力する。このため、冗長判定回路２８が、リフレッシュ動作中にヒット信号ＨＩＴＺおよび冗長アドレス信号ＲＥＤＡＤＸを出力しても、リフレッシュ動作中のメモリコア３４が誤動作することを防止できる。
アクセス要求とリフレッシュ要求とが競合し、リフレッシュ動作が先に実行されるときに、コア制御回路２４は、リフレッシュ動作の開始に応答してリフレッシュスイッチ信号ＲＦＳＷを出力する。このため、アドレス切替回路１６は、アドレス端子ＡＤを介して供
給されるロウアドレス信号ＲＡＤをリフレッシュ動作中に冗長判定回路２８に向けて出力できる。この結果、冗長判定回路２８は、リフレッシュ動作中にロウアドレス信号ＲＡＤ（外部アドレス）の冗長判定を開始できる。
冗長判定回路２８による冗長判定の結果を用いて、ロウブロックＲＢＬＫを選択することで、アクセス動作のための冗長判定動作とアクセス動作とを容易に分離できる。この結果、リフレッシュ動作中にロウアドレス信号ＲＡＤの冗長判定を容易に実行できる。
なお、上述した実施形態では、本発明をクロック同期式の擬似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック非同期式の擬似ＳＲＡＭに適用しても同様の効果を得ることができる。
上述した実施形態では、本発明を擬似ＳＲＡＭチップに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムＬＳＩに搭載される擬似ＳＲＡＭコアに適用しても同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の半導体メモリの一実施形態を示すブロック図 図１に示したメモリコアの詳細を示すブロック図 図１に示した冗長判定回路の詳細を示す回路図 図１に示したラッチ回路の詳細を示す回路図 図１に示したワードデコーダ部の詳細を示すブロック図 本発明の擬似ＳＲＡＭの読み出し動作の一例を示すタイミング図 本発明の擬似ＳＲＡＭの書き込み動作の一例を示すタイミング図 本発明の擬似ＳＲＡＭの読み出し動作の別の一例を示すタイミング図 図６に示した読み出し動作の概要を示す説明図 本発明前の読み出し動作の概要を示す説明図
符号の説明
１０ コマンドデコーダ
１２ リフレッシュタイマ
１４ リフレッシュカウンタ
１６ アドレス切替回路
１８ アドレス入力回路
２０ データ入出力回路
２２ 裁定回路
２４ コア制御回路
２６ プリデコーダ
２８ 冗長判定回路
３０ 遅延回路
３２ ラッチ回路
３４ メモリコア
３６ 冗長判定回路
３８ アドレス書き込み回路
４０ ＡＮＤ回路
４２ ＯＲ回路
４４ ロウブロック選択回路
４６ ワード線選択回路
４８ 冗長ワード線選択回路
ＡＣＴＺ 活性化信号
ＡＤ アドレス信号
ＡＲＹ メモリアレイ
ＢＬ、／ＢＬ ビット線
ＣＡＤ コラムアドレス信号
ＣＢＬＫ コラムブロック
ＣＤＥＣ コラムデコーダ部
ＣＬ コラム選択信号線
ＣＭＤ コマンド端子
ＤＱ データ端子
ＤＲＡＺ 遅延プリデコードアドレス信号
ＨＩＴＺ、ＬＨＩＴＺ ヒット信号
ＩＲＥＦＺ 内部リフレッシュ要求信号
ＬＡＴＰＺ ラッチパルス信号
ＭＣ メモリセル
ＰＲＥ プリチャージ部
ＲＡＣＴＺ 冗長活性化信号
ＲＡＤ ロウアドレス信号
ＲＡＺ、ＬＲＡＺ プリデコードアドレス信号
ＲＢＬＫ ロウブロック
ＲＢＬＫＳＥＬＺ ロウブロック選択信号
ＲＤＰＺ 読み出しタイミング信号
ＲＤＺ 読み出し制御信号
ＲＥＤＡＤＸ、ＬＲＥＤＡＤＸ 冗長アドレス信号
ＲＥＦＡＤ リフレッシュアドレス信号
ＲＥＦＰＺ リフレッシュタイミング信号
ＲＦＳＷ リフレッシュスイッチ信号
ＲＷＬ 冗長ワード線
ＲＷＳＷ 読み書きスイッチ信号
ＳＡ センスアンプ部
ＳＢ センスバッファ部
ＷＡ ライトアンプ部
ＷＤＥＣ ワードデコーダ部
ＷＬ ワード線
ＷＲＰＺ 書き込みタイミング信号
ＷＲＺ 書き込み制御信号

Claims (5)

  1. 複数の通常メモリセルおよび不良の通常メモリセルを救済するための複数の冗長メモリセルを有するメモリコアと、
    内部アクセス要求を周期的に発生する内部要求発生回路と、
    外部端子を介して供給される外部アクセス要求を受けるコマンド入力回路と、
    前記内部アクセス要求および前記外部アクセス要求が競合するときに、どちらを優先させるかを判定する裁定回路と、
    前記内部アクセス要求および前記外部アクセス要求にそれぞれ応答して前記メモリコアに内部アクセス動作および外部アクセス動作を実行させるコア制御回路と、
    複数の前記冗長メモリセルに対応してそれぞれ形成され、不良の通常メモリセルを示すアドレスをプログラムする複数のプログラム回路を備え、前記内部アクセス要求および前記外部アクセス要求にそれぞれ対応して前記通常メモリセルまたは前記冗長メモリセルの何れをアクセスするかを判定する冗長判定を、前記裁定回路が判定した優先順で実行するとともに、前記裁定回路が前記内部アクセス要求を前記外部アクセス要求より優先させたときに、前記内部アクセス要求に応答する前記内部アクセス動作中に前記外部アクセス要求に対応する冗長判定を実行する冗長判定回路と、
    前記内部および外部アクセス動作の開始にそれぞれ同期して、前記冗長判定回路による判定結果を保持し、保持している判定結果を前記メモリコアに出力する保持回路と、
    前記内部アクセス要求によりアクセスされる前記通常メモリセルを示す内部アドレスを生成する内部アドレス生成回路と、
    前記外部アクセス要求によりアクセスされる前記通常メモリセルを示す外部アドレスを外部端子を介して受信するアドレス入力回路と、
    前記裁定回路が前記内部アクセス要求を前記外部アクセス要求より優先させるときに、前記内部アクセス動作が開始されるまで前記内部アドレスを選択し、前記内部アクセス動作の開始に応答して前記外部アドレスを選択し、選択したアドレスを出力するアドレス切替回路とを備え、
    前記冗長判定回路は、前記アドレス切替回路から出力されるアドレスに応じて前記冗長判定を実行し、
    前記プログラム回路は、プログラムされたアドレスが前記アドレス切替回路から出力されるアドレスに一致したときに、ヒット信号を出力するとともに、対応する冗長メモリセルを示すプリデコード信号を出力し、
    前記保持回路は、前記ヒット信号および前記プリデコード信号を前記内部および外部アクセス動作の開始にそれぞれ同期して保持し、保持しているヒット信号およびプリデコード信号を前記メモリコアに出力し、
    前記メモリコアは、前記保持回路から出力される前記ヒット信号に応答して、前記通常メモリセルのアクセスを禁止し、前記プリデコード信号に対応する冗長メモリセルをアクセスすることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記アドレス切替回路から出力されるアドレスをプリデコードするプリデコーダを備え、
    前記冗長判定回路は、プリデコーダから出力されるプリデコードアドレスに応じて前記冗長判定を実行することを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記プログラム回路は、プログラムされたアドレスが前記アドレス切替回路から出力されるアドレスに一致したときにヒット信号を出力し、
    前記保持回路は、前記ヒット信号を前記内部および外部アクセス動作の開始にそれぞれ同期して保持し、保持しているヒット信号を前記メモリコアに出力し、
    前記メモリコアは、前記保持回路から出力される前記ヒット信号に応答して、前記通常メモリセルのアクセスを禁止し、前記冗長メモリセルをアクセスすることを特徴とする半導体メモリ。
  4. 請求項１記載の半導体メモリにおいて、
    前記メモリコアは、
    前記通常メモリセルおよび前記冗長メモリセルを含む複数のメモリブロックと、
    前記保持回路を介して供給される前記ヒット信号および前記プリデコード信号に応答して、前記プリデコード信号に対応する冗長メモリセルを含むメモリブロックを選択するデコード回路とを備えていることを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    前記内部アクセス動作に必要な時間および前記外部アクセス動作に必要な時間の合計は、前記外部アクセス要求の最小供給間隔である外部サイクル時間と同じか、外部サイクル時間より短いことを特徴とする半導体メモリ。
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