JP5091005B2 - 半導体記憶装置および電子機器 - Google Patents

Description

この発明は、半導体記憶装置および電子機器に関し、より詳しくは、例えば、メモリセルに流れるセル電流の大小でデータを記憶するフラッシュメモリやＲＲＡＭ(Ｒesisitance Ｒandom Ａccess Ｍemory)、あるいはガラス基板上に形成された不揮発性メモリ等のメモリセルを備えた半導体記憶装置に関する。

近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード(プログラム)記憶用の半導体記憶装置として、フラッシュメモリが多用されており、将来は、ＲＲＡＭ(登録商標)やガラス基板メモリ等の新しいメモリも応用されるであろう。しかも、単位面積当たりの記憶容量を増やしてビット単価を下げるため、記憶方式が２値から多値へと急激に変化して来ている。

このような半導体記憶装置は、記憶状態に応じたメモリセル電流の変化を利用して情報を判定するものであるが、構造上、読み出し時にメモリセルに印加した電圧で上記メモリセルに記憶された情報が少しずつ失われて行くというリード・ディスターブが起る。このため、上記メモリセルの入出力端子間に、あまり高い電圧を印加することができず、この結果、メモリセル電流が大きく取れずに読み出しマージンを下げる必要、あるいは、読み出し速度を遅くする必要が生じるという問題がある。

従来の読み出し動作における代表的な手法として、メモリセルからのデータ線にバイアスをかけて電圧に変換してセンスアンプで基準電圧と比較する手法を採用した不揮発性半導体記憶装置が、特許文献１(特開平６−２２３５８７号公報)に記載されている。

しかしながら、上記特許文献１に記載されている従来の半導体記憶装置では、リード・ディスターブを回避するためには、充電電圧を高くすることができない。この結果、メモリセル電流が大きく取れないので、読み出しマージンが小さくなり、読み出し速度が遅くなるという問題点があった。
特開平６−２２３５８７号公報

そこで、この発明の課題は、入出力端子間に印加できる電圧が制限されるメモリセルであってもリード・ディスターブを回避しつつメモリセルの情報を低消費電力かつ高速,高精度で判定できる半導体記憶装置を提供することにある。

上記課題を解決するため、この発明の半導体記憶装置は、入力端子と出力端子との間に流れる電流の大小でもって情報を記憶するメモリセルと、
上記メモリセルの入力端子または出力端子の一方が接続されるビット線と、
上記ビット線を充放電するビット線充放電回路と、
上記ビット線を選択するビット線選択回路と、
上記ビット線選択回路から出力されるデータがデータ線を通して入力されるセンスアンプと、
上記データ線と上記センスアンプとの間に接続されていると共に上記データ線と上記センスアンプとの間の抵抗成分と上記データ線とグランドとの間の容量成分のうちの少なくとも一方を含む負荷回路とを備えることを特徴としている。

この発明の半導体記憶装置によれば、上記負荷回路が含む上記抵抗成分,容量成分でもって、リード・ディスターブが起きないように上記メモリセルの入出力端子間にかかる電圧を低く抑えつつ、十分な読み出しマージンを確保できて、低消費電力で高速な読み出しが可能となる。特にデータ線の寄生抵抗が大きい場合は、上記抵抗成分,容量成分のうちの容量成分だけを含む負荷回路でもって、十分な効果が得られる。

また、一実施形態の半導体記憶装置では、上記負荷回路は、上記データ線とグランドとの間の容量成分としての容量素子を含む。

この実施形態の半導体記憶装置によれば、上記負荷回路が含む容量素子によって、リード・ディスターブが起きないように上記メモリセルの入出力端子間にかかる電圧を低く抑えつつ、十分な読み出しマージンを確保できて、低消費電力で高速な読み出しが可能となる。

また、一実施形態の半導体記憶装置では、上記負荷回路は、上記データ線と上記センスアンプとの間の抵抗成分としての抵抗素子またはトランジスタを含む。

この実施形態の半導体記憶装置によれば、上記負荷回路が含む抵抗成分としての抵抗素子またはトランジスタでもって、リード・ディスターブが起きないように上記メモリセルの入出力端子間にかかる電圧を低く抑えつつ、十分な読み出しマージンを確保できて、低消費電力で高速な読み出しが可能となる。特にデータ線の寄生容量が大きい場合は、抵抗成分としての抵抗素子またはトランジスタだけを直列に挿入することで十分な効果が得られる。一方、特にデータ線の寄生容量および寄生抵抗が小さい場合は、上記抵抗素子(またはトランジスタ)と上記容量素子との両方を含む負荷回路によって十分な効果が得られる。

また、一実施形態の半導体記憶装置では、読み出し動作前に上記データ線の電位を上記ビット線の電位よりも低く設定する読み出し動作制御部を備える。

この実施形態の半導体記憶装置によれば、上記データ線の寄生容量が、上記メモリセルアレイ内のビット線やコモン線の容量よりも大きい場合に、読み出し動作前の充電を高速にでき、消費電力を少なくできる。

また、一実施形態の半導体記憶装置では、読み出し動作前に上記データ線の電位を上記ビット線の電位よりも高く設定する読み出し動作制御部を備える。

この実施形態の半導体記憶装置によれば、上記データ線の寄生容量が、上記メモリセルアレイ内のビット線やコモン線の容量よりも小さい場合に、読み出し動作前の充電を高速にでき、消費電力が少なくできる。

また、一実施形態の半導体記憶装置では、上記メモリセルは、ＲＲＡＭを含む。

この実施形態の半導体記憶装置によれば、上記ＲＲＡＭを含むメモリセルに対して、入出力端子間にかかる電圧を低く抑えつつ十分な読み出しマージンを確保して高速な読み出しが可能となる。上記ＲＲＡＭは、電圧を印加できる端子が２端子しかないので、書き込み動作もしくは消去動作と、読み出し動作との相違点はメモリセルの入出力端子間に印加される電圧の差でしかなくリード・ディスターブが生じ易いが、この実施形態ではリード・ディスターブを回避できる。

また、一実施形態の半導体記憶装置では、上記メモリセルは、電荷蓄積層を有する不揮発性メモリを含む。

この実施形態の半導体記憶装置によれば、上記不揮発性メモリを含むメモリセルに対して、充放電に必要な電流を一定時間流すだけで十分な読み出しマージンを確保して高速な読み出しが可能となる。上記電荷蓄積層を有する不揮発性メモリでは、電流が長時間流れると蓄積層への電子注入によるリード・ディスターブが生じ易いが、この実施形態ではリード・ディスターブを回避できる。

また、一実施形態の半導体記憶装置では、上記メモリセルは、ガラス基板上に形成された不揮発性メモリを含む。

この実施形態の半導体記憶装置によれば、上記ガラス基板上に形成された不揮発性メモリを含むメモリセルに対して、入出力端子間にかかる電圧を低く抑えつつ十分な読み出しマージンを確保して高速な読み出しが可能となる。上記ガラス基板上に形成された不揮発性メモリでは、入出力端子間に大きな電圧がかかるとパンチスルーが生じ、ゲート電圧で電流を制御できなくなるが、この実施形態では上記メモリセルの入出力端子間にかかる電圧を低く抑えつつ十分な読み出しマージンを確保して高速な読み出しが可能となる。

また、一実施形態の電子機器は、上記半導体記憶装置を備える。

この実施形態の電子機器によれば、データ保持の信頼性に関わるリード・ディスターブが起きないように、メモリセルの入出力端子間にかかる電圧を低く抑えつつ、十分な読み出しマージンを確保して、低消費電力で高速な読み出しが可能となるので、高速,低消費電力で信頼性の高い電子機器が得られる。

この発明の半導体記憶装置によれば、データ線もしくはセンスアンプ入力端に適切な値の容量成分や抵抗成分で構成される負荷回路を接続しているので、リード・ディスターブが問題となるような、入力端子間に印加できる電圧が制限されるメモリセルに対しても、上記メモリセルの情報を高精度で低消費電力、かつ高速に判定することができる。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１は、この発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、複数のメモリセルＭ１１、Ｍ１２、・・・、Ｍｎｍがマトリクス状に配置されたメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ１〜ＷＬｎが延在している。上記メモリセルＭ１１〜ＭｎｍはＲＲＡＭである。

さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶメモリセルの入出力端子の一端を互いに接続する複数のビット線ＢＬ１〜ＢＬｍが延在している。また、上記ワード線ＷＬ１〜ＷＬｍは、任意のワード線を選択する行デコーダ１０１に接続されている。

上記ビット線ＢＬ１〜ＢＬｍは、ビット線充放電回路１０２の信号ＰＲＥ１〜ＰＲＥｍで選択されるトランジスタＱ１〜Ｑｍによるトランジスタ群によって、コモン線ＣＭＬに接続されている。また、上記ビット線ＢＬ１〜ＢＬｍは、ビット線選択回路１０３の信号ＳＥＬ１〜ＳＥＬｍで選択されるトランジスタＱ１１〜Ｑ１ｍによるトランジスタ群によって、データ線ＤＬを経由して負荷回路１０５の入力端に接続される。上記コモン線ＣＭＬは、メモリセルＭ１１〜Ｍｎｍを選択するためのセルトランジスタ群Ｔ１１〜Ｔｎｍの入出力端子の一端に共通に接続されている。このコモン線ＣＭＬは、ゲートに信号ＲＯＮが入力されるトランジスタＱ０を介して充電電圧ＶＰＲＥを供給する電源(図示せず)に接続される。

一方、負荷回路１０５の出力端は、センスアンプ１０４の一方の入力端子に接続されたノードＳＩＮに接続されている。このセンスアンプ１０４のもう一方の入力端子には、比較のための基準電圧ＶＲＥＦを供給する電源(図示せず)が接続されている。このセンスアンプ１０４の出力が読み出しデータＤＡＴＡとなる。また、上記ノードＳＩＮとグランドとの間にはトランジスタＱＳが接続されている。このトランジスタＱＳのゲートには信号ＲＯＮが入力される。この信号ＲＯＮは制御信号発生回路１０７から出力される。このトランジスタＱＳと制御信号発生回路１０７とが読み出し動作制御部を構成している。

なお、ここでは、負荷回路１０５は、直列抵抗ＲＬと並列容量ＣＬとで構成したが、直列抵抗ＲＬと並列容量ＣＬのいずれか一方のみで上記負荷回路を構成しても構わない。特に、上記データ線ＤＬの寄生容量や寄生抵抗が小さい場合は、上記直列抵抗ＲＬと並列容量ＣＬの両方で負荷回路１０５を構成することで十分な効果が得られる。一方、データ線ＤＬの寄生抵抗が大きい場合は、上記並列容量ＣＬだけで負荷回路１０５を構成することで十分な効果が得られる。他方、データ線ＤＬの寄生容量が大きい場合は、直列抵抗ＲＬだけで負荷回路１０５を構成することで十分な効果が得られる。また、上記直列抵抗ＲＬや並列容量ＣＬをトランジスタで構成しても構わない。

図２は、この実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。図２における「ＷＬ１」欄には図１のワード線ＷＬ１での信号波形を示し、図２における「ＲＯＮ」欄には図１の信号ＲＯＮの信号波形を示し、図２における「ＰＲＥ１」欄には図１の信号ＰＲＥ１の信号波形を示す。また、図２における「ＰＲＥ２〜ＰＲＥｍ」欄には図１の信号ＰＲＥ２〜ＰＲＥｍの信号波形を示し、図２における「ＳＥＬ１」欄には、図１の信号ＳＥＬ１の信号波形を示す。

ここでは、図２を参照して、ワード線ＷＬ１に接続されたメモリセルＭ１１を読み出す場合を説明する。

まず、時刻ｔ１以前には、信号ＲＯＮが立ち上がっているので、ノードＳＩＮが放電され、０Ｖになっている。次に、時刻ｔ１になると、ワード線ＷＬ１を立ち上げ、同時に信号ＲＯＮと信号ＰＲＥ１〜ＰＲＥｍを立ち下げて、コモン線ＣＭＬと全ビット線ＢＬ１〜ＢＬｍを充電電圧ＶＰＲＥに充電する。続いて、時刻ｔ２に、信号ＳＥＬ１と信号ＰＲＥ１を立ち上げ、データ線ＤＬと負荷回路１０５を介して、ノードＳＩＮを充電する。このとき、ビット線充放電回路１０２においては、ゲートに信号ＰＲＥ１が入力されているトランジスタＱ１がオフしている。また、このとき、ビット線選択回路１０３においては、ゲートに信号ＳＥＬ１が入力されているトランジスタＱ１１のみがオンしている。したがって、ノードＳＩＮの充電は、メモリセルＭ１１のみを通して行われる。時刻ｔ２から適切な時間の後、センスアンプ１０４を動作させて、ノードＳＩＮの電圧と基準電圧ＶＲＥＦを比較することにより、メモリセルＭ１１のデータＤＡＴＡを出力する。

次に、図３は、上記ＲＲＡＭであるメモリセルＭ１１〜Ｍｎｍのうちの１つのメモリセルに印加される電圧を特性曲線３００で示している。また、図３では、上記ＲＲＡＭであるメモリセルＭ１１〜Ｍｎｍのうちの１つのメモリセルが高抵抗である時の読み出し電圧と上記ＲＲＡＭであるメモリセルＭ１１〜Ｍｎｍのうちの１つのメモリセルが低抵抗である時の読み出し電圧との電位差の時間変化を特性曲線３０１で示している。上記電位差は上記ノードＳＩＮの電位差に相当している。

この図３に示す特性では、充電電圧ＶＰＲＥ＝３Ｖとし、ビット線ＢＬ１の容量を１ｐＦとし、負荷回路１０５の直列抵抗ＲＬ＝１００Ωとし、並列容量ＣＬ＝０.１４ｐＦとした。また、上記メモリセルＭ１１〜Ｍｎｍの間で低抵抗状態での抵抗値にはばらつきがあり、また、上記メモリセルＭ１１〜Ｍｎｍの間で高抵抗状態での抵抗値にはばらつきがある。このため、上記メモリセルＭ１１〜Ｍｎｍの低抵抗時の最大抵抗値を１０ｋΩと仮定し、上記メモリセルＭ１１〜Ｍｎｍの高抵抗時の最小抵抗値を５０ｋΩと仮定し、上記メモリセルＭ１１〜Ｍｎｍの高抵抗時の最大抵抗値を２００ｋΩと仮定した。

そして、図３の特性図では、読み出し時に上記最大抵抗値２００ｋΩである高抵抗状態のメモリセルの両端にかかる電圧を特性曲線３００で示している。特性曲線３００で示すように、この最大抵抗値の上記メモリセルの両端にかかる電圧は、最大でも０.５Ｖに留まっている。これは、負荷回路１０５によって、上記メモリセルの両端にかかる電圧が、充電電圧ＶＰＲＥ＝３Ｖに比べて格段に低い値に抑えられていることによる。

一方、図３の特性曲線３０１に示す通り、低抵抗時の最大抵抗値１０ｋΩになっているメモリセルを読み出すときのノードＳＩＮの電圧と、高抵抗時の最小抵抗値５０ｋΩになっているメモリセルを読み出すときのノードＳＩＮの電圧との差、つまり読み出しマージンは、図２の時刻ｔ２を基準(０ｎｓ)として、読み出し時間１５ｎｓの時点で、約０.２０Ｖが得られている。

(第１比較例)
次に、図１の第１実施形態に対する比較例としての第１比較例を、図４に示す。この第１比較例は、図１の負荷回路１０５に替えて、図４のバイアス回路４００を備えた点、およびトランジスタＱＳを有していない点だけが上記第１実施形態と異なるので、主として上記第１実施形態と異なる点を説明する。この第１比較例が備えるバイアス回路４００は、ゲートに信号ＶＢＩＡＳが入力されるトランジスタＴｒ４００で構成されている。

この図４に示した第１比較例においては、バイアス回路４００によって、ノードＳＩＮの電圧を決めている。この第１比較例において、上記トランジスタＴｒ４００のオン抵抗値が３０ｋΩとなるような信号ＶＢＩＡＳを設定した場合に、最大抵抗値２００ｋΩである高抵抗状態のメモリセルの両端にかかる電圧を、図５の特性図に特性曲線５００で示している。なお、この図５の特性図では、充電電圧ＶＰＲＥ＝０.５８Ｖと低い値に設定して、特性曲線５００が０.５Ｖを超えないようにした以外の設定条件は図３の特性図における前記設定条件と同様の設定条件にした。また、上記トランジスタＴｒ４００のオン抵抗値３０ｋΩは、前記条件で仮定したメモリセルＭ１１〜Ｍｎｍの低抵抗時の最大抵抗値１０ｋΩと上記メモリセルＭ１１〜Ｍｎｍの高抵抗時の最小抵抗値５０ｋΩとの中間の抵抗値である。

そして、図５の特性曲線５０１に示す通り、低抵抗時の最大抵抗値１０ｋΩになっているメモリセルを読み出すときのノードＳＩＮの電圧と、高抵抗時の最小抵抗値５０ｋΩになっているメモリセルを読み出すときのノードＳＩＮの電圧との差、つまり読み出しマージンは、読み出し時間１５ｎｓの時点では、僅か０.０６Ｖしかなく、１５０ｎｓ経った時点でも、０.１８８Ｖである。

この第１比較例での特性曲線５０１と前記第１実施形態での特性曲線３０１とを比較すれば分るように、第１実施形態ではデータ線ＤＬあるいはセンスアンプ１０４の入力端子に負荷回路１０５を接続したことで、読み出しマージンと読み出し速度を大幅に改善できることが分かる。

また、図４の第１比較例では、バイアス回路４００を通して電流が流れ続けるので、読み出し時間１５０ｎｓまでの平均電流が１３.４μＡであるのに対して、図１の第１実施形態では、負荷回路１０５による充電方式であるので、負荷容量ＣＬを充電するのに必要な電流しか流れず、読み出し時間１５０ｎｓまでの平均電流は２.８μＡである。よって、上記第１実施形態では、低消費電力化を格段に促進可能であることが分かる。

このように、この第１実施形態によれば、上記負荷回路１０５でもって、リード・ディスターブが起きないように上記メモリセルの入出力端子間にかかる電圧を低く抑えつつ、十分な読み出しマージンを確保できて、低消費電力で高速な読み出しが可能となる。

なお、図４に示した第１比較例のバイアス回路４００では、トランジスタＴｒ４００の一端をＧＮＤ(グランド)に接続したが、図６に示した第２比較例では、バイアス回路４００に替えてバイアス回路６００を有している。このバイアス回路６００のトランジスタＴｒ６００は、一端を充電電圧ＶＰＲＥ等の電源に接続しても構わない。この第２比較例は、第１実施形態のＰ型トランジスタＱ０に替えてＮ型トランジスタＺ０を有し、このＮ型トランジスタＺ０の一端をＧＮＤに接続した。また、この第２比較例は、ビット線充放電回路１０２に替えてビット線充放電回路６０２を有し、このビット線充放電回路６０２をＮ型トランジスタＺ１〜Ｚｍからなるトランジスタ群で構成している。さらに、この第２比較例は、ビット線選択回路１０３に替えてビット線選択回路６０３を有し、このビット線選択回路６０３をＰ型トランジスタＺ１１〜Ｚ１ｍからなるトランジスタ群で構成している。そして、この第２比較例では、上記Ｎ型トランジスタＺ０のゲートに前記第１比較例の信号ＲＯＮを反転した信号ＲＯＮ＃を入力し、上記Ｎ型トランジスタＺ１〜Ｚｍのゲートに前記第１比較例の信号ＰＲＥ１〜ＰＲＥｍを反転した信号ＰＲＥ１＃〜ＰＲＥｍ＃を入力し、上記Ｐ型トランジスタＰ型トランジスタＺ１１〜Ｚ１ｍのゲートに前記第１比較例の信号ＳＥＬ１〜ＳＥＬｍを反転した信号ＳＥＬ１＃〜ＳＥＬｍ＃を入力した。また、第１,第２比較例ではバイアス回路４００,６００としてトランジスタを用いる例を示したが、トランジスタ以外でも抵抗に相当する負荷素子を用いてもよい。

(第２の実施の形態)
次に、図７に、この発明の第２実施形態の半導体記憶装置を示す。この第２実施形態は、図１の第１実施形態が備えるメモリセルアレイ１００に替えて、メモリセルアレイ７００を備える点だけが、前述の第１実施形態と異なる。すなわち、この第２実施形態が備えるメモリセルアレイ７００は、前述の第１実施形態が備えるメモリセルアレイ１００を構成する複数のＲＲＡＭからなるメモリセルＭ１１〜Ｍｎｍを一般的なフラッシュメモリからなるメモリセルＦ１１〜Ｆｎｍに置き換えたものである。このメモリセルＦ１１〜Ｆｎｍの蓄積部は、浮遊ゲート型でも、窒化膜型でも構わない。

このメモリセルアレイ７００を備えた第２実施形態は、前述の第１実施形態で説明した動作と同様の動作が可能であり、前述の第１実施形態と同様、読み出しマージンと読み出し速度を大幅に改善できると共に、低消費電力化を格段に促進可能になる効果が得られる。

(第３の実施の形態)
次に、図８に、この発明の第３実施形態の半導体記憶装置を示す。この第３実施形態は、図１の第１実施形態が備えるメモリセルアレイ１００に替えて、メモリセルアレイ８００を備えた点だけが、前述の第１実施形態と異なる。すなわち、この第３実施形態が備えるメモリセルアレイ８００は、図１のメモリセルアレイ１００を構成する複数のＲＲＡＭからなるメモリセルＭ１１〜Ｍｎｍをガラス基板上に形成された不揮発性メモリＧ１１〜Ｇｎｍに置き換えたものである。

このメモリセルアレイ８００を備えた第３実施形態は、前述の第１実施形態で説明した動作と同様の動作が可能であり、前述の第１実施形態と同様、読み出しマージンと読み出し速度を大幅に改善できると共に、低消費電力化を格段に促進可能になる効果が得られる。

ところで、前述の第１実施形態のメモリセルアレイ１００を構成しているＲＲＡＭは電圧を印加できる端子が２端子しかないので、書き込み動作もしくは消去動作と、読み出し動作との相違点は、メモリセルＭ１１〜Ｍｎｍの入出力端子間に印加される電圧の差でしかない。つまり、上記ＲＲＡＭは構造的にリード・ディスターブが生じ易い構造であることから、本発明が非常に有効となる。

一方、前述の第２実施形態のメモリセルアレイ７００が電荷蓄積層を有する不揮発性メモリからなるメモリセルＦ１１〜Ｆｎｍを備える場合、このメモリセルに電流が長時間流れると、蓄積層への電子注入によるリード・ディスターブが生じる。ここで、従来のバイアス方式ではＤＣパスができるので、メモリセルに電流が長時間流れ続けるのに対して、本発明の充放電方式であれば、前述のようにノードＳＩＮを充放電する電流が一定の時間流れるだけであるから、リード・ディスターブは起こり難い。

また、上記第３実施形態のようにメモリセルＧ１１〜Ｇｎｍがガラス基板上に形成された不揮発性メモリである場合には、メモリセルの入出力端子間に大きな電圧がかかるとパンチスルーが生じ、ゲート電圧で電流を制御できなくなるが、本実施形態では、メモリセルの入出力端子間にかかる電圧を低く抑えつつ十分な読み出しマージンを確保して高速な読み出しが可能となる。

(第４の実施の形態)
次に、図９に、この発明の第４実施形態の半導体記憶装置を示す。この第４実施形態は、ノードＳＩＮへの充電方式を採用した前述の第１実施形態とは異なり、ノードＳＩＮからの放電方式を採用している。すなわち、この第４実施形態は、次の(1)〜(3)の点が前述の第１実施形態と異なる。

(1) 前述の第１実施形態のビット線充放電回路１０２,ビット線選択回路１０３に替えて、ビット線充放電回路８０２,ビット線選択回路８０３を備える点。

(2) 前述の第１実施形態のＰ型トランジスタＱ０,Ｎ型トランジスタＱＳに替えて一端がＧＮＤに接続されたＮ型トランジスタＺ０,一端が充電電圧ＶＲＥＦの電源に接続されたＰ型トランジスタＺＳを備える点。

(3) 制御信号発生回路１０７に替えて制御信号発生回路８０７を備え、この 制御信号発生回路８０７は、信号ＲＯＮを反転した信号ＲＯＮ＃をＮ型トランジスタＺ０とＰ型トランジスタＺＳに入力する点。

この第４実施形態が備える上記ビット線充放電回路８０２は、Ｎ型トランジスタＺ１〜Ｚｍからなるトランジスタ群を有し、このＮ型トランジスタＺ１〜Ｚｍのゲートには、前記第１実施形態における信号ＰＲＥ１〜ＰＲＥｍを反転した信号ＰＲＥ１＃〜ＰＲＥｍ＃が入力される。また、この第４実施形態が備える上記ビット線選択回路８０３は、Ｐ型トランジスタＺ１１〜Ｚ１ｍからなるトランジスタ群を有し、このＰ型トランジスタＺ１１〜Ｚ１ｍのゲートには、前記第１実施形態における信号ＳＥＬ１〜ＳＥＬｍを反転した信号ＳＥＬ１＃〜ＳＥＬｍ＃が入力される。

図１０は、この第４実施形態における半導体装置の読み出し動作を説明するタイミング図である。図１０における「ＷＬ１」欄には図９のワード線ＷＬ１での信号波形を示し、図１０における「ＲＯＮ＃」欄には図９の信号ＲＯＮ＃の信号波形を示し、図１０における「ＰＲＥ１＃」欄には図９の信号ＰＲＥ１＃の信号波形を示す。また、図１０における「ＰＲＥ２＃〜ＰＲＥｍ＃」欄には図９の信号ＰＲＥ２＃〜ＰＲＥｍ＃の信号波形を示し、図１０における「ＳＥＬ１」欄には、図９の信号ＳＥＬ１＃の信号波形を示す。

ここでは、図１０を参照して、ワード線ＷＬ１に接続されたメモリセルＭ１１を読み出す場合を説明する。

まず、時刻ｔ１以前には、信号ＲＯＮ＃が立ち下がっているので、ノードＳＩＮが充電され、充電電圧ＶＰＲＥになっている。次に、時刻ｔ１になると、ワード線ＷＬ１を立ち上げ、同時に信号ＲＯＮ＃と信号ＰＲＥ１＃〜ＰＲＥｍ＃を立ち上げて、コモン線ＣＭＬと全ビット線ＢＬ１〜ＢＬｍを充電電圧ＶＰから放電する。続いて、時刻ｔ２に、信号ＳＥＬ１＃と信号ＰＲＥ１＃を立ち下げ、データ線ＤＬと負荷回路１０５を介して、ノードＳＩＮから放電する。このとき、ビット線充放電回路８０２においては、ゲートに信号ＰＲＥ１＃が入力されているトランジスタＺ１がオフしている。また、このとき、ビット線選択回路８０３においては、ゲートに信号ＳＥＬ１＃が入力されているトランジスタＺ１１のみがオンしている。したがって、ノードＳＩＮの放電は、メモリセルＭ１１のみを通して行われる。時刻ｔ２から適切な時間の後、センスアンプ１０４を動作させて、ノードＳＩＮの電圧と基準電圧ＶＲＥＦを比較することにより、メモリセルＭ１１のデータＤＡＴＡを出力する。

この第４実施形態によれば、前述の第１実施形態と同様、リード・ディスターブが起きないように、メモリセルの入出力端子間にかかる電圧を低く抑えつつ、十分な読み出しマージンを確保して、低消費電力で高速な読み出しが可能となる。

なお、データ線ＤＬの寄生容量がメモリセルアレイ内のビット線ＢＬ１〜ＢＬｍやコモン線ＣＭＬの容量より大きい場合には、この第４実施形態よりも前述の第１実施形態の方が読み出し動作前の充電を高速にできるから、消費電力を少なくできる。逆に、データ線ＤＬの寄生容量がメモリセルアレイ内のビット線ＢＬ１〜ＢＬｍやコモン線ＣＭＬの容量よりも小さい場合には、前述の第１実施形態よりもこの第４実施形態の方が読み出し動作前の充電を高速にでき、消費電力を少なくできる。

(第５の実施の形態)
次に、図１１のブロック図に、この発明の第５実施形態である電子機器としてのデジタルカメラを示す。このデジタルカメラは、この発明の半導体記憶装置である不揮発性メモリ９０８、９１９を備えている。上記不揮発性メモリ９０８は、例えば、前記第１〜第４実施形態のうちのいずれか１つで構成されている。上記不揮発性メモリ９０８は、撮影画像の記憶に用いられており、不揮発性メモリ９１９は、液晶パネル９２２のばらつき補正値の記憶に用いられている。

このデジタルカメラは、操作者によりパワースイッチ９０１がオンされると、電池９０２から供給される電力がＤＣ/ＤＣコンバータ９０３で所定電圧に変圧されて、各部品に供給される。光学系駆動部９１７で駆動されるレンズ９１６から入った光は、ＣＣＤ９１８で電流に変換され、Ａ/Ｄコンバータ９２０でデジタル信号となり、映像処理部９１０のデータバッファ９１１に入力される。データバッファ９１１に入力された信号は、ＭＰＥＧ(Ｍoving Ｐicture Ｅxpert Ｇroup)規格に基づく処理を行うＭＰＥＧ処理部９１３で動画処理され、ビデオエンコーダ９１４を経てビデオ信号となり、液晶ドライバ９２１を経て、液晶パネル９２２に表示される。

このとき、液晶ドライバ９２１は、内蔵する不揮発性メモリ９１９のデータを用いて、液晶パネル９２２のばらつき(例えば液晶パネル毎に異なる色合いのばらつきなど)を補正している。操作者によりシャッター９０４が押下されると、データバッファ９１１の情報が、ＪＰＥＧ(Ｊoint Ｐhotographic Ｅxpert Ｇroup)規格に基づく処理を行うＪＰＥＧ処理部９１２を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ９０８に記録される。このフラッシュメモリ９０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ９０７は、ＣＰＵ９０６や映像処理部９１０の様々な処理過程で発生するデータの一時記憶用に利用される。

上記デジタルカメラの不揮発性メモリ９０８,９１９は、ビット単価を下げるため、チップ面積を削減する必要があり、また、電池９０２の小型化と継続動作時間の延長のため、消費電力を下げる必要がある。さらに、不揮発性メモリ９０８に保存される画像は、１画素でも誤りがあると画像品質の低下を招くので、保存に伴うデータの信頼性を高くしなければならない。さらに、保存が長期に亘る際のデータの信頼性も高くする必要がある。また、他の電子機器、例えば携帯電話で用いられる不揮発性メモリは、画像データの保存の際に通信プロトコルを併せて記録するので、高度の信頼性が必要となる。

ここで、上記不揮発性メモリ９０８,９１９に上記本発明の実施形態を採用することで、データ保持の信頼性に関わるリード・ディスターブを抑えた上で、読み出しマージンを確保し、高速な読み出しが低消費電力で可能となる。したがって、この発明の半導体記憶装置を備える電子機器は、高速化、低消費電力化、高信頼性化を達成することができる。

なお、上記第５実施形態では、本発明の半導体記憶装置の実施形態をデジタルカメラに搭載したが、この発明の半導体記憶装置を携帯電話に搭載することも好ましい。すなわち、携帯電話で用いられる不揮発性メモリは、画像データの他、通信プロトコルも記録するので、高度の信頼性が必要となる。したがって、この発明の半導体記憶装置を携帯電話に搭載することにより、携帯電話の品質を格段に向上させることができる。

尚、本発明の半導体記憶装置を、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラおよび携帯電話以外の電子機器に搭載してもよいことは言うまでもない。

この発明の第１実施形態の半導体記憶装置を示す図である。 上記第１実施形態の読み出し動作のタイミング図である。 上記第１実施形態の半導体装置のメモリセルに印加される電圧の時間変化と上記メモリセルの高抵抗時と低抵抗時の読み出し電圧の差の時間変化とを示す特性図である。 上記第１実施形態に対する第１比較例としてのバイアス回路を用いた半導体記憶装置を示す図である。 上記第１比較例の半導体記憶装置のメモリセルに印加される電圧の時間変化と上記メモリセルの高抵抗時と低抵抗時の読み出し電圧の差の時間変化とを示す特性図である。 上記第１実施形態に対する第２比較例としてのバイアス回路を用いた半導体記憶装置を示す図である。 この発明の第２実施形態の半導体記憶装置を示す図である。 この発明の第３実施形態の半導体記憶装置を示す図である。 この発明の第４実施形態の半導体記憶装置を示す図である。 上記第４実施形態の読み出し動作のタイミング図である。 この発明の第５実施形態の電子機器であるデジタルカメラを示すブロック図である。

符号の説明

１００、７００、８００ メモリセルアレイ
１０１ 行デコーダ
１０２、６０２、８０２ ビット線充放電回路
１０３、６０３、８０３ ビット線選択回路
１０４ センスアンプ
１０５ 負荷回路
３００、５００ 特性曲線(２００ｋΩセルの両端にかかる電圧)
３０１、５０１ 特性曲線(読み出しマージン)
４００、６００ バイアス回路
９００ デジタルカメラ
９０１ パワースイッチ
９０２ 電池
９０３ ＤＣ/ＤＣコンバータ
９０４ シャッター
９０６ ＣＰＵ
９０７ ＤＲＡＭ
９０８ 不揮発性メモリ
９１０ 映像処理部
９１１ データバッファ
９１２ ＪＰＥＧ処理部
９１３ ＭＰＥＧ処理部
９１４ ビデオエンコーダ
９１６ レンズ
９１７ 光学系駆動部
９１８ ＣＣＤ
９１９ 不揮発性メモリ
９２０ Ａ/Ｄコンバータ
９２１ 液晶ドライバ
９２２ 液晶パネル

Claims (9)

1. 入力端子と出力端子との間に流れる電流の大小でもって情報を記憶するメモリセルと、
   上記メモリセルの入力端子または出力端子の一方が接続されるビット線と、
   上記ビット線を充放電するビット線充放電回路と、
   上記ビット線を選択するビット線選択回路と、
   上記ビット線選択回路から出力されるデータがデータ線を通して入力されるセンスアンプと、
   上記データ線と上記センスアンプとの間に接続されていると共に上記データ線と上記センスアンプとの間の抵抗成分と上記データ線とグランドとの間の容量成分のうちの少なくとも一方を含む負荷回路とを備えることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記負荷回路は、上記データ線とグランドとの間の容量成分としての容量素子を含むことを特徴とする半導体記憶装置。
3. 請求項１または２に記載の半導体記憶装置において、
   上記負荷回路は、上記データ線と上記センスアンプとの間の抵抗成分としての抵抗素子またはトランジスタを含むことを特徴とする半導体記憶装置。
4. 請求項１から３のいずれか１つに記載の半導体記憶装置において、
   読み出し動作前に上記データ線の電位を上記ビット線の電位よりも低く設定する読み出し動作制御部を備えることを特徴とする半導体記憶装置。
5. 請求項１から３のいずれか１つに記載の半導体記憶装置において、
   読み出し動作前に上記データ線の電位を上記ビット線の電位よりも高く設定する読み出し動作制御部を備えることを特徴とする半導体記憶装置。
6. 請求項１から５のいずれか１つに記載の半導体記憶装置において、
   上記メモリセルは、ＲＲＡＭを含むことを特徴とする半導体記憶装置。
7. 請求項１から５のいずれか１つに記載の半導体記憶装置において、
   上記メモリセルは、電荷蓄積層を有する不揮発性メモリを含むことを特徴とする半導体記憶装置。
8. 請求項１から５のいずれか１つに記載の半導体記憶装置において、
   上記メモリセルは、ガラス基板上に形成された不揮発性メモリを含むことを特徴とする半導体記憶装置。
9. 請求項１から８のいずれか１つに記載の半導体記憶装置を備えた電子機器。

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