JP5091005B2 - 半導体記憶装置および電子機器 - Google Patents
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Description
上記メモリセルの入力端子または出力端子の一方が接続されるビット線と、
上記ビット線を充放電するビット線充放電回路と、
上記ビット線を選択するビット線選択回路と、
上記ビット線選択回路から出力されるデータがデータ線を通して入力されるセンスアンプと、
上記データ線と上記センスアンプとの間に接続されていると共に上記データ線と上記センスアンプとの間の抵抗成分と上記データ線とグランドとの間の容量成分のうちの少なくとも一方を含む負荷回路とを備えることを特徴としている。
図1は、この発明の第1実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、複数のメモリセルM11、M12、・・・、Mnmがマトリクス状に配置されたメモリセルアレイ100を備える。このメモリセルアレイ100の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線WL1〜WLnが延在している。上記メモリセルM11〜MnmはRRAMである。
次に、図1の第1実施形態に対する比較例としての第1比較例を、図4に示す。この第1比較例は、図1の負荷回路105に替えて、図4のバイアス回路400を備えた点、およびトランジスタQSを有していない点だけが上記第1実施形態と異なるので、主として上記第1実施形態と異なる点を説明する。この第1比較例が備えるバイアス回路400は、ゲートに信号VBIASが入力されるトランジスタTr400で構成されている。
次に、図7に、この発明の第2実施形態の半導体記憶装置を示す。この第2実施形態は、図1の第1実施形態が備えるメモリセルアレイ100に替えて、メモリセルアレイ700を備える点だけが、前述の第1実施形態と異なる。すなわち、この第2実施形態が備えるメモリセルアレイ700は、前述の第1実施形態が備えるメモリセルアレイ100を構成する複数のRRAMからなるメモリセルM11〜Mnmを一般的なフラッシュメモリからなるメモリセルF11〜Fnmに置き換えたものである。このメモリセルF11〜Fnmの蓄積部は、浮遊ゲート型でも、窒化膜型でも構わない。
次に、図8に、この発明の第3実施形態の半導体記憶装置を示す。この第3実施形態は、図1の第1実施形態が備えるメモリセルアレイ100に替えて、メモリセルアレイ800を備えた点だけが、前述の第1実施形態と異なる。すなわち、この第3実施形態が備えるメモリセルアレイ800は、図1のメモリセルアレイ100を構成する複数のRRAMからなるメモリセルM11〜Mnmをガラス基板上に形成された不揮発性メモリG11〜Gnmに置き換えたものである。
次に、図9に、この発明の第4実施形態の半導体記憶装置を示す。この第4実施形態は、ノードSINへの充電方式を採用した前述の第1実施形態とは異なり、ノードSINからの放電方式を採用している。すなわち、この第4実施形態は、次の(1)〜(3)の点が前述の第1実施形態と異なる。
次に、図11のブロック図に、この発明の第5実施形態である電子機器としてのデジタルカメラを示す。このデジタルカメラは、この発明の半導体記憶装置である不揮発性メモリ908、919を備えている。上記不揮発性メモリ908は、例えば、前記第1〜第4実施形態のうちのいずれか1つで構成されている。上記不揮発性メモリ908は、撮影画像の記憶に用いられており、不揮発性メモリ919は、液晶パネル922のばらつき補正値の記憶に用いられている。
101 行デコーダ
102、602、802 ビット線充放電回路
103、603、803 ビット線選択回路
104 センスアンプ
105 負荷回路
300、500 特性曲線(200kΩセルの両端にかかる電圧)
301、501 特性曲線(読み出しマージン)
400、600 バイアス回路
900 デジタルカメラ
901 パワースイッチ
902 電池
903 DC/DCコンバータ
904 シャッター
906 CPU
907 DRAM
908 不揮発性メモリ
910 映像処理部
911 データバッファ
912 JPEG処理部
913 MPEG処理部
914 ビデオエンコーダ
916 レンズ
917 光学系駆動部
918 CCD
919 不揮発性メモリ
920 A/Dコンバータ
921 液晶ドライバ
922 液晶パネル
Claims (9)
- 入力端子と出力端子との間に流れる電流の大小でもって情報を記憶するメモリセルと、
上記メモリセルの入力端子または出力端子の一方が接続されるビット線と、
上記ビット線を充放電するビット線充放電回路と、
上記ビット線を選択するビット線選択回路と、
上記ビット線選択回路から出力されるデータがデータ線を通して入力されるセンスアンプと、
上記データ線と上記センスアンプとの間に接続されていると共に上記データ線と上記センスアンプとの間の抵抗成分と上記データ線とグランドとの間の容量成分のうちの少なくとも一方を含む負荷回路とを備えることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記負荷回路は、上記データ線とグランドとの間の容量成分としての容量素子を含むことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記負荷回路は、上記データ線と上記センスアンプとの間の抵抗成分としての抵抗素子またはトランジスタを含むことを特徴とする半導体記憶装置。 - 請求項1から3のいずれか1つに記載の半導体記憶装置において、
読み出し動作前に上記データ線の電位を上記ビット線の電位よりも低く設定する読み出し動作制御部を備えることを特徴とする半導体記憶装置。 - 請求項1から3のいずれか1つに記載の半導体記憶装置において、
読み出し動作前に上記データ線の電位を上記ビット線の電位よりも高く設定する読み出し動作制御部を備えることを特徴とする半導体記憶装置。 - 請求項1から5のいずれか1つに記載の半導体記憶装置において、
上記メモリセルは、RRAMを含むことを特徴とする半導体記憶装置。 - 請求項1から5のいずれか1つに記載の半導体記憶装置において、
上記メモリセルは、電荷蓄積層を有する不揮発性メモリを含むことを特徴とする半導体記憶装置。 - 請求項1から5のいずれか1つに記載の半導体記憶装置において、
上記メモリセルは、ガラス基板上に形成された不揮発性メモリを含むことを特徴とする半導体記憶装置。 - 請求項1から8のいずれか1つに記載の半導体記憶装置を備えた電子機器。
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