JP4647460B2 - 半導体記憶装置及び電子機器 - Google Patents
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仮想接地方式でビット線が接続された不揮発性の複数のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う読み出しセルの一端に接続された第1ビット線に、放電電圧を印加する放電電圧印加回路と、
上記読み出しセルの他端及び上記読み出しセルに隣接する隣接セルの一端に接続された第2ビット線に、第1プリチャージ電圧を印加し、上記隣接セルの他端に接続された第3ビット線に、第2プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線に接続されて、上記第2ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第2プリチャージ電圧が第1プリチャージ電圧よりも高い
ことを特徴としている。
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う第1読み出しセルの一端と、読み出しを行う第2読み出しセルの他端とに接続された第1ビット線に、放電電圧を印加する放電電圧印加回路と、
上記第1読み出しセルの他端及び上記第1読み出しセルの他端側に隣接する第1隣接セルの一端に接続された第2ビット線に、第1プリチャージ電圧を印加し、上記第1隣接セルの他端に接続された第3ビット線に、第2プリチャージ電圧を印加し、上記第2読み出しセルの一端及び上記第2読み出しセルの一端側に隣接する第2隣接セルの他端に接続された第4ビット線に、第3プリチャージ電圧を印加し、上記第2隣接セルの一端に接続された第5ビット線に、第4プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第4ビット線に接続されて、上記第2ビット線および上記第4ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第2プリチャージ電圧が第1プリチャージ電圧よりも高く、かつ、上記第4プリチャージ電圧が第3プリチャージ電圧よりも高い
ことを特徴としている。
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、n本(nは4以上の偶数)毎に選択された第1ビット線に、この第1ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第1ビット線に隣接する第2ビット線から第nビット線までに、順次第1乃至第(n−1)プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第nビット線に接続されて、上記第2ビット線および上記第nビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第1乃至第(n/2)プリチャージ電圧がこの順に高く、上記第(n/2)乃至第(n−1)プリチャージ電圧がこの順に低く、かつ、上記第(n−1)プリチャージ電圧が上記放電電圧よりも高い
ことを特徴としている。
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、n本(nは5以上の奇数)毎に選択された第1ビット線に、この第1ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第1ビット線に隣接する第2ビット線から第nビット線までに、順次第1乃至第(n−1)プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第nビット線に接続されて、上記第2ビット線および上記第nビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第1乃至第k(kは2以上(n−1)/2以下の自然数)プリチャージ電圧がこの順に高く、上記第k乃至第(n−k)プリチャージ電圧が互いに同一であり、上記第(n−k)乃至第(n−1)プリチャージ電圧がこの順に低く、かつ、上記第(n−1)プリチャージ電圧が上記放電電圧よりも高い
ことを特徴としている。
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、n本(nは6以上の偶数)毎に選択された第1ビット線に、この第1ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第1ビット線に隣接する第2ビット線から第nビット線までに、順次第1乃至第(n−1)プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第nビット線に接続されて、上記第2ビット線および上記第nビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第1乃至第k(kは2以上n/2−1以下の自然数)プリチャージ電圧がこの順に高く、上記第k乃至第(n−k)プリチャージ電圧が互いに同一であり、上記第(n−k)乃至第(n−1)プリチャージ電圧がこの順に低く、かつ、上記第(n−1)プリチャージ電圧が上記放電電圧よりも高い
ことを特徴としている。
図1は、本発明の実施形態の半導体記憶装置が有する複数のメモリセルについて、読み出しの際にビット線に電圧が印加される様子を、従来の半導体記憶装置と対比して示した模式図である。
図5は、第2実施形態の半導体記憶装置が備える不揮発性のメモリセルとしてのサイドウォールメモリを示す断面図である。
図10は、本発明の第3実施形態の半導体記憶装置を示す模式図である。第3実施形態の半導体記憶装置は、第1実施形態の図1(b)に示した半導体記憶装置に対して、ビット線にトランジスタTr1、Tr2、Tr3、・・・を介してキャパシタCP1、CP2、CP3、・・・を接続している。このキャパシタCP1、CP2、CP3、・・・は、容量が(n−1)CBであり、ビット線に1本置きに接続されている。このキャパシタCP1、CP2、CP3、・・・をビット線BL1、BL3、BL5、・・・に接続するトランジスタTr1、Tr2、Tr3、・・・のゲートは、図10に示すように、制御信号CAP1及びCAP2が印加される信号線に交互に接続されている。全ての上記ビット線BL1、BL2、BL3、・・・には、容量がCBの静電容量を有する。なお、図10には、各ビット線の静電容量を示すためにキャパシタを記載しているが、実際にはキャパシタは接続されていない。
図12は、本発明の第4実施形態の半導体記憶装置を示す模式図である。本実施形態の半導体記憶装置は、第1実施形態の図1(d)に示した半導体記憶装置について、第3ビット線BL3以降のビット線について、互いに隣接するビット線の間にトランジスタTR1、TR2、TR3、・・・を順次接続している。このトランジスタTR1、TR2、TR3、・・・は、制御信号CAP1、CAP2、CAP3、・・・が印加されて、各々導通状態に制御される。
図13は、本発明の第5実施形態の半導体記憶装置を示す模式図である。本実施形態では、第2実施形態の図6(b)に示した半導体記憶装置について、第3ビット線BL3、第7ビット線BL7及び第11ビット線BL11に、第2ビット線BL2、第4ビット線BL4、第6ビット線BL6、第8ビット線BL8、第10ビット線BL10のΔVの初期電圧よりも低いkΔV(k<1)の初期電圧をプリチャージする。
第6実施形態では、本発明の半導体記憶装置を用いた電子機器について説明する。本実施形態では、本発明の半導体記憶装置をフラッシュメモリに適用し、このフラッシュメモリを情報記憶媒体として用いて、デジタルカメラ、デジタルレコーダ及び携帯電話等の電子機器を構成する。
BL1、BL2、BL3、・・・ ビット線
WL ワード線
Claims (9)
- 仮想接地方式でビット線が接続された不揮発性の複数のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う読み出しセルの一端に接続された第1ビット線に、放電電圧を印加する放電電圧印加回路と、
上記読み出しセルの他端及び上記読み出しセルに隣接する隣接セルの一端に接続された第2ビット線に、第1プリチャージ電圧を印加し、上記隣接セルの他端に接続された第3ビット線に、第2プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線に接続されて、上記第2ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第2プリチャージ電圧が第1プリチャージ電圧よりも高いことを特徴とする半導体記憶装置。 - 仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う第1読み出しセルの一端と、読み出しを行う第2読み出しセルの他端とに接続された第1ビット線に、放電電圧を印加する放電電圧印加回路と、
上記第1読み出しセルの他端及び上記第1読み出しセルの他端側に隣接する第1隣接セルの一端に接続された第2ビット線に、第1プリチャージ電圧を印加し、上記第1隣接セルの他端に接続された第3ビット線に、第2プリチャージ電圧を印加し、上記第2読み出しセルの一端及び上記第2読み出しセルの一端側に隣接する第2隣接セルの他端に接続された第4ビット線に、第3プリチャージ電圧を印加し、上記第2隣接セルの一端に接続された第5ビット線に、第4プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第4ビット線に接続されて、上記第2ビット線および上記第4ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第2プリチャージ電圧が第1プリチャージ電圧よりも高く、かつ、上記第4プリチャージ電圧が第3プリチャージ電圧よりも高いことを特徴とする半導体記憶装置。 - 仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、n本(nは4以上の偶数)毎に選択された第1ビット線に、この第1ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第1ビット線に隣接する第2ビット線から第nビット線までに、順次第1乃至第(n−1)プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第nビット線に接続されて、上記第2ビット線および上記第nビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第1乃至第(n/2)プリチャージ電圧がこの順に高く、上記第(n/2)乃至第(n−1)プリチャージ電圧がこの順に低く、かつ、上記第(n−1)プリチャージ電圧が上記放電電圧よりも高いことを特徴とする半導体記憶装置。 - 仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、n本(nは5以上の奇数)毎に選択された第1ビット線に、この第1ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第1ビット線に隣接する第2ビット線から第nビット線までに、順次第1乃至第(n−1)プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第nビット線に接続されて、上記第2ビット線および上記第nビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第1乃至第k(kは2以上(n−1)/2以下の自然数)プリチャージ電圧がこの順に高く、上記第k乃至第(n−k)プリチャージ電圧が互いに同一であり、上記第(n−k)乃至第(n−1)プリチャージ電圧がこの順に低く、かつ、上記第(n−1)プリチャージ電圧が上記放電電圧よりも高いことを特徴とする半導体記憶装置。 - 仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、n本(nは6以上の偶数)毎に選択された第1ビット線に、この第1ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第1ビット線に隣接する第2ビット線から第nビット線までに、順次第1乃至第(n−1)プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第2ビット線および上記第nビット線に接続されて、上記第2ビット線および上記第nビット線の電位の変化を検出するセンスアンプと
を備え、
上記第1ビット線に放電電圧が印加されるときは、上記第1乃至第k(kは2以上n/2−1以下の自然数)プリチャージ電圧がこの順に高く、上記第k乃至第(n−k)プリチャージ電圧が互いに同一であり、上記第(n−k)乃至第(n−1)プリチャージ電圧がこの順に低く、かつ、上記第(n−1)プリチャージ電圧が上記放電電圧よりも高いことを特徴とする半導体記憶装置。 - 請求項1乃至5のいずれか1つに記載の半導体記憶装置において、
上記第1ビット線に接続されて情報が読み出されるメモリセルに接続された他のビット線の容量値よりも、この他のビット線に接続されて上記情報が読み出されるメモリセルに隣接するメモリセルの上記他のビット線と異なるビット線の容量値を大きくする容量増大部を備えることを特徴とする半導体記憶装置。 - 請求項6に記載の半導体記憶装置において、
上記容量増大部は、トランジスタであることを特徴とする半導体記憶装置。 - 請求項1乃至7のいずれか1つに記載の半導体記憶装置において、
上記メモリセルは、複数の情報蓄積ノードを有することを特徴とする半導体記憶装置。 - 請求項1乃至8のいずれか1つに記載の半導体記憶装置を用いた電子機器。
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