JP4879656B2 - センスアンプ、半導体記憶装置、および、電子機器 - Google Patents
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第1センスノードおよび第2センスノードと、
上記第1センスノードに接続された制御端子と、電源またはグランドに接続された第1入出力端子とを有する第1導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子と、上記電源またはグランドに接続された第1入出力端子とを有する第1導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第1導電型の第1トランジスタの第2入出力端子のみに接続された第2入出力端子と、制御端子とを有する第1導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第1導電型の第2トランジスタの第2入出力端子のみに接続された第2入出力端子と、制御端子とを有する第1導電型の第4トランジスタと
を備え、
上記第1導電型の第3トランジスタの上記制御端子と、上記第1導電型の第4トランジスタの上記制御端子とには、同じ信号が入力されるようになっており、
入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第1導電型の第3および第4トランジスタを駆動しないで上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第1導電型の第3および第4トランジスタを駆動して上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続することを特徴としている。
上記第1センスノードに接続された制御端子と、グランドまたは上記電源に接続された第1入出力端子とを有する第2導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子と、グランドまたは上記電源に接続された第1入出力端子とを有する第2導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第2導電型の第1トランジスタの第2入出力端子のみに接続された第2入出力端子とを有する第2導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第2導電型の第2トランジスタの第2入出力端子のみに接続された第2入出力端子とを有する第2導電型の第4トランジスタと
を備え、
上記第1導電型の第1トランジスタの第1入出力端子および上記第1導電型の第2トランジスタの第1入出力端子が、電源に接続されているときには、上記第2導電型の第1トランジスタの第1入出力端子および上記第2導電型の第2トランジスタの第1入出力端子が、グランドに接続される一方、上記第1導電型の第1トランジスタの第1入出力端子および上記第1導電型の第2トランジスタの第1入出力端子が、グランドに接続されているときには、上記第2導電型の第1トランジスタの第1入出力端子および上記第2導電型の第2トランジスタの第1入出力端子が、電源に接続されており、
入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第2導電型の第3および第4トランジスタを駆動しないで上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第2導電型の第3および第4トランジスタを駆動して上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続するようになっている。
第1センスノードおよび第2センスノードと、
上記第1センスノードに接続された制御端子を有する第1導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子を有する第1導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第1導電型の第1トランジスタの第2入出力端子に接続された第2入出力端子とを有する第1導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第1導電型の第2トランジスタの第2入出力端子に接続された第2入出力端子とを有する第1導電型の第4トランジスタと、
電源またはグランドに接続された第1入出力端子と、上記第1導電型の第1トランジスタの第1入出力端子に接続された第2入出力端子とを有する第1導電型の第5トランジスタと、
電源またはグランドに接続された第1入出力端子と、上記第1導電型の第2トランジスタの第1入出力端子に接続された第2入出力端子とを有する第1導電型の第6トランジスタと
を備え、
読出し動作時において、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第1導電型の第3、第4トランジスタを駆動しないで上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第1導電型の第3、第4、第5および第6トランジスタを駆動して上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続するようになっていることを特徴としている。
上記第1センスノードに接続された制御端子を有する第2導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子を有する第2導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第2導電型の第1トランジスタの第2入出力端子に接続された第2入出力端子とを有する第2導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第2導電型の第2トランジスタの第2入出力端子に接続された第2入出力端子とを有する第2導電型の第4トランジスタと、
グランドまたは上記電源に接続された第1入出力端子と、上記第2導電型の第1トランジスタの第1入出力端子に接続された第2入出力端子とを有する第2導電型の第5トランジスタと、
グランドまたは上記電源に接続された第1入出力端子と、上記第2導電型の第2トランジスタの第1入出力端子に接続された第2入出力端子とを有する第2導電型の第6トランジスタと
を備え、
上記第1導電型の第5トランジスタの第1入出力端子および上記第1導電型の第6トランジスタの第1入出力端子が、電源に接続されているときには、上記第2導電型の第5トランジスタの第1入出力端子および上記第2導電型の第6トランジスタの第1入出力端子が、グランドに接続されている一方、上記第1導電型の第5トランジスタの第1入出力端子および上記第1導電型の第6トランジスタの第1入出力端子が、グランドに接続されているときには、上記第2導電型の第5トランジスタの第1入出力端子および上記第2導電型の第6トランジスタの第1入出力端子が、電源に接続されるようになっており、
読出し動作時において、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第2導電型の第3、第4トランジスタを駆動しないで上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第2導電型の第3、第4、第5および第6トランジスタを駆動して上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続するようになっている。
本発明のセンスアンプと、
第1入出力端子、第2入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
上記複数の上記メモリセルの制御端子に接続されたワード線と、
上記第1入出力端子および上記第2入出力端子の少なくとも一方に各々が接続されたビット線と、
上記第1センスノードと上記ビット線とを接離する第1スイッチング部と、
上記第2センスノードと上記ビット線とを接離する第2スイッチング部と
を備えることを特徴としている。
本発明のセンスアンプと、
第1入出力端子、第2入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
第1入出力端子、第2入出力端子および制御端子を有すると共に、所定の情報が書き込まれたリファレンスセルと、
上記メモリセルの上記第1入出力端子および上記メモリセルの上記第2入出力端子の少なくとも一方に各々が接続された第1ビット線と、
上記リファレンスセルの上記第1入出力端子および上記リファレンスセルの上記第2入出力端子のうちの一方に接続されるかまたは基準電圧発生回路の出力端子に接続された第2ビット線と、
上記第1センスノードと上記第1ビット線とを接離する第1スイッチング部と、
上記第2センスノードと上記第2ビット線とを接離する第2スイッチング部と
を備えることを特徴としている。
図1は、本発明の第1実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルMC0、MC1、・・・をマトリクス状に配置してなるメモリセルアレイ100を備える。このメモリセルアレイ100の行方向には、行方向に延在すると共に、同一行に並ぶメモリセルの制御ゲートに接続されたワード線WL0〜WLnが、互いに列方向に離間された状態で複数配置されている。さらに、上記メモリセルアレイ100の列方向には、列方向に延在すると共に、同一列に並ぶメモリセルの入出力端子つまりソースドレインを接続する複数のビット線BL0、BL1、BL2、BL3、・・・が、互いに行方向に離間された状態で複数配置されている。
図10は、本発明の第2実施形態の半導体記憶装置を示す図である。第2実施形態の半導体記憶装置は、センスアンプ1004に、駆動用トランジスタP14、P15、N14、N15を設けている点が、第1実施形態の半導体記憶装置と異なる。また、第2実施形態の読み出し動作については、第1実施形態と略同じものを使用することができ、図4に示したタイミング図を使用することができる。尚、図10において、信号CUT0でスイッチングされるトランジスタT1は、第1スイッチング部を構成し、信号CUT1でスイッチングされるトランジスタT2は、第2スイッチング部を構成している。
上記第1実施形態では、1個のセルに蓄積ノードが2つあるメモリセルを使用した。しかしながら、蓄積ノードが1つである一般的な不揮発性メモリやマスクROMを使用することもできる。図12は、第3実施形態の半導体記憶装置を示す図であり、図13は、第3実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。尚、図12において、224は、第1ビット線を示し、333は、第2ビット線を示している。また、図12において、信号CUT0でスイッチングされるトランジスタT1は、第1スイッチング部を構成し、信号CUT1でスイッチングされるトランジスタT2は、第2スイッチング部を構成している。第3実施形態では、メモリとして、ワード線下のフローティングゲートを蓄積ノードとするフラッシュメモリを使用している。
図14は、第4実施形態の半導体記憶装置を示す図である。第4実施形態の半導体記憶装置は、第3実施形態の半導体記憶装置においてセンスアンプ104を第2実施形態で使用したセンスアンプ1004に取り換えたものである。尚、図14において、444は、第1ビット線を示し、555は、第2ビット線を示している。また、図14において、信号CUT0でスイッチングされるトランジスタT1は、第1スイッチング部を構成し、信号CUT1でスイッチングされるトランジスタT2は、第2スイッチング部を構成している。
101 ビット線充放電回路
102 行デコーダ
103 ビット線選択回路
104、1004 センスアンプ
300 デジタルカメラ
301 パワースイッチ
302 電池
303 DC/DCコンバータ
304 シャッター
306 CPU
307 DRAM
308 フラッシュメモリ
310 映像処理部
311 データバッファ
312 JPEG処理部
313 MPEG処理部
314 ビデオエンコーダ
316 レンズ
317 光学系駆動部
318 CCD
319 不揮発性メモリ
320 A/Dコンバータ
321 液晶ドライバ
322 液晶パネル
1301 リファレンスセルアレイ
2000 サイドウォールメモリ
Claims (8)
- 第1センスノードおよび第2センスノードと、
上記第1センスノードに接続された制御端子と、電源またはグランドに接続された第1入出力端子とを有する第1導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子と、上記電源またはグランドに接続された第1入出力端子とを有する第1導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第1導電型の第1トランジスタの第2入出力端子のみに接続された第2入出力端子と、制御端子とを有する第1導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第1導電型の第2トランジスタの第2入出力端子のみに接続された第2入出力端子と、制御端子とを有する第1導電型の第4トランジスタと
を備え、
上記第1導電型の第3トランジスタの上記制御端子と、上記第1導電型の第4トランジスタの上記制御端子とには、同じ信号が入力されるようになっており、
入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第1導電型の第3および第4トランジスタを駆動しないで上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第1導電型の第3および第4トランジスタを駆動して上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続することを特徴とするセンスアンプ。 - 請求項1に記載のセンスアンプにおいて、
上記第1センスノードに接続された制御端子と、グランドまたは上記電源に接続された第1入出力端子とを有する第2導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子と、グランドまたは上記電源に接続された第1入出力端子とを有する第2導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第2導電型の第1トランジスタの第2入出力端子のみに接続された第2入出力端子とを有する第2導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第2導電型の第2トランジスタの第2入出力端子のみに接続された第2入出力端子とを有する第2導電型の第4トランジスタと
を備え、
上記第1導電型の第1トランジスタの第1入出力端子および上記第1導電型の第2トランジスタの第1入出力端子が、電源に接続されているときには、上記第2導電型の第1トランジスタの第1入出力端子および上記第2導電型の第2トランジスタの第1入出力端子が、グランドに接続される一方、上記第1導電型の第1トランジスタの第1入出力端子および上記第1導電型の第2トランジスタの第1入出力端子が、グランドに接続されているときには、上記第2導電型の第1トランジスタの第1入出力端子および上記第2導電型の第2トランジスタの第1入出力端子が、電源に接続されており、
入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第2導電型の第3および第4トランジスタを駆動しないで上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第2導電型の第3および第4トランジスタを駆動して上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続するようになっていることを特徴とするセンスアンプ。 - 第1センスノードおよび第2センスノードと、
上記第1センスノードに接続された制御端子を有する第1導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子を有する第1導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第1導電型の第1トランジスタの第2入出力端子に接続された第2入出力端子とを有する第1導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第1導電型の第2トランジスタの第2入出力端子に接続された第2入出力端子とを有する第1導電型の第4トランジスタと、
電源またはグランドに接続された第1入出力端子と、上記第1導電型の第1トランジスタの第1入出力端子に接続された第2入出力端子とを有する第1導電型の第5トランジスタと、
電源またはグランドに接続された第1入出力端子と、上記第1導電型の第2トランジスタの第1入出力端子に接続された第2入出力端子とを有する第1導電型の第6トランジスタと
を備え、
読出し動作時において、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第1導電型の第3、第4トランジスタを駆動しないで上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第1導電型の第3、第4、第5および第6トランジスタを駆動して上記第1導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第1導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続するようになっていることを特徴とするセンスアンプ。 - 請求項3に記載のセンスアンプにおいて、
上記第1センスノードに接続された制御端子を有する第2導電型の第1トランジスタと、
上記第2センスノードに接続された制御端子を有する第2導電型の第2トランジスタと、
上記第2センスノードに接続された第1入出力端子と、上記第2導電型の第1トランジスタの第2入出力端子に接続された第2入出力端子とを有する第2導電型の第3トランジスタと、
上記第1センスノードに接続された第1入出力端子と、上記第2導電型の第2トランジスタの第2入出力端子に接続された第2入出力端子とを有する第2導電型の第4トランジスタと、
グランドまたは上記電源に接続された第1入出力端子と、上記第2導電型の第1トランジスタの第1入出力端子に接続された第2入出力端子とを有する第2導電型の第5トランジスタと、
グランドまたは上記電源に接続された第1入出力端子と、上記第2導電型の第2トランジスタの第1入出力端子に接続された第2入出力端子とを有する第2導電型の第6トランジスタと
を備え、
上記第1導電型の第5トランジスタの第1入出力端子および上記第1導電型の第6トランジスタの第1入出力端子が、電源に接続されているときには、上記第2導電型の第5トランジスタの第1入出力端子および上記第2導電型の第6トランジスタの第1入出力端子が、グランドに接続されている一方、上記第1導電型の第5トランジスタの第1入出力端子および上記第1導電型の第6トランジスタの第1入出力端子が、グランドに接続されているときには、上記第2導電型の第5トランジスタの第1入出力端子および上記第2導電型の第6トランジスタの第1入出力端子が、電源に接続されるようになっており、
読出し動作時において、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定する前の状態において、上記第2導電型の第3、第4トランジスタを駆動しないで上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続しないと共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続しない一方、入力信号である上記第1センスノードおよび上記第2センスノードの電圧が決定した時点で、上記第2導電型の第3、第4、第5および第6トランジスタを駆動して上記第2導電型の第1トランジスタの第2入出力端子と上記第2センスノードとを接続すると共に、上記第2導電型の第2トランジスタの第2入出力端子と上記第1センスノードとを接続するようになっていることを特徴とすることを特徴とするセンスアンプ。 - 請求項1乃至4のいずれか1つに記載のセンスアンプと、
第1入出力端子、第2入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
上記複数の上記メモリセルの制御端子に接続されたワード線と、
上記第1入出力端子および上記第2入出力端子の少なくとも一方に各々が接続されたビット線と、
上記第1センスノードと上記ビット線とを接離する第1スイッチング部と、
上記第2センスノードと上記ビット線とを接離する第2スイッチング部と
を備えることを特徴とする半導体記憶装置。 - 請求項1乃至4のいずれか1つに記載のセンスアンプと、
第1入出力端子、第2入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
第1入出力端子、第2入出力端子および制御端子を有すると共に、所定の情報が書き込まれたリファレンスセルと、
上記メモリセルの上記第1入出力端子および上記メモリセルの上記第2入出力端子の少なくとも一方に各々が接続された第1ビット線と、
上記リファレンスセルの上記第1入出力端子および上記リファレンスセルの上記第2入出力端子のうちの一方に接続されるかまたは基準電圧発生回路の出力端子に接続された第2ビット線と、
上記第1センスノードと上記第1ビット線とを接離する第1スイッチング部と、
上記第2センスノードと上記第2ビット線とを接離する第2スイッチング部と
を備えることを特徴とする半導体記憶装置。 - 請求項5または6に記載の半導体記憶装置において、
上記メモリセルは、サイドウォールメモリを含むことを特徴とする半導体記憶装置。 - 請求項5乃至7のいずれか1つに記載の半導体記憶装置を備えることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006151147A JP4879656B2 (ja) | 2006-05-31 | 2006-05-31 | センスアンプ、半導体記憶装置、および、電子機器 |
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---|---|---|---|
JP2006151147A JP4879656B2 (ja) | 2006-05-31 | 2006-05-31 | センスアンプ、半導体記憶装置、および、電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007323712A JP2007323712A (ja) | 2007-12-13 |
JP4879656B2 true JP4879656B2 (ja) | 2012-02-22 |
Family
ID=38856394
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006151147A Expired - Fee Related JP4879656B2 (ja) | 2006-05-31 | 2006-05-31 | センスアンプ、半導体記憶装置、および、電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4879656B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2792258B2 (ja) * | 1991-04-19 | 1998-09-03 | 松下電器産業株式会社 | ダイナミックramの読み出し回路 |
JPH05166365A (ja) * | 1991-12-12 | 1993-07-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JP4304697B2 (ja) * | 2003-07-30 | 2009-07-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ダイナミック半導体記憶装置及びその動作方法 |
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2006
- 2006-05-31 JP JP2006151147A patent/JP4879656B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2007323712A (ja) | 2007-12-13 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080806 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110801 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111130 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |