JP4712204B2 - 記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は記憶装置に関し、より特定的には、薄膜磁性体記憶装置に代表される、記憶データのデータレベルに応じて異なる電気抵抗値を有するメモリセルを備えた記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２０は、磁気トンネル接合部を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２０を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２１は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２１を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しないデータ読出回路から一定レベルのデータ読出電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
磁気トンネル接合部ＭＴＪの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの電気抵抗値は小さくなる。
【００１０】
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧降下は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図２２は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２２を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図２３は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図２３を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダム・アクセス・メモリ（ＲＡＭ）であるＭＲＡＭデバイスを構成する技術が開示されている。
【００１９】
図２４は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図２４を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【００２０】
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
【００２１】
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬはライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。
【００２２】
一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。
【００２３】
また、上述したＭＴＪメモリセルのみならず、記憶データのレベルに応じて電気抵抗値が変化するメモリセルが、ＲＯＭ（Read Only Memory）やＲＡＭに一般的に適用されている。
【００２４】
【発明が解決しようとする課題】
図２５は、行列状に集積配置されたＭＴＪメモリセルに対するデータ読出電流の供給を説明するブロック図である。
【００２５】
図２５を参照して、高集積化された記憶装置を実現するために、一般的に、ＭＴＪメモリセルは行列状に配置される。図２５においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【００２６】
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。したがって、行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【００２７】
データ読出時におけるデータ読出電流、すなわちセンス電流Ｉｓの供給は、メモリアレイに隣接して配置されるセンス電流供給回路５００によって実行される。データ読出時においては、選択されたメモリセル行に対応するリードワード線ＲＷＬが選択的にＨレベルに活性化され、かつ選択メモリセル列に対応するビット線ＢＬに対してセンス電流供給回路５００からセンス電流Ｉｓが供給される。これにより、図２１で説明したように、選択されたメモリセルＭＣにおいて、記憶されたデータレベルに応じた電圧変化が対応するビット線に生じる。
【００２８】
しかしながら、図２５の構成においては、選択されたメモリセル行の位置に依存して、ビット線上におけるセンス電流Ｉｓの通過経路長が変化してしまう。このような経路長の変化に応じて、ビット線上ののセンス電流経路の電気抵抗値が変化し、センス電流Ｉｓの値が変動するおそれがある。
【００２９】
たとえば、図２５の構成において、センス電流供給回路５００に近い第ｎ番目のメモリセル行が選択された場合においては、ビット線ＢＬ上のセンス電流（図中にＩｓｎで表記）経路に含まれる部分は短いため、センス電流経路の電気抵抗値は小さくなる。
【００３０】
反対にセンス電流供給回路５００から遠い側の第１番目のメモリセル行が選択された場合においては、ビット線ＢＬ上のセンス電流（図中にＩｓ１で表記）経路に含まれる部分は長いため、センス電流経路の電気抵抗値は大きくなる。このようなセンス電流経路の電気抵抗値の変動は、選択されたメモリセル行の位置に依存した、センス電流の変動を招いてしまう。
【００３１】
図２６は、センス電流供給回路５００の一般的な構成を示すブロック図である。
【００３２】
図２６を参照して、一般的に、センス電流の供給は、ビット線ＢＬ１〜ＢＬｍで共有される電流供給ユニット５１０によって実行される。電流供給ユニット５１０は、データバスＤＢに対してセンス電流Ｉｓを供給する。データバスＤＢは、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍを介して、ビット線ＢＬ１〜ＢＬｍと結合される。
【００３３】
コラム選択線ＣＳＬ１〜ＣＳＬｍは、メモリセル列にそれぞれ対応して設けられ、列選択結果に応じて選択的に活性化される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応じてオンする。たとえば、第１番目のメモリセル列に対応するコラム選択ゲートＣＳＧ１は、対応するコラム選択線ＣＳＬ１の活性化（Ｈレベル）に応答してオンし、データバスＤＢとビット線ＢＬ１とを電気的に結合する。以降のメモリセル列に対しても、コラム選択ゲートは同時に配置される。
【００３４】
このような構成とすることにより、電流供給ユニット５１０をメモリアレイ内の複数のビット線で共有し、選択されたメモリセル列に対応するビット線に対して、センス電流Ｉｓを選択的に供給することができる。
【００３５】
しかしながら、図２６に示すような構成とすることにより、センス電流Ｉｓを通過させるデータバスＤＢの経路長が変化してしまう。このような経路長の変化に応じて、データバスＤＢ上のセンス電流経路の電気抵抗値が変化し、センス電流Ｉｓの値が変動するおそれがある。
【００３６】
たとえば、図２６の構成において、電流供給ユニット５１０に近い第ｍ番目のメモリセル列が選択された場合においては、データバスＤＢ上のセンス電流経路に含まれる部分は短いため、その電気抵抗値は小さくなる。
【００３７】
反対にセンス電流供給回路５００から遠い側の第１番目のメモリセル列が選択された場合においては、データバスＤＢ上のセンス電流経路に含まれる部分は長いため、その電気抵抗値は大きくなる。このようなセンス電流経路の電気抵抗値の変動は、選択されたメモリセル列の位置に依存した、センス電流の変動を招いてしまう。
【００３８】
このように、一般的な構成のＭＲＡＭデバイスにおいては、選択されたメモリセルの位置に依存してセンス電流の変動が生じるおそれがある。
【００３９】
すでに説明したように、ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいては、センス電流ＩｓおよびＭＴＪメモリセルの電気抵抗値に応じて生じる電圧変化を検知してデータ読出を実行している。したがって、ＭＴＪメモリセルに代表される、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置において、センス電流Ｉｓの変動は、安定したデータ読出動作を阻害する。
【００４０】
すなわち、選択メモリセルの位置に依存してセンス電流が変動すると、メモリアレイ内においてデータ読出時における動作マージンを一様に保つことはできず、記憶装置全体の動作マージンを十分に確保することが困難となる。この結果、甚だしい場合には誤動作に至り、歩留まりが低下してしまうという問題点が生じるおそれもある。
【００４１】
このような問題点に対処するために、選択されたメモリセルの位置に応じて、データ読出電流のレベルを微調整する構成とすることも可能ではあるが、この場合には、データ読出回路の構成の複雑化および、微調整のための設計負荷の増大を招いてしまう。
【００４２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＲＡＭデバイスに代表される、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置において、選択されるメモリセル位置に依存せずデータ読出マージンを一様に維持し、データ読出の安定化を図ることである。
【００４３】
【課題を解決するための手段】
この発明のある局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路と、複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各ビット線と同様である複数の相補ビット線とを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。メモリアレイは、列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含む。各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するビット線および相補ビット線の一方と基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。そして、記憶装置は、データ読出時において、複数のビット線および複数の相補ビット線の一方ずつと複数の基準電圧配線とのそれぞれの間に選択された行に対応するメモリセルを電気的に結合させるとともに、複数のビット線および複数の相補ビット線の他方ずつと複数の基準電圧配線とのそれぞれの間にダミーメモリセルを電気的に結合させるために、メモリセル選択ゲートおよびダミーメモリセル選択ゲートを行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備える。データ読出回路は、データ読出時において、複数のビット線および複数の相補ビット線のうちの、列選択結果に対応する１本ずつの各々に対してデータ読出電流を供給する。
【００４４】
この発明の他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路と、メモリアレイと隣接した領域に、複数の読出ワード線と同一方向に沿って配置されるデータバスと、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本とデータバスとを電気的に結合するための列選択部と、メモリアレイを挟んでデータバスと反対側の領域において、複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。さらに、擬似データバスは、読出基準電圧および各基準電圧配線と電気的に結合され、データ読出回路は、データ読出時において、データバスに対してデータ読出電流を供給する。
【００４５】
この発明のさらに他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って、列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、メモリアレイと隣接した領域に、複数の読出ワード線と同一方向に沿って配置されるデータバスと、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、データバスに対して供給するためのデータ読出回路と、複数のビット線のうちの列選択結果に応じて選択される１本とデータバスとを電気的に結合するための列選択部と、メモリアレイを挟んでデータバスと反対側の領域において、複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備える。擬似データバスは、読出基準電圧および各基準電圧配線と電気的に結合される。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に、電気的に記憶部と直列に結合されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、データバスおよび擬似データバスのうちの、電流経路に含まれる部分の電気抵抗値の総和は、列選択結果に依存せずほぼ一定である。
【００４６】
好ましくは、データバスの一端側は、データ読出回路と結合されてデータ読出電流の供給を受け、擬似データバスは、一端側とメモリアレイを挟んだ反対側において、読出基準電圧と結合され、データバスおよび擬似データバスは、単位長あたりの電気抵抗値が同様の値である。
【００４７】
また好ましくは、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。
【００４８】
さらに好ましくは、複数のビット線は、データ読出の前に読出基準電圧にプリチャージされ、隣接するメモリセルは、複数の基準電圧配線のうちの１本を共有する。
【００４９】
あるいは好ましくは、記憶装置は、複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各ビット線と同様である複数の相補ビット線と、データバスに対応して設けられ、単位長あたりの電気抵抗値がデータバスと同様である相補データバスとを備え、データ読出回路は、データ読出時において、データバスおよび相補データバスの各々に対してデータ読出電流を供給し、メモリアレイは、列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含み、記憶装置は、複数の基準電圧配線と同一方向に沿って、列にそれぞれ対応して配置され、複数のダミーメモリセルに対して読出基準電圧を供給するための複数のダミー基準電圧配線をさらに備え、列選択部は、データ読出時において、データバスおよび相補データバスと、選択された列に対応する、ビット線および相補ビット線との間をそれぞれ電気的に結合し、各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するビット線および相補ビット線の一方と基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。記憶装置は、データ読出時において、複数のビット線および複数の相補ビット線の一方ずつと複数の基準電圧配線とのそれぞれの間に選択された行に対応するメモリセルを電気的に結合させるとともに、複数のビット線および複数の相補ビット線の他方ずつと複数の基準電圧配線とのそれぞれの間にダミーメモリセルを電気的に結合させるために、メモリセル選択ゲートおよびダミーメモリセル選択ゲートを行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備え、データ読出時において、選択された列に対応する、ビット線および相補ビット線の一方と基準電圧配線とのうちの、電流経路に含まれる部分の電気抵抗値の総和である第１の配線抵抗、ならびに、ビット線および相補ビット線の他方とダミー基準電圧配線とのうちの、電流経路に含まれる部分の電気抵抗値の総和である第２の配線抵抗のそれぞれは、行選択結果に依存せずほぼ一定である。
【００５０】
また好ましくは、メモリアレイは、ダミー列を構成するように配置される複数のダミーメモリセルをさらに含む。記憶装置は、データバスに対応して設けられ、単位長あたりの電気抵抗値がデータバスと同様である相補データバスと、ダミー列に対応して複数のビット線と同一方向に沿って配置され、単位長あたりの電気抵抗値が各ビット線と同様であるダミービット線と、ダミー列に対応して複数の基準電圧配線と同一方向に沿って配置され、複数のダミーメモリセルに対して読出基準電圧を供給するためのダミー基準電圧配線とをさらに備える。列選択部は、データ読出時において、相補データバスとダミービット線とをさらに電気的に結合し、各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するダミービット線および基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和である第１の配線抵抗と、ダミー基準電圧配線およびダミービット線のうちの、電流経路に含まれる部分の電気抵抗値の総和である第２の配線抵抗とのそれぞれは、行選択結果に依存せずほぼ一定である。
【００５１】
さらに好ましくは、記憶装置は、擬似データバスと同一方向に沿って配置される擬似ダミーデータバスをさらに備える。データバスの一端側は、データ読出回路と結合されてデータ読出電流の供給を受け、擬似データバスおよび擬似ダミーデータバスは、一端側とメモリアレイを挟んだ反対側において、読出基準電圧と結合され、データバス、擬似データバスおよび擬似ダミーデータバスの各々は、単位長あたりの電気抵抗値が同様の値である。
【００５２】
さらに好ましくは、第１の配線抵抗と第２の配線抵抗とは、同様の値である。
【００５３】
好ましくは、メモリアレイは、行列状に複数個配置され、複数個のメモリアレイは、複数のビット線と同一方向に沿って、複数のブロックに分割され、複数の読出ワード線、複数のビット線、複数の基準電圧配線、データバス、擬似データバスおよび列選択部は、複数個のメモリアレイの各々ごとに対応して配置される。記憶装置は、複数のビット線と同一方向に沿って、複数のブロックにそれぞれ対応して配置される、複数の上位データバスおよび上位擬似データバスをさらに備え、データ読出回路は、複数のブロックの各々に対応して配置され、複数の上位データバスのうちの対応する１本に対してデータ読出電流を供給し、複数の上位データバスの各々は、同一のブロックに属するメモリアレイに対応するデータバスの各々と電気的に結合され、複数の上位擬似データバスの各々は、読出基準電圧と結合されるとともに、同一のブロックに属する少なくとも１つのメモリアレイにそれぞれ対応する擬似データバスの各々と電気的に結合され、データ読出時において、上位データバスおよび上位擬似データバスのうちの、電流経路に含まれる部分の電気抵抗値の総和は、ブロック内において選択されるメモリアレイに依存せずほぼ一定である。
【００５４】
この発明のさらに他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、列に対応して複数のビット線の各々に沿って配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路とを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定であり、各基準電圧配線の一端側は、読出基準電圧と電気的に結合され、各ビット線は、一端側とメモリアレイを挟んだ反対側において、データ読出回路からデータ読出電流の供給を受ける。複数のビット線の各々と、複数の基準電圧配線の各々とは、単位長あたりの電気抵抗値は同様の値である。
【００５５】
好ましくは、各基準電圧配線は、１つの列ごとに、各ビット線に対応して配置される。
【００５６】
また好ましくは、各基準電圧配線は、２つの列ごとに、２本ずつのビット線に対応して配置される。
【００６１】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００６２】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００６３】
ＭＲＡＭデバイス１は、本願発明に従う記憶装置の代表例として示される。なお、以下の説明で明らかになるように、本願発明の適用は、ＭＲＡＭデバイスに限定されるものではなく、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置に広く適用することができる。
【００６４】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００６５】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後に詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して複数のビット線ＢＬが配置される。
【００６６】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出／書込制御回路５０，６０とを備える。
【００６７】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端部におけるビット線ＢＬの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線ＢＬに流す。
【００６８】
図２は、実施の形態１に従うメモリアレイ１０およびその周辺回路のうち、データ読出に関連する部分の構成を詳細に説明するための図である。
【００６９】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるメモリセルＭＣを有する。
【００７０】
なお、本実施の形態においては、各メモリセルＭＣの構成は、図２０に示したＭＴＪメモリセルと同様とするが、各メモリセルにおける磁気トンネル接合部ＭＴＪに相当する部分については、記憶データのレベルに応じて電気抵抗値が変化する素子によって置換することも可能である。
【００７１】
メモリセルの行（以下、単にメモリセル行とも称する）にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎが配置される。図示しないが、データ書込において、選択されたメモリセル行に対応してデータ書込電流を流すためのライトワード線ＷＷＬ１〜ＷＷＬｎも、メモリセル行にそれぞれ対応して配置される。
【００７２】
メモリセルの列（以下、単にメモリセル列とも称する）にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍおよび基準電圧配線ＳＬ１〜ＳＬｍが配置される。基準電圧配線ＳＬ１〜ＳＬｍの各々は、データ読出時の基準電圧（以下、単に読出基準電圧とも称する）に相当する接地電圧Ｖｓｓと、読出／書込制御回路６０側において結合され、対応するメモリセル列に属するメモリセル中のアクセストランジスタＡＴＲのソース側領域の各々とさらに結合される。
【００７３】
なお、以下においては、リードワード線およびビット線を総括に表現する場合には、符号ＲＷＬおよびＢＬをそれぞれ用いて表記することとし、特定のリードワード線およびビット線を示す場合には、これらの符号に数字を付してＲＷＬ１，ＢＬ１のように表記するものとする。
【００７４】
メモリアレイ１０の周辺において、メモリセル列のそれぞれに対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍ、コラム選択ゲートＣＳＧ１〜ＣＳＧｍおよびプリチャージトランジスタ６４−１〜６４−ｍが設けられる。さらに、データバスＤＢが、リードワード線ＲＷＬと同一方向に沿って配置される。
【００７５】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの、列選択結果に対応する１本を選択状態（Ｈレベル）に活性化する。
【００７６】
コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、読出／書込制御回路５０内に設けられ、ビット線ＢＬ１〜ＢＬｍとデータバスＤＢとの間にそれぞれ配置される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応答してオンし、データバスＤＢと対応するビット線ＢＬとを結合する。すなわち、ビット線ＢＬとデータバスＤＢとは、読出／書込制御回路５０側において電気的に結合される。
【００７７】
なお、以下においては、コラム選択線、コラム選択ゲートおよびプリチャージトランジスタを総括的に表現する場合には、符号ＣＳＬ、ＣＳＧおよび６４をそれぞれ用いて表記することとし、特定のコラム選択線、コラム選択ゲートおよびプリチャージトランジスタを示す場合には、これらの符号に添字を付して、ＣＳＬ１、ＣＳＧ１、もしくは６４−１のように表記するものとする。
【００７８】
プリチャージトランジスタ６４−１〜６４−ｍは、読出／書込制御回路６０に設けられ、プリチャージ電圧として用いられる電源電圧Ｖｃｃと、ビット線ＢＬ１〜ＢＬｍのそれぞれとの間に電気的に結合される。プリチャージトランジスタ６４−１〜６４−ｍの各々は、ビット線プリチャージ信号ＢＬＰＲに応答してオンする。
【００７９】
ビット線プリチャージ信号ＢＬＰＲの活性化に応答して、各ビット線ＢＬは電源電圧Ｖｃｃにプリチャージされる。
【００８０】
ビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のスタンバイ期間と、ＭＲＡＭデバイス１のアクティブ期間内における、データ書込動作およびデータ読出動作の前後とにおいて、各ビット線ＢＬをプリチャージするために活性化される。
【００８１】
一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、ビット線プリチャージ信号ＢＬＰＲはＬレベルに非活性化される。これに応答して、各ビット線ＢＬは、プリチャージ電圧と切離される。
【００８２】
次に、読出／書込制御回路５０に含まれるデータ読出回路５２ａの構成について説明する。
【００８３】
データ読出回路５２ａは、データ読出時において活性化される制御信号ＲＥに応答して動作し、データ読出電流であるセンス電流Ｉｓを供給するとともに、センス電流Ｉｓによって選択メモリセルに生じる電圧変化を検知して読出データＤＯＵＴを出力する。
【００８４】
データ読出回路５２ａは、電源電圧Ｖｃｃを受けてノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源１６１および１６２と、ノードＮｓ１とノードＮｒ１との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、ノードＮｓ２と接地電圧Ｖｓｓとの間に直列に結合される、Ｎ型ＭＯＳトランジスタ１６４および抵抗１６８と、ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。ノードＮｒ１は、データバスＤＢと電気的に結合される。
【００８５】
トランジスタ１６３および１６４のゲートには、所定電圧Ｖｒｅｆが与えられる。電流源１６１および１６２の供給電流量および所定電圧Ｖｒｅｆは、センス電流Ｉｓの設計値に応じて設定される。抵抗１６６および１６７は、ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。
【００８６】
このような構成とすることにより、データ読出回路５２ａは、データ読出時において、データバスＤＢに一定のセンス電流Ｉｓを供給する。データ読出においては、選択メモリセルに対応して、データ読出回路５２ａと読出基準電圧である接地電圧Ｖｓｓとの間に形成される、データ読出回路５２ａ〜データバスＤＢ〜コラム選択ゲートＣＳＧ〜ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜基準電圧配線ＳＬ〜接地電圧Ｖｓｓ（読出基準電圧）の電流経路にセンス電流Ｉｓが流される。
【００８７】
これに応じて、メモリセルＭＣ中の磁気トンネル接合部ＭＴＪに生じた電圧変化を、ビット線ＢＬおよびデータバスＤＢを介してノードＮｒ１に伝達できる。
【００８８】
選択メモリセルがＨレベル（“１”）データおよびＬレベル（“０”）データを記憶していた場合にそれぞれ対応する、ノードＮｒ１の電圧をＶｈおよびＶｌとすると、ノードＮｓ２の電圧は、電圧ＶｈおよびＶｌの中間の電圧Ｖｍに設定される。すなわち、抵抗１６８の抵抗値によって、電圧Ｖｍは調整される。
【００８９】
データ読出回路５２ａは、ノードＮｓ１およびＮｓ２の電圧差を増幅することによって、記憶データのレベルに対応する選択メモリセルにおける電圧変化を検知増幅して、読出データＤＯＵＴを出力する。
【００９０】
また、基準電圧配線ＳＬが接地電圧Ｖｓｓと結合される領域と、ビット線ＢＬに対してセンス電流Ｉｓが供給される領域とは、メモリアレイ１０を挟んで列方向に互いに反対側に位置する。
【００９１】
図３は、ビット線ＢＬおよび基準電圧配線ＳＬの配置例を示す構造図である。
図３を参照して、基準電圧配線ＳＬは、ビット線ＢＬと同一配線層（たとえばＭ２）において、同一形状かつ同一材質で形成される。これにより、基準電圧配線ＳＬおよびビット線ＢＬの単位長あたりの電気抵抗値は同様の値に設定される。
【００９２】
基準電圧配線ＳＬおよびビット線ＢＬをこのように形成するとともに、図２に示されるように、メモリアレイの一端側とその反対側（他端側）とのそれぞれにおいて、各基準電圧配線ＳＬと接地電圧Ｖｓｓとの結合個所および、センス電流Ｉｓが供給されるデータバスＤＢと各ビット線ＢＬとの結合個所（すなわちコラム選択ゲートＣＳＧ）を設けることによって、選択されたメモリセル行の位置にかかわらず、センス電流Ｉｓの電流経路に含まれるビット線ＢＬおよび基準電圧配線ＳＬの抵抗値の和をほぼ一定に維持することができる。
【００９３】
これにより、選択されたメモリセル行に依存して、センス電流Ｉｓが変動することを防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【００９４】
なお、基準電圧配線ＳＬは、ビット線ＢＬと単位長当たりの抵抗値が同様となるように設計されることが必要であり、この条件が満たされる限り、それぞれの配線を異なる金属配線層に設けることも可能である。
【００９５】
図４は、メモリセルに対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
【００９６】
まず、データ書込時の動作について説明する。
図２においては、データ書込に関連する周辺回路の配置および構成の図示を省略したが、メモリセル行にそれぞれ対応して配置されるライトワード線ＷＷＬと、ビット線ＢＬとの電圧および電流を以下に述べるように制御することによりデータ書込を実行することができる。
【００９７】
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。
【００９８】
データ書込時においては、選択行に対応するライトワード線ＷＷＬにおいて、データ書込電流Ｉｐが流れる。一方、非選択行においては、データ書込電流は流れない。
【００９９】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端におけるビット線ＢＬの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば、“１”の記憶データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これによって、読出／書込制御回路６０から５０へ向かう方向にデータ書込電流＋Ｉｗがビット線ＢＬを流れる。一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）にそれぞれ設定し、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流−Ｉｗがビット線ＢＬを流れる。
【０１００】
この際に、データ書込電流±Ｉｗを各ビット線に流す必要はなく、読出／書込制御回路５０および６０は、データバスＤＢおよびコラム選択ゲートＣＳＧ１〜ＣＳＧｍを介して、選択列に対応する一部のビット線に対してデータ書込電流±Ｉｗを選択的に流すように、上述したビット線ＢＬの電圧を制御すればよい。
【０１０１】
次にデータ読出時の動作について説明する。
図２で説明したように、各ビット線ＢＬは、データ読出動作に先立って、電源電圧Ｖｃｃにプリチャージされる。データバスＤＢについても、同様に、電源電圧Ｖｃｃにプリチャージされる。
【０１０２】
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。選択行においては、リードワード線ＲＷＬの電圧は、非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。
【０１０３】
選択されたメモリセル行において、リードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンして、磁気トンネル接合部ＭＴＪは接地電圧Ｖｓｓにプルダウンされる。一方、選択されたメモリセル列において、対応するビット線ＢＬは、コラム選択ゲートＣＳＧおよびデータバスＤＢを介して、データ読出回路５２ａによって、一定のセンス電流Ｉｓを流すべくプルアップされる。
【０１０４】
したがって、選択メモリセルに対応するビット線ＢＬおよびデータバスＤＢは、記憶データレベルに応じた磁気トンネル接合部ＭＴＪの電気抵抗値に対応する電圧（ＶｈもしくはＶｌ）に収束していく。一方、選択されたメモリセル行に属するメモリセルのうち、非選択のメモリセル列に属するものについては、データベースＤＢと結合されないため、ビット線ＢＬの電圧は接地電圧Ｖｓｓまで低下する。
【０１０５】
このようなデータ読出動作によって、記憶データレベルに応じたメモリセルＭＣの電気抵抗値の違いを電圧差に変換して検知増幅し、データ読出を実行することができる。
【０１０６】
また、ビット線ＢＬのプリチャージ電圧を、接地電圧Ｖｓｓとしてもデータ読出を実行することができる。
【０１０７】
図５は、プリチャージ電圧を接地電圧Ｖｓｓとした場合におけるメモリセルに対するデータ読出およびデータ書込を説明するタイミングチャートである。
【０１０８】
図５を参照して、データ書込時においては、データバスＤＢのデータ書込終了後における設定電圧が、データ読出におけるプリチャージに備えて、接地電圧Ｖｓｓに設定される点が図４と比較して異なる。他の信号配線の電圧および電流波形は、図４に示したのと同様であるので詳細な説明は繰返さない。
【０１０９】
データ読出前において、ビット線ＢＬおよびデータバスＤＢは接地電圧Ｖｓｓにプリチャージされる。
【０１１０】
データ読出時において、選択されたメモリセル列に対応するビット線ＢＬは、コラム選択ゲートＣＳＧおよびデータバスＤＢを介して、データ読出回路５２ａによってプルアップされセンス電流Ｉｓの供給を受ける。一方非選択メモリセル列に対応するビット線は、接地電圧Ｖｓｓに維持される。
【０１１１】
選択メモリセルに対応するビット線ＢＬおよびデータバスＤＢにおいて、記憶データレベルに応じた電圧変化（上昇）が生じる。この結果、図４の場合と同様に、ビット線ＢＬおよびデータバスＤＢは、記憶データレベルに応じた磁気トンネル接合部ＭＴＪの電気抵抗値に対応する電圧に収束していく。これにより、記憶データレベルを反映したメモリセルの電気抵抗値の違いを電圧差に変換してデータ読出を実行することができる。
【０１１２】
図４および図５で説明したように、データ読出前における、ビット線ＢＬおよびデータバスＤＢのプリチャージ電圧は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれとしてもデータ読出を実行することができる。
【０１１３】
ただし、プリチャージ電圧を接地電圧Ｖｓｓとした場合には、選択されたビット線ＢＬのみにセンス電流Ｉｓが流れ、非選択のビット線ＢＬに対して、プリチャージのための充電電流およびその放電電流を流す必要がないので、消費電力を低減できる。
【０１１４】
一方、電源電圧Ｖｃｃをプリチャージ電圧とした場合には、消費電力は相対的に増加するものの、ビット線ＢＬおよびデータバスＤＢの電圧変化を速やかに生じさせることが可能であるため、データ読出を高速化することができる。したがって、プリチャージ電圧は、このような特性を考慮して設定すればよい。
【０１１５】
［実施の形態１の変形例１］
図６は、実施の形態１の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１１６】
図６を参照して、実施の形態１の変形例１に従う構成においては、図２に示される実施の形態１に従う構成と比較して、基準電圧配線ＳＬが行方向に隣接するメモリセル間で共有される点が異なる。たとえば、ビット線ＢＬ１およびＢＬ２にそれぞれ対応する第１番目および第２番目のメモリセル列に属するメモリセルは、同一の基準電圧配線ＳＬ１を共有する。以降のメモリセル列に対しても、基準電圧配線ＳＬは同様に配置される。したがって、メモリアレイ１０全体においては、ｋ本（ｋ：ｍ／２で示される自然数）の基準電圧配線ＳＬ１〜ＳＬｋが配置される。
【０１１７】
なお、図６においては、メモリアレイ１０に行列状に配置されるメモリセルＭＣのうち、第ｊ番目（ｊ：１〜ｎの自然数）のメモリセル行に対応するリードワード線ＲＷＬｊおよび対応するメモリセルの一部を代表的に図示しているが、その他のメモリセル行およびメモリセル列においても、同様にリードワード線およびメモリセルＭＣが配置されている。以降の図面においても、メモリアレイ１０の図示は同様とする。
【０１１８】
また、プリチャージトランジスタ６４−１〜６４−ｍは、ビット線プリチャージ信号ＢＬＰＲに応答して、対応するビット線ＢＬ１〜ＢＬｍのそれぞれを、接地電圧Ｖｓｓにプリチャージする。
【０１１９】
このように、ビット線ＢＬのプリチャージ電圧を、読出基準電圧として供給される接地電圧Ｖｓｓと同一に設定することによって、対応するリードワード線ＲＷＬが活性化された場合においても、非選択のメモリセル列に対応するビット線ＢＬには電流が流れることはなく、基準電圧配線ＳＬを共有することが可能となる。この結果、信号配線数を削減して、メモリアレイ１０をさらに高集積化することが可能となる。
【０１２０】
その他の部分の構成および動作は、実施の形態１と同様であるので詳細な説明は繰返さない。
【０１２１】
すなわち、隣接するメモリセル列によって共有される基準電圧配線ＳＬの各々と、ビット線ＢＬの各々とは、実施の形態１と同様に、単位長当りの電気抵抗値が同様となるように形成されるため、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【０１２２】
［実施の形態１の変形例２］
図７は、実施の形態１の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１２３】
図７を参照して、実施の形態１の変形例２に従う構成においては、各ビット線ＢＬは、折り返し型構成に従って配置される。
【０１２４】
メモリアレイ１０において、メモリセル列にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍのそれぞれと相補のビット線／ＢＬ１〜／ＢＬｍがさらに配置される。ビット線ＢＬ１および／ＢＬ１は、ビット線対を構成する。以降のメモリセル列においても、同様にビット線対が構成される。
【０１２５】
ビット線／ＢＬ１〜／ＢＬｍの各々は、ビット線ＢＬ１〜ＢＬｍの各々と、単位長当たりの電気抵抗値が同様となるように、実施の形態１におけるビット線ＢＬおよび基準電圧配線ＳＬと同様に配置される。
【０１２６】
なお、ビット線対の一方ずつおよび他方ずつをそれぞれ構成する、ビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍをそれぞれ総称する場合には、ビット線ＢＬおよび／ＢＬとも表記することとする。
【０１２７】
基準電圧配線ＳＬ１〜ＳＬｍは、隣接するメモリセル列のそれぞれに対応して配置され、隣接して配置される同一メモリセル列に属するメモリセル間で共有される。
【０１２８】
基準電圧配線ＳＬ１〜ＳＬｍの各々は、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍの各々と、単位長当りの電気抵抗値が同様となるように、実施の形態１と同様に配置される。
【０１２９】
メモリセルＭＣは、１行ごとに、ビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍのいずれか一方ずつと結合される。たとえば、第ｊ番目のメモリセル行に属するメモリセルＭＣは、ビット線ＢＬ１〜ＢＬｍと結合され、第（ｊ＋１）番目のメモリセル行に属するメモリセルＭＣは、ビット線／ＢＬ１〜／ＢＬｍと接続される。
【０１３０】
この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍのいずれか一方が、ＭＴＪメモリセルＭＣと結合される。
【０１３１】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのそれぞれに対応して設けられる複数のダミーメモリセルＤＭＣを有する。
【０１３２】
ダミーメモリセルＤＭＣの各々は、ダミー記憶部ＤＭＴＪとアクセストランジスタＤＡＴＲとを有する。
【０１３３】
ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ０によって選択されるダミーメモリセル群は、ダミーリードワード線ＤＲＷＬ０の活性化に応答して導通するアクセストランジスタＤＡＴＲを有する。したがって、ダミーリードワード線ＤＲＷＬ０の活性化に応答して、ビット線ＢＬ１〜ＢＬｍと基準電圧配線ＳＬ１〜ＳＬｍとのそれぞれの間に、ダミー記憶部ＤＭＴＪが電気的に結合される。
【０１３４】
一方、ダミーリードワード線ＤＲＷＬ１によって選択される残りのダミーメモリセル群は、ダミーリードワード線ＤＲＷＬ１の活性化に応答して導通するアクセストランジスタＤＡＴＲを有する。したがって、ダミーリードワード線ＤＲＷＬ１の活性化に応答して、ビット線／ＢＬ１〜／ＢＬｍと基準電圧配線ＳＬ１〜ＳＬｍとのそれぞれの間に、ダミー記憶部ＤＭＴＪが電気的に結合される。
【０１３５】
ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１は、ビット線対の一方ずつＢＬ１〜ＢＬｍおよび他方ずつ／ＢＬ１〜／ＢＬｍのうち、選択されたメモリセル行に属するメモリセルＭＣと非接続となった一方を、ダミーメモリセルＤＭＣとそれぞれ結合するように選択的に活性化される。この結果、ビット線対の一方ずつＢＬ１〜ＢＬｍおよび他方ずつ／ＢＬ１〜／ＢＬｍは、選択されたメモリセル行に対応するｍ個のＭＴＪメモリセルおよびｍ個のダミーメモリセルの一方ずつとそれぞれ結合される。
【０１３６】
すでに説明したようにメモリセルＭＣの電気抵抗値は、記憶データのレベルによって変化する。ここで、Ｈレベル（“１”）データを記憶した場合におけるＭＴＪメモリセルの電気抵抗値をＲｈとし、Ｌレベル（“０”）データを記憶した場合におけるメモリセルＭＣの電気抵抗値をＲｌとすると、ダミー記憶部ＤＭＴＪの電気抵抗値Ｒｄは、ＲｌとＲｈとの中間値に設定される。これにより、ダミーメモリセルＤＭＣと結合されたビット線に生じる電圧変化と、メモリセルＭＣと結合されたビット線に生じる電圧変化とを比較することによって、データ読出の対象となった、選択メモリセルにおける記憶データのレベルを読出すことができる。
【０１３７】
さらに、データバスＤＢと相補のデータバス／ＤＢが配置される。データバスＤＢおよびデータバス／ＤＢは、データバス対ＤＢＰを構成する。
【０１３８】
データバス／ＤＢは、データバスＤＢと、単位長当たりの電気抵抗値が同様となるように、実施の形態１におけるビット線ＢＬに対する基準電圧配線ＳＬと同様に配置される。
【０１３９】
コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、データバスＤＢおよび／ＤＢと対応するビット線ＢＬおよび／ＢＬとの間にそれぞれ電気的に結合される２個のトランジスタスイッチを有する。これらのトランジスタスイッチは、対応するコラム選択線ＣＳＬの活性化に応答してオンする。これにより、選択されたメモリセル列に対応するビット線対を構成するビット線ＢＬおよび／ＢＬの各々に対して、データバスＤＢ，／ＤＢとコラム選択ゲートＣＳＧとを介して、センス電流Ｉｓがデータ読出回路５２ｂより供給される。
【０１４０】
データ読出回路５２ｂは、図２に示したデータ読出回路５２ａと比較して、抵抗１６８を具備しない点および、トランジスタ６４が、データバス／ＤＢと結合されるノードＮｒ２とノードＮｓ２との間に電気的に結合される点が異なる。データ読出回路５２ｂのその他の部分の構成は、データ読出回路５２ａと同様であるので、詳細な説明は繰り返さない。
【０１４１】
データ読出回路５２ｂは、データバスＤＢおよび／ＤＢの各々に対して、同一のセンス電流Ｉｓを供給するとともに、データバスＤＢおよび／ＤＢの間の電圧差を検知増幅して、データ読出を実行する。
【０１４２】
このような構成とすることにより、実施の形態１に従う構成によって享受される効果に加えて、折り返し型ビット線構成に基づいてデータ読出を実行できるので、データ読出マージンを十分に確保することが可能となり、さらにデータ読出動作を安定化することが可能となる。
【０１４３】
また、メモリセルＭＣに対して供給されるセンス電流（図中のＩｓｃ）とダミーメモリセルＤＭＣに対して供給されるセンス電流（図中のＩｓｄ）とのそれぞれに含まれる、ビット線ＢＬおよび基準電圧配線ＳＬの電気抵抗値の和は同様であるので、これらのセンス電流を同一レベルに設定して、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０１４４】
なお、図７においては、ダミーメモリセルＤＭＣを、メモリアレイ１０の端部に配置する構成を示したので、メモリセルＭＣとダミーメモリセルＤＭＣとで基準電圧配線ＳＬを共有しても大きな支障はない。しかし、ダミーメモリセルの配置によって、基準電圧配線の共有に支障が出る場合には、ダミーメモリセルＤＭＣ用とノーマルのメモリセルＭＣ用とで基準電圧配線ＳＬを独立に配置することも可能である。
【０１４５】
［実施の形態２］
実施の形態２においては、選択されたメモリセル列の位置に依存して、データバスＤＢ上のセンス電流経路における抵抗値の変動を防止する構成について説明する。
【０１４６】
図８は、実施の形態２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１４７】
図８を参照して、実施の形態２に従う構成においては、図２に示した実施の形態１に従う構成に加えて、擬似データバスＳＤＢが配置される点が異なる。擬似データバスＳＤＢは、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に、データバスＤＢとの間で単位長当りの電気抵抗値が同様となるように配置される。
【０１４８】
擬似データバスＳＤＢは、読出基準電圧である接地電圧Ｖｓｓと結合される。
データ読出回路５２ａとデータバスＤＢとが接続される領域と、擬似データバスＳＤＢと接地電圧Ｖｓｓとが結合される領域とは、行方向に沿って、メモリアレイ１０を挟んで互いに反対側に位置する。
【０１４９】
さらに、擬似データバスＳＤＢは、基準電圧配線ＳＬ１〜ＳＬｍの各々と電気的に結合される。したがって、各基準電圧配線ＳＬは、擬似データバスＳＤＢを介して接地電圧Ｖｓｓと結合される。
【０１５０】
擬似データバスＳＤＢは、各メモリセル列に共通に配置される。したがって、データ読出の高精度化を図るには、データ読出電流Ｉｓ以外の電流が擬似データバスＳＤＢを流れないように、各ビット線ＢＬのプリチャージ電圧を、読出基準電圧と同電圧、すなわち接地電圧Ｖｓｓに設定することが必要である。
【０１５１】
このような構成とすることによって、選択メモリセル列の位置が変化しても、センス電流Ｉｓの電流経路に含まれる、データバスＤＢおよび擬似データバスＳＤＢの電気抵抗値の和をほぼ一定に維持することができる。これにより、選択されたメモリセル列に依存して、センス電流Ｉｓの電流値が変動することをさらに防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができ、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【０１５２】
［実施の形態２の変形例１］
図９は、実施の形態２の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１５３】
図９を参照して、実施の形態２の変形例１に従う構成においては、図６に示した実施の形態１の変形例１に従う構成に加えて、図８と同様の擬似データバスＳＤＢがさらに配置される。隣接するメモリセルによって共有される基準電圧配線ＳＬ１〜ＳＬｋの各々は、擬似データバスＳＤＢを介して接地電圧Ｖｓｓと結合される。その他の部分の構成は図６と同様であるので、詳細な説明は繰り返さない。
【０１５４】
このような構成とすることにより、選択されたメモリセル列に依存して、センス電流Ｉｓの電流値が変動することをさらに防止できる。この結果、実施の形態１の変形例１による効果に加えて、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができる。
【０１５５】
［実施の形態２の変形例２］
図１０は、実施の形態２の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１５６】
図１０を参照して、実施の形態２の変形例２に従う構成においては、図７に示した実施の形態１の変形例２に従う構成に加えて、擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄがさらに配置される。
【０１５７】
擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄの各々と、データバスＤＢおよび／ＤＢの各々とは、単位長当りの電気抵抗値が同様となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に配置される。
【０１５８】
擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄの各々は、読出基準電圧である接地電圧Ｖｓｓと結合される。データ読出回路５２ｂとデータバスＤＢおよび／ＤＢとが接続される領域と、擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄと接地電圧Ｖｓｓとが結合される領域とは、行方向に沿って、メモリアレイ１０を挟んで互いに反対側に位置する。
【０１５９】
メモリセルＭＣに対して接地電圧Ｖｓｓを供給するための基準電圧配線ＳＬ１〜ＳＬｍと、ダミーメモリセルＤＭＣに対して接地電圧Ｖｓｓを供給するためのダミー基準電圧配線ＳＬｄ１〜ＳＬｄｍとは独立に配置される。なお、ダミー基準電圧配線ＳＬｄ１〜ＳＬｄｍを総称する場合には、単に符号ＳＬｄを用いるものとする。
【０１６０】
擬似データバスＳＤＢは、基準電圧配線ＳＬ１〜ＳＬｍの各々と結合され、擬似ダミーデータバスＳＤＢｄは、ダミー基準電圧配線ＳＬｄ１〜ＳＬｄｍの各々と結合される。
【０１６１】
各基準電圧配線ＳＬおよび各ダミー基準電圧配線ＳＬｄは、各ビット線ＢＬと単位長当りの電気抵抗値が同様となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に形成される。その他の部分の構成は、図７と同様であるので、詳細な説明は繰り返さない。
【０１６２】
このような構成とすることにより、メモリアレイ１０内において、選択されるメモリセルＭＣの属する行および列の両方に依存することなく、センス電流Ｉｓの電流経路に含まれる信号配線の電気抵抗値の和をほぼ一定値に維持して、センス電流Ｉｓの変動を防止できる。
【０１６３】
また、メモリセルＭＣに対して供給されるセンス電流（図中のＩｓｃ）と、ダミーメモリセルＤＭＣに対して供給されるセンス電流（図中のＩｓｄ）とについても、選択されるメモリセルＭＣの属する行および列の両方に依存することなく同一レベルに設定できるので、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０１６４】
この結果、実施の形態１の変形例２による効果に加えて、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができる。
【０１６５】
［実施の形態３］
図１１は、実施の形態３に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１６６】
図１１を参照して、実施の形態３に従う構成においては、ダミーメモリセルＤＭＣは、ダミー列を構成するように配置される。これに対応して、メモリアレイ１０においては、ダミー列に対応して、ダミービット線ＤＢＬおよびダミー基準電圧配線ＳＬｄが設けられる。
【０１６７】
各基準電圧配線ＳＬ、ダミー基準電圧配線ＳＬｄ、各ビット線ＢＬおよびダミービット線ＤＢＬは、単位長当りの電気抵抗値が同様となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に形成される。その他の部分の構成は、図７と同様であるので、詳細な説明は繰り返さない。
【０１６８】
データバス対ＤＢＰを構成するデータ線の一方／ＤＢと、ダミービット線ＤＢＬとの間にはコラム選択ゲートＣＳＧｄが配置される。コラム選択ゲートＣＳＧｄは、コラム選択線ＣＳＬｄの活性化に応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、コラム選択線ＣＳＬｄは活性化される。
【０１６９】
このような構成とすることにより、ダミーメモリセルＤＭＣを、ダミー列を構成するように配置する場合においても、実施の形態２の変形例２と同様に、データ読出動作の安定化を図ることが可能である。
【０１７０】
なお、メモリアレイ１０における、メモリセルＭＣに対応する基準電圧配線ＳＬの配置は、実施の形態２の変形例１と同様に、隣接するメモリセル行間で共有して、メモリアレイ１０の高集積化を図ることも可能である。
【０１７１】
［実施の形態４］
実施の形態４においては、階層データ線構成を適用したデータ読出について説明する。
【０１７２】
図１２は、本発明の実施の形態４に従うＭＲＡＭデバイスのデータ読出に関連する構成を示すための図である。
【０１７３】
図１２を参照して、実施の形態４に従うＭＲＡＭデバイスにおいては、複数のメモリアレイが行列状に配置される。これらのメモリアレイは、列方向に沿って、複数のブロックＢＬＫａ，ＢＬＫｂ，…に分割される。
【０１７４】
図１２には、メモリアレイ１０−ａ１，１０−ａ２，１０−ｂ１，１０−ｂ２が代表的に例示される。列方向に隣接する１０−ａ１および１０−ａ２は、同一のブロックＢＬＫａに属する。同様に、１０−ｂ１および１０−ｂ２は、同一のブロックＢＬＫｂに属する。
【０１７５】
各ブロックに対応して、データ読出回路、グローバルデータバス対および擬似グローバルデータバスが配置される。図１２においては、ブロックＢＬＫａに対応するデータ読出回路５３−ａ、グローバルデータバス対ＧＤＢＰａおよび擬似グローバルデータバスＳＧＤＢａと、ブロックＢＬＫｂに対応する、データ読出回路５３−ｂ、グローバルデータバス対ＧＤＢＰｂおよび擬似グローバルデータバスＳＧＤＢｂとが代表的に示される。
【０１７６】
グローバルデータバス対ＧＤＢＰａは、グローバルデータバスＧＤＢａおよび／ＧＤＢａから構成される。同様に、グローバルデータ対ＧＤＢＰｂは、グローバルデータバスＧＤＢｂおよび／ＧＤＢｂから構成される。
【０１７７】
データ読出時においては、各ブロックにおいて独立にメモリセルが選択される。データ読出回路５３−ａおよび５３−ｂの各々は、対応するグローバルデータバス対を構成するグローバルデータバスの各々に対してセンス電流Ｉｓを供給してデータ読出を実行する。データ読出回路５３−ａおよび５３−ｂの構成および動作は、図７に示したデータ読出回路５２ｂと同様であるので詳細な説明は繰返さない。
【０１７８】
以下においては、グローバルデータバス対、グローバルデータバスおよび擬似グローバルデータバスを総括的に表記する場合には、符号ＧＤＢＰ、ＧＤＢ（／ＧＤＢ）およびＳＧＤＢをそれぞれ用いるものとし、特定のグローバルデータバス対、グローバルデータバスおよび擬似グローバルデータバスを扱う場合には、これらの符号に添字を付して、ＧＤＢＰａ、ＧＤＢａ（／ＧＤＢａ）およびＳＧＤＢａのように表記するものとする。
【０１７９】
グローバルデータバスＧＤＢ，／ＧＤＢおよび、擬似グローバルデータバスＳＧＤＢは、列方向に沿って配置される。グローバルデータバスＧＤＢ，／ＧＤＢおよび、擬似グローバルデータバスＳＧＤＢの各々は、単位長当りの電気抵抗値が同様となるように配置される。
【０１８０】
各データ読出回路５３と各グローバルデータバス対ＧＤＢＰとが結合される領域と、各擬似グローバルデータバスＳＧＤＢと読出基準電圧である接地電圧Ｖｓｓとが結合される領域は、行列状に配置されるメモリアレイ群を挟んで、互いに反対側に位置する。
【０１８１】
このような構成とすることにより、各ブロックにおいて、選択メモリセルが属するメモリアレイの位置に依存することなく、データ読出電流の経路に含まれる、グローバルデータバスＧＤＢ（／ＧＤＢ）および擬似グローバルデータバスＳＧＤＢの電気抵抗値の和をほぼ一定として、センス電流Ｉｓを一定に維持できる。
【０１８２】
メモリアレイ１０−ａ１，１０−ａ２，…の各々は、図１０に示したメモリアレイ１０と同様の構成を有する。したがって、それぞれのメモリアレイ内およびその周辺に配置される、複数のメモリセルＭＣ、ビット線ＢＬ、基準電圧配線ＳＬおよびコラム選択ゲートＣＳＧについては、それぞれを特に区別することなく総括的な符号を用いて表記する。
【０１８３】
これらのメモリアレイの各々に対応して、対応するグローバルデータバス対ＧＤＢＰと結合されるローカルデータバス対ＬＤＢＰが設けられる。各ローカルデータバス対ＬＤＢＰは、図１０示されたデータバス対ＤＢＰに相当し、ローカルデータバスＬＤＢおよび／ＬＤＢを有する。
【０１８４】
図１２には、メモリアレイ１０−ａ１、１０−ａ２、１０−ｂ１および１０−ｂ２のそれぞれ対応して配置される、ローカルデータバス対ＬＤＢＰａ１、ＬＤＢＰａ２、ＬＤＢＰｂ１およびＬＤＢＰｂ２が代表的に示される。
【０１８５】
ローカルデータバス対ＬＤＢＰａ１は、ローカルデータバスＬＤＢａ１および／ＬＤＢａ１によって構成される。ローカルデータバス対ＬＤＢＰａ２は、ローカルデータバスＬＤＢａ２および／ＬＤＢａ２によって構成される。ローカルデータバス対ＬＤＢＰｂ１は、ローカルデータバスＬＤＢｂ１および／ＬＤＢｂ１によって構成される。ローカルデータバス対ＬＤＢＰｂ２は、ローカルデータバスＬＤＢｂ２および／ＬＤＢｂ２によって構成される。
【０１８６】
以下においては、これらのローカルデータバス対およびローカルデータバスを総称する場合には、単に符号ＬＤＢＰおよびＬＤＢ（／ＬＤＢ）を用いることとする。
【０１８７】
各メモリアレイに対応して、図７と同様のコラム選択ゲートＣＳＧがメモリセル列に対応してそれぞれ配置される。コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化に応じて、選択的ににオンする。コラム選択線ＣＳＬは、行方向に隣接するメモリアレイ間で共有することができる。
【０１８８】
メモリアレイ中のビット線ＢＬおよび／ＢＬは、対応するコラム選択ゲートを介して、ローカルデータバス対ＬＤＢＰを構成するローカルデータバスＤＢＰおよび／ＤＢＰのそれぞれと電気的に結合される。
【０１８９】
このようにデータバスを階層化することによって、グローバルデータバス対ＧＤＢＰおよびローカルデータバス対ＬＤＢＰの負荷容量を低減して、データ読出を高速化することができる。
【０１９０】
さらに、各メモリアレイに対応して、図７に示される擬似データバスＳＤＢに相当する、擬似ローカルデータバスＳＬＤＢが配置される。図１２には、メモリアレイ１０−ａ１、１０−ａ２、１０−ｂ１および１０−ｂ２のそれぞれ対応して配置される、擬似ローカルデータバスＳＬＤＢａ１、ＳＬＤＢａ２、ＳＬＤＢｂ１およびＳＬＤＢｂ２が代表的に示される。
【０１９１】
各擬似ローカルデータバスＳＬＤＢは、ローカルデータバス対ＬＤＢＰを構成するローカルデータバスＬＤＢおよび／ＬＤＢの各々と、単位長当りの電気抵抗値が同様となるように設計される。
【０１９２】
表記の都合上、表記を省略しているが、各メモリアレイにおいて、図１０に示した、ダミーメモリセルＤＭＣ、ダミー基準電圧配線ＳＬｄ、および擬似ダミーデータバスＳＤＢｄに相当する配線が配置される。
【０１９３】
したがって、実施の形態２の変形例２と同様に、各メモリアレイ内において、選択されるメモリセルの位置に依存せず、センス電流Ｉｓを一定に維持できる。この結果、実施の形態４に従うＭＲＡＭデバイスにおいては、データバスを階層化することによって、データ読出の高速化を図るとともに、選択されるメモリアレイおよびメモリセルの位置に依存せず、データ読出マージンを一様に確保して、安定的なデータ読出を実行することが可能となる。
【０１９４】
なお、行列状に配置されるメモリアレイの各々については、実施の形態１から３およびそれらの変形例に示したいずれのメモリアレイ１０の構成を適用することも可能である。その場合には、必要に応じて、グローバルデータバス対およびローカルデータバス対を、データバス対ではなく単線のデータ線として配置するとともに、データ読出回路５３の構成を、図２に示したデータ読出回路５２ａと同様とすればよい。
【０１９５】
なお、実施の形態１から４およびそれらの変形例においては、基準電圧配線ＳＬによって供給される読出基準電圧が接地電圧Ｖｓｓである場合のみを示しているが、この読出基準電圧は他の電圧、たとえば電源電圧Ｖｃｃとしてもよい。この場合には、データ読出回路５２ａ、５２ｂおよび５３において、データバスＤＢを接地電圧Ｖｓｓにプルダウンするなど、それぞれの図において示された電圧の極性を反転させればよい。
【０１９６】
［実施の形態５］
実施の形態５においては、高集積化に適した、ダイオードをアクセス素子として用いた構成のメモリセルを適用した場合における、データ読出の安定化について説明する。
【０１９７】
図１３は、ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【０１９８】
図１３を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤＤは、磁気トンネル接合部ＭＴＪと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、磁気トンネル接合部ＭＴＪと結合される。
【０１９９】
ＭＴＪメモリセルＭＣＤＤに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
【０２００】
一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが順バイアスされて導通し、センス電流Ｉｓを磁気トンネル接合部ＭＴＪに流すことができる。
【０２０１】
一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭは、逆バイアスされて非導通状態を維持し、センス電流Ｉｓは流れない。
【０２０２】
このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。
【０２０３】
図１４は、ＭＴＪメモリセルＭＣＤＤを半導体基板上に配置した場合の構造図である。
【０２０４】
図１４を参照して、半導体主基板ＳＵＢ上のｎ型領域ＮＡＲと、ｎ型領域ＮＡＲ上に設けられたｐ型領域ＰＡＲとによってアクセスダイオードＤＭが形成される。
【０２０５】
アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲは、金属配線層Ｍ１に形成されたワード線ＷＬと結合される。アクセスダイオードＤＭのアノードに相当するｐ型領域ＰＡＲは、バリアメタル１４０および金属膜１５０を介して、磁気トンネル接合部ＭＴＪと電気的に結合される。ビット線ＢＬは、金属配線層Ｍ２に配置され、磁気トンネル接合部ＭＴＪと結合される。このように、アクセストランジスタに代えてアクセスダイオードを用いることによって、高集積化に有利なＭＴＪメモリセルを構成することができる。
【０２０６】
しかしながら、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬ上における電圧分布によっては、データ書込の対象となっていないＭＴＪメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
【０２０７】
図１５は、ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【０２０８】
図１５を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤは、図１３に示した構成と同様に、磁気トンネル接合部ＭＴＪおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図１３に示したＭＴＪメモリセルＭＣＤＤの構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０２０９】
アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、磁気トンネル接合部ＭＴＪと近接して設けられる。
【０２１０】
ＭＴＪメモリセルＭＣＤにおいては、データ書込時において、リードワード線ＲＷＬに電流を流す必要がないため、リードワード線ＲＷＬの電圧を安定的に高電圧状態（電源電圧Ｖｃｃ）に維持して、アクセスダイオードＤＭを確実に逆バイアスして非導通状態を維持できる。したがって、図１３に示されたＭＴＪメモリセルＭＣＤＤと比較して、データ書込動作の安定化を図ることができる。
【０２１１】
図１６は、ＭＴＪメモリセルＭＣＤを半導体基板上に配置した場合の構造図である。
【０２１２】
図１６を参照して、ＭＴＪメモリセルＭＣＤは、独立した配線として配置されるライトワード線ＷＷＬをさらに備える点で、図１４に示したＭＴＪメモリセルＭＣＤＤの構造と異なる。その他の部分の構造は、図１４と同様であるので、詳細な説明は繰り返さない。ライトワード線ＷＷＬは、たとえばリードワード線ＲＷＬと同一の金属配線層Ｍ１に形成することができる。
【０２１３】
なお、同一行に属するＭＴＪメモリセルＭＣＤ間で、アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲ同士を電気的に結合することによって、リードワード線ＲＷＬを特に設けることなく、図１５に示されたアクセスダイオードＤＭとリードワード線ＲＷＬとの結合関係が実現することもできる。このような構成とすれば、高集積化および動作の安定化とを両立できる。
【０２１４】
なお、図１３および図１５にそれぞれ示したメモリセルＭＣＤおよびＭＣＤＤは、データ読出に関する構成は同一であるので、以下においては、代表的にメモリセルＭＣＤを配置したメモリアレイ１０におけるデータ読出の安定化について説明する。すなわち、以下の説明において、メモリセルＭＣＤは、メモリセルＭＣＤＤと置換することが可能である。
【０２１５】
また、以下の説明において、ダイオードを用いたメモリセルＭＣＤ，ＭＣＤＤにおいても、アクセストランジスタを用いたメモリセルＭＣと同様に、各メモリセルにおける磁気トンネル接合部ＭＴＪに相当する部分については、記憶データのレベルに応じて電気抵抗値が変化する素子によって置換することが可能である。
【０２１６】
図１７は、本発明の実施の形態５に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０２１７】
図１７を参照して、メモリアレイ１０において、図１５に示した構成を有するメモリセルＭＣＤが、ｎ行×ｍ列に、行列状に配置される。図１７においては、データ読出動作には無関係であるライトワード線ＷＷＬの表記は省略される。
【０２１８】
ワード線ドライバ３０は、リードワード線ＲＷＬ１〜ＲＷＬｎにそれぞれ対応して設けられる、ワードドライバＲＷＤ１〜ＲＷＤｎを有する。以下においては、ワードドライバＲＷＤ１〜ＲＷＤｎを総称する場合には、単にワードドライバＲＷＤとも表記する。
【０２１９】
ワードドライバＲＷＤ１〜ＲＷＤｎは、行デコーダ２０からの行デコード信号ＲＤ１〜ＲＤｎにそれぞれ応答して、リードワード線ＲＷＬ１〜ＲＷＬｎの電圧レベルを設定する。
【０２２０】
行デコーダ２０は、行デコード信号ＲＤ１〜ＲＤｎのうちの選択されたメモリセル行に対応する１つをＨレベルに活性化する。
【０２２１】
各ワードドライバＲＷＤは、たとえばインバータで構成されて、対応する行デコード信号の活性化に応答して、対応するリードワード線ＲＷＬを読出基準電圧である接地電圧Ｖｓｓと電気的に結合する。これに応答して、メモリセルＭＣＤ内においてアクセスダイオードＤＭが順バイアスされて導通し、ビット線ＢＬと接地電圧Ｖｓｓに設定されるリードワード線ＲＷＬとの間に電気的に結合される、磁気トンネル接合部ＭＴＪにセンス電流Ｉｓを流して、データ読出を実行することができる。
【０２２２】
ビット線ＢＬに対するセンス電流Ｉｓの供給は、図２と同様に配置される、データ読出回路５２ａ、データバスＤＢ、コラム選択ゲートＣＳＧおよびコラム選択線ＣＳＬによって、列選択結果に応じて実行される。
【０２２３】
実施の形態５に従う構成においては、リードワード線ＲＷＬと、データバスＤＢとは、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に、単位長当りの電気抵抗値が同様の値となるように配置される。さらに、ワードドライバワードドライバＲＷＤ１〜ＲＷＤｎが配置される領域と、メモリアレイ１０を挟んで反対側（行方向）において、データバスＤＢとデータ読出回路５２ａとは結合される。
【０２２４】
このような構成とすること、選択されたメモリセル列の位置によらず、センス電流Ｉｓの電流経路に含まれる、データバスＤＢおよびリードワード線ＲＷＬの電気抵抗値の和をほぼ一定に維持して、センス電流Ｉｓの変動を防止できる。
【０２２５】
これにより、高集積化に適した、ダイオードを用いたメモリセルを行列状に配置するメモリアレイ内においても、選択されたメモリセル列に依存することなくデータ読出マージンを一様に維持して、データ読出を安定化することができる。
【０２２６】
［実施の形態５の変形例１］
図１８は、本発明の実施の形態５の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０２２７】
図１８を参照して、実施の形態５の変形例１に従う構成においては、図１７に示す実施の形態５に従う構成に加えて、読出基準電圧である接地電圧Ｖｓｓを供給するための基準電圧配線ＳＬがさらに設けられる。基準電圧配線ＳＬは、ビット線ＢＬと単位長当たりの電気抵抗値が同様の値となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に配置される。
【０２２８】
基準電圧配線ＳＬは、列方向に沿って配置され、ビット線ＢＬがデータバスＤＢと結合される領域、すなわちコラム選択ゲートＣＳＧが配置される領域と、メモリアレイ１０を挟んで反対側（列方向）において、接地電圧Ｖｓｓと結合される。
【０２２９】
各ワードドライバＲＷＤは、対応するリードワード線ＲＷＬを活性化する場合には、当該リードワード線ＲＷＬを基準電圧配線ＳＬと電気的に結合する。その他の部分の構成は、図１７と同様なので詳細な説明は繰り返さない。
【０２３０】
このような構成とすることにより、ダイオードを用いたメモリセルを行列状に配置したメモリアレイ１０においても、選択されたメモリ行の位置にかかわらず、センス電流Ｉｓの電流経路に含まれる、ビット線ＢＬおよび基準電圧配線ＳＬの電気抵抗値の和をほぼ一定に維持して、センス電流Ｉｓの変動を防止できる。
【０２３１】
さらに、実施の形態５と同様に、データバスＤＢおよびリードワード線ＲＷＬの電気抵抗値を設計することによって、選択メモリセルの位置に関らず、メモリアレイ内においてデータ読出時の動作マージンを一様に保つことができ、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【０２３２】
［実施の形態５の変形例２］
実施の形態５の変形例２においては、実施の形態５の変形例１の構成に加えて、折り返し型のビット線構成が適用される。
【０２３３】
図１９は、実施の形態５の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０２３４】
図１９を参照して、メモリアレイ１０において、メモリセルＭＣＤおよびダミーメモリセルＤＭＣＤが、図７に示したメモリセルＭＣおよびダミーメモリセルＤＭＣと同様に、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１を伴って配置される。
【０２３５】
ダミーメモリセルＤＭＣＤの各々は、ダミーメモリセルＤＭＣと同様のダミー記憶部ＤＭＴＪおよび、ビット線ＢＬおよび／ＢＬの一方とダミーリードワード線ＤＲＷＬ０もしくはＤＲＷＬ１との間にダミー記憶部ＤＭＴＪと直列に結合されるアクセスダイオードＤＤＭとを有する。
【０２３６】
図１９においては、第ｊ番目および（ｊ＋１）番目のメモリセル行に対応するリードワード線ＲＷＬｊおよびＲＷＬｊ＋１と、これらに対応するワードドライバＲＷＤｊおよびＲＷＤｊ＋１が代表的に示される。また、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１にそれぞれ対応して、ダミーワードドライバＲＷＤｄ０およびＲＷＤｄ１とが配置される。
【０２３７】
図１８に示した構成と同様に、これらのワードドライバは、共通の基準電圧配線ＳＬと電気的に結合されることによって活性化されて、接地電圧Ｖｓｓを供給される。
【０２３８】
ビット線ＢＬとビット線対を構成する、相補のビット線／ＢＬは、ビット線ＢＬおよび基準電圧配線ＳＬの各々と、単位長当りの抵抗値が同様の値となるように配置される。このような構成とすることにより、高集積化に適した、メモリセルＭＣＤＤを配置する場合においても、折り返し型のビット線構成に基づいて、データ読出動作マージンを確保して、さらにデータ読出動作の安定化を図ることができる。
【０２３９】
また、メモリセルＭＣに対して供給されるセンス電流（図中のＩｓｃ）と、ダミーメモリセルＤＭＣに対して供給されるセンス電流（図中のＩｓｄ）とについても、選択されるメモリセルＭＣの属する行および列の両方に依存することなく同一レベルに設定できるので、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０２４０】
なお、すべての組合せについての図示は省略するが、実施の形態１から４およびそれらの変形例において、メモリセルＭＣに代えて、アクセスダイオードを用いたメモリセルＭＣＤＤもしくはＭＣＤを配置することができる。
【０２４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４２】
【発明の効果】
請求項１、２および１２〜１４記載の記憶装置は、選択メモリセルが属する行に依存することなくデータ読出電流を一定レベルに維持できるので、メモリアレイ内におけるデータ読出時の動作マージンを一様に保ち、記憶装置全体のデータ読出動作を安定化できる。特に、請求項１記載の記憶装置によれば、ダミーメモリセルを用いた折り返し型ビット線構成に基づいてデータ読出を実行できるので、データ読出マージンを十分に確保することが可能となり、さらにデータ読出動作を安定化することが可能となる。
【０２４４】
請求項３および４記載の記憶装置は、選択メモリセルが属する列に依存することなくデータ読出電流を一定レベルに維持できるので、メモリアレイ内におけるデータ読出時の動作マージンを一様に保ち、記憶装置全体のデータ読出動作を安定化できる。
【０２４５】
請求項５記載の記憶装置は、選択メモリセルが属する行および列の両方に依存することなくデータ読出電流を一定レベルに維持できる。この結果、請求項３記載の記憶装置が奏する効果に加えて、メモリアレイ内におけるデータ読出時の動作マージンをさらに一様に保ち、記憶装置全体の動作マージンをさらに十分に確保することができる。
【０２４６】
請求項６記載の記憶装置は、基準電圧配線の配置本数を削減することができるので、請求項１〜３記載の記憶装置が奏する効果に加えて、メモリアレイの高集積化を図ることができる。
【０２４７】
請求項７および８記載の記憶装置は、ダミーメモリセルを用いた折り返し型ビット線構成に基づいてデータ読出を実行するとともに、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを、選択メモリセルが属する行に依存することなく一定レベルに維持できる。この結果、請求項３記載の記憶装置が奏する効果に加えて、データ読出動作をさらに安定化できる。
【０２４８】
請求項９記載の記憶装置は、選択メモリセルが属する行および列の両方に依存することなく、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを一定レベルに維持できる。この結果、請求項７および８記載の記憶装置が奏する効果に加えて、データ読出動作をさらに安定化できる。
【０２４９】
請求項１０記載の記憶装置は、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを同一レベルに設定できるので、請求項７〜９に記載の記憶装置が奏する効果に加えて、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０２５０】
請求項１１記載の記憶装置は、請求項２〜１０に記載の記憶装置が奏する効果に加えて、行列状に配置された複数のメモリアレイを備える構成において、データバスを階層化することによってデータ読出の高速化を図るとともに、選択メモリセルが属するメモリアレイの位置に依存することなく、データ読出マージンを一様に確保して、安定的なデータ読出を実行することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図３】 実施の形態１に従うビット線および基準電圧配線の配置例を示す構造図である。
【図４】 メモリセルに対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
【図５】 プリチャージ電圧を接地電圧とした場合におけるデータ読出およびデータ書込を説明するタイミングチャートである。
【図６】 実施の形態１の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図７】 実施の形態１の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図８】 実施の形態２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図９】 実施の形態２の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１０】 実施の形態２の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１１】 実施の形態３に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１２】 本発明の実施の形態４に従うＭＲＡＭデバイスのデータ読出に関連する構成を示すための図である。
【図１３】 ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【図１４】 図１３に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１５】 ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【図１６】 図１５に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１７】 本発明の実施の形態５に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１８】 本発明の実施の形態５の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１９】 本発明の実施の形態５の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図２０】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図２１】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２２】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２３】 ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図２４】 半導体基板上に配置されたＭＴＪメモリセルの構造図である。
【図２５】 行列状に集積配置されたＭＴＪメモリセルに対するデータ読出電流の供給を説明するブロック図である。
【図２６】 センス電流供給回路の一般的な構成を示すブロック図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、５０，６０ 読出／書込制御回路、６４ アクセストランジスタ、５２ａ，５２ｂ，５３ データ読出回路、ＡＴＲ，ＤＡＴＲ アクセストランジスタ、ＤＭ，ＤＤＭ アクセスダイオード、ＢＬ ビット線、ＣＳＧ コラム選択ゲート、ＣＳＬ コラム選択線、ＳＬ 基準電圧配線、ＳＬｄ ダミー基準電圧配線、ＦＬ 自由磁気層、ＶＬ 固定磁気層、ＲＷＤ ワードドライバ、ＲＷＬリードワード線、ＷＷＬ ライトワード線、ＤＢＰ データバス対、ＤＢ，／ＤＢ データバス、ＧＤＢＰ グローバルデータバス対、ＧＤＢ，／ＧＤＢ グローバルデータバス、ＬＤＢＰ ローカルデータバス対、ＬＤＢ，／ＬＤＢ ローカルデータバス、ＭＴＪ 磁気トンネル結合部、ＤＭＴＪ ダミー記憶部、ＳＤＢ 擬似データバス、ＳＤＢｄ 擬似ダミーデータバス、ＳＧＤＢ 擬似グローバルデータバス。
【発明の属する技術分野】
この発明は記憶装置に関し、より特定的には、薄膜磁性体記憶装置に代表される、記憶データのデータレベルに応じて異なる電気抵抗値を有するメモリセルを備えた記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２０は、磁気トンネル接合部を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２０を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２１は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２１を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しないデータ読出回路から一定レベルのデータ読出電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
磁気トンネル接合部ＭＴＪの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの電気抵抗値は小さくなる。
【００１０】
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧降下は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図２２は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２２を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図２３は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図２３を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダム・アクセス・メモリ（ＲＡＭ）であるＭＲＡＭデバイスを構成する技術が開示されている。
【００１９】
図２４は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図２４を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【００２０】
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
【００２１】
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬはライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。
【００２２】
一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。
【００２３】
また、上述したＭＴＪメモリセルのみならず、記憶データのレベルに応じて電気抵抗値が変化するメモリセルが、ＲＯＭ（Read Only Memory）やＲＡＭに一般的に適用されている。
【００２４】
【発明が解決しようとする課題】
図２５は、行列状に集積配置されたＭＴＪメモリセルに対するデータ読出電流の供給を説明するブロック図である。
【００２５】
図２５を参照して、高集積化された記憶装置を実現するために、一般的に、ＭＴＪメモリセルは行列状に配置される。図２５においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【００２６】
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。したがって、行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【００２７】
データ読出時におけるデータ読出電流、すなわちセンス電流Ｉｓの供給は、メモリアレイに隣接して配置されるセンス電流供給回路５００によって実行される。データ読出時においては、選択されたメモリセル行に対応するリードワード線ＲＷＬが選択的にＨレベルに活性化され、かつ選択メモリセル列に対応するビット線ＢＬに対してセンス電流供給回路５００からセンス電流Ｉｓが供給される。これにより、図２１で説明したように、選択されたメモリセルＭＣにおいて、記憶されたデータレベルに応じた電圧変化が対応するビット線に生じる。
【００２８】
しかしながら、図２５の構成においては、選択されたメモリセル行の位置に依存して、ビット線上におけるセンス電流Ｉｓの通過経路長が変化してしまう。このような経路長の変化に応じて、ビット線上ののセンス電流経路の電気抵抗値が変化し、センス電流Ｉｓの値が変動するおそれがある。
【００２９】
たとえば、図２５の構成において、センス電流供給回路５００に近い第ｎ番目のメモリセル行が選択された場合においては、ビット線ＢＬ上のセンス電流（図中にＩｓｎで表記）経路に含まれる部分は短いため、センス電流経路の電気抵抗値は小さくなる。
【００３０】
反対にセンス電流供給回路５００から遠い側の第１番目のメモリセル行が選択された場合においては、ビット線ＢＬ上のセンス電流（図中にＩｓ１で表記）経路に含まれる部分は長いため、センス電流経路の電気抵抗値は大きくなる。このようなセンス電流経路の電気抵抗値の変動は、選択されたメモリセル行の位置に依存した、センス電流の変動を招いてしまう。
【００３１】
図２６は、センス電流供給回路５００の一般的な構成を示すブロック図である。
【００３２】
図２６を参照して、一般的に、センス電流の供給は、ビット線ＢＬ１〜ＢＬｍで共有される電流供給ユニット５１０によって実行される。電流供給ユニット５１０は、データバスＤＢに対してセンス電流Ｉｓを供給する。データバスＤＢは、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍを介して、ビット線ＢＬ１〜ＢＬｍと結合される。
【００３３】
コラム選択線ＣＳＬ１〜ＣＳＬｍは、メモリセル列にそれぞれ対応して設けられ、列選択結果に応じて選択的に活性化される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応じてオンする。たとえば、第１番目のメモリセル列に対応するコラム選択ゲートＣＳＧ１は、対応するコラム選択線ＣＳＬ１の活性化（Ｈレベル）に応答してオンし、データバスＤＢとビット線ＢＬ１とを電気的に結合する。以降のメモリセル列に対しても、コラム選択ゲートは同時に配置される。
【００３４】
このような構成とすることにより、電流供給ユニット５１０をメモリアレイ内の複数のビット線で共有し、選択されたメモリセル列に対応するビット線に対して、センス電流Ｉｓを選択的に供給することができる。
【００３５】
しかしながら、図２６に示すような構成とすることにより、センス電流Ｉｓを通過させるデータバスＤＢの経路長が変化してしまう。このような経路長の変化に応じて、データバスＤＢ上のセンス電流経路の電気抵抗値が変化し、センス電流Ｉｓの値が変動するおそれがある。
【００３６】
たとえば、図２６の構成において、電流供給ユニット５１０に近い第ｍ番目のメモリセル列が選択された場合においては、データバスＤＢ上のセンス電流経路に含まれる部分は短いため、その電気抵抗値は小さくなる。
【００３７】
反対にセンス電流供給回路５００から遠い側の第１番目のメモリセル列が選択された場合においては、データバスＤＢ上のセンス電流経路に含まれる部分は長いため、その電気抵抗値は大きくなる。このようなセンス電流経路の電気抵抗値の変動は、選択されたメモリセル列の位置に依存した、センス電流の変動を招いてしまう。
【００３８】
このように、一般的な構成のＭＲＡＭデバイスにおいては、選択されたメモリセルの位置に依存してセンス電流の変動が生じるおそれがある。
【００３９】
すでに説明したように、ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいては、センス電流ＩｓおよびＭＴＪメモリセルの電気抵抗値に応じて生じる電圧変化を検知してデータ読出を実行している。したがって、ＭＴＪメモリセルに代表される、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置において、センス電流Ｉｓの変動は、安定したデータ読出動作を阻害する。
【００４０】
すなわち、選択メモリセルの位置に依存してセンス電流が変動すると、メモリアレイ内においてデータ読出時における動作マージンを一様に保つことはできず、記憶装置全体の動作マージンを十分に確保することが困難となる。この結果、甚だしい場合には誤動作に至り、歩留まりが低下してしまうという問題点が生じるおそれもある。
【００４１】
このような問題点に対処するために、選択されたメモリセルの位置に応じて、データ読出電流のレベルを微調整する構成とすることも可能ではあるが、この場合には、データ読出回路の構成の複雑化および、微調整のための設計負荷の増大を招いてしまう。
【００４２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＲＡＭデバイスに代表される、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置において、選択されるメモリセル位置に依存せずデータ読出マージンを一様に維持し、データ読出の安定化を図ることである。
【００４３】
【課題を解決するための手段】
この発明のある局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路と、複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各ビット線と同様である複数の相補ビット線とを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。メモリアレイは、列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含む。各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するビット線および相補ビット線の一方と基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。そして、記憶装置は、データ読出時において、複数のビット線および複数の相補ビット線の一方ずつと複数の基準電圧配線とのそれぞれの間に選択された行に対応するメモリセルを電気的に結合させるとともに、複数のビット線および複数の相補ビット線の他方ずつと複数の基準電圧配線とのそれぞれの間にダミーメモリセルを電気的に結合させるために、メモリセル選択ゲートおよびダミーメモリセル選択ゲートを行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備える。データ読出回路は、データ読出時において、複数のビット線および複数の相補ビット線のうちの、列選択結果に対応する１本ずつの各々に対してデータ読出電流を供給する。
【００４４】
この発明の他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路と、メモリアレイと隣接した領域に、複数の読出ワード線と同一方向に沿って配置されるデータバスと、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本とデータバスとを電気的に結合するための列選択部と、メモリアレイを挟んでデータバスと反対側の領域において、複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。さらに、擬似データバスは、読出基準電圧および各基準電圧配線と電気的に結合され、データ読出回路は、データ読出時において、データバスに対してデータ読出電流を供給する。
【００４５】
この発明のさらに他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って、列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、メモリアレイと隣接した領域に、複数の読出ワード線と同一方向に沿って配置されるデータバスと、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、データバスに対して供給するためのデータ読出回路と、複数のビット線のうちの列選択結果に応じて選択される１本とデータバスとを電気的に結合するための列選択部と、メモリアレイを挟んでデータバスと反対側の領域において、複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備える。擬似データバスは、読出基準電圧および各基準電圧配線と電気的に結合される。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に、電気的に記憶部と直列に結合されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、データバスおよび擬似データバスのうちの、電流経路に含まれる部分の電気抵抗値の総和は、列選択結果に依存せずほぼ一定である。
【００４６】
好ましくは、データバスの一端側は、データ読出回路と結合されてデータ読出電流の供給を受け、擬似データバスは、一端側とメモリアレイを挟んだ反対側において、読出基準電圧と結合され、データバスおよび擬似データバスは、単位長あたりの電気抵抗値が同様の値である。
【００４７】
また好ましくは、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。
【００４８】
さらに好ましくは、複数のビット線は、データ読出の前に読出基準電圧にプリチャージされ、隣接するメモリセルは、複数の基準電圧配線のうちの１本を共有する。
【００４９】
あるいは好ましくは、記憶装置は、複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各ビット線と同様である複数の相補ビット線と、データバスに対応して設けられ、単位長あたりの電気抵抗値がデータバスと同様である相補データバスとを備え、データ読出回路は、データ読出時において、データバスおよび相補データバスの各々に対してデータ読出電流を供給し、メモリアレイは、列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含み、記憶装置は、複数の基準電圧配線と同一方向に沿って、列にそれぞれ対応して配置され、複数のダミーメモリセルに対して読出基準電圧を供給するための複数のダミー基準電圧配線をさらに備え、列選択部は、データ読出時において、データバスおよび相補データバスと、選択された列に対応する、ビット線および相補ビット線との間をそれぞれ電気的に結合し、各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するビット線および相補ビット線の一方と基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。記憶装置は、データ読出時において、複数のビット線および複数の相補ビット線の一方ずつと複数の基準電圧配線とのそれぞれの間に選択された行に対応するメモリセルを電気的に結合させるとともに、複数のビット線および複数の相補ビット線の他方ずつと複数の基準電圧配線とのそれぞれの間にダミーメモリセルを電気的に結合させるために、メモリセル選択ゲートおよびダミーメモリセル選択ゲートを行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備え、データ読出時において、選択された列に対応する、ビット線および相補ビット線の一方と基準電圧配線とのうちの、電流経路に含まれる部分の電気抵抗値の総和である第１の配線抵抗、ならびに、ビット線および相補ビット線の他方とダミー基準電圧配線とのうちの、電流経路に含まれる部分の電気抵抗値の総和である第２の配線抵抗のそれぞれは、行選択結果に依存せずほぼ一定である。
【００５０】
また好ましくは、メモリアレイは、ダミー列を構成するように配置される複数のダミーメモリセルをさらに含む。記憶装置は、データバスに対応して設けられ、単位長あたりの電気抵抗値がデータバスと同様である相補データバスと、ダミー列に対応して複数のビット線と同一方向に沿って配置され、単位長あたりの電気抵抗値が各ビット線と同様であるダミービット線と、ダミー列に対応して複数の基準電圧配線と同一方向に沿って配置され、複数のダミーメモリセルに対して読出基準電圧を供給するためのダミー基準電圧配線とをさらに備える。列選択部は、データ読出時において、相補データバスとダミービット線とをさらに電気的に結合し、各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するダミービット線および基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和である第１の配線抵抗と、ダミー基準電圧配線およびダミービット線のうちの、電流経路に含まれる部分の電気抵抗値の総和である第２の配線抵抗とのそれぞれは、行選択結果に依存せずほぼ一定である。
【００５１】
さらに好ましくは、記憶装置は、擬似データバスと同一方向に沿って配置される擬似ダミーデータバスをさらに備える。データバスの一端側は、データ読出回路と結合されてデータ読出電流の供給を受け、擬似データバスおよび擬似ダミーデータバスは、一端側とメモリアレイを挟んだ反対側において、読出基準電圧と結合され、データバス、擬似データバスおよび擬似ダミーデータバスの各々は、単位長あたりの電気抵抗値が同様の値である。
【００５２】
さらに好ましくは、第１の配線抵抗と第２の配線抵抗とは、同様の値である。
【００５３】
好ましくは、メモリアレイは、行列状に複数個配置され、複数個のメモリアレイは、複数のビット線と同一方向に沿って、複数のブロックに分割され、複数の読出ワード線、複数のビット線、複数の基準電圧配線、データバス、擬似データバスおよび列選択部は、複数個のメモリアレイの各々ごとに対応して配置される。記憶装置は、複数のビット線と同一方向に沿って、複数のブロックにそれぞれ対応して配置される、複数の上位データバスおよび上位擬似データバスをさらに備え、データ読出回路は、複数のブロックの各々に対応して配置され、複数の上位データバスのうちの対応する１本に対してデータ読出電流を供給し、複数の上位データバスの各々は、同一のブロックに属するメモリアレイに対応するデータバスの各々と電気的に結合され、複数の上位擬似データバスの各々は、読出基準電圧と結合されるとともに、同一のブロックに属する少なくとも１つのメモリアレイにそれぞれ対応する擬似データバスの各々と電気的に結合され、データ読出時において、上位データバスおよび上位擬似データバスのうちの、電流経路に含まれる部分の電気抵抗値の総和は、ブロック内において選択されるメモリアレイに依存せずほぼ一定である。
【００５４】
この発明のさらに他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、列に対応して複数のビット線の各々に沿って配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路とを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する１本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定であり、各基準電圧配線の一端側は、読出基準電圧と電気的に結合され、各ビット線は、一端側とメモリアレイを挟んだ反対側において、データ読出回路からデータ読出電流の供給を受ける。複数のビット線の各々と、複数の基準電圧配線の各々とは、単位長あたりの電気抵抗値は同様の値である。
【００５５】
好ましくは、各基準電圧配線は、１つの列ごとに、各ビット線に対応して配置される。
【００５６】
また好ましくは、各基準電圧配線は、２つの列ごとに、２本ずつのビット線に対応して配置される。
【００６１】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００６２】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００６３】
ＭＲＡＭデバイス１は、本願発明に従う記憶装置の代表例として示される。なお、以下の説明で明らかになるように、本願発明の適用は、ＭＲＡＭデバイスに限定されるものではなく、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置に広く適用することができる。
【００６４】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００６５】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後に詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して複数のビット線ＢＬが配置される。
【００６６】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出／書込制御回路５０，６０とを備える。
【００６７】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端部におけるビット線ＢＬの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線ＢＬに流す。
【００６８】
図２は、実施の形態１に従うメモリアレイ１０およびその周辺回路のうち、データ読出に関連する部分の構成を詳細に説明するための図である。
【００６９】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるメモリセルＭＣを有する。
【００７０】
なお、本実施の形態においては、各メモリセルＭＣの構成は、図２０に示したＭＴＪメモリセルと同様とするが、各メモリセルにおける磁気トンネル接合部ＭＴＪに相当する部分については、記憶データのレベルに応じて電気抵抗値が変化する素子によって置換することも可能である。
【００７１】
メモリセルの行（以下、単にメモリセル行とも称する）にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎが配置される。図示しないが、データ書込において、選択されたメモリセル行に対応してデータ書込電流を流すためのライトワード線ＷＷＬ１〜ＷＷＬｎも、メモリセル行にそれぞれ対応して配置される。
【００７２】
メモリセルの列（以下、単にメモリセル列とも称する）にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍおよび基準電圧配線ＳＬ１〜ＳＬｍが配置される。基準電圧配線ＳＬ１〜ＳＬｍの各々は、データ読出時の基準電圧（以下、単に読出基準電圧とも称する）に相当する接地電圧Ｖｓｓと、読出／書込制御回路６０側において結合され、対応するメモリセル列に属するメモリセル中のアクセストランジスタＡＴＲのソース側領域の各々とさらに結合される。
【００７３】
なお、以下においては、リードワード線およびビット線を総括に表現する場合には、符号ＲＷＬおよびＢＬをそれぞれ用いて表記することとし、特定のリードワード線およびビット線を示す場合には、これらの符号に数字を付してＲＷＬ１，ＢＬ１のように表記するものとする。
【００７４】
メモリアレイ１０の周辺において、メモリセル列のそれぞれに対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍ、コラム選択ゲートＣＳＧ１〜ＣＳＧｍおよびプリチャージトランジスタ６４−１〜６４−ｍが設けられる。さらに、データバスＤＢが、リードワード線ＲＷＬと同一方向に沿って配置される。
【００７５】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの、列選択結果に対応する１本を選択状態（Ｈレベル）に活性化する。
【００７６】
コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、読出／書込制御回路５０内に設けられ、ビット線ＢＬ１〜ＢＬｍとデータバスＤＢとの間にそれぞれ配置される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応答してオンし、データバスＤＢと対応するビット線ＢＬとを結合する。すなわち、ビット線ＢＬとデータバスＤＢとは、読出／書込制御回路５０側において電気的に結合される。
【００７７】
なお、以下においては、コラム選択線、コラム選択ゲートおよびプリチャージトランジスタを総括的に表現する場合には、符号ＣＳＬ、ＣＳＧおよび６４をそれぞれ用いて表記することとし、特定のコラム選択線、コラム選択ゲートおよびプリチャージトランジスタを示す場合には、これらの符号に添字を付して、ＣＳＬ１、ＣＳＧ１、もしくは６４−１のように表記するものとする。
【００７８】
プリチャージトランジスタ６４−１〜６４−ｍは、読出／書込制御回路６０に設けられ、プリチャージ電圧として用いられる電源電圧Ｖｃｃと、ビット線ＢＬ１〜ＢＬｍのそれぞれとの間に電気的に結合される。プリチャージトランジスタ６４−１〜６４−ｍの各々は、ビット線プリチャージ信号ＢＬＰＲに応答してオンする。
【００７９】
ビット線プリチャージ信号ＢＬＰＲの活性化に応答して、各ビット線ＢＬは電源電圧Ｖｃｃにプリチャージされる。
【００８０】
ビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のスタンバイ期間と、ＭＲＡＭデバイス１のアクティブ期間内における、データ書込動作およびデータ読出動作の前後とにおいて、各ビット線ＢＬをプリチャージするために活性化される。
【００８１】
一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、ビット線プリチャージ信号ＢＬＰＲはＬレベルに非活性化される。これに応答して、各ビット線ＢＬは、プリチャージ電圧と切離される。
【００８２】
次に、読出／書込制御回路５０に含まれるデータ読出回路５２ａの構成について説明する。
【００８３】
データ読出回路５２ａは、データ読出時において活性化される制御信号ＲＥに応答して動作し、データ読出電流であるセンス電流Ｉｓを供給するとともに、センス電流Ｉｓによって選択メモリセルに生じる電圧変化を検知して読出データＤＯＵＴを出力する。
【００８４】
データ読出回路５２ａは、電源電圧Ｖｃｃを受けてノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源１６１および１６２と、ノードＮｓ１とノードＮｒ１との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、ノードＮｓ２と接地電圧Ｖｓｓとの間に直列に結合される、Ｎ型ＭＯＳトランジスタ１６４および抵抗１６８と、ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。ノードＮｒ１は、データバスＤＢと電気的に結合される。
【００８５】
トランジスタ１６３および１６４のゲートには、所定電圧Ｖｒｅｆが与えられる。電流源１６１および１６２の供給電流量および所定電圧Ｖｒｅｆは、センス電流Ｉｓの設計値に応じて設定される。抵抗１６６および１６７は、ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。
【００８６】
このような構成とすることにより、データ読出回路５２ａは、データ読出時において、データバスＤＢに一定のセンス電流Ｉｓを供給する。データ読出においては、選択メモリセルに対応して、データ読出回路５２ａと読出基準電圧である接地電圧Ｖｓｓとの間に形成される、データ読出回路５２ａ〜データバスＤＢ〜コラム選択ゲートＣＳＧ〜ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜基準電圧配線ＳＬ〜接地電圧Ｖｓｓ（読出基準電圧）の電流経路にセンス電流Ｉｓが流される。
【００８７】
これに応じて、メモリセルＭＣ中の磁気トンネル接合部ＭＴＪに生じた電圧変化を、ビット線ＢＬおよびデータバスＤＢを介してノードＮｒ１に伝達できる。
【００８８】
選択メモリセルがＨレベル（“１”）データおよびＬレベル（“０”）データを記憶していた場合にそれぞれ対応する、ノードＮｒ１の電圧をＶｈおよびＶｌとすると、ノードＮｓ２の電圧は、電圧ＶｈおよびＶｌの中間の電圧Ｖｍに設定される。すなわち、抵抗１６８の抵抗値によって、電圧Ｖｍは調整される。
【００８９】
データ読出回路５２ａは、ノードＮｓ１およびＮｓ２の電圧差を増幅することによって、記憶データのレベルに対応する選択メモリセルにおける電圧変化を検知増幅して、読出データＤＯＵＴを出力する。
【００９０】
また、基準電圧配線ＳＬが接地電圧Ｖｓｓと結合される領域と、ビット線ＢＬに対してセンス電流Ｉｓが供給される領域とは、メモリアレイ１０を挟んで列方向に互いに反対側に位置する。
【００９１】
図３は、ビット線ＢＬおよび基準電圧配線ＳＬの配置例を示す構造図である。
図３を参照して、基準電圧配線ＳＬは、ビット線ＢＬと同一配線層（たとえばＭ２）において、同一形状かつ同一材質で形成される。これにより、基準電圧配線ＳＬおよびビット線ＢＬの単位長あたりの電気抵抗値は同様の値に設定される。
【００９２】
基準電圧配線ＳＬおよびビット線ＢＬをこのように形成するとともに、図２に示されるように、メモリアレイの一端側とその反対側（他端側）とのそれぞれにおいて、各基準電圧配線ＳＬと接地電圧Ｖｓｓとの結合個所および、センス電流Ｉｓが供給されるデータバスＤＢと各ビット線ＢＬとの結合個所（すなわちコラム選択ゲートＣＳＧ）を設けることによって、選択されたメモリセル行の位置にかかわらず、センス電流Ｉｓの電流経路に含まれるビット線ＢＬおよび基準電圧配線ＳＬの抵抗値の和をほぼ一定に維持することができる。
【００９３】
これにより、選択されたメモリセル行に依存して、センス電流Ｉｓが変動することを防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【００９４】
なお、基準電圧配線ＳＬは、ビット線ＢＬと単位長当たりの抵抗値が同様となるように設計されることが必要であり、この条件が満たされる限り、それぞれの配線を異なる金属配線層に設けることも可能である。
【００９５】
図４は、メモリセルに対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
【００９６】
まず、データ書込時の動作について説明する。
図２においては、データ書込に関連する周辺回路の配置および構成の図示を省略したが、メモリセル行にそれぞれ対応して配置されるライトワード線ＷＷＬと、ビット線ＢＬとの電圧および電流を以下に述べるように制御することによりデータ書込を実行することができる。
【００９７】
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。
【００９８】
データ書込時においては、選択行に対応するライトワード線ＷＷＬにおいて、データ書込電流Ｉｐが流れる。一方、非選択行においては、データ書込電流は流れない。
【００９９】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端におけるビット線ＢＬの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば、“１”の記憶データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これによって、読出／書込制御回路６０から５０へ向かう方向にデータ書込電流＋Ｉｗがビット線ＢＬを流れる。一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）にそれぞれ設定し、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流−Ｉｗがビット線ＢＬを流れる。
【０１００】
この際に、データ書込電流±Ｉｗを各ビット線に流す必要はなく、読出／書込制御回路５０および６０は、データバスＤＢおよびコラム選択ゲートＣＳＧ１〜ＣＳＧｍを介して、選択列に対応する一部のビット線に対してデータ書込電流±Ｉｗを選択的に流すように、上述したビット線ＢＬの電圧を制御すればよい。
【０１０１】
次にデータ読出時の動作について説明する。
図２で説明したように、各ビット線ＢＬは、データ読出動作に先立って、電源電圧Ｖｃｃにプリチャージされる。データバスＤＢについても、同様に、電源電圧Ｖｃｃにプリチャージされる。
【０１０２】
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。選択行においては、リードワード線ＲＷＬの電圧は、非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。
【０１０３】
選択されたメモリセル行において、リードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンして、磁気トンネル接合部ＭＴＪは接地電圧Ｖｓｓにプルダウンされる。一方、選択されたメモリセル列において、対応するビット線ＢＬは、コラム選択ゲートＣＳＧおよびデータバスＤＢを介して、データ読出回路５２ａによって、一定のセンス電流Ｉｓを流すべくプルアップされる。
【０１０４】
したがって、選択メモリセルに対応するビット線ＢＬおよびデータバスＤＢは、記憶データレベルに応じた磁気トンネル接合部ＭＴＪの電気抵抗値に対応する電圧（ＶｈもしくはＶｌ）に収束していく。一方、選択されたメモリセル行に属するメモリセルのうち、非選択のメモリセル列に属するものについては、データベースＤＢと結合されないため、ビット線ＢＬの電圧は接地電圧Ｖｓｓまで低下する。
【０１０５】
このようなデータ読出動作によって、記憶データレベルに応じたメモリセルＭＣの電気抵抗値の違いを電圧差に変換して検知増幅し、データ読出を実行することができる。
【０１０６】
また、ビット線ＢＬのプリチャージ電圧を、接地電圧Ｖｓｓとしてもデータ読出を実行することができる。
【０１０７】
図５は、プリチャージ電圧を接地電圧Ｖｓｓとした場合におけるメモリセルに対するデータ読出およびデータ書込を説明するタイミングチャートである。
【０１０８】
図５を参照して、データ書込時においては、データバスＤＢのデータ書込終了後における設定電圧が、データ読出におけるプリチャージに備えて、接地電圧Ｖｓｓに設定される点が図４と比較して異なる。他の信号配線の電圧および電流波形は、図４に示したのと同様であるので詳細な説明は繰返さない。
【０１０９】
データ読出前において、ビット線ＢＬおよびデータバスＤＢは接地電圧Ｖｓｓにプリチャージされる。
【０１１０】
データ読出時において、選択されたメモリセル列に対応するビット線ＢＬは、コラム選択ゲートＣＳＧおよびデータバスＤＢを介して、データ読出回路５２ａによってプルアップされセンス電流Ｉｓの供給を受ける。一方非選択メモリセル列に対応するビット線は、接地電圧Ｖｓｓに維持される。
【０１１１】
選択メモリセルに対応するビット線ＢＬおよびデータバスＤＢにおいて、記憶データレベルに応じた電圧変化（上昇）が生じる。この結果、図４の場合と同様に、ビット線ＢＬおよびデータバスＤＢは、記憶データレベルに応じた磁気トンネル接合部ＭＴＪの電気抵抗値に対応する電圧に収束していく。これにより、記憶データレベルを反映したメモリセルの電気抵抗値の違いを電圧差に変換してデータ読出を実行することができる。
【０１１２】
図４および図５で説明したように、データ読出前における、ビット線ＢＬおよびデータバスＤＢのプリチャージ電圧は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれとしてもデータ読出を実行することができる。
【０１１３】
ただし、プリチャージ電圧を接地電圧Ｖｓｓとした場合には、選択されたビット線ＢＬのみにセンス電流Ｉｓが流れ、非選択のビット線ＢＬに対して、プリチャージのための充電電流およびその放電電流を流す必要がないので、消費電力を低減できる。
【０１１４】
一方、電源電圧Ｖｃｃをプリチャージ電圧とした場合には、消費電力は相対的に増加するものの、ビット線ＢＬおよびデータバスＤＢの電圧変化を速やかに生じさせることが可能であるため、データ読出を高速化することができる。したがって、プリチャージ電圧は、このような特性を考慮して設定すればよい。
【０１１５】
［実施の形態１の変形例１］
図６は、実施の形態１の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１１６】
図６を参照して、実施の形態１の変形例１に従う構成においては、図２に示される実施の形態１に従う構成と比較して、基準電圧配線ＳＬが行方向に隣接するメモリセル間で共有される点が異なる。たとえば、ビット線ＢＬ１およびＢＬ２にそれぞれ対応する第１番目および第２番目のメモリセル列に属するメモリセルは、同一の基準電圧配線ＳＬ１を共有する。以降のメモリセル列に対しても、基準電圧配線ＳＬは同様に配置される。したがって、メモリアレイ１０全体においては、ｋ本（ｋ：ｍ／２で示される自然数）の基準電圧配線ＳＬ１〜ＳＬｋが配置される。
【０１１７】
なお、図６においては、メモリアレイ１０に行列状に配置されるメモリセルＭＣのうち、第ｊ番目（ｊ：１〜ｎの自然数）のメモリセル行に対応するリードワード線ＲＷＬｊおよび対応するメモリセルの一部を代表的に図示しているが、その他のメモリセル行およびメモリセル列においても、同様にリードワード線およびメモリセルＭＣが配置されている。以降の図面においても、メモリアレイ１０の図示は同様とする。
【０１１８】
また、プリチャージトランジスタ６４−１〜６４−ｍは、ビット線プリチャージ信号ＢＬＰＲに応答して、対応するビット線ＢＬ１〜ＢＬｍのそれぞれを、接地電圧Ｖｓｓにプリチャージする。
【０１１９】
このように、ビット線ＢＬのプリチャージ電圧を、読出基準電圧として供給される接地電圧Ｖｓｓと同一に設定することによって、対応するリードワード線ＲＷＬが活性化された場合においても、非選択のメモリセル列に対応するビット線ＢＬには電流が流れることはなく、基準電圧配線ＳＬを共有することが可能となる。この結果、信号配線数を削減して、メモリアレイ１０をさらに高集積化することが可能となる。
【０１２０】
その他の部分の構成および動作は、実施の形態１と同様であるので詳細な説明は繰返さない。
【０１２１】
すなわち、隣接するメモリセル列によって共有される基準電圧配線ＳＬの各々と、ビット線ＢＬの各々とは、実施の形態１と同様に、単位長当りの電気抵抗値が同様となるように形成されるため、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【０１２２】
［実施の形態１の変形例２］
図７は、実施の形態１の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１２３】
図７を参照して、実施の形態１の変形例２に従う構成においては、各ビット線ＢＬは、折り返し型構成に従って配置される。
【０１２４】
メモリアレイ１０において、メモリセル列にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍのそれぞれと相補のビット線／ＢＬ１〜／ＢＬｍがさらに配置される。ビット線ＢＬ１および／ＢＬ１は、ビット線対を構成する。以降のメモリセル列においても、同様にビット線対が構成される。
【０１２５】
ビット線／ＢＬ１〜／ＢＬｍの各々は、ビット線ＢＬ１〜ＢＬｍの各々と、単位長当たりの電気抵抗値が同様となるように、実施の形態１におけるビット線ＢＬおよび基準電圧配線ＳＬと同様に配置される。
【０１２６】
なお、ビット線対の一方ずつおよび他方ずつをそれぞれ構成する、ビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍをそれぞれ総称する場合には、ビット線ＢＬおよび／ＢＬとも表記することとする。
【０１２７】
基準電圧配線ＳＬ１〜ＳＬｍは、隣接するメモリセル列のそれぞれに対応して配置され、隣接して配置される同一メモリセル列に属するメモリセル間で共有される。
【０１２８】
基準電圧配線ＳＬ１〜ＳＬｍの各々は、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍの各々と、単位長当りの電気抵抗値が同様となるように、実施の形態１と同様に配置される。
【０１２９】
メモリセルＭＣは、１行ごとに、ビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍのいずれか一方ずつと結合される。たとえば、第ｊ番目のメモリセル行に属するメモリセルＭＣは、ビット線ＢＬ１〜ＢＬｍと結合され、第（ｊ＋１）番目のメモリセル行に属するメモリセルＭＣは、ビット線／ＢＬ１〜／ＢＬｍと接続される。
【０１３０】
この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍのいずれか一方が、ＭＴＪメモリセルＭＣと結合される。
【０１３１】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのそれぞれに対応して設けられる複数のダミーメモリセルＤＭＣを有する。
【０１３２】
ダミーメモリセルＤＭＣの各々は、ダミー記憶部ＤＭＴＪとアクセストランジスタＤＡＴＲとを有する。
【０１３３】
ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ０によって選択されるダミーメモリセル群は、ダミーリードワード線ＤＲＷＬ０の活性化に応答して導通するアクセストランジスタＤＡＴＲを有する。したがって、ダミーリードワード線ＤＲＷＬ０の活性化に応答して、ビット線ＢＬ１〜ＢＬｍと基準電圧配線ＳＬ１〜ＳＬｍとのそれぞれの間に、ダミー記憶部ＤＭＴＪが電気的に結合される。
【０１３４】
一方、ダミーリードワード線ＤＲＷＬ１によって選択される残りのダミーメモリセル群は、ダミーリードワード線ＤＲＷＬ１の活性化に応答して導通するアクセストランジスタＤＡＴＲを有する。したがって、ダミーリードワード線ＤＲＷＬ１の活性化に応答して、ビット線／ＢＬ１〜／ＢＬｍと基準電圧配線ＳＬ１〜ＳＬｍとのそれぞれの間に、ダミー記憶部ＤＭＴＪが電気的に結合される。
【０１３５】
ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１は、ビット線対の一方ずつＢＬ１〜ＢＬｍおよび他方ずつ／ＢＬ１〜／ＢＬｍのうち、選択されたメモリセル行に属するメモリセルＭＣと非接続となった一方を、ダミーメモリセルＤＭＣとそれぞれ結合するように選択的に活性化される。この結果、ビット線対の一方ずつＢＬ１〜ＢＬｍおよび他方ずつ／ＢＬ１〜／ＢＬｍは、選択されたメモリセル行に対応するｍ個のＭＴＪメモリセルおよびｍ個のダミーメモリセルの一方ずつとそれぞれ結合される。
【０１３６】
すでに説明したようにメモリセルＭＣの電気抵抗値は、記憶データのレベルによって変化する。ここで、Ｈレベル（“１”）データを記憶した場合におけるＭＴＪメモリセルの電気抵抗値をＲｈとし、Ｌレベル（“０”）データを記憶した場合におけるメモリセルＭＣの電気抵抗値をＲｌとすると、ダミー記憶部ＤＭＴＪの電気抵抗値Ｒｄは、ＲｌとＲｈとの中間値に設定される。これにより、ダミーメモリセルＤＭＣと結合されたビット線に生じる電圧変化と、メモリセルＭＣと結合されたビット線に生じる電圧変化とを比較することによって、データ読出の対象となった、選択メモリセルにおける記憶データのレベルを読出すことができる。
【０１３７】
さらに、データバスＤＢと相補のデータバス／ＤＢが配置される。データバスＤＢおよびデータバス／ＤＢは、データバス対ＤＢＰを構成する。
【０１３８】
データバス／ＤＢは、データバスＤＢと、単位長当たりの電気抵抗値が同様となるように、実施の形態１におけるビット線ＢＬに対する基準電圧配線ＳＬと同様に配置される。
【０１３９】
コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、データバスＤＢおよび／ＤＢと対応するビット線ＢＬおよび／ＢＬとの間にそれぞれ電気的に結合される２個のトランジスタスイッチを有する。これらのトランジスタスイッチは、対応するコラム選択線ＣＳＬの活性化に応答してオンする。これにより、選択されたメモリセル列に対応するビット線対を構成するビット線ＢＬおよび／ＢＬの各々に対して、データバスＤＢ，／ＤＢとコラム選択ゲートＣＳＧとを介して、センス電流Ｉｓがデータ読出回路５２ｂより供給される。
【０１４０】
データ読出回路５２ｂは、図２に示したデータ読出回路５２ａと比較して、抵抗１６８を具備しない点および、トランジスタ６４が、データバス／ＤＢと結合されるノードＮｒ２とノードＮｓ２との間に電気的に結合される点が異なる。データ読出回路５２ｂのその他の部分の構成は、データ読出回路５２ａと同様であるので、詳細な説明は繰り返さない。
【０１４１】
データ読出回路５２ｂは、データバスＤＢおよび／ＤＢの各々に対して、同一のセンス電流Ｉｓを供給するとともに、データバスＤＢおよび／ＤＢの間の電圧差を検知増幅して、データ読出を実行する。
【０１４２】
このような構成とすることにより、実施の形態１に従う構成によって享受される効果に加えて、折り返し型ビット線構成に基づいてデータ読出を実行できるので、データ読出マージンを十分に確保することが可能となり、さらにデータ読出動作を安定化することが可能となる。
【０１４３】
また、メモリセルＭＣに対して供給されるセンス電流（図中のＩｓｃ）とダミーメモリセルＤＭＣに対して供給されるセンス電流（図中のＩｓｄ）とのそれぞれに含まれる、ビット線ＢＬおよび基準電圧配線ＳＬの電気抵抗値の和は同様であるので、これらのセンス電流を同一レベルに設定して、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０１４４】
なお、図７においては、ダミーメモリセルＤＭＣを、メモリアレイ１０の端部に配置する構成を示したので、メモリセルＭＣとダミーメモリセルＤＭＣとで基準電圧配線ＳＬを共有しても大きな支障はない。しかし、ダミーメモリセルの配置によって、基準電圧配線の共有に支障が出る場合には、ダミーメモリセルＤＭＣ用とノーマルのメモリセルＭＣ用とで基準電圧配線ＳＬを独立に配置することも可能である。
【０１４５】
［実施の形態２］
実施の形態２においては、選択されたメモリセル列の位置に依存して、データバスＤＢ上のセンス電流経路における抵抗値の変動を防止する構成について説明する。
【０１４６】
図８は、実施の形態２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１４７】
図８を参照して、実施の形態２に従う構成においては、図２に示した実施の形態１に従う構成に加えて、擬似データバスＳＤＢが配置される点が異なる。擬似データバスＳＤＢは、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に、データバスＤＢとの間で単位長当りの電気抵抗値が同様となるように配置される。
【０１４８】
擬似データバスＳＤＢは、読出基準電圧である接地電圧Ｖｓｓと結合される。
データ読出回路５２ａとデータバスＤＢとが接続される領域と、擬似データバスＳＤＢと接地電圧Ｖｓｓとが結合される領域とは、行方向に沿って、メモリアレイ１０を挟んで互いに反対側に位置する。
【０１４９】
さらに、擬似データバスＳＤＢは、基準電圧配線ＳＬ１〜ＳＬｍの各々と電気的に結合される。したがって、各基準電圧配線ＳＬは、擬似データバスＳＤＢを介して接地電圧Ｖｓｓと結合される。
【０１５０】
擬似データバスＳＤＢは、各メモリセル列に共通に配置される。したがって、データ読出の高精度化を図るには、データ読出電流Ｉｓ以外の電流が擬似データバスＳＤＢを流れないように、各ビット線ＢＬのプリチャージ電圧を、読出基準電圧と同電圧、すなわち接地電圧Ｖｓｓに設定することが必要である。
【０１５１】
このような構成とすることによって、選択メモリセル列の位置が変化しても、センス電流Ｉｓの電流経路に含まれる、データバスＤＢおよび擬似データバスＳＤＢの電気抵抗値の和をほぼ一定に維持することができる。これにより、選択されたメモリセル列に依存して、センス電流Ｉｓの電流値が変動することをさらに防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができ、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【０１５２】
［実施の形態２の変形例１］
図９は、実施の形態２の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１５３】
図９を参照して、実施の形態２の変形例１に従う構成においては、図６に示した実施の形態１の変形例１に従う構成に加えて、図８と同様の擬似データバスＳＤＢがさらに配置される。隣接するメモリセルによって共有される基準電圧配線ＳＬ１〜ＳＬｋの各々は、擬似データバスＳＤＢを介して接地電圧Ｖｓｓと結合される。その他の部分の構成は図６と同様であるので、詳細な説明は繰り返さない。
【０１５４】
このような構成とすることにより、選択されたメモリセル列に依存して、センス電流Ｉｓの電流値が変動することをさらに防止できる。この結果、実施の形態１の変形例１による効果に加えて、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができる。
【０１５５】
［実施の形態２の変形例２］
図１０は、実施の形態２の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１５６】
図１０を参照して、実施の形態２の変形例２に従う構成においては、図７に示した実施の形態１の変形例２に従う構成に加えて、擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄがさらに配置される。
【０１５７】
擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄの各々と、データバスＤＢおよび／ＤＢの各々とは、単位長当りの電気抵抗値が同様となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に配置される。
【０１５８】
擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄの各々は、読出基準電圧である接地電圧Ｖｓｓと結合される。データ読出回路５２ｂとデータバスＤＢおよび／ＤＢとが接続される領域と、擬似データバスＳＤＢおよび擬似ダミーデータバスＳＤＢｄと接地電圧Ｖｓｓとが結合される領域とは、行方向に沿って、メモリアレイ１０を挟んで互いに反対側に位置する。
【０１５９】
メモリセルＭＣに対して接地電圧Ｖｓｓを供給するための基準電圧配線ＳＬ１〜ＳＬｍと、ダミーメモリセルＤＭＣに対して接地電圧Ｖｓｓを供給するためのダミー基準電圧配線ＳＬｄ１〜ＳＬｄｍとは独立に配置される。なお、ダミー基準電圧配線ＳＬｄ１〜ＳＬｄｍを総称する場合には、単に符号ＳＬｄを用いるものとする。
【０１６０】
擬似データバスＳＤＢは、基準電圧配線ＳＬ１〜ＳＬｍの各々と結合され、擬似ダミーデータバスＳＤＢｄは、ダミー基準電圧配線ＳＬｄ１〜ＳＬｄｍの各々と結合される。
【０１６１】
各基準電圧配線ＳＬおよび各ダミー基準電圧配線ＳＬｄは、各ビット線ＢＬと単位長当りの電気抵抗値が同様となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に形成される。その他の部分の構成は、図７と同様であるので、詳細な説明は繰り返さない。
【０１６２】
このような構成とすることにより、メモリアレイ１０内において、選択されるメモリセルＭＣの属する行および列の両方に依存することなく、センス電流Ｉｓの電流経路に含まれる信号配線の電気抵抗値の和をほぼ一定値に維持して、センス電流Ｉｓの変動を防止できる。
【０１６３】
また、メモリセルＭＣに対して供給されるセンス電流（図中のＩｓｃ）と、ダミーメモリセルＤＭＣに対して供給されるセンス電流（図中のＩｓｄ）とについても、選択されるメモリセルＭＣの属する行および列の両方に依存することなく同一レベルに設定できるので、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０１６４】
この結果、実施の形態１の変形例２による効果に加えて、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができる。
【０１６５】
［実施の形態３］
図１１は、実施の形態３に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０１６６】
図１１を参照して、実施の形態３に従う構成においては、ダミーメモリセルＤＭＣは、ダミー列を構成するように配置される。これに対応して、メモリアレイ１０においては、ダミー列に対応して、ダミービット線ＤＢＬおよびダミー基準電圧配線ＳＬｄが設けられる。
【０１６７】
各基準電圧配線ＳＬ、ダミー基準電圧配線ＳＬｄ、各ビット線ＢＬおよびダミービット線ＤＢＬは、単位長当りの電気抵抗値が同様となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に形成される。その他の部分の構成は、図７と同様であるので、詳細な説明は繰り返さない。
【０１６８】
データバス対ＤＢＰを構成するデータ線の一方／ＤＢと、ダミービット線ＤＢＬとの間にはコラム選択ゲートＣＳＧｄが配置される。コラム選択ゲートＣＳＧｄは、コラム選択線ＣＳＬｄの活性化に応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、コラム選択線ＣＳＬｄは活性化される。
【０１６９】
このような構成とすることにより、ダミーメモリセルＤＭＣを、ダミー列を構成するように配置する場合においても、実施の形態２の変形例２と同様に、データ読出動作の安定化を図ることが可能である。
【０１７０】
なお、メモリアレイ１０における、メモリセルＭＣに対応する基準電圧配線ＳＬの配置は、実施の形態２の変形例１と同様に、隣接するメモリセル行間で共有して、メモリアレイ１０の高集積化を図ることも可能である。
【０１７１】
［実施の形態４］
実施の形態４においては、階層データ線構成を適用したデータ読出について説明する。
【０１７２】
図１２は、本発明の実施の形態４に従うＭＲＡＭデバイスのデータ読出に関連する構成を示すための図である。
【０１７３】
図１２を参照して、実施の形態４に従うＭＲＡＭデバイスにおいては、複数のメモリアレイが行列状に配置される。これらのメモリアレイは、列方向に沿って、複数のブロックＢＬＫａ，ＢＬＫｂ，…に分割される。
【０１７４】
図１２には、メモリアレイ１０−ａ１，１０−ａ２，１０−ｂ１，１０−ｂ２が代表的に例示される。列方向に隣接する１０−ａ１および１０−ａ２は、同一のブロックＢＬＫａに属する。同様に、１０−ｂ１および１０−ｂ２は、同一のブロックＢＬＫｂに属する。
【０１７５】
各ブロックに対応して、データ読出回路、グローバルデータバス対および擬似グローバルデータバスが配置される。図１２においては、ブロックＢＬＫａに対応するデータ読出回路５３−ａ、グローバルデータバス対ＧＤＢＰａおよび擬似グローバルデータバスＳＧＤＢａと、ブロックＢＬＫｂに対応する、データ読出回路５３−ｂ、グローバルデータバス対ＧＤＢＰｂおよび擬似グローバルデータバスＳＧＤＢｂとが代表的に示される。
【０１７６】
グローバルデータバス対ＧＤＢＰａは、グローバルデータバスＧＤＢａおよび／ＧＤＢａから構成される。同様に、グローバルデータ対ＧＤＢＰｂは、グローバルデータバスＧＤＢｂおよび／ＧＤＢｂから構成される。
【０１７７】
データ読出時においては、各ブロックにおいて独立にメモリセルが選択される。データ読出回路５３−ａおよび５３−ｂの各々は、対応するグローバルデータバス対を構成するグローバルデータバスの各々に対してセンス電流Ｉｓを供給してデータ読出を実行する。データ読出回路５３−ａおよび５３−ｂの構成および動作は、図７に示したデータ読出回路５２ｂと同様であるので詳細な説明は繰返さない。
【０１７８】
以下においては、グローバルデータバス対、グローバルデータバスおよび擬似グローバルデータバスを総括的に表記する場合には、符号ＧＤＢＰ、ＧＤＢ（／ＧＤＢ）およびＳＧＤＢをそれぞれ用いるものとし、特定のグローバルデータバス対、グローバルデータバスおよび擬似グローバルデータバスを扱う場合には、これらの符号に添字を付して、ＧＤＢＰａ、ＧＤＢａ（／ＧＤＢａ）およびＳＧＤＢａのように表記するものとする。
【０１７９】
グローバルデータバスＧＤＢ，／ＧＤＢおよび、擬似グローバルデータバスＳＧＤＢは、列方向に沿って配置される。グローバルデータバスＧＤＢ，／ＧＤＢおよび、擬似グローバルデータバスＳＧＤＢの各々は、単位長当りの電気抵抗値が同様となるように配置される。
【０１８０】
各データ読出回路５３と各グローバルデータバス対ＧＤＢＰとが結合される領域と、各擬似グローバルデータバスＳＧＤＢと読出基準電圧である接地電圧Ｖｓｓとが結合される領域は、行列状に配置されるメモリアレイ群を挟んで、互いに反対側に位置する。
【０１８１】
このような構成とすることにより、各ブロックにおいて、選択メモリセルが属するメモリアレイの位置に依存することなく、データ読出電流の経路に含まれる、グローバルデータバスＧＤＢ（／ＧＤＢ）および擬似グローバルデータバスＳＧＤＢの電気抵抗値の和をほぼ一定として、センス電流Ｉｓを一定に維持できる。
【０１８２】
メモリアレイ１０−ａ１，１０−ａ２，…の各々は、図１０に示したメモリアレイ１０と同様の構成を有する。したがって、それぞれのメモリアレイ内およびその周辺に配置される、複数のメモリセルＭＣ、ビット線ＢＬ、基準電圧配線ＳＬおよびコラム選択ゲートＣＳＧについては、それぞれを特に区別することなく総括的な符号を用いて表記する。
【０１８３】
これらのメモリアレイの各々に対応して、対応するグローバルデータバス対ＧＤＢＰと結合されるローカルデータバス対ＬＤＢＰが設けられる。各ローカルデータバス対ＬＤＢＰは、図１０示されたデータバス対ＤＢＰに相当し、ローカルデータバスＬＤＢおよび／ＬＤＢを有する。
【０１８４】
図１２には、メモリアレイ１０−ａ１、１０−ａ２、１０−ｂ１および１０−ｂ２のそれぞれ対応して配置される、ローカルデータバス対ＬＤＢＰａ１、ＬＤＢＰａ２、ＬＤＢＰｂ１およびＬＤＢＰｂ２が代表的に示される。
【０１８５】
ローカルデータバス対ＬＤＢＰａ１は、ローカルデータバスＬＤＢａ１および／ＬＤＢａ１によって構成される。ローカルデータバス対ＬＤＢＰａ２は、ローカルデータバスＬＤＢａ２および／ＬＤＢａ２によって構成される。ローカルデータバス対ＬＤＢＰｂ１は、ローカルデータバスＬＤＢｂ１および／ＬＤＢｂ１によって構成される。ローカルデータバス対ＬＤＢＰｂ２は、ローカルデータバスＬＤＢｂ２および／ＬＤＢｂ２によって構成される。
【０１８６】
以下においては、これらのローカルデータバス対およびローカルデータバスを総称する場合には、単に符号ＬＤＢＰおよびＬＤＢ（／ＬＤＢ）を用いることとする。
【０１８７】
各メモリアレイに対応して、図７と同様のコラム選択ゲートＣＳＧがメモリセル列に対応してそれぞれ配置される。コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化に応じて、選択的ににオンする。コラム選択線ＣＳＬは、行方向に隣接するメモリアレイ間で共有することができる。
【０１８８】
メモリアレイ中のビット線ＢＬおよび／ＢＬは、対応するコラム選択ゲートを介して、ローカルデータバス対ＬＤＢＰを構成するローカルデータバスＤＢＰおよび／ＤＢＰのそれぞれと電気的に結合される。
【０１８９】
このようにデータバスを階層化することによって、グローバルデータバス対ＧＤＢＰおよびローカルデータバス対ＬＤＢＰの負荷容量を低減して、データ読出を高速化することができる。
【０１９０】
さらに、各メモリアレイに対応して、図７に示される擬似データバスＳＤＢに相当する、擬似ローカルデータバスＳＬＤＢが配置される。図１２には、メモリアレイ１０−ａ１、１０−ａ２、１０−ｂ１および１０−ｂ２のそれぞれ対応して配置される、擬似ローカルデータバスＳＬＤＢａ１、ＳＬＤＢａ２、ＳＬＤＢｂ１およびＳＬＤＢｂ２が代表的に示される。
【０１９１】
各擬似ローカルデータバスＳＬＤＢは、ローカルデータバス対ＬＤＢＰを構成するローカルデータバスＬＤＢおよび／ＬＤＢの各々と、単位長当りの電気抵抗値が同様となるように設計される。
【０１９２】
表記の都合上、表記を省略しているが、各メモリアレイにおいて、図１０に示した、ダミーメモリセルＤＭＣ、ダミー基準電圧配線ＳＬｄ、および擬似ダミーデータバスＳＤＢｄに相当する配線が配置される。
【０１９３】
したがって、実施の形態２の変形例２と同様に、各メモリアレイ内において、選択されるメモリセルの位置に依存せず、センス電流Ｉｓを一定に維持できる。この結果、実施の形態４に従うＭＲＡＭデバイスにおいては、データバスを階層化することによって、データ読出の高速化を図るとともに、選択されるメモリアレイおよびメモリセルの位置に依存せず、データ読出マージンを一様に確保して、安定的なデータ読出を実行することが可能となる。
【０１９４】
なお、行列状に配置されるメモリアレイの各々については、実施の形態１から３およびそれらの変形例に示したいずれのメモリアレイ１０の構成を適用することも可能である。その場合には、必要に応じて、グローバルデータバス対およびローカルデータバス対を、データバス対ではなく単線のデータ線として配置するとともに、データ読出回路５３の構成を、図２に示したデータ読出回路５２ａと同様とすればよい。
【０１９５】
なお、実施の形態１から４およびそれらの変形例においては、基準電圧配線ＳＬによって供給される読出基準電圧が接地電圧Ｖｓｓである場合のみを示しているが、この読出基準電圧は他の電圧、たとえば電源電圧Ｖｃｃとしてもよい。この場合には、データ読出回路５２ａ、５２ｂおよび５３において、データバスＤＢを接地電圧Ｖｓｓにプルダウンするなど、それぞれの図において示された電圧の極性を反転させればよい。
【０１９６】
［実施の形態５］
実施の形態５においては、高集積化に適した、ダイオードをアクセス素子として用いた構成のメモリセルを適用した場合における、データ読出の安定化について説明する。
【０１９７】
図１３は、ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【０１９８】
図１３を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤＤは、磁気トンネル接合部ＭＴＪと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、磁気トンネル接合部ＭＴＪと結合される。
【０１９９】
ＭＴＪメモリセルＭＣＤＤに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
【０２００】
一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが順バイアスされて導通し、センス電流Ｉｓを磁気トンネル接合部ＭＴＪに流すことができる。
【０２０１】
一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭは、逆バイアスされて非導通状態を維持し、センス電流Ｉｓは流れない。
【０２０２】
このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。
【０２０３】
図１４は、ＭＴＪメモリセルＭＣＤＤを半導体基板上に配置した場合の構造図である。
【０２０４】
図１４を参照して、半導体主基板ＳＵＢ上のｎ型領域ＮＡＲと、ｎ型領域ＮＡＲ上に設けられたｐ型領域ＰＡＲとによってアクセスダイオードＤＭが形成される。
【０２０５】
アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲは、金属配線層Ｍ１に形成されたワード線ＷＬと結合される。アクセスダイオードＤＭのアノードに相当するｐ型領域ＰＡＲは、バリアメタル１４０および金属膜１５０を介して、磁気トンネル接合部ＭＴＪと電気的に結合される。ビット線ＢＬは、金属配線層Ｍ２に配置され、磁気トンネル接合部ＭＴＪと結合される。このように、アクセストランジスタに代えてアクセスダイオードを用いることによって、高集積化に有利なＭＴＪメモリセルを構成することができる。
【０２０６】
しかしながら、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬ上における電圧分布によっては、データ書込の対象となっていないＭＴＪメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
【０２０７】
図１５は、ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【０２０８】
図１５を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤは、図１３に示した構成と同様に、磁気トンネル接合部ＭＴＪおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図１３に示したＭＴＪメモリセルＭＣＤＤの構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０２０９】
アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、磁気トンネル接合部ＭＴＪと近接して設けられる。
【０２１０】
ＭＴＪメモリセルＭＣＤにおいては、データ書込時において、リードワード線ＲＷＬに電流を流す必要がないため、リードワード線ＲＷＬの電圧を安定的に高電圧状態（電源電圧Ｖｃｃ）に維持して、アクセスダイオードＤＭを確実に逆バイアスして非導通状態を維持できる。したがって、図１３に示されたＭＴＪメモリセルＭＣＤＤと比較して、データ書込動作の安定化を図ることができる。
【０２１１】
図１６は、ＭＴＪメモリセルＭＣＤを半導体基板上に配置した場合の構造図である。
【０２１２】
図１６を参照して、ＭＴＪメモリセルＭＣＤは、独立した配線として配置されるライトワード線ＷＷＬをさらに備える点で、図１４に示したＭＴＪメモリセルＭＣＤＤの構造と異なる。その他の部分の構造は、図１４と同様であるので、詳細な説明は繰り返さない。ライトワード線ＷＷＬは、たとえばリードワード線ＲＷＬと同一の金属配線層Ｍ１に形成することができる。
【０２１３】
なお、同一行に属するＭＴＪメモリセルＭＣＤ間で、アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲ同士を電気的に結合することによって、リードワード線ＲＷＬを特に設けることなく、図１５に示されたアクセスダイオードＤＭとリードワード線ＲＷＬとの結合関係が実現することもできる。このような構成とすれば、高集積化および動作の安定化とを両立できる。
【０２１４】
なお、図１３および図１５にそれぞれ示したメモリセルＭＣＤおよびＭＣＤＤは、データ読出に関する構成は同一であるので、以下においては、代表的にメモリセルＭＣＤを配置したメモリアレイ１０におけるデータ読出の安定化について説明する。すなわち、以下の説明において、メモリセルＭＣＤは、メモリセルＭＣＤＤと置換することが可能である。
【０２１５】
また、以下の説明において、ダイオードを用いたメモリセルＭＣＤ，ＭＣＤＤにおいても、アクセストランジスタを用いたメモリセルＭＣと同様に、各メモリセルにおける磁気トンネル接合部ＭＴＪに相当する部分については、記憶データのレベルに応じて電気抵抗値が変化する素子によって置換することが可能である。
【０２１６】
図１７は、本発明の実施の形態５に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０２１７】
図１７を参照して、メモリアレイ１０において、図１５に示した構成を有するメモリセルＭＣＤが、ｎ行×ｍ列に、行列状に配置される。図１７においては、データ読出動作には無関係であるライトワード線ＷＷＬの表記は省略される。
【０２１８】
ワード線ドライバ３０は、リードワード線ＲＷＬ１〜ＲＷＬｎにそれぞれ対応して設けられる、ワードドライバＲＷＤ１〜ＲＷＤｎを有する。以下においては、ワードドライバＲＷＤ１〜ＲＷＤｎを総称する場合には、単にワードドライバＲＷＤとも表記する。
【０２１９】
ワードドライバＲＷＤ１〜ＲＷＤｎは、行デコーダ２０からの行デコード信号ＲＤ１〜ＲＤｎにそれぞれ応答して、リードワード線ＲＷＬ１〜ＲＷＬｎの電圧レベルを設定する。
【０２２０】
行デコーダ２０は、行デコード信号ＲＤ１〜ＲＤｎのうちの選択されたメモリセル行に対応する１つをＨレベルに活性化する。
【０２２１】
各ワードドライバＲＷＤは、たとえばインバータで構成されて、対応する行デコード信号の活性化に応答して、対応するリードワード線ＲＷＬを読出基準電圧である接地電圧Ｖｓｓと電気的に結合する。これに応答して、メモリセルＭＣＤ内においてアクセスダイオードＤＭが順バイアスされて導通し、ビット線ＢＬと接地電圧Ｖｓｓに設定されるリードワード線ＲＷＬとの間に電気的に結合される、磁気トンネル接合部ＭＴＪにセンス電流Ｉｓを流して、データ読出を実行することができる。
【０２２２】
ビット線ＢＬに対するセンス電流Ｉｓの供給は、図２と同様に配置される、データ読出回路５２ａ、データバスＤＢ、コラム選択ゲートＣＳＧおよびコラム選択線ＣＳＬによって、列選択結果に応じて実行される。
【０２２３】
実施の形態５に従う構成においては、リードワード線ＲＷＬと、データバスＤＢとは、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に、単位長当りの電気抵抗値が同様の値となるように配置される。さらに、ワードドライバワードドライバＲＷＤ１〜ＲＷＤｎが配置される領域と、メモリアレイ１０を挟んで反対側（行方向）において、データバスＤＢとデータ読出回路５２ａとは結合される。
【０２２４】
このような構成とすること、選択されたメモリセル列の位置によらず、センス電流Ｉｓの電流経路に含まれる、データバスＤＢおよびリードワード線ＲＷＬの電気抵抗値の和をほぼ一定に維持して、センス電流Ｉｓの変動を防止できる。
【０２２５】
これにより、高集積化に適した、ダイオードを用いたメモリセルを行列状に配置するメモリアレイ内においても、選択されたメモリセル列に依存することなくデータ読出マージンを一様に維持して、データ読出を安定化することができる。
【０２２６】
［実施の形態５の変形例１］
図１８は、本発明の実施の形態５の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０２２７】
図１８を参照して、実施の形態５の変形例１に従う構成においては、図１７に示す実施の形態５に従う構成に加えて、読出基準電圧である接地電圧Ｖｓｓを供給するための基準電圧配線ＳＬがさらに設けられる。基準電圧配線ＳＬは、ビット線ＢＬと単位長当たりの電気抵抗値が同様の値となるように、実施の形態１における基準電圧配線ＳＬとビット線ＢＬとの間の関係と同様に配置される。
【０２２８】
基準電圧配線ＳＬは、列方向に沿って配置され、ビット線ＢＬがデータバスＤＢと結合される領域、すなわちコラム選択ゲートＣＳＧが配置される領域と、メモリアレイ１０を挟んで反対側（列方向）において、接地電圧Ｖｓｓと結合される。
【０２２９】
各ワードドライバＲＷＤは、対応するリードワード線ＲＷＬを活性化する場合には、当該リードワード線ＲＷＬを基準電圧配線ＳＬと電気的に結合する。その他の部分の構成は、図１７と同様なので詳細な説明は繰り返さない。
【０２３０】
このような構成とすることにより、ダイオードを用いたメモリセルを行列状に配置したメモリアレイ１０においても、選択されたメモリ行の位置にかかわらず、センス電流Ｉｓの電流経路に含まれる、ビット線ＢＬおよび基準電圧配線ＳＬの電気抵抗値の和をほぼ一定に維持して、センス電流Ｉｓの変動を防止できる。
【０２３１】
さらに、実施の形態５と同様に、データバスＤＢおよびリードワード線ＲＷＬの電気抵抗値を設計することによって、選択メモリセルの位置に関らず、メモリアレイ内においてデータ読出時の動作マージンを一様に保つことができ、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。
【０２３２】
［実施の形態５の変形例２］
実施の形態５の変形例２においては、実施の形態５の変形例１の構成に加えて、折り返し型のビット線構成が適用される。
【０２３３】
図１９は、実施の形態５の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【０２３４】
図１９を参照して、メモリアレイ１０において、メモリセルＭＣＤおよびダミーメモリセルＤＭＣＤが、図７に示したメモリセルＭＣおよびダミーメモリセルＤＭＣと同様に、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１を伴って配置される。
【０２３５】
ダミーメモリセルＤＭＣＤの各々は、ダミーメモリセルＤＭＣと同様のダミー記憶部ＤＭＴＪおよび、ビット線ＢＬおよび／ＢＬの一方とダミーリードワード線ＤＲＷＬ０もしくはＤＲＷＬ１との間にダミー記憶部ＤＭＴＪと直列に結合されるアクセスダイオードＤＤＭとを有する。
【０２３６】
図１９においては、第ｊ番目および（ｊ＋１）番目のメモリセル行に対応するリードワード線ＲＷＬｊおよびＲＷＬｊ＋１と、これらに対応するワードドライバＲＷＤｊおよびＲＷＤｊ＋１が代表的に示される。また、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１にそれぞれ対応して、ダミーワードドライバＲＷＤｄ０およびＲＷＤｄ１とが配置される。
【０２３７】
図１８に示した構成と同様に、これらのワードドライバは、共通の基準電圧配線ＳＬと電気的に結合されることによって活性化されて、接地電圧Ｖｓｓを供給される。
【０２３８】
ビット線ＢＬとビット線対を構成する、相補のビット線／ＢＬは、ビット線ＢＬおよび基準電圧配線ＳＬの各々と、単位長当りの抵抗値が同様の値となるように配置される。このような構成とすることにより、高集積化に適した、メモリセルＭＣＤＤを配置する場合においても、折り返し型のビット線構成に基づいて、データ読出動作マージンを確保して、さらにデータ読出動作の安定化を図ることができる。
【０２３９】
また、メモリセルＭＣに対して供給されるセンス電流（図中のＩｓｃ）と、ダミーメモリセルＤＭＣに対して供給されるセンス電流（図中のＩｓｄ）とについても、選択されるメモリセルＭＣの属する行および列の両方に依存することなく同一レベルに設定できるので、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０２４０】
なお、すべての組合せについての図示は省略するが、実施の形態１から４およびそれらの変形例において、メモリセルＭＣに代えて、アクセスダイオードを用いたメモリセルＭＣＤＤもしくはＭＣＤを配置することができる。
【０２４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４２】
【発明の効果】
請求項１、２および１２〜１４記載の記憶装置は、選択メモリセルが属する行に依存することなくデータ読出電流を一定レベルに維持できるので、メモリアレイ内におけるデータ読出時の動作マージンを一様に保ち、記憶装置全体のデータ読出動作を安定化できる。特に、請求項１記載の記憶装置によれば、ダミーメモリセルを用いた折り返し型ビット線構成に基づいてデータ読出を実行できるので、データ読出マージンを十分に確保することが可能となり、さらにデータ読出動作を安定化することが可能となる。
【０２４４】
請求項３および４記載の記憶装置は、選択メモリセルが属する列に依存することなくデータ読出電流を一定レベルに維持できるので、メモリアレイ内におけるデータ読出時の動作マージンを一様に保ち、記憶装置全体のデータ読出動作を安定化できる。
【０２４５】
請求項５記載の記憶装置は、選択メモリセルが属する行および列の両方に依存することなくデータ読出電流を一定レベルに維持できる。この結果、請求項３記載の記憶装置が奏する効果に加えて、メモリアレイ内におけるデータ読出時の動作マージンをさらに一様に保ち、記憶装置全体の動作マージンをさらに十分に確保することができる。
【０２４６】
請求項６記載の記憶装置は、基準電圧配線の配置本数を削減することができるので、請求項１〜３記載の記憶装置が奏する効果に加えて、メモリアレイの高集積化を図ることができる。
【０２４７】
請求項７および８記載の記憶装置は、ダミーメモリセルを用いた折り返し型ビット線構成に基づいてデータ読出を実行するとともに、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを、選択メモリセルが属する行に依存することなく一定レベルに維持できる。この結果、請求項３記載の記憶装置が奏する効果に加えて、データ読出動作をさらに安定化できる。
【０２４８】
請求項９記載の記憶装置は、選択メモリセルが属する行および列の両方に依存することなく、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを一定レベルに維持できる。この結果、請求項７および８記載の記憶装置が奏する効果に加えて、データ読出動作をさらに安定化できる。
【０２４９】
請求項１０記載の記憶装置は、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを同一レベルに設定できるので、請求項７〜９に記載の記憶装置が奏する効果に加えて、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【０２５０】
請求項１１記載の記憶装置は、請求項２〜１０に記載の記憶装置が奏する効果に加えて、行列状に配置された複数のメモリアレイを備える構成において、データバスを階層化することによってデータ読出の高速化を図るとともに、選択メモリセルが属するメモリアレイの位置に依存することなく、データ読出マージンを一様に確保して、安定的なデータ読出を実行することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図３】 実施の形態１に従うビット線および基準電圧配線の配置例を示す構造図である。
【図４】 メモリセルに対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
【図５】 プリチャージ電圧を接地電圧とした場合におけるデータ読出およびデータ書込を説明するタイミングチャートである。
【図６】 実施の形態１の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図７】 実施の形態１の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図８】 実施の形態２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図９】 実施の形態２の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１０】 実施の形態２の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１１】 実施の形態３に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１２】 本発明の実施の形態４に従うＭＲＡＭデバイスのデータ読出に関連する構成を示すための図である。
【図１３】 ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【図１４】 図１３に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１５】 ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【図１６】 図１５に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１７】 本発明の実施の形態５に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１８】 本発明の実施の形態５の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図１９】 本発明の実施の形態５の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図２０】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図２１】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２２】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２３】 ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図２４】 半導体基板上に配置されたＭＴＪメモリセルの構造図である。
【図２５】 行列状に集積配置されたＭＴＪメモリセルに対するデータ読出電流の供給を説明するブロック図である。
【図２６】 センス電流供給回路の一般的な構成を示すブロック図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、５０，６０ 読出／書込制御回路、６４ アクセストランジスタ、５２ａ，５２ｂ，５３ データ読出回路、ＡＴＲ，ＤＡＴＲ アクセストランジスタ、ＤＭ，ＤＤＭ アクセスダイオード、ＢＬ ビット線、ＣＳＧ コラム選択ゲート、ＣＳＬ コラム選択線、ＳＬ 基準電圧配線、ＳＬｄ ダミー基準電圧配線、ＦＬ 自由磁気層、ＶＬ 固定磁気層、ＲＷＤ ワードドライバ、ＲＷＬリードワード線、ＷＷＬ ライトワード線、ＤＢＰ データバス対、ＤＢ，／ＤＢ データバス、ＧＤＢＰ グローバルデータバス対、ＧＤＢ，／ＧＤＢ グローバルデータバス、ＬＤＢＰ ローカルデータバス対、ＬＤＢ，／ＬＤＢ ローカルデータバス、ＭＴＪ 磁気トンネル結合部、ＤＭＴＪ ダミー記憶部、ＳＤＢ 擬似データバス、ＳＤＢｄ 擬似ダミーデータバス、ＳＧＤＢ 擬似グローバルデータバス。
Claims (14)
- 行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線と同一方向に沿って前記列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、
前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路と、
前記複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各前記ビット線と同様である複数の相補ビット線とを備え、
前記複数のメモリセルの各々は、
記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
前記複数のビット線および前記複数の基準電圧配線のうちの対応する１本ずつの間に前記記憶部と直列に接続されて、前記複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含み、
前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定であり、
前記メモリアレイは、
前記列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含み、
各前記ダミーメモリセルは、
前記行選択結果に応じて導通するダミーメモリセル選択ゲートと、
前記ダミーメモリセル選択ゲートの導通時に、対応する前記ビット線および前記相補ビット線の一方と前記基準電圧配線との間に電気的に結合されて、前記データ読出の対象となった選択メモリセルから読出される前記記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含み、
前記データ読出時において、前記複数のビット線および前記複数の相補ビット線の一方ずつと前記複数の基準電圧配線とのそれぞれの間に選択された前記行に対応する前記メモリセルを電気的に結合させるとともに、前記複数のビット線および前記複数の相補ビット線の他方ずつと前記複数の基準電圧配線とのそれぞれの間に前記ダミーメモリセルを電気的に結合させるために、前記メモリセル選択ゲートおよび前記ダミーメモリセル選択ゲートを前記行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備え、
前記データ読出回路は、前記データ読出時において、前記複数のビット線および複数の相補ビット線のうちの、前記列選択結果に対応する１本ずつの各々に対して前記データ読出電流を供給する、記憶装置。 - 行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線と同一方向に沿って前記列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、
前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路と、
前記メモリアレイと隣接した領域に、前記複数の読出ワード線と同一方向に沿って配置されるデータバスと、
前記複数のビット線のうちの列選択結果に応じて選択される少なくとも１本と前記データバスとを電気的に結合するための列選択部と、
前記メモリアレイを挟んで前記データバスと反対側の領域において、前記複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備え、
前記複数のメモリセルの各々は、
記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
前記複数のビット線および前記複数の基準電圧配線のうちの対応する１本ずつの間に前記記憶部と直列に接続されて、前記複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含み、
前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定であり、
前記擬似データバスは、前記読出基準電圧および各前記基準電圧配線と電気的に結合され、
前記データ読出回路は、前記データ読出時において、前記データバスに対して前記データ読出電流を供給する、記憶装置。 - 行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線と同一方向に沿って、前記列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、
前記メモリアレイと隣接した領域に、前記複数の読出ワード線と同一方向に沿って配置されるデータバスと、
前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記データバスに対して供給するためのデータ読出回路と、
前記複数のビット線のうちの列選択結果に応じて選択される１本と前記データバスとを電気的に結合するための列選択部と、
前記メモリアレイを挟んで前記データバスと反対側の領域において、前記複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備え、
前記擬似データバスは、前記読出基準電圧および各前記基準電圧配線と電気的に結合され、
前記複数のメモリセルの各々は、
記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
前記複数のビット線および前記複数の基準電圧配線のうちの対応する１本ずつの間に、電気的に前記記憶部と直列に結合されて、前記複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含み、
前記データ読出時において、前記データバスおよび前記擬似データバスのうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記列選択結果に依存せずほぼ一定である、記憶装置。 - 前記データバスの一端側は、前記データ読出回路と結合されて前記データ読出電流の供給を受け、
前記擬似データバスは、前記一端側と前記メモリアレイを挟んだ反対側において、前記読出基準電圧と結合され、
前記データバスおよび前記擬似データバスは、単位長あたりの電気抵抗値が同様の値である、請求項３記載の記憶装置。 - 前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定である、請求項３記載の記憶装置。
- 前記複数のビット線は、前記データ読出の前に前記読出基準電圧にプリチャージされ、
隣接する前記メモリセルは、前記複数の基準電圧配線のうちの１本を共有する、請求項１〜３のいずれか１項に記載の記憶装置。 - 前記複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各前記ビット線と同様である複数の相補ビット線と、
前記データバスに対応して設けられ、単位長あたりの電気抵抗値が前記データバスと同様である相補データバスとをさらに備え、
前記データ読出回路は、前記データ読出時において、前記データバスおよび前記相補データバスの各々に対して前記データ読出電流を供給し、
前記メモリアレイは、
前記列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含み、
前記記憶装置は、
前記複数の基準電圧配線と同一方向に沿って、前記列にそれぞれ対応して配置され、前記複数のダミーメモリセルに対して前記読出基準電圧を供給するための複数のダミー基準電圧配線をさらに備え、
前記列選択部は、前記データ読出時において、前記データバスおよび相補データバスと、選択された前記列に対応する、前記ビット線および前記相補ビット線との間をそれぞれ電気的に結合し、
各前記ダミーメモリセルは、
前記行選択結果に応じて導通するダミーメモリセル選択ゲートと、
前記ダミーメモリセル選択ゲートの導通時に、対応する前記ビット線および前記相補ビット線の一方と前記基準電圧配線との間に電気的に結合されて、前記データ読出の対象となった選択メモリセルから読出される前記記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含み、
前記記憶装置は、
前記データ読出時において、前記複数のビット線および前記複数の相補ビット線の一方ずつと前記複数の基準電圧配線とのそれぞれの間に選択された前記行に対応する前記メモリセルを電気的に結合させるとともに、前記複数のビット線および前記複数の相補ビット線の他方ずつと前記複数の基準電圧配線とのそれぞれの間に前記ダミーメモリセルを電気的に結合させるために、前記メモリセル選択ゲートおよび前記ダミーメモリセル選択ゲートを前記行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備え、
前記データ読出時において、選択された前記列に対応する、前記ビット線および相補ビット線の一方と前記基準電圧配線とのうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第１の配線抵抗、ならびに、前記ビット線および相補ビット線の他方と前記ダミー基準電圧配線とのうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第２の配線抵抗のそれぞれは、前記行選択結果に依存せずほぼ一定である、請求項３記載の記憶装置。 - 前記メモリアレイは、
ダミー列を構成するように配置される複数のダミーメモリセルをさらに含み、
前記記憶装置は、
前記データバスに対応して設けられ、単位長あたりの電気抵抗値が前記データバスと同様である相補データバスと、
前記ダミー列に対応して前記複数のビット線と同一方向に沿って配置され、単位長あたりの電気抵抗値が各前記ビット線と同様であるダミービット線と、
前記ダミー列に対応して前記複数の基準電圧配線と同一方向に沿って配置され、前記複数のダミーメモリセルに対して前記読出基準電圧を供給するためのダミー基準電圧配線とをさらに備え、
前記列選択部は、前記データ読出時において、前記相補データバスと前記ダミービット線とをさらに電気的に結合し、
各前記ダミーメモリセルは、
前記行選択結果に応じて導通するダミーメモリセル選択ゲートと、
前記ダミーメモリセル選択ゲートの導通時に、対応する前記ダミービット線および前記基準電圧配線との間に電気的に結合されて、前記データ読出の対象となった選択メモリセルから読出される前記記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含み、
前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第１の配線抵抗と、前記ダミー基準電圧配線および前記ダミービット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第２の配線抵抗とのそれぞれは、前記行選択結果に依存せずほぼ一定である、請求項３記載の記憶装置。 - 前記擬似データバスと同一方向に沿って配置される擬似ダミーデータバスをさらに備え、
前記データバスの一端側は、前記データ読出回路と結合されて前記データ読出電流の供給を受け、
前記擬似データバスおよび前記擬似ダミーデータバスは、前記一端側と前記メモリアレイを挟んだ反対側において、前記読出基準電圧と結合され、
前記データバス、前記擬似データバスおよび前記擬似ダミーデータバスの各々は、単位長あたりの電気抵抗値が同様の値である、請求項７または８に記載の記憶装置。 - 前記第１の配線抵抗と前記第２の配線抵抗とは、同様の値である、請求項７〜９のいずれか１項に記載の記憶装置。
- 前記メモリアレイは、行列状に複数個配置され、
前記複数個のメモリアレイは、前記複数のビット線と同一方向に沿って、複数のブロックに分割され、
前記複数の読出ワード線、前記複数のビット線、前記複数の基準電圧配線、前記データバス、擬似データバスおよび前記列選択部は、前記複数個のメモリアレイの各々ごとに対応して配置され、
前記記憶装置は、
前記複数のビット線と同一方向に沿って、前記複数のブロックにそれぞれ対応して配置される、複数の上位データバスおよび上位擬似データバスをさらに備え、
前記データ読出回路は、前記複数のブロックの各々に対応して配置され、複数の上位データバスのうちの対応する１本に対して前記データ読出電流を供給し、
前記複数の上位データバスの各々は、同一の前記ブロックに属する前記メモリアレイに対応する前記データバスの各々と電気的に結合され、
前記複数の上位擬似データバスの各々は、前記読出基準電圧と結合されるとともに、同一の前記ブロックに属する少なくとも１つの前記メモリアレイにそれぞれ対応する前記擬似データバスの各々と電気的に結合され、
前記データ読出時において、前記上位データバスおよび前記上位擬似データバスのうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記ブロック内において選択される前記メモリアレイに依存せずほぼ一定である、請求項２〜１０のいずれか１項に記載の記憶装置。 - 行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
前記列に対応して前記複数のビット線の各々に沿って配置され、読出基準電圧を供給するための複数の基準電圧配線と、
前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記複数のビット線のうちの列選択結果に応じて選択される少なくとも１本に対して供給するためのデータ読出回路とを備え、
前記複数のメモリセルの各々は、
記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
前記複数のビット線および前記複数の基準電圧配線のうちの対応する１本ずつの間に前記記憶部と直列に接続されて、前記複数の読出ワード線のうちの対応する１本の活性化に応答して導通するメモリセル選択ゲートとを含み、
前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定であり、
各前記基準電圧配線の一端側は、前記読出基準電圧と電気的に結合され、
各前記ビット線は、前記一端側と前記メモリアレイを挟んだ反対側において、前記データ読出回路から前記データ読出電流の供給を受け、
前記複数のビット線の各々と、前記複数の基準電圧配線の各々とは、単位長あたりの電気抵抗値が同様の値である、記憶装置。 - 各前記基準電圧配線は、１つの前記列ごとに、各前記ビット線に対応して配置される、請求項１２記載の記憶装置。
- 各前記基準電圧配線は、２つの前記列ごとに、２本ずつの前記ビット線に対応して配置される、請求項１２記載の記憶装置。
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