JP6668677B2 - Ａ／ｄ変換器、ａ／ｄ変換方法および半導体集積回路 - Google Patents

Description

本明細書で言及する実施例は、Ａ／Ｄ変換器、Ａ／Ｄ変換方法および半導体集積回路に関する。

Ａ／Ｄ変換器(アナログ／デジタル変換器：Analog to Digital Converter：以下、ＡＤＣとも称する)は、入力するアナログ信号の電圧をサンプリングし、そのアナログ入力電圧(入力信号電圧)の大小に応じたデジタルコードへ変換するものである。

ＡＤＣの一形態である逐次比較Ａ／Ｄ変換器(逐次比較型アナログ／デジタル変換器：Successive Approximation ADC：以下、ＳＡＲ ＡＤＣとも称する)は、ＣＭＯＳプロセスとの整合性が高く、比較的安価に製造可能である。

また、ＳＡＲ ＡＤＣは、比較的高速な変換時間を達成でき、例えば、最近の微細化された製造プロセスでは、８ビット〜１２ビット分解能で、数十メガ〜百メガサンプル／秒程度の速度を達成できる。

なお、ＳＡＲ ＡＤＣは、例えば、マイクロコントローラ(ＭＣＵ)に内蔵され、或いは、デジタルテレビの復調ＩＣ(Integrated Circuit)を始めとして、様々な半導体集積回路に幅広く適用されている。

ここで、ＳＡＲ ＡＤＣは、例えば、内部のＤ／Ａ変換器(デジタル／アナログ変換器：Digital to Analog Converter：以下、ＤＡＣとも称する)、コンパレータ、および、それらを制御する制御回路を含む。

このようなＳＡＲ ＡＤＣは、内部ＤＡＣで生成した電圧と入力信号電圧の大小関係をコンパレータで複数回判定し、入力信号電圧に対応するデジタルコードを求めるものであり、コンパレータによる判定は、通常、二分検索で行われる場合が多い。

ところで、従来、半導体集積回路に適用される逐次比較Ａ／Ｄ変換器としては、様々なものが提案されている。

特開２０１４−０４２３５８号公報 特表２０１０−５１９８１０号公報 特開２００３−２８３３３６号公報 特開２００４−０３２０８９号公報 特開２００４−０８００７５号公報 米国特許第５８７００５２号明細書 国際公開第２０１２／１５７１５５号 特開２０１１−２０５２３０号公報 特開平０２−０２４８９８号公報

F. KUTTNER, "A 1.2V 10b 20MSample/s Non-Binary Successive Approximation ADC in 0.13um CMOS," ISSCC Digest of Technical Papers, 10.6, February 2002. Chun-Cheng Liu et al., "A 10b 100MS/s 1.13mW SAR ADC with Binary-Scaled Error Compensation," ISSCC Digest of Technical Papers, 21.5, pp.386-387, February 2010. Chun-Cheng Liu et al., "A 0.92mW 10-bit 50-MS/s SAR ADC in 0.13um CMOS Process," Symposium on VLSI Circuits Digest of Technical Papers, 23-1, pp.236-237, June 2009.

上述したように、ＳＡＲ ＡＤＣは、通常、内部ＤＡＣで生成した電圧と入力信号電圧の大小関係を、二分検索に基づいてコンパレータで複数回判定し、入力信号電圧に対応するデジタルコードに変換する。

従来、Ａ／Ｄ変換器は、高速のＡ／Ｄ変換が求められる領域では、パイプラインＡＤＣが用いられる場合が多かった。しかしながら、製造プロセスの微細化と共に、電源電圧が１ボルト，或いは，それ以下に低下した現在では、パイプラインＡＤＣの主要な構成要素である高利得増幅器を実現するのが難しくなってきている。

そのような事情から、現在では、ＳＡＲ ＡＤＣが広く用いられるようになってきている。すなわち、ＳＡＲ ＡＤＣでは、パイプラインＡＤＣにおける高利得増幅器を不要にすることができ、さらに、製造プロセスの微細化に応じて電力効率が向上するといった利点があるため、様々な分野で幅広く利用されている。

このように、ＳＡＲ ＡＤＣは、製造プロセスの微細化に伴って、高速に動作させることが可能になったが、ＡＤＣ自体の速度が順調に向上する中で、パッケージの帯域幅が、ＡＤＣの動作速度を制限するといった問題が生じている。

この問題は、例えば、デバイス(ＳＡＲ ＡＤＣ)の性能は、半導体製造プロセスの微細化に伴って向上するものの、デバイスを適用する半導体集積回路(ＩＣパッケージ)のサイズはほとんど小さくならないことに起因している。

具体的に、例えば、１２ビットＳＡＲ ＡＤＣにおいて、二分検索により１２ビットの結果を得るには、少なくとも１２回のコンパレータによる判定処理を行うことになる。さらに、直接判定に要する以外のサイクルが加わると、例えば、１２ビットの結果を得るために２０クロックサイクルを要することになる。

そのため、例えば、１回の変換に２０クロックサイクルを要するＳＡＲ ＡＤＣにより５０ＭＳＰＳを達成するためには、クロック周波数は１ＧＨｚ、すなわち、クロックのサイクルタイムは１ｎｓになる。これは、ＩＣパッケージを介して供給される基準電圧を１ｎｓの間に収束させるのが求められることを意味する。

しかしながら、典型的な低コストＩＣパッケージの場合には、例えば、１ピンあたり６ｎＨ程度の寄生インダクタンスが存在するため、基準電圧を１ｎｓの間に収束させるのが困難になっている。

これは、入力信号電圧と内部ＤＡＣにより生成された電圧(内部ＤＡＣの出力)との判定誤りを招くことになる。そして、例えば、比較器による所定ビットの判定誤りが生じると、それ以降の下位ビットの判定では訂正(補償)するのが難しい。

このように、従来のＳＡＲ ＡＤＣ(Ａ／Ｄ変換器)には、解決すべき様々な課題が存在するが、例えば、低電圧および高速動作が可能で、比較器による入力信号電圧と内部ＤＡＣの出力の判定誤りを補償することが望まれている。

一実施形態によれば、ＭおよびＮを２以上の整数として、上位Ｍビットの変換を担う容量ＤＡＣと、下位Ｎビットの変換を担う抵抗ＤＡＣと、第１容量素子と、比較器と、逐次比較制御回路と、デジタル誤差補正回路と、を有するＡ／Ｄ変換器が提供される。

前記第１容量素子は、前記容量ＤＡＣと前記抵抗ＤＡＣの間に設けられ、前記比較器は、入力信号電圧を、前記容量ＤＡＣから出力された電圧と比較する。前記逐次比較制御回路は、前記容量ＤＡＣおよび前記抵抗ＤＡＣを制御し、前記デジタル誤差補正回路は、前記逐次比較制御回路の出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成する。前記抵抗ＤＡＣは、Ｎビットの分解能に加えて、冗長判定のための冗長ビットによる重みを加減算して生成した電圧を出力し、前記デジタル誤差補正回路は、前記逐次比較制御回路による前記冗長判定の結果を含む出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成する。

開示のＡ／Ｄ変換器、Ａ／Ｄ変換方法および半導体集積回路は、低電圧および高速動作が可能で、比較器による入力信号電圧と内部ＤＡＣの出力の判定誤りを補償することができるという効果を奏する。

図１は、Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)の一例を示す回路図である。 図２は、ＳＡＲ ＡＤＣの検索手順の一例を説明するための図である。 図３は、ＳＡＲ ＡＤＣの検索手順の他の例を説明するための図である。 図４は、ＳＡＲ ＡＤＣの一例を半導体集積回路に適用した場合のパッケージを含む回路モデルの一例を示す図である。 図５は、パッケージの寄生インダクタンスにより生じる基準電圧の変動を説明するための図である。 図６は、Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)の第１実施例を示すブロック図である。 図７は、図６に示すＳＡＲ ＡＤＣにおける副ＤＡＣの動作を説明するための図である。 図８は、図６に示すＳＡＲ ＡＤＣの動作を、図１に示すＳＡＲ ＡＤＣの動作と比較して説明するための図である。 図９は、図６に示すＳＡＲ ＡＤＣにおけるデジタル誤差補正回路の一例を示す図である。 図１０は、図６に示すＳＡＲ ＡＤＣにおける逐次比較制御回路の一例を示す図である。 図１１は、図１０に示す逐次比較制御回路の動作の一例を説明するための図である。 図１２は、ＳＡＲ ＡＤＣの第２実施例を示すブロック図である。 図１３は、図１２に示すＳＡＲ ＡＤＣの動作を説明するための図である。 図１４は、ＳＡＲ ＡＤＣの第３実施例を示すブロック図である。 図１５は、図１４に示すＳＡＲ ＡＤＣの変形例を示すブロック図である。 図１６は、本実施例のＳＡＲ ＡＤＣを適用した半導体集積回路の一例を示すブロック図である。

まず、本実施例のＡ／Ｄ変換器、Ａ／Ｄ変換方法および半導体集積回路の実施例を詳述する前に、図１〜図５を参照して、Ａ／Ｄ変換器の一例、並びに、そのＡ／Ｄ変換器における課題を説明する。

図１は、Ａ／Ｄ変換器の一例を示す回路図であり、逐次比較Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)の一例を示す。なお、図１は、説明を簡略化するために、６ビット分解能のＳＡＲ ＡＤＣを示している。

図１において、参照符号８１は容量主ＤＡＣ(容量ＤＡＣ：ＭＤＡＣ)、８２は抵抗副ＤＡＣ(抵抗ＤＡＣ：ＳＤＡＣ)、８３は逐次比較制御回路(Successive Approximation Register: 逐次比較レジスタ)、ＣＭＰは比較器(コンパレータ)を示す。

また、参照符号Ｃ0A，Ｃ0，Ｃ1，Ｃ2は容量素子、１Ｃ，１Ｃ，２Ｃ，４Ｃは各容量素子の容量値の相対的な大きさ、ＳM0A，ＳM0，ＳM1，ＳM2、ＳS0〜ＳS7，ＳＷはスイッチ、そして、Ｒ0〜Ｒ7は抵抗素子を示す。

なお、参照符号ＱはＣＭＰの出力ノードおよびその信号値、Ｄ[５：３]は６ビットのデジタルコードの上位３ビット、Ｄ[２：０]は６ビットのデジタルコードの下位３ビット、ＶINはアナログ入力ノードおよびその電圧を示す。

また、参照符号ＶREFはＡ／Ｄ変換の基準電圧ノードおよびその電圧、ＶTOPは容量主ＤＡＣ８１の出力ノードおよびその電圧、ＶSUBは抵抗副ＤＡＣ８２の出力ノードおよびその電圧を示す。

図１に示されるように、ＳＡＲ ＡＤＣは、容量主ＤＡＣ８１および抵抗副ＤＡＣ８２を含む内部ＤＡＣ(内部Ｄ／Ａ変換器)と、コンパレータＣＭＰと、それらを制御する逐次比較制御回路(制御回路)８３を含む。ここで、容量主ＤＡＣ８１および抵抗副ＤＡＣ８２は、それぞれ３ビットの分解能を含み、全体として６ビットＤＡＣ(内部ＤＡＣ)を形成している。

容量主ＤＡＣ８１において、デジタルコードの上位３ビットＤ[５：３]は、スイッチＳM2，ＳM1，ＳM0の接続を制御するようになっている。すなわち、Ｄ[５：３]の最上位ビットのＤ[５]はＳM2を制御し、上から２ビット目のＤ[４]はＳM1を制御し、そして、最下位のビットＤ[３]がＳM0を制御する。

ここで、ＤＭの該当ビットが『１』のとき、全てのスイッチＳM0〜ＳM2は、基準電圧ＶREFに接続され、『０』のときグランドＧＮＤ(０Ｖ)に接続されるものとする。なお、ＤＭは、容量主ＤＡＣ８１において規定される任意のビット(デジタルコードの上位３ビットのそれぞれ)を示す。

副ＤＡＣ８２は、基準電圧ＶREFを分圧する８つの抵抗Ｒ0〜Ｒ7と、その各枝に接続された８つのスイッチＳS0〜ＳS7を含む。ＳS0〜ＳS7は、デジタルコードの下位３ビットＤ[２：０]の値に基づいて分圧電圧を選択し、出力電圧ＶSUBを生成する。ここで、副ＤＡＣ８２の出力電圧ＶSUBは、次のように表すことができる。
ＶSUB＝Ｄ[２：０]／８×ＶREF

１回のＡ／Ｄ変換を行う場合、最初に、アナログ入力電圧(入力信号電圧)ＶINをサンプリングする。そのために、容量主ＤＡＣ８１における全てのスイッチＳM0A、ＳM0，ＳM1，ＳM2をＶINに接続すると共に、スイッチＳＷを接続する(閉じる)。ここで、スイッチＳＷを閉じるということは、容量素子Ｃ0A，Ｃ0，Ｃ1，Ｃ2のトッププレートＶTOPにＣＭＰのしきい値電圧ＶＴを印加することに対応する。

これにより、全ての容量素子Ｃ0A，Ｃ0，Ｃ1，Ｃ2のボトムプレートには、ＶINの電位が印加され、トッププレートＶTOPには、ＣＭＰのしきい値電圧ＶＴが印加され、その後、ＳＷを開放すると、サンプリングが終わる。この時、サンプリングされた電荷Ｑは、次のように表される。
Ｑ＝(ＶＴ−ＶIN)×８Ｃ

次に、最上位ビットの判定、すなわち、サンプリングされた入力信号電圧ＶINが、ＤＡＣ出力のフルスケールの半分の値よりも大きいか小さいかの判定を行う。ここで、最上位ビット判定のために、６ビットのデータコードＤを、Ｄ＝１０００００に設定する。

さらに、ＳM2をＶREFに接続し、ＳM1およびＳM0を０Ｖ(ＧＮＧ)に接続し、そして、ＳM0AをＶSUBに接続する。このとき、抵抗副ＤＡＣ８２の出力電圧ＶSUBは、０Ｖである。従って、ＶTOPは、次のようになる。
ＶTOP＝ＶＴ−ＶIN＋１／２×ＶREF

ここで、上記式は、ＶIN＞１／２×ＶREFの場合には、ＶTOPがＣＭＰのしきい値電圧ＶＴよりも低くなり、ＶIN＜１／２×ＶREFの場合には、ＶTOPがＶＴよりも高くなることを示している。

従って、コンパレータＣＭＰの出力Ｑは、入力電圧がしきい値ＶＴに対して高ければ『０』を出力し、低ければ『１』を出力する。すなわち、ＣＭＰは、ＶINがＶREFの半分よりも高いか低いかを判定し、その判定結果からＡ／Ｄ変換結果の最上位ビットが分かる(規定される)。すなわち、Ｑの値を反転した値が最上位ビットの確定値になる。

次に、上位から２ビット目の判定を行う。このとき、最上位ビットは既に確定しているので、ＤＭの上から２ビット目を『１』に設定する。すなわち、Ｄ＝０１００００、或いは、Ｄ＝１１００００に設定する。

以上の操作によって、ＶTOPの電圧は、次のようになる。
Ｄ＝０１００００の場合には、ＶTOP＝ＶＴ−ＶIN＋１／４×ＶREF
Ｄ＝１１００００の場合には、ＶTOP＝ＶＴ−ＶIN＋３／４×ＶREF

すなわち、ＶTOのP電圧が、ＶＴに対して高いか低いかをＣＭＰで判定することにより、上位から２ビット目が決定される。以後、全てのＤに対して同様に検索を進めると、ＶＴ−ＶTOPが最も小さくなる場合のＤの値が得られ、これが入力信号電圧に対応するデジタルコード(６ビットのデジタルコード)になる。一連の判定手順は、半分ずつ検索範囲を狭めていくため、通常、二分検索と呼ばれている。

図２は、ＳＡＲ ＡＤＣの検索手順の一例を説明するための図であり、図１を参照して説明した二分検索を概略的に示すものである。図２において、横軸は、検索のサイクルを示し、縦軸は、デジタルコード(６ビットの内部ＤＡＣ８１，８２に対する入力デジタルコード)Ｄの十進数の値を示す。

図２に示されるように、１サイクル目では、コード「３２」(フルスケールの１／２)を設定し、入力信号電圧ＶINがコード「３２」に該当する電圧よりも高いか低いかをコンパレータＣＭＰで判定する。

次に、２サイクル目では、１サイクル目の判定結果に基づいて、コード「１６」或いは「４８」との比較を行う。さらに、３サイクル目では、２サイクル目の判定の結果に基づいて、コード「８」，「２４」，「４０」，「５６」のいずれかの判定に遷移する。

ここで、６ビット(６４通り)の出力デジタルコードは、図２に示す検索手順におけるいずれかの経路をたどって、決定される。また、６ビットの出力デジタルコードは、６サイクルかかって決定される。このように、図１に示すＳＡＲ ＡＤＣにより、図２に示す二分検索を行って、入力信号電圧(アナログ入力電圧)をデジタル変換し、出力デジタルコードを得ることができる。

ところで、図２に示す二分検索アルゴリズムを適用したＳＡＲ ＡＤＣの速度を向上させるには、例えば、１回の判定に要する時間(サイクルタイム)を短縮することになるが、サイクルタイムを短縮すると、２つの原因で判定を誤る虞がある。

第１の原因としては、ＤＡＣ(内部ＤＡＣ８１，８２)のセトリング不足が考えられる。すなわち、ＤＡＣは、アナログ出力電圧を、ある時定数で目標値に収束させようとするが、サイクルタイムが短くなると、それが間に合わないことになる。

第２の原因としては、コンパレータＣＭＰの判定誤りが考えられる。サイクルタイムが短くなると、コンパレータＣＭＰの判定が、サイクルタイムの最中の終えられなくなる。なお、コンパレータＣＭＰは、例えば、入力電位差(オーバードライブ電圧)が小さいほど判定に時間を要する。

そこで、サイクルタイムを短縮した場合に判定誤りを低減する手法として、例えば、冗長的な検索手順が考えられている。図３は、ＳＡＲ ＡＤＣの検索手順の他の例を説明するための図であり、この冗長的な検索手順(冗長検索)の例を説明するためのものである。

図３において、横軸は、検索のサイクルを示し、縦軸は、デジタルコードＤの十進数の値を示す。また、図３において、細線矢印は、各サイクルの経路を示し、太線矢印は、２サイクル分の経路を示す。

図３に示す検索手順において、１サイクル目では、入力信号電圧ＶINとコード「３２」の大小関係を判定し、２サイクル目では、入力信号電圧とコード「１６」或いは「４８」との大小関係を判定する。そして、その判定結果から、コード「１６」，「３２」，「４８」のいずれかに到達する。

ここで、図２に示す二分検索では、２回の判定で４つの状態のいずれかを決定していたのに対して、図３に示す冗長検索では、２回の判定で３つの状態のいずれかを決定する。そのため、図３による手順では、６ビットの結果を得るために、１２回の判定を行うことになる。

しかしながら、図３に示す検索手順は、１回の判定を誤ったとしても、後の判定で回復することができるため、ＤＡＣのセトリング不足やコンパレータの判定ミスが生じても、後の判定が成功すれば結果を誤らない。

すなわち、図３に示す検索手順は、判定誤りを許容できるため、サイクル数は増加するものの、サイクルタイムを短縮することができ、全体としての速度を向上することが可能になる。なお、他に、非二進的な検索や二進検索の最中に冗長判定を挟むといった様々な手法等も考えられている。

上述した冗長検索等は、基本的な考え方として、二分検索の場合にはＤＡＣ(内部ＤＡＣ)のセトリングやコンパレータの遅延時間がサイクルタイムを制約していることに着目し、検索に冗長性を導入するものである。これにより、サイクル数は増加するもののサイクルタイムを短縮して、変換自体を高速化するというものである。

ところで、例えば、図１を参照して説明したようなＳＡＲ ＡＤＣ(Ａ／Ｄ変換器)では、基準電圧(図１におけるＶREF)を使用する。この基準電圧(ＶREF)は、Ａ／Ｄ変換のフルスケールを決定するもので、変換精度に対して十分に安定していることが求められる。

また、ＳＡＲ ＡＤＣは、その動作に伴って、基準電圧のノードから電荷を引き抜くことになるため、基準電圧には、電圧変動が生じることになる。この基準電圧の電圧変動は、Ａ／Ｄ変換の精度を劣化させることにもなり得る。

ＳＡＲ ＡＤＣの基準電圧は、半導体集積回路の外部から供給する場合と、ＳＡＲ ＡＤＣと同一のシリコンダイへ集積する場合があるが、いずれにせよ、所望の精度で安定した供給が求められている。

さらに、前述したように、ＳＡＲ ＡＤＣは、製造プロセスの微細化に伴って、例えば、数十メガ〜百メガサンプル／秒程度の高速動作が可能になっている。このように、ＳＡＲ ＡＤＣ自体の動作速度は、順調に向上しているが、例えば、パッケージの帯域幅が、ＳＡＲ ＡＤＣの動作速度を制限するといった問題が生じるようになってきている。これは、例えば、デバイス性能は、製造プロセスの微細化により向上するものの、パッケージサイズはほとんど小さくならないためである。

具体的に、例えば、１２ビットＳＡＲ ＡＤＣにおいて、二分検索により１２ビットの結果を得るには、少なくとも１２回のコンパレータによる判定処理を行うことになる。さらに、直接判定に要する以外のサイクルが加わると、例えば、１２ビットの結果を得るために、２０クロックサイクルが費やされる。

そのため、例えば、１回の変換に２０クロックサイクルを要するＳＡＲ ＡＤＣ(Ａ／Ｄ変換器)により５０ＭＳＰＳを達成するためには、クロック周波数は１ＧＨｚ、すなわち、クロックのサイクルタイムは１ｎｓになる。これは、ＩＣパッケージを介して供給される基準電圧を１ｎｓの間に収束させるのが求められることを意味する。

しかしながら、典型的な低コストのＩＣパッケージの場合、例えば、１ピンあたり６ｎＨ程度の寄生インダクタンスが存在するので、基準電圧を１ｎｓの間に収束させるのが困難になっている。

また、寄生インダクタンスを低減するためには、低寄生インダクタンスのパッケージを使用することになるが、低寄生インダクタンスのパッケージは、製品コストが高くなるといった問題もある。

図４は、ＳＡＲ ＡＤＣの一例を半導体集積回路に適用した場合のパッケージを含む回路モデルの一例を示す図である。

図４において、参照符号ＶREF１は理想的な基準電圧源およびその電圧、ＶREF２はシリコンダイ(半導体集積回路)上の基準電圧ノードおよびその電圧、そして、Ｌはパッケージのボンディングワイヤ(ボンドワイヤ)およびフレーム等の寄生インダクタンスを示す。

また、参照符号Ｒはパッケージのボンディングワイヤおよびフレーム等の寄生抵抗、ＳM0A，ＳM0，ＳM1，ＳM2はスイッチ、Ｃ0A，Ｃ0，Ｃ1，Ｃ2は容量主ＤＡＣ８３の容量素子、そして、ＣP0A，ＣP0，ＣP1，ＣP2は各容量素子のボトムプレートの寄生容量を示す。

なお、図４は、図１の回路にパッケージモデルを加え、説明に関連の薄い素子を削除したものに相当する。ただし、各容量素子Ｃ0A，Ｃ0，Ｃ1，Ｃ2の容量値(容量値の相対的な大きさ)は、図１とは異なり、１Ｃ，２Ｃ，４Ｃ，８Ｃに設定されている。

ところで、前述したように、二分検索では、上位ビットから検索が進む。すなわち、最初、スイッチＳM2が操作され、８Ｃの容量が基準電圧ノードＶREF2に接続される。次の操作では、ＳM1が操作され、４Ｃの容量が基準電圧ノードＶREF2に接続され、さらに、その次の操作では、ＳM0のスイッチングが行われる。すなわち、最大容量Ｃ2のスイッチＳM2のスイッチングが起こった後、スイッチングされる容量の容量値は、順に減って行くようになっている。

図５は、パッケージの寄生インダクタンスにより生じる基準電圧の変動を説明するための図である。ここで、図５(a)は、シリコンダイ上の基準電圧ノードの電圧(基準電圧)ＶREF2の一例を、また、図５(b)は、シリコンダイ上の基準電圧ＶREF2の他の例を、それぞれ理想的な基準電圧源の電圧ＶREF1と共に示すものである。

すなわち、図５(a)は、図４における抵抗Ｒ，寄生インダクタンスＬおよび容量ＣによるＲＬＣ回路の時定数が減衰的に変化する場合の基準電圧ＶREF2を示し、図５(b)は、図４におけるＲＬＣ回路の時定数が振動的に変化する場合の基準電圧ＶREF2を示す。

図５(a)および図５(b)に示されるように、例えば、ＳＡＲ ＡＤＣが内部ＤＡＣ(８１，８２)の値を変更した場合、基準電圧(ＶREF2)に変動が生じる。この基準電圧の変動(リファレンス変動)は、サイクルタイムの間に収束することが求められ、ＲＬＣ回路の時定数に対して、サイクルタイムが短い場合には、ＶREF２の収束が不完全になる。その場合、ＤＡＣ(内部ＤＡＣ)の出力には、誤差が含まれることになり、コンパレータＣＭＰによる判定を誤る虞がある。

ここで、図５(a)および図５(b)に示されるように、スイッチングに伴う基準電圧ＶREF2の変動は、検索が進むに従って次第に減って行く。なぜなら、二分検索では、検索の最初に大容量(Ｃ２)のスイッチングが行われ、次第に小さな容量が接続されるためである。

再び、図４を参照して、パッケージを含むＳＡＲ ＡＤＣ(Ａ／Ｄ変換器)を、ＲＬＣ直列回路でモデル化して説明する。具体的に、例えば、インダクタンス成分が６ｎＨ、容量成分が５ｐＦの場合、その臨界条件の時定数は、１７３ｐｓ(≒(６ｎＨ×５ｐＦ)^1/2)になる。

ここで、分解能が１２ビットのＳＡＲ ＡＤＣでは、ＤＡＣ(内部ＤＡＣ)の出力が十分にセトリングするための時間は、例えば、時定数の１０倍程度と考えられ、１．７ｎｓになる。すなわち、この状況では、１．７ｎｓ以上のサイクルタイムでは、ＳＡＲ ＡＤＣを動作させることが困難になる。

このように、例えば、ＳＡＲ ＡＤＣの基準電圧ＶREF2(ＶREF)の供給が間に合わないという問題は、ＤＡＣのセトリング不足として現れる。前述したように、ＤＡＣのセトリング不足の問題は、冗長判定により緩和することが可能である。

しかしながら、冗長検索は、１回の変換に要するクロックサイクル数が、例えば、元の二分検索に対して２倍になるという問題がある。具体的に、５０ＭＳＰＳの変換器で、１回の変換に２０サイクルを使う場合、元の二分検索におけるクロック周波数は、１ＧＨｚである。

しかしながら、例えば、冗長検索により２倍のクロックを使うには、そのクロック周波数は、２ＧＨｚになる。このように、クロック周波数が１ＧＨｚから２ＧＨｚになると、クロックを供給するクロックツリーの消費電力が略２倍に増大すると共に、クロック分配回路の実装が困難になる。

また、例えば、非二進数の冗長検索は、検索ロジック自体が複雑になり、或いは、ＲＯＭ(Read Only Memory)に格納したビットの重み付け情報を読み出すために、ＲＯＭの読み出し時間が変換速度を制約してしまう。すなわち、深い論理の回路を使用すると、処理速度の遅延を招き、最高速度を求める変換器には向かないことになる。

さらに、救済判定を含む検索は、多数の容量素子(例えば、１２ビット分解能のシングルエンドのＡ／Ｄ変換器の場合で２０００個程度の容量素子)を使用するため、回路規模の増大を招き、高分解能ＡＤＣに適用するのが困難である。

また、サンプリングスイッチを容量主ＤＡＣのトッププレートへ接続するトッププレートサンプリングでは、入力信号の電圧によって入力帯域が変化する問題があり、歪を引き起こすため、例えば、１２ビットの変換器に適用するのが難しい。

さらに、例えば、シリコンダイ上にリファレンスバッファを設け、パッケージの帯域幅不足の問題を緩和することも考えられるが、リファレンスバッファの追加は、シリコン面積および消費電力の増大を招くことになる。また、リファレンスバッファは、実態としては増幅器であるため、ＳＡＲ ＡＤＣの利点である、アンプが不要で微細プロセスに向く、という利点を失うことになる。

このように、Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)には、解決すべき様々な課題が存在するが、例えば、低電圧および高速動作が可能で、比較器による入力信号電圧と内部ＤＡＣの出力の判定誤りを補償することが望まれている。

以下、Ａ／Ｄ変換器、Ａ／Ｄ変換方法および半導体集積回路の実施例を、添付図面を参照して詳述する。図６は、Ａ／Ｄ変換器の第１実施例を示すブロック図であり、逐次比較Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)の一例を示す。なお、図６は、説明を簡略化するために、６ビット分解能のＳＡＲ ＡＤＣを示している。

図６において、参照符号１は容量主ＤＡＣ(ＭＤＡＣ)、２は抵抗副ＤＡＣ(ＳＤＡＣ)、３は逐次比較制御回路(逐次比較レジスタ)、４はデジタル誤差補正回路(Digital Error Correction Circuit)、そして、ＣＭＰは比較器(コンパレータ)を示す。なお、容量主ＤＡＣ(容量ＤＡＣ)１および抵抗副ＤＡＣ(抵抗ＤＡＣ)２は、内部ＤＡＣを形成する。

さらに、参照符号Ｃ0A，Ｃ0，Ｃ1，Ｃ2は容量素子、１Ｃ，１Ｃ，２Ｃ，４Ｃは各容量素子の容量値の相対的な大きさ、ＳM0A，ＳM0，ＳM1，ＳM2、ＳU0〜ＳU4，ＳL0〜ＳL3およびＳＷはスイッチ、そして、Ｒ0〜Ｒ7は抵抗素子を示す。

また、参照符号ＱはＣＭＰの出力ノードおよびその信号値、Ｂ[５：０]は内部ＤＡＣの入力デジタルコード(制御信号)、Ｂ1R，Ｂ1Sは冗長ビット(制御ビット)、ＮL，ＮUは抵抗副ＤＡＣ２の出力ノード、そして、ＶSUBL，ＶSUBUは抵抗副ＤＡＣ２の出力電圧を示す。

参照符号Ｃ0Bは容量素子(第１容量素子)、Ｄ[５：０]は６ビットの出力デジタルコード、ＶINはアナログ入力ノードおよびその電圧、ＶREFはＡ／Ｄ変換の基準電圧ノードおよびその電圧、そして、ＶTOPは容量主ＤＡＣ１の出力ノードおよびその電圧を示す。ここで、容量主ＤＡＣ１は、上位３ビット([５：３]；Ｍビット)の変換を担い、抵抗副ＤＡＣ２は、下位３ビット([２：０]；Ｎビット)の変換を担う。

図６に示されるように、上位ビットの変換を担う３ビット容量主ＤＡＣ１は、アナログ入力電圧(入力信号電圧)ＶINをサンプリングして電荷を蓄える複数の容量素子Ｃ0A，Ｃ0，Ｃ1，Ｃ2を含む容量回路１１、および、第１スイッチ回路１２を含む。

第１スイッチ回路１２は、容量素子Ｃ0A，Ｃ0，Ｃ1，Ｃ2に対応する複数のスイッチＳM0A，ＳM0，ＳM1，ＳM2を含み、ＳM0A，ＳM0，ＳM1，ＳM2は、逐次比較制御回路３からの６ビットのデジタルコードＢ[５：０]の上位３ビットＢ[５：３]により制御される。

図６と前述した図１の比較から明らかなように、第１実施例のＳＡＲ ＡＤＣ(Ａ／Ｄ変換器)における容量主ＤＡＣ１は、図１における容量主ＤＡＣ８１と同様の構成を有している。

下位ビットの変換を担う３ビット抵抗副ＤＡＣ２は、基準電圧ＶREFとグランドＧＮＤ間に直列接続された複数の抵抗素子Ｒ0〜Ｒ7を含む抵抗ストリング(抵抗回路)２０、第２スイッチ回路２１、および、第３スイッチ回路２２を含む。

第２スイッチ回路２１は、スイッチＳL0，ＳL1，ＳL2，ＳL3を含み、Ｒ0〜Ｒ7におけるグランドノード(ＧＮＤ)，Ｒ0とＲ1の接続ノード，Ｒ1とＲ2の接続ノード，Ｒ2とＲ3の接続ノードの電位を選択してノードＮLから出力(第１電圧ＶSUBL)する。

第３スイッチ回路２２は、スイッチＳU0，ＳU1，ＳU2，ＳU3，ＳU4を含み、ＧＮＤ，Ｒ1とＲ2の接続ノード，Ｒ3とＲ4の接続ノード，Ｒ5とＲ6の接続ノード，基準電圧(ＶREF)の電位を選択してノードＮUから出力(第２電圧ＶSUBU)する。

なお、第２スイッチ回路２１のスイッチＳL0〜ＳL3、および、第３スイッチ回路２２のスイッチＳU0〜ＳU4は、逐次比較制御回路３からの下位３ビットＢ[２：０]および制御ビットＢ1R，Ｂ1Sにより制御される。

ここで、抵抗副ＤＡＣ２の２つの出力ノードＮLおよびＮUにおいて、一方の出力ノードＮLは、容量素子Ｃ0Bを介して容量主ＤＡＣ１における容量素子Ｃ0A，Ｃ0，Ｃ1，Ｃ2のトッププレートＶTOPに接続される。

すなわち、一方の出力ノードＮLには、第２スイッチ回路２１により選択された第１電圧ＶSUBLが出力され、各容量素子Ｃ0A，Ｃ0，Ｃ1，Ｃ2のトッププレートＶTOPには、第１電圧ＶSUBLが容量素子Ｃ0Bを介して印加されることになる。

また、他方の出力ノードＮUには、第３スイッチ回路２２により選択された第２電圧ＶSUBUが出力され、容量素子(第２容量素子)Ｃ0Aの接続を制御するスイッチＳM0Aの一方の入力に接続される。すなわち、ＳM0Aの一方の入力には、第２電圧ＶSUBUが印加される。なお、ＳM0Aの他方の入力には、入力信号電圧ＶINが印加され、ＳM0Aのスイッチングにより、第２電圧ＶSUBUまたは入力信号電圧ＶINが選択されることになる。

デジタル誤差補正回路４は、逐次比較制御回路３から、冗長判定の結果を含むＳＡＲ出力を受け取ってバイナリコードに変換し、出力デジタルコードＤ[５：０](入力信号電圧ＶINをＡ／Ｄ変換した６ビットのデジタルコード)を出力する。

図７は、図６に示すＳＡＲ ＡＤＣにおける副ＤＡＣ(抵抗副ＤＡＣ)の動作を説明するための図である。ここで、図７(a)は、逐次比較制御回路３からの信号Ｂ1Rが『０』(Ｂ1R＝０)のときの抵抗副ＤＡＣ２を示し、図７(b)は、逐次比較制御回路３からの出力信号Ｂ1Rが『１』(Ｂ1R＝１)のときの抵抗副ＤＡＣ２を示す。

図７(a)に示されるように、第２電圧ＶSUBUを生成する第３スイッチ回路２２は、Ｂ1R＝０のとき、スイッチＳU0〜ＳU3による電圧が使用され、Ｂ1R＝１のとき、スイッチＳU1〜ＳU4による電圧が使用される。

すなわち、逐次比較制御回路３からの２ビットの入力デジタルコードＢ[２：１]により選択されるスイッチは、制御ビットＢ1R＝０のとき、『００』でＳU0、『０１』でＳU1、『１０』でＳU2、そして、『１１』でＳU3が選択される。

また、Ｂ1R＝１のとき、『００』でＳU1、『０１』でＳU2、『１０』でＳU3、そして、『１１』でＳU4が選択される。このように、Ｂ1R＝１のときは、Ｂ1R＝０のときよりも１段階だけ高い電圧が選択され、ＶSUBUとして出力されるようになっている。

図８は、図６に示すＳＡＲ ＡＤＣの動作を、図１に示すＳＡＲ ＡＤＣの動作と比較して説明するための図である。ここで、図８(a)は、図１に示すＳＡＲ ＡＤＣの動作を示し、図８(b)は、図６に示すＳＡＲ ＡＤＣの動作を示す。

図８(a)および図８(b)の比較から明らかなように、図６に示す第１実施例のＳＡＲ ＡＤＣでは、信号Ｂ1Rが『１』または『０』により、第２電圧ＶSUBUを、抵抗Ｒ0〜Ｒ7により分圧される１段階分だけ異なる電位に設定することが可能になる。

具体的に、図８(a)に示されるように、図１に示すＳＡＲ ＡＤＣの二分検索により、例えば、３サイクル目で比較器ＣＭＰによる判定誤りが生じた場合、その後の４および５サイクル目では、３サイクル目の判定誤りを補償できず、最終結果に誤りが生じる。

これに対して、図８(b)に示されるように、第１実施例のＳＡＲ ＡＤＣでは、３サイクル目で比較器ＣＭＰによる判定誤りが生じた場合でも、例えば、５サイクル使って上位５ビットを決定した後、６サイクル目で１サイクルの冗長判定を行う。

すなわち、図８(b)に示されるように、第１実施例のＳＡＲ ＡＤＣでは、６サイクル目の冗長判定により最下位ビットの判定が行われ、３サイクル目の判定誤りにより生じた１ビット分の誤りが補償されるようになっている。なお、図８(b)において、冗長判定による状態遷移は点線で示されている。

このように、例えば、３サイクル目で判定誤りが生じた場合、図１に示すＳＡＲ ＡＤＣでは、最終結果に誤りが生じるのに対して、図６に示す第１実施例のＳＡＲ ＡＤＣでは、冗長判定によって３サイクル目で判定誤りを補償(回復)することができる。

別の見方をすれば、図８(b)に示す第１実施例のＳＡＲ ＡＤＣによる処理では、最終結果(例えば、６サイクル目)に至る経路が２つ存在する。そのため、冗長判定よりも以前に生じた判定誤りは、冗長経路により補償されて、正しい最終結果に至ることになる。

次に、上述した図６および図７を参照して、第１実施例のＳＡＲ ＡＤＣの動作を詳述する。

抵抗副ＤＡＣ２の第３スイッチ回路２２から出力される電圧、すなわち、出力ノードＮUに生成される第２電圧ＶSUBUは、逐次比較制御回路３からの入力デジタルコードＢ[２：１]および制御ビットＢ1Rによって、以下の通り制御されるようになっている。
Ｂ1R Ｂ[２：１] ＶSUBU
「０」 「００」 ０／８×ＶREF
「０」 「０１」 ２／８×ＶREF
「０」 「１０」 ４／８×ＶREF
「０」 「１１」 ６／８×ＶREF
「１」 「００」 ２／８×ＶREF
「１」 「０１」 ４／８×ＶREF
「１」 「１０」 ６／８×ＶREF
「１」 「１１」 ８／８×ＶREF

上記のように、Ｂ1R＝０の場合、ＶSUBU＝Ｂ[２：１]×２／８×ＶREFになり、Ｂ1R＝１の場合、ＶSUBU＝Ｂ[２：１]×２／８×ＶREF＋２／８×ＶREFになる。すなわち、Ｂ1Rは、ＶSUBUを２／８×ＶREFだけ増加させる信号ということができる。

すなわち、前述したように、第２電圧ＶSUBUは、入力デジタルコードＢ[２：１]および制御ビットＢ1Rによって制御されるが、より具体的な動作を、図７を参照して説明する。前述したように、図７(a)は、Ｂ1R＝０の場合を示し、図７(b)は、Ｂ1R＝１の場合を示す。

図７(a)および図７(b)の比較から明らかなように、Ｂ1R＝０の場合に利用していた抵抗ストリング(抵抗列)の枝に対して、Ｂ1R＝１の場合には、２／８×ＶREF分だけＶREF側にシフトした枝を利用するようになっている。

ここで、第１電圧ＶSUBLは、入力デジタルコードＢ[０]および制御ビットＢ1Sによって、以下の通り制御されるようになっている。
Ｂ1S Ｂ[０] ＶSUBL
「０」 「０」 ０／８×ＶREF
「０」 「１」 １／８×ＶREF
「１」 「０」 ２／８×ＶREF
「１」 「１」 ３／８×ＶREF

上記のように、Ｂ1S＝０の場合、ＶSUBL＝Ｂ[０]／８×ＶREFになり、Ｂ1S＝１の場合、ＶSUBL＝Ｂ[０]／８×ＶREF＋２／８×ＶREFになる。すなわち、Ｂ1Sは、ＶSUBLを２／８×ＶREFだけ増加させる信号ということができる。

図６に示すＳＡＲ ＡＤＣにより入力信号電圧ＶINのＡ／Ｄ変換を行う場合、最初に、入力信号電圧ＶINをサンプリングする。そのために、容量主ＤＡＣ１におけるスイッチＳM0A，ＳM0，ＳM1，ＳM2をＶINに接続すると共に、スイッチＳＷを接続する。ここで、６ビットのコード(入力デジタルコード)Ｂ[５：０]，制御ビットＢ1R，Ｂ1Sを、Ｂ＝００００００，Ｂ1R＝０，Ｂ1S＝１に設定する。

これにより、容量主ＤＡＣ１の容量回路１１におけるボトムプレートには、入力信号電圧ＶINが印加され、トッププレートＶTOPには、比較器ＣＭＰのしきい値電圧ＶＴが印加され、容量Ｃ0Bのボトムプレートには、ＶSUBL＝２／８×ＶREFが印加される。その後、ＳＷを開放すると、ＶINのサンプリング処理は終了するが、サンプリングされた電荷Ｑは、次のように表される。
Ｑ＝(ＶＴ−ＶIN)×８Ｃ＋(ＶＴ−１／２×ＶREF)×Ｃ

次に、最上位ビットを判定するために、Ｂ＝１０００００に設定すると共に、Ｂ1R＝０，Ｂ1S＝１に設定する。
Ｂ Ｂ1R Ｂ1S
「１０００００」 「０」 「１」

すなわち、ＳＡＲ ＤＡＣの初期状態は、Ｂ1R＝０にすることで、ＶSUBUは２／８×ＶREFを加えない状態になり、Ｂ1S＝１にすることで、ＶSUBLは２／８×ＶREFを加えた状態になる。その結果、ＳM2をＶREFに接続すると、ＶTOPは、次のようになる。
ＶTOP＝ＶＴ−(ＶIN−１／２×ＶREF)×８／９

これは、ＶTOPの電位が、ＶIN＞１／２×ＶREFの場合には、ＶＴよりも低く、ＶIN＜１／２×ＶREFの場合には、ＶＴよりも高くなることを示している。すなわち、ＣＭＰの出力Ｑは、入力電圧がしきい値ＶＴに対して高ければ『０』を出力し、低ければ『１』を出力する。これにより、ＶINがＶREFの半分よりも高いか低いかが判定され、Ｑの値を反転した値を、Ｂの最上位ビットとして確定する。

さらに、Ｂの上位から２ビット目の判定を行う。Ｂの最上位ビットは既に確定している値とし、Ｂの上から２ビット目を『１』に設定する。
Ｂ Ｂ1R Ｂ1S
「１０００００」 「０」 「１」 或いは、
「１１００００」 「０」 「１」

以上の操作によって、ＶTOPの電圧は、最上位ビットが『１』と決定済みの場合には、
ＶTOP＝ＶＴ−(ＶIN−３／４×ＶREF)×８／９
最上位ビットが『０』と決定済みの場合には、
ＶTOP＝ＶＴ−(ＶIN−１／４×ＶREF)×８／９
になる。

ＶTOPの電圧が、ＶＴに対して高いか低いかをＣＭＰで判定することにより、Ｂの上位から２ビット目が決定される。以後、Ｂ[２]まで同様に判定を進める。

次に、Ｂ[１]のビットを『１』にして、判定を行う。その結果Ｂ[１]が『０』か『１』かが決定されるので、その値を確定する。ここで、Ｂ[１]が『１』と判定された場合には、Ｂ1Rを『０』から『１』に変化させ、ＶSUBUに２／８×ＶREFを加える。この操作は、前述した図８(b)の点線の冗長経路の上昇の場合に該当する。

また、Ｂ[１]が『０』と判定された場合には、Ｂ1Rは『０』のままなので、ＶTOPに影響を与えない。ここで、Ｂ[１]は、判定のために『１』が設定されていたものが『０』に戻るので、図８(b)の点線の冗長経路の下降の場合に該当する。なお、この段階で得られた判定結果は、Ｂ1RとＢ[１]の両方に反映されるので、両者は一致することになる。

その次に、再度判定を行って、Ｂ1Sの値を確定する。ここで、結果が『０』であった場合には、Ｂ1Sを『１』から『０』に操作し、結果が『１』であった場合には、Ｂ1Sを『１』のまま保持する。そのため、結果が『０』であった場合には、ＶSUBLは２／８×ＶREF電圧が下がることになる。

最後に、Ｂ[０]の値を確定するために、Ｂ[０]に『１』を設定して判定を行い、結果を得る。以上の操作により、Ｂ[５：０]，Ｂ1R，Ｂ1Sの全てのビットが確定する。これらの結果から、最終的なバイナリコードを得るために、下記演算を行う。
Ｄ＝Ｂ＋２×Ｂ1R−２×(！Ｂ1S)

上記の演算式における第１項と第２項は、冗長なしのバイナリ変換の場合(図１のＳＡＲ ＡＤＣ)と同じであり、第３項が新たに加わっている。すなわち、第１実施例のＳＡＲ ＡＤＣにおけるデジタル誤差補正回路４は、第３項を考慮して最終的な結果を算出する。

以上、図６に示す第１実施例のＳＡＲ ＡＤＣの動作を説明したが、前述のように、６ビットのＳＡＲ ＡＤＣは、単に、説明を簡略化するためであり、任意の分解能のＡ／Ｄ変換器に対して適用することができる。

また、図６に示すＳＡＲ ＡＤＣは、６ビット変換を７サイクルで実現する例であるが、冗長判定の回数は何回でもよく、さらに、任意の位置に冗長判定を挟むことができる。さらに、上述した実施例は、説明を簡略化するために、シングルエンド構成とされているが、差動構成とすることも可能なのはいうまでもない。

上述したように、本実施例のＳＡＲ ＡＤＣ(Ａ／Ｄ変換器)によれば、救済判定の数だけサイクル数を追加すればよく、現実的サイクル数の変換器を実現することができる。また、本実施例のＳＡＲ ＡＤＣによれば、基準電圧ＶREFの変動は、判定が進むごとに単純に１／２ずつ低減されることになるため、後半の判定では、その変動が非常に小さくなる。さらに、冗長判定においても、抵抗副ＤＡＣ２を利用するため、基準電圧ＶREFから差し引く電荷は、必要最小限でよいことになり、Ａ／Ｄ変換の誤りを低減することができる。

また、本実施例によれば、検索ロジックは、二分検索の簡単な拡張で済むため、検索ロジックの論理が深くて速度が遅いといった問題を生じることなく、高速動作のＡ／Ｄ変換器を実現することが可能になる。

さらに、本実施例によれば、容量主ＤＡＣと抵抗副ＤＡＣにより変換するビット数を分担するため、容量素子の数は任意に決めることができ、回路規模が増大するといった問題を解消できるようになる。また、本実施例によれば、ボトムプレートサンプリング方式の高分解能のＡ／Ｄ変換器に対して、救済判定を含む変換を実現することができる。

図９は、図６に示すＳＡＲ ＡＤＣにおけるデジタル誤差補正回路の一例を示す図である。図９において、参照符号ＡＤＤは加算器、ＳＥＬはセレクタを示す。なお、参照符号Ｂ[５：０]内部ＤＡＣの入力デジタルコード(制御信号)、Ｂ1R，Ｂ1Sは冗長ビット(制御ビット)、Ｄ −２〜６５(Ｄ[５：０])は出力デジタルコード(Ａ／Ｄ変換結果のバイナリコード)を示す。

図６に示されるように、デジタル誤差補正回路４は、加算器ＡＤＤおよびセレクタＳＥＬを含む。前述したように、Ａ／Ｄ変換結果のバイナリコードＢは、次の式により求めることができる。
Ｄ＝Ｂ＋２×Ｂ1R−２×(！Ｂ1S)

すなわち、図９に示すデジタル誤差補正回路４の例では、第２項と第３項を４入力セレクタＳＥＬによって生成し、加算器ＡＤＤにより第１項と加算することで、最終的なバイナリコード(出力デジタルコード)Ｄを得るようになっている。

また、図９の例において、Ｄは、−２〜６５の範囲を取り得る。すなわち、６ビットのＡ／Ｄ変換器の出力デジタルコードは、０〜６３であるが、本実施例では、冗長を持つため、その範囲よりも少し広い結果が出力される。なお、最終結果Ｄに含まれる冗長分が不要であれば、それを削除すれば、６ビットの変換結果(０〜６３)が得られるのはいうまでもない。

図１０は、図６に示すＳＡＲ ＡＤＣにおける逐次比較制御回路の一例を示す図であり、図１１は、図１０に示す逐次比較制御回路の動作の一例を説明するための図である。次に、図１０および図１１を参照して、冗長判定処理を含む逐次比較制御回路(逐次比較レジスタ)３の一例およびその動作を説明する。

図１０において、参照符号ＣＬＫはクロック信号、ＣＬＫＸはＣＬＫの反転信号、ＬM0〜ＬM7，ＬS0〜ＬS7はＤラッチ、ＱS0〜ＱS7，ＱM1〜ＱM7はラッチの出力ノード、そして、ＳＥＬ1〜ＳＥＬ8はセレクタを示す。さらに、参照符号Ｂ[５]〜Ｂ[０]，Ｂ1R，Ｂ1Sは内部ＤＡＣ(容量主ＤＡＣ１および抵抗副ＤＡＣ２)を制御する信号、また、ＣＭＰは比較器(コンパレータ)を示す。

図１０に示す逐次比較制御回路３おいて、比較器ＣＭＰは、クロックＣＬＫが『１』になると、判定を行うと共にその値を保持(ホールド)し、ＣＬＫが『０』になると、出力Ｑが『１』になるものとする。なお、ＣＭＰとしては様々なものを適用することができる。

図１０において、ＤラッチＬM0〜ＬM7およびＬS0〜ＬS7は、各Ｄラッチの入力ＧＴが『１』になると、入力Ｄの値が伝搬(Ｑ＝Ｄ)し、ＧＴが『０』になると、出力Ｑの値がホールドされるものとする。また、各Ｄラッチの入力ＲＢ(リセット)が『０』の場合には、Ｑは『０』にクリアされるものとする。

図１０に示す逐次比較制御回路３は、ＲＢでクリアされた初期状態において、Ｂ[５：０]＝１０００００，Ｂ1R＝０，Ｂ1S＝１である。ここで、Ｄラッチは、一列に接続されており、ＲＢが解除(ＲＢ＝１)されると、次にＣＬＫ＝１になったとき、ＬM0のＱに『１』が伝搬し、その次にＣＬＫ＝０になった時、ＬM0は『１』をホールドし、ＬS0のＱに『１』が伝搬する。

ここで、ＬM0〜ＬM7にはＣＬＫＸが入力され、ＬS0〜ＬS7にはＣＬＫが入力されるため、図１１に示されるように、クロックＣＬＫ(ＣＬＫＸ)の立ち上がりおよび立ち下がりの両エッジに同期して『１』が伝搬する。

図１１に示されるように、ＲＢが解除された後、クロックエッジＥ１では、ＱS0＝１になる。これにより、セレクタＳＥＬ1は、入力「１０」を選択し、ＳＥＬ1の出力に比較器ＣＭＰの判定結果Ｑが伝搬する。

これにより、セレクタＳＥＬ1は、入力「１１」を選択し、出力と入力が接続された形になって値がホールドされ、Ｂ[５]が確定する。また、クロックエッジＥ１では、セレクタＳＥＬ2も並行して動作する。すなわち、ＱS0＝１になると、ＳＥＬ2は、入力「００」を選択しているので、Ｂ[４]＝１が出力される。

次に、クロックエッジＥ２の時刻になると、ＱS1＝１になる。これにより、ＳＥＬ2は、入力「１０」を選択し、ＳＥＬ2の出力にＣＭＰの判定結果Ｑが伝搬する。さらに、クロックエッジＥ２の半サイクル後、ＣＬＫ＝０になると、ＳＥＬ2は、入力「１１」を選択する。これにより、ＳＥＬ2は、出力と入力が接続された形になって値がホールドされ、Ｂ[４]が確定する。

以下、同様の処理を行って、Ｂ[１]まで値が確定する。次に、クロックエッジＥ５の時刻では、Ｑの値がＳＥＬ5に書き込まれ、Ｂ[１]の値が確定する。それと同時に、ＳＥＬ6にも同じ値が書き込まれる。これは、Ｂ[１]とＢ1Rに対して、ＣＭＰによる判定結果を反映することになる。

クロックエッジＥ６の時刻では、初期値『１』であったＳＥＬ７に、Ｑの値を書き込む。すなわち、Ｑが『１』であった場合には、Ｂ1Sは『１』のまま変化せず、Ｑが『０』であった場合は、Ｂ1Sは『１』から『０』に変化する。また、同時に、ＳＥＬ８によってＢ[０]＝１になる。そして、クロックエッジＥ７の時刻では、Ｑの値をＳＥＬ８へ書き込み、全ての判定が終了する。

以上、第１実施例のＳＡＲ ＡＤＣにおける逐次比較制御回路３の回路例およびその動作を説明したが、本実施例を適用した場合には、冗長検索を単純な二分検索ロジックの拡張で実現できるため、速度的な課題を解消することが可能になる。

例えば、図６に示す第１実施例において、高速で動作することが求められるのは、比較器ＣＭＰの出力信号Ｑから、Ｂ[５：０]，Ｂ1R，Ｂ1Sを生成する経路であるが、それらの経路は、図１０に示されるように、３入力セレクタ１段のみで実現することができる。これにより、高速なＡ／Ｄ変換動作が達成されることになる。

図１２は、ＳＡＲ ＡＤＣの第２実施例を示すブロック図であり、図１３は、図１２に示すＳＡＲ ＡＤＣの動作を説明するための図である。図１２と、前述した図６の比較から明らかなように、第２実施例のＳＡＲ ＡＤＣでは、抵抗副ＤＡＣ２ａの構成が、第１実施例のＳＡＲ ＡＤＣにおける抵抗副ＤＡＣ２とは異なっている。

すなわち、図１２に示されるように、第２実施例のＳＡＲ ＡＤＣでは、第２スイッチ回路２３および第３スイッチ回路２４の構成が、図６に示す第１実施例のＳＡＲ ＡＤＣにおける第２スイッチ回路２１および第３スイッチ回路２２とは異なっている。

ここで、図６に示す第１実施例のＳＡＲ ＡＤＣでは、冗長判定を５サイクル目に行っていたが、図１２に示す第２実施例のＳＡＲ ＡＤＣでは、冗長判定を４サイクル目に行うようになっている。

そして、冗長判定を４サイクル目に行うため、抵抗副ＤＡＣ２aの第２電圧ＶSUBUは、制御ビットＢ2Rによって、１／２×ＶREFだけ出力を増加できるようになっている。すなわち、ＶSUBUは、逐次比較制御回路３ａからの入力デジタルコードＢ[２]および制御ビットＢ2Rによって、以下の通り制御されるようになっている。
Ｂ2R Ｂ[２] ＶSUBU
「０」 「０」 ０／８×ＶREF
「０」 「１」 ４／８×ＶREF
「１」 「０」 ４／８×ＶREF
「１」 「１」 ８／８×ＶREF

上記のように、Ｂ2R＝０の場合、ＶSUBU＝Ｂ[２]×４／８×ＶREFになり、Ｂ2R＝１の場合、ＶSUBU＝Ｂ[２]×４／８×ＶREF＋４／８×ＶREFになる。すなわち、Ｂ2Rは、ＶSUBUを４／８×ＶREFだけ増加させる信号ということができる。

ここで、第１電圧ＶSUBLは、入力デジタルコードＢ[１：０]および制御ビットＢ2Sによって、以下の通り制御されるようになっている。
Ｂ2S Ｂ[１：０] ＶSUBL
「０」 「００」 ０／８×ＶREF
「０」 「０１」 １／８×ＶREF
「０」 「１０」 ２／８×ＶREF
「０」 「１１」 ３／８×ＶREF
「１」 「００」 ４／８×ＶREF
「１」 「０１」 ５／８×ＶREF
「１」 「１０」 ６／８×ＶREF
「１」 「１１」 ７／８×ＶREF

上記のように、Ｂ2Sは、ＶSUBLを４／８×ＶREFだけ増加させる信号ということができる。図１２に示すＳＡＲ ＡＤＣにより入力信号電圧ＶINのＡ／Ｄ変換を行う場合、最初に、入力信号電圧ＶINをサンプリングする。

すなわち、Ａ／Ｄ変換を行うために、容量主ＤＡＣ１におけるスイッチＳM0A，ＳM0，ＳM1，ＳM2をＶINに接続すると共に、スイッチＳＷを接続する。ここで、６ビットのコード(入力デジタルコード)Ｂ[５：０]，制御ビットＢ2R，Ｂ2Sを、Ｂ＝００００００，Ｂ2R＝０，Ｂ2S＝１に設定する。

これにより、容量主ＤＡＣ１の容量回路１１におけるボトムプレートには、入力信号電圧ＶINが印加され、トッププレートＶTOPには、比較器ＣＭＰのしきい値電圧ＶＴが印加され、容量Ｃ0Bのボトムプレートには、ＶSUBL＝４／８×ＶREFが印加される。その後、ＳＷを開放すると、ＶINのサンプリング処理は終了するが、サンプリングされた電荷Ｑは、次のように表される。
Ｑ＝(ＶＴ−ＶIN)×８Ｃ＋(ＶＴ−１／２×ＶREF)×Ｃ

次に、最上位ビットを判定するために、Ｂ＝１０００００に設定すると共に、Ｂ2R＝０，Ｂ1S＝１に設定する。
Ｂ Ｂ2R Ｂ2S
「１０００００」 「０」 「１」

すなわち、ＳＡＲ ＤＡＣの初期状態は、Ｂ2R＝０にすることで、ＶSUBUは４／８×ＶREFを加えない状態になり、Ｂ2S＝１にすることで、ＶSUBLは４／８×ＶREFを加えた状態になる。その結果、ＳM2をＶREFに接続すると、ＶTOPは、次のようになる。
ＶTOP＝ＶＴ−(ＶIN−１／２×ＶREF)×８／９

これは、ＶTOPの電位が、ＶIN＞１／２×ＶREFの場合には、ＶＴよりも低く、ＶIN＜１／２×ＶREFの場合には、ＶＴよりも高くなることを示している。すなわち、ＣＭＰの出力Ｑは、入力電圧がしきい値ＶＴに対して高ければ『０』を出力し、低ければ『１』を出力する。これにより、ＶINがＶREFの半分よりも高いか低いかが判定され、Ｑの値を反転した値を、Ｂの最上位ビットとして確定する。

さらに、Ｂの上位から２ビット目の判定を行う。Ｂの最上位ビットは既に確定している値とし、Ｂの上から２ビット目を『１』に設定する。
Ｂ Ｂ2R Ｂ2S
「１０００００」 「０」 「１」 或いは、
「１１００００」 「０」 「１」

以上の操作によって、ＶTOPの電圧は、最上位ビットが『１』と決定済みの場合には、
ＶTOP＝ＶＴ−(ＶIN−３／４×ＶREF)×８／９
最上位ビットが『０』と決定済みの場合には、
ＶTOP＝ＶＴ−(ＶIN−１／４×ＶREF)×８／９
になる。

ＶTOPの電圧が、ＶＴに対して高いか低いかをＣＭＰで判定することにより、Ｂの上位から２ビット目が決定される。以後、Ｂ[３]まで同様に判定を進める。

次に、Ｂ[２]のビットを『１』にして、判定を行う。その結果Ｂ[２]が『０』か『１』かが決定されるので、その値を確定する。ここで、Ｂ[２]が『１』と判定された場合には、Ｂ2Rを『０』から『１』に変化させ、ＶSUBUに４／８×ＶREFを加える。この操作は、図１３の点線の冗長経路の上昇の場合に該当する。

また、Ｂ[２]が『０』と判定された場合には、Ｂ2Rは『０』のままなので、ＶTOPに影響を与えない。ここで、Ｂ[２]は、判定のために『１』が設定されていたものが『０』に戻るので、図１３の点線の冗長経路の下降の場合に該当する。

その次に、再度判定を行って、Ｂ2Sの値を確定する。ここで、結果が『０』であった場合には、Ｂ2Sを『１』から『０』に操作し、結果が『１』であった場合には、Ｂ2Sを『１』のまま保持する。そのため、結果が『０』であった場合には、ＶSUBLは４／８×ＶREF電圧が下がることになる。

続いて、Ｂ[１]およびＢ[０]の値を確定するために、同様の判定を行い、結果を得る。以上の操作により、Ｂ[５：０]，Ｂ2R，Ｂ2Sの全てのビットが確定する。これらの結果から、最終的なバイナリコードを得るために、下記の演算を行う。
Ｄ＝Ｂ＋４×Ｂ2R−４×(！Ｂ2S)

このように、図１２に示す第２実施例のＳＡＲ ＡＤＣにより、図１３に示すような変換処理が実現できることが理解されるであろう。なお、冗長処理を行うサイクルは、４サイクル目または５サイクル目に限定されるものではなく、また、例えば、分解能がさらに高い場合には、複数のサイクルで冗長処理を行うことも可能である。

図１４は、ＳＡＲ ＡＤＣの第３実施例を示すブロック図であり、分解能を１２ビットに拡張し、制御ビット(冗長ビット)の重みを８ＬＳＢとした例を示すものである。ここで、図１４において、図６および図１２における逐次比較制御回路およびデジタル誤差補正回路は省略されている。

図１４に示されるように、第３実施例のＳＡＲ ＡＤＣでは、抵抗ストリング２６(抵抗素子Ｒ0〜Ｒ127)における電源レール側の１／４の枝(Ｒ0〜Ｒ31)だけを使用するようになっている。

これは、例えば、近年の電源電圧が１ボルト以下のＣＭＯＳプロセスにおいて、電源電圧(ＶREF)の１／４〜４／３程度の領域では、ゲート電圧が不足してＭＯＳスイッチ(ＭＯＳトランジスタ)を十分にオンさせるのが難しいためである。

図１４において、参照符号ＣL，ＣU，Ｃ6，Ｃ5，Ｃ7，Ｃ8，…，Ｃ11は、容量素子を示し、各容量素子に添えられた１Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃの表記は、それぞれの容量値の相対的な大きさを示す。

また、参照符号ＳM6，ＳM5，ＳM7，ＳM8，…，ＳM11はスイッチ、Ｒ0〜Ｒ127は抵抗ストリング(抵抗回路)２６を形成する抵抗素子、Ｎ0，Ｎ1，Ｎ2，…，Ｎ96は抵抗ストリングの枝のノード、そして、３２Ｒ，６４Ｒ等の表記は抵抗値の相対的な大きさを示す。

さらに、参照符号ＳUはノードＮ0，Ｎ8，Ｎ16，Ｎ24，Ｎ32の電圧を選択するスイッチ、ＳLはＮ0〜Ｎ15の電圧を選択するスイッチ、ＶUはＳUによって選択されたノードおよびその電圧、ＶLはＳLによって選択されたノードおよびその電圧を示す。

図１４と、図６および図１２の比較から明らかなように、容量主ＤＡＣ１ｂは、複数の容量素子Ｃ6，Ｃ5，Ｃ7，Ｃ8，…，Ｃ11およびスイッチＳM6，ＳM5，ＳM7，ＳM8，…，ＳM11を含む。また、抵抗副ＤＡＣ２ｂは、複数の抵抗Ｒ0〜Ｒ127(抵抗ストリング２６)およびスイッチＳL，ＳUを含む。ここで、容量素子ＣL，ＣUは、例えば、前述した図６および図１２における容量Ｃ0Bに相当する。

図１４に示す第３実施例において、ＤＡＣ(内部ＤＡＣ：容量主ＤＡＣ１ｂおよび抵抗副ＤＡＣ２ｂ)の各ビットは、１２ビットのコード(入力デジタルコード)Ｂ[１１：０]と、８ＬＳＢ分の制御ビット(冗長ビット)Ｂ3R，Ｂ3Sで制御されるようになっている。

ここで、逐次比較制御回路(図示しない)からの制御信号、すなわち、入力デジタルコードＢ[１１：０]および制御ビットＢ3R，Ｂ3Sにより制御されるスイッチは、以下のように対応する。
ＳM11 Ｂ[１１]
ＳM10 Ｂ[１０]
ＳM9 Ｂ[９]
ＳM8 Ｂ[８]
ＳM7 Ｂ[７]
ＳM6 Ｂ[６]
ＳM5 Ｂ[５]
ＳU Ｂ[４：３]・Ｂ3R
ＳL Ｂ[２：０]・Ｂ3S

例えば、６４ＬＳＢを担うコードＢ[６]は、スイッチＳM6を制御し、抵抗ストリング２６のノードＮ32およびＮ96を選択できるようになっている。そのため、容量素子Ｃ6のボトムプレート電位は、６４／１２８×ＶREFに変化させることができ、６４ＬＳＢの重みを与えることが可能になる。

また、例えば、３２ＬＳＢを担うコードＢ[５]は、スイッチＳM5を制御し、抵抗ストリング２６のノードＮ0およびＮ32を選択できるようになっている。そのため、容量素子Ｃ5のボトムプレート電位は、３２／１２８×ＶREFに変化させることができ、３２ＬＳＢの重みを与えることが可能になる。

容量ＣUのボトムプレートの電圧ＶUは、スイッチＳUによって選択された電圧になる。ここで、スイッチＳUは、入力デジタルコードＢ[４：３]および制御ビットＢ3Rによって、以下の通り制御されるようになっている。
Ｂ3R Ｂ[４：３] ＶU
「０」 「００」 ０Ｖ
「０」 「０１」 ８／１２８×ＶREF
「０」 「１０」 １６／１２８×ＶREF
「０」 「１１」 ２４／１２８×ＶREF
「１」 「００」 ８／１２８×ＶREF
「１」 「０１」 １６／１２８×ＶREF
「１」 「１０」 ２４／１２８×ＶREF
「１」 「１１」 ３２／１２８×ＶREF

上記のように、スイッチＳUは、１６ＬＳＢを担うＢ[４]と、８ＬＳＢを担うＢ[３]の検索に用いる選択肢に加えて、３２／１２８×ＶREFの選択が可能となっている。すなわち、Ｂ[４：３]が確定した後に、さらに、１６ＬＳＢを加えた値が選択できるようになっている。

容量ＣLのボトムプレートの電圧ＶLは、スイッチＳLによって選択された電圧になる。ここで、スイッチＳLは、入力デジタルコードＢ[２：０]および制御ビットＢ3Sによって、以下の通り制御されるようになっている。
Ｂ3S Ｂ[２：０] ＶL
「０」 「０００」 ０Ｖ
「０」 「００１」 １／１２８×ＶREF
「０」 「０１０」 ２／１２８×ＶREF
「０」 「０１１」 ３／１２８×ＶREF
……
「０」 「１１１」 ７／１２８×ＶREF
「１」 「０００」 ８／１２８×ＶREF
「１」 「００１」 ９／１２８×ＶREF
「１」 「０１０」 １０／１２８×ＶREF
「１」 「０１１」 １１／１２８×ＶREF
……
「１」 「１１１」 １５／１２８×ＶREF

また、スイッチＳLは、初期値が８／１２８×ＶREFを選択する(Ｂ3Sが『１』で、Ｂ[２：０]が「０００」)。そして、冗長判定の結果、８ＬＳＢ減じる場合には、Ｂ3Sを『１』から『０』に変化させることでそれを実現する。

そのため、Ｂ[２：０]の検索では、０／１２８×ＶREF〜７／１２８×ＶREFを利用する場合と、８／１２８×ＶREF〜１５／１２８×ＶREFを利用する場合がある。このように、８ＬＳＢの冗長を有する１２ビットのＡ／Ｄ変換器(ＳＡＲ ＡＤＣ)が、図１４に示す第３実施例のＳＡＲ ＡＤＣにより実現できることが理解されるであろう。

さらに、図１４に示す第３実施例のＳＡＲ ＡＤＣは、抵抗ストリング２６の枝のうち、電源レール側の１／４と、グランド(ＧＮＤ)側の１／４だけ使用するようになっている。すなわち、図６に示す第１実施例では、例えば、電源電圧の１／２に相当する分圧電圧をスイッチングするが、図１４に示す第３実施例では、不要になる。そのため、例えば、１Ｖ程度の低い電源電圧で、抵抗副ＤＡＣ２ｂを動作させることができるようになる。

また、第３実施例のＳＡＲ ＡＤＣによれば、例えば、１２ビット分解能以上のＡ／Ｄ変換器に適用した場合でも、回路規模は、それほど大きくならない。具体的に、図１４に示す１２ビット分解能のＳＡＲ ＡＤＣでは、３５個の容量素子により実現可能である。

これは、例えば、１２ビット分解能のＳＡＲ ＡＤＣとして、２０００個程度の容量素子を使用するものと比較して大幅なサイズダウンを行うことができることを意味する。なお、第３実施例のＳＡＲ ＡＤＣでは、抵抗副ＤＡＣ２ｂとして、例えば、抵抗素子が１２８個だけ追加されることになるが、抵抗素子の占有面積は、容量素子の占有面積よりも遥かに小さく、これが問題になることはないと考えられる。

図１５は、図１４に示すＳＡＲ ＡＤＣの変形例を示すブロック図であり、抵抗副ＤＡＣ２ｂ(抵抗ストリング２６)を省略して示すものである。なお、抵抗ストリング２６は、図１４と同様のものをしようすることができる。

図１４を参照して説明したＳＡＲ ＡＤＣでは、冗長の重みが８ＬＳＢで、変換サイクル数が１３サイクルであった。そのため、図１４に示すＳＡＲ ＡＤＣでは、冗長分が８ＬＳＢを超える判定誤りが生じた場合には、補正(補償)することが困難になる。さらに、図１４に示すＳＡＲ ＡＤＣでは、冗長判定以後に生じる判定誤りの補正も難しい。

そこで、図１５に示す第３実施例の変形例のＳＡＲ ＡＤＣでは、より広範な補正を可能とするために、冗長重みを３２ＬＳＢとしている。また、３２ＬＳＢの冗長判定以後に生じる判定誤りを補正するために、さらに、４ＬＳＢの冗長を追加し、全体のサイクル数を１４サイクルとしたものである。

図１５に示す変形例のＳＡＲ ＡＤＣでは、最初に、７ビットの判定を行った後、３２ＬＳＢの冗長判定を行い、その後、３ビットの判定を行って、再度、４ＬＳＢの冗長判定を行う。そして、最後に、残りの２ビットを確定するものである。

すなわち、図１５に示す変形例のＳＡＲ ＡＤＣにおいて、ＤＡＣの各ビットは、１２ビットのデジタルコードＢ[１１：０]、並びに、３２ＬＳＢ分の制御ビットＢ5R，Ｂ5S、および、４ＬＳＢ分の制御ビットＢ2R，Ｂ2Sで制御されるようになっている。

ここで、逐次比較制御回路(図示しない)からの制御信号、すなわち、入力デジタルコードＢ[１１：０]および制御ビット(冗長ビット)Ｂ5R，Ｂ5SおよびＢ2R，Ｂ2Sにより制御されるスイッチは、以下のように対応する。
ＳM11 Ｂ[１１]
ＳM10 Ｂ[１０]
ＳM9 Ｂ[９]
ＳM8 Ｂ[８]
ＳM7 Ｂ[７]
ＳM6 Ｂ[６]
Ｓ5 Ｂ[５]・Ｂ5R
ＳU Ｂ[４]・Ｂ5S
ＳM Ｂ[３：２]・Ｂ2R
ＳL Ｂ[１：０]・Ｂ2S

例えば、６４ＬＳＢを担うコードＢ[６]は、スイッチＳM6を制御し、抵抗ストリング２６のノードＮ32およびＮ96を選択できるようになっている。そのため、容量素子Ｃ6のボトムプレート電位は、６４／１２８×ＶREFに変化させることができ、６４ＬＳＢの重みを与えることが可能になる。

また、例えば、３２ＬＳＢを担うＢ[５]と、Ｂ[５]に３２ＬＳＢを加算するＢ5Rは、スイッチＳ5を制御し、電圧Ｖ5を生成する。電圧Ｖ5は、容量素子Ｃ5を介してトッププレートＶTOPに結合されている。ここで、容量素子Ｃ5の容量値は２Ｃなので、ＶTOPに対しては、容量値が１Ｃの場合の２倍の比率で作用することになる。

スイッチＳ5は、入力デジタルコードＢ[５]と制御ビットＢ5Rによって、以下の通り制御されるようになっている。
Ｂ5R Ｂ[５] ＶU
「０」 「０」 ０Ｖ
「０」 「１」 １６／１２８×ＶREF
「１」 「０」 １６／１２８×ＶREF
「１」 「１」 ３２／１２８×ＶREF

前述したように、Ｖ5の結合容量(容量素子Ｃ5の容量値)は２Ｃなので、Ｂ[５]によって３２ＬＳＢ分の重みを担い、Ｂ5Rによってさらに３２ＬＳＢ分の重みを加算することができる。

容量ＣUのボトムプレートの電圧ＶUは、入力デジタルコードＢ[４]と制御ビットＢ5Sに基づき、スイッチＳUによって選択された電圧になる。なお、容量ＣUの容量値は２Ｃなので、電圧ＶUの変化は、容量値が１Ｃの場合の２倍の比率でトッププレートＶTOPに作用する。ここで、Ｂ[４]・Ｂ5SとＶUの関係は下記の通りとする。
Ｂ5S Ｂ[４] ＶU
「０」 「０」 ０Ｖ
「０」 「１」 ８／１２８×ＶREF
「１」 「０」 １６／１２８×ＶREF
「１」 「１」 ２４／１２８×ＶREF

なお、冗長判定の段階で、３２ＬＳＢ分の重みを減じる場合には、Ｂ5Sの値を『１』から『０』に変化させる。その場合、ＶUは、Ｂ[４]の値に関わらず、１６／１２８×ＶREF分だけ減少する。ＶUは、２ＣでＶTOPに結合されているので、３２ＬＳＢ分の重みを減算することになる。

また、容量ＣMのボトムプレートの電圧ＶMは、Ｂ[３：２]とＢ2Rに基づき、ＳMによって選択された電圧になる。ここで、Ｂ[３：２]・Ｂ2RとＶMの関係は、以下の通りとする。
Ｂ2R Ｂ[３：２] ＶU
「０」 「００」 ０Ｖ
「０」 「０１」 ４／１２８×ＶREF
「０」 「１０」 ８／１２８×ＶREF
「０」 「１１」 １２／１２８×ＶREF
「１」 「００」 ４／１２８×ＶREF
「１」 「０１」 ８／１２８×ＶREF
「１」 「１０」 １２／１２８×ＶREF
「１」 「１１」 １６／１２８×ＶREF

例えば、Ｂ[２]の判定結果に基づいて４ＬＳＢの冗長分を加算する場合には、Ｂ2Rを『０』から『１』に設定する。すると、Ｂ[３：２]の値に関わらず、ＶMが４／１２８×ＶREF上昇するので、４ＬＳＢ分の加算がなされる。

容量ＣLのボトムプレートの電圧ＶLは、入力デジタルコードＢ[１：０]と制御ビットＢ2Sに基づき、スイッチＳLによって選択された電圧になる。ここで、Ｂ[１：０]・Ｂ2SとＶLの関係は、以下の通りとする。
Ｂ2S Ｂ[１：２] ＶL
「０」 「００」 ０Ｖ
「０」 「０１」 １／１２８×ＶREF
「０」 「１０」 ２／１２８×ＶREF
「０」 「１１」 ３／１２８×ＶREF
「１」 「００」 ４／１２８×ＶREF
「１」 「０１」 ５／１２８×ＶREF
「１」 「１０」 ６／１２８×ＶREF
「１」 「１１」 ７／１２８×ＶREF

ここで、冗長判定の段階で、４ＬＳＢ分の重みを減じる場合には、Ｂ2Sの値を『１』から『０』に変化させる。その場合、ＶLは、Ｂ[１：０]の値によらず、４／１２８×ＶREF分だけ減少するため、４ＬＳＢ分の重みを減算することになる。

以上において、図６に示す第１実施例、図１２に示す第２実施例、図１４に示す第３実施例および図１５に示す第３実施例の変形例では、説明を簡略化するためにシングルエンドの回路を示したが、相補信号により動作する回路(差動回路)であってもよい。すなわち、本実施例は、シングルエンド構造および差動構造の両方に対して適用可能である。

また、前述した実施例では、１回または回の冗長判定を行う例を示したが、冗長判定の回数は任意に設定可能であり、さらに、冗長判定で用いる冗長重みも、任意に設定可能であるのはいうまでもない。

図１６は、本実施例のＳＡＲ ＡＤＣを適用した半導体集積回路の一例を示すブロック図であり、デジタルテレビの受信系に使用されるデジタルテレビ復調ＩＣの一構成例を示すものである。

図１６に示されるように、デジタルテレビ復調ＩＣ103は、２つのＡ／Ｄ変換器(ＡＤＣ，ＳＡＲ ＡＤＣ)111，112、復調部113およびＴＳインターフェース(ＴＳ Ｉ／Ｆ)114を含み、地上波チューナ101および衛星波チューナ102からの信号を受け取って処理する。

地上波チューナ101および衛星波チューナ102は、アンテナ(図示しない)で受信した高周波信号から放送チャネルを選択し、中間周波数(ＩＦ：Intermediate Frequency)に変換した後、その信号をデジタルテレビ復調ＩＣ103に出力する。

Ａ／Ｄ変換器(第１Ａ／Ｄ変換器)111は、地上波チューナ(地デジチューナ)101からの信号(第１アナログ信号)をＡ／Ｄ変換した信号(第１デジタル)を復調部113に出力する。同様に、Ａ／Ｄ変換器(第２Ａ／Ｄ変換器)112は、衛星波チューナ(ＢＳチューナ(Broadcasting satellite tuner))102からの信号(第２アナログ信号)をＡ／Ｄ変換した信号(第２デジタル)を復調部113に出力する。

すなわち、Ａ／Ｄ変換器111および112は、例えば、デジタルテレビ復調ＩＣ103のフロントエンドに設けられ、地上波チューナ101および衛星波チューナ102からの中間周波数信号をデジタイズ(デジタル化)するのに用いられている。

復調部113は、Ａ／Ｄ変換器111，112によりデジタル変換された信号を復調し、ＴＳインターフェース114を介して、動画の直接的なフォーマットであるトランスポートストリーム(Transport Stream：ＴＳ)形式の信号(ＴＳ信号)を出力する。ここで、例えば、デジタルテレビ復調ＩＣ103におけるＡ／Ｄ変換器111および112として、前述した本実施例に係る逐次比較Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)を適用することができる。

なお、本実施例に係るＳＡＲ ＡＤＣは、図１６に示されるデジタルテレビ復調ＩＣ103におけるＡ／Ｄ変換器111，112だけでなく、マイクロコントローラ(ＭＣＵ)をはじめとして様々な半導体集積回路に幅広く適用することができるのはいうまでもない。

以上、実施形態を説明したが、ここに記載した全ての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き替え、変形が発明の精神および範囲を逸脱せずに行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
ＭおよびＮを２以上の整数として、上位Ｍビットの変換を担う容量ＤＡＣと、
下位Ｎビットの変換を担う抵抗ＤＡＣと、
前記容量ＤＡＣと前記抵抗ＤＡＣの間に設けられた第１容量素子と、
入力信号電圧を、前記容量ＤＡＣから出力された電圧と比較する比較器と、を有するＡ／Ｄ変換器であって、
前記抵抗ＤＡＣは、Ｎビットの分解能に加えて、冗長ビットによる重みを加減算して生成した電圧を出力する、
ことを特徴とするＡ／Ｄ変換器。

（付記２）
前記抵抗ＤＡＣは、互いに異なる電圧レベルを与える少なくとも２つの出力ノードを有する、
ことを特徴とする付記１に記載のＡ／Ｄ変換器。

（付記３）
さらに、
前記容量ＤＡＣおよび前記抵抗ＤＡＣを制御する逐次比較制御回路と、
前記逐次比較制御回路の出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成するデジタル誤差補正回路と、を有する、
ことを特徴とする付記１または付記２に記載のＡ／Ｄ変換器。

（付記４）
前記容量ＤＡＣは、
前記入力信号電圧をサンプリングして電荷を蓄える複数の容量素子を含む容量回路と、
前記容量回路の前記複数の容量素子の一端に、前記入力信号電圧，グランド電圧または基準電圧の何れか１つを選択的に印加する第１スイッチ回路と、を含み、
前記抵抗ＤＡＣは、
前記グランド電圧と前記基準電圧を抵抗分割する複数の抵抗を含む抵抗回路と、
前記抵抗回路の第１抵抗分割による電圧を選択して第１電圧を出力する複数のスイッチを含む第２スイッチ回路と、
前記抵抗回路の第２抵抗分割による電圧を選択して第２電圧を出力する複数のスイッチを含む第３スイッチ回路と、を含み、
前記第１電圧は、前記第１容量素子を介して、前記容量回路の前記複数の容量素子の他端に印加される、
ことを特徴とする付記３に記載のＡ／Ｄ変換器。

（付記５）
前記容量回路は、前記容量回路の前記複数の容量素子の最小単位の容量値と同じ容量値を持つ第２容量素子を含み、
前記第１スイッチ回路は、前記第２電圧または前記入力信号電圧を、前記第２容量素子に選択的に印加する第１スイッチを含み、
前記容量回路の前記複数の容量素子は、前記最小単位の容量値のべき乗の容量値のいずれかを有する、
ことを特徴とする付記４に記載のＡ／Ｄ変換器。

（付記６）
前記第１スイッチ回路は、前記逐次比較制御回路からの上位Ｍビットの入力デジタルコードにより制御され、
前記第２スイッチ回路は、前記逐次比較制御回路からの下位Ｎビットの入力デジタルコードにより制御され、
前記第３スイッチ回路は、前記逐次比較制御回路からの前記冗長ビットにより制御される、
ことを特徴とする付記４または付記５に記載のＡ／Ｄ変換器。

（付記７）
前記デジタル誤差補正回路は、前記逐次比較制御回路からの、前記上位Ｍビットの入力デジタルコード，前記下位Ｎビットの入力デジタルコードおよび前記冗長ビットに基づく判定結果から、前記出力デジタルコードを生成する、
ことを特徴とする付記６に記載のＡ／Ｄ変換器。

（付記８）
さらに、
前記比較器に設けられ、閉じることにより前記容量回路の前記複数の容量素子の他端に前記比較器のしきい値電圧を印加する第２スイッチを有する、
ことを特徴とする付記４乃至付記７のいずれか１項に記載のＡ／Ｄ変換器。

（付記９）
前記第１容量素子の容量値は、前記容量回路の前記複数の容量素子の最小単位の容量値の整数倍である、
ことを特徴とする付記４乃至付記８のいずれか１項に記載のＡ／Ｄ変換器。

（付記１０）
ＭおよびＮを２以上の整数として、上位Ｍビットの変換を担う容量ＤＡＣと、下位Ｎビットの変換を担う抵抗ＤＡＣと、前記容量ＤＡＣと前記抵抗ＤＡＣの間に設けられた第１容量素子と、入力信号電圧を、前記容量ＤＡＣから出力された電圧と比較する比較器と、を有する逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、
前記比較器により、前記抵抗ＤＡＣによる前記下位Ｎビットの判定を行うとき、前記下位Ｎビットの入力デジタルコードに加えて、冗長ビットによる重みを加減算した出力に基づいて、前記入力信号電圧を冗長判定する、
ことを特徴とするＡ／Ｄ変換方法。

（付記１１）
前記抵抗ＤＡＣは、互いに異なる電圧レベルを与える少なくとも２つの出力ノードを有する、
ことを特徴とする付記１０に記載のＡ／Ｄ変換方法。

（付記１２）
前記容量ＤＡＣは、
前記入力信号電圧をサンプリングして電荷を蓄える複数の容量素子を含む容量回路と、
前記容量回路の前記複数の容量素子の一端に、前記入力信号電圧，グランド電圧または基準電圧の何れか１つを選択的に印加する第１スイッチ回路と、を含み、
前記抵抗ＤＡＣは、
前記グランド電圧と前記基準電圧を抵抗分割する複数の抵抗を含む抵抗回路と、
前記抵抗回路の第１抵抗分割による電圧を選択して第１電圧を出力する複数のスイッチを含む第２スイッチ回路と、
前記抵抗回路の第２抵抗分割による電圧を選択して第２電圧を出力する複数のスイッチを含む第３スイッチ回路と、を含み、
前記第１電圧は、前記第１容量素子を介して、前記容量回路の前記複数の容量素子の他端に印加される、
ことを特徴とする付記１０または付記１１に記載のＡ／Ｄ変換方法。

（付記１３）
前記第１容量素子の容量値は、前記容量回路の前記複数の容量素子の最小単位の容量値の整数倍である、
ことを特徴とする付記１２に記載のＡ／Ｄ変換方法。

（付記１４）
ＭおよびＮを２以上の整数として、上位Ｍビットの変換を担う容量ＤＡＣと、
下位Ｎビットの変換を担う抵抗ＤＡＣと、
前記容量ＤＡＣと前記抵抗ＤＡＣの間に設けられた第１容量素子と、
入力信号電圧を、前記容量ＤＡＣから出力された電圧と比較する比較器と、を有するＡ／Ｄ変換器であって、
前記抵抗ＤＡＣは、Ｎビットの分解能に加えて、冗長ビットによる重みを加減算して生成した電圧を出力する、Ａ／Ｄ変換器を少なくとも１つ有する、
ことを特徴とする半導体集積回路。

（付記１５）
さらに、
地上波チューナからの第１アナログ信号を第１デジタル信号に変換する第１Ａ／Ｄ変換器と、
衛星波チューナからの第２アナログ信号を第２デジタル信号に変換する第２Ａ／Ｄ変換器と、
前記第１および第２Ａ／Ｄ変換器からの前記第１および第２デジタル信号を受け取って復調する復調部と、
前記復調部からＴＳインターフェースと、を有する、
ことを特徴とする付記１４に記載の半導体集積回路。

１，８１ 容量主ＤＡＣ(容量ＤＡＣ：ＭＤＡＣ)
２，８２ 抵抗副ＤＡＣ(抵抗ＤＡＣ：ＳＤＡＣ)
３，８３ 逐次比較制御回路(逐次比較レジスタ，制御回路)
４ デジタル誤差補正回路
１１ 容量回路
１２ 第１スイッチ回路
２０，２５ 抵抗回路(抵抗ストリング)
２１，２３ 第２スイッチ回路
２２，２４ 第３スイッチ回路
101 地上波チューナ
102 衛星波チューナ
103 デジタルテレビ復調ＩＣ
111，112 Ａ／Ｄ変換器(ＡＤＣ，ＳＡＲ ＡＤＣ)
113 復調部
114 ＴＳインターフェース(ＴＳ Ｉ／Ｆ)
ＡＤＤ 加算器
Ｂ[５：０] 入力デジタルコード
Ｂ1R，Ｂ1S，Ｂ2R，Ｂ2S，Ｂ3R，Ｂ3S 制御ビット
Ｃ0A，Ｃ0，Ｃ1，Ｃ2〜Ｃ11，ＣL，ＣU 容量素子
ＣＭＰ 比較器
Ｑ 比較器の出力ノードおよびその信号値
Ｒ0〜Ｒ7，Ｒ0〜Ｒ127 抵抗素子
ＳM0A，ＳM0，ＳM1，ＳM2、ＳS0〜ＳS7，ＳU0〜ＳU4，ＳL0〜ＳL3，ＳＷ スイッチ
ＳＥＬ セレクタ
ＶIN アナログ入力ノードおよびその電圧
ＶREF 基準電圧ノードおよびその電圧
ＶSUB，ＶSUBL，ＶSUBU 抵抗副ＤＡＣの出力ノードおよびその電圧
ＶTOP 容量主ＤＡＣの出力ノードおよびその電圧

Claims (9)

1. ＭおよびＮを２以上の整数として、上位Ｍビットの変換を担う容量ＤＡＣと、
   下位Ｎビットの変換を担う抵抗ＤＡＣと、
   前記容量ＤＡＣと前記抵抗ＤＡＣの間に設けられた第１容量素子と、
   入力信号電圧を、前記容量ＤＡＣから出力された電圧と比較する比較器と、
   前記容量ＤＡＣおよび前記抵抗ＤＡＣを制御する逐次比較制御回路と、
   前記逐次比較制御回路の出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成するデジタル誤差補正回路と、を有するＡ／Ｄ変換器であって、
   前記抵抗ＤＡＣは、Ｎビットの分解能に加えて、冗長判定のための冗長ビットによる重みを加減算して生成した電圧を出力し、
   前記デジタル誤差補正回路は、前記逐次比較制御回路による前記冗長判定の結果を含む出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成する、
   ことを特徴とするＡ／Ｄ変換器。
2. 前記抵抗ＤＡＣは、互いに異なる電圧レベルを与える少なくとも２つの出力ノードを有する、
   ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
3. 前記容量ＤＡＣは、
   前記入力信号電圧をサンプリングして電荷を蓄える複数の容量素子を含む容量回路と、
   前記容量回路の前記複数の容量素子の一端に、前記入力信号電圧，グランド電圧または基準電圧の何れか１つを選択的に印加する第１スイッチ回路と、を含み、
   前記抵抗ＤＡＣは、
   前記グランド電圧と前記基準電圧を抵抗分割する複数の抵抗を含む抵抗回路と、
   前記抵抗回路の第１抵抗分割による電圧を選択して第１電圧を出力する複数のスイッチを含む第２スイッチ回路と、
   前記抵抗回路の第２抵抗分割による電圧を選択して第２電圧を出力する複数のスイッチを含む第３スイッチ回路と、を含み、
   前記第１電圧は、前記第１容量素子を介して、前記容量回路の前記複数の容量素子の他端に印加される、
   ことを特徴とする請求項１または請求項２に記載のＡ／Ｄ変換器。
4. 前記第１スイッチ回路は、前記逐次比較制御回路からの上位Ｍビットの入力デジタルコードにより制御され、
   前記第２スイッチ回路は、前記逐次比較制御回路からの下位Ｎビットの入力デジタルコードにより制御され、
   前記第３スイッチ回路は、前記逐次比較制御回路からの前記冗長ビットにより制御される、
   ことを特徴とする請求項３に記載のＡ／Ｄ変換器。
5. 前記第１容量素子の容量値は、前記容量回路の前記複数の容量素子の最小単位の容量値の整数倍である、
   ことを特徴とする請求項３または請求項４に記載のＡ／Ｄ変換器。
6. ＭおよびＮを２以上の整数として、上位Ｍビットの変換を担う容量ＤＡＣと、下位Ｎビットの変換を担う抵抗ＤＡＣと、前記容量ＤＡＣと前記抵抗ＤＡＣの間に設けられた第１容量素子と、入力信号電圧を、前記容量ＤＡＣから出力された電圧と比較する比較器と、前記容量ＤＡＣおよび前記抵抗ＤＡＣを制御する逐次比較制御回路と、前記逐次比較制御回路の出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成するデジタル誤差補正回路と、を有する逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、
   前記比較器により、前記抵抗ＤＡＣによる前記下位Ｎビットの判定を行うとき、前記下位Ｎビットの入力デジタルコードに加えて、冗長ビットによる重みを加減算した出力に基づいて、前記入力信号電圧を冗長判定し、
   前記デジタル誤差補正回路により、前記出力デジタルコードを生成するとき、前記逐次比較制御回路による前記冗長判定の結果を含む出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成する、
   ことを特徴とするＡ／Ｄ変換方法。
7. 前記抵抗ＤＡＣは、互いに異なる電圧レベルを与える少なくとも２つの出力ノードを有する、
   ことを特徴とする請求項６に記載のＡ／Ｄ変換方法。
8. ＭおよびＮを２以上の整数として、上位Ｍビットの変換を担う容量ＤＡＣと、
   下位Ｎビットの変換を担う抵抗ＤＡＣと、
   前記容量ＤＡＣと前記抵抗ＤＡＣの間に設けられた第１容量素子と、
   入力信号電圧を、前記容量ＤＡＣから出力された電圧と比較する比較器と、
   前記容量ＤＡＣおよび前記抵抗ＤＡＣを制御する逐次比較制御回路と、
   前記逐次比較制御回路の出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成するデジタル誤差補正回路と、を有するＡ／Ｄ変換器であって、
   前記抵抗ＤＡＣは、Ｎビットの分解能に加えて、冗長判定のための冗長ビットによる重みを加減算して生成した電圧を出力し、
   前記デジタル誤差補正回路は、前記逐次比較制御回路による前記冗長判定の結果を含む出力を受け取って、前記入力信号電圧に対応した出力デジタルコードを生成する、Ａ／Ｄ変換器を少なくとも１つ有する、
   ことを特徴とする半導体集積回路。
9. さらに、
   地上波チューナからの第１アナログ信号を第１デジタル信号に変換する第１Ａ／Ｄ変換器と、
   衛星波チューナからの第２アナログ信号を第２デジタル信号に変換する第２Ａ／Ｄ変換器と、
   前記第１および第２Ａ／Ｄ変換器からの前記第１および第２デジタル信号を受け取って復調する復調部と、
   前記復調部からＴＳインターフェースと、を有する、
   ことを特徴とする請求項８に記載の半導体集積回路。

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