JP5440758B2 - A/d変換回路、電子機器及びa/d変換方法 - Google Patents
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Description
図1に本実施形態のA/D変換回路の構成例を示す。このA/D変換回路は、比較回路10.制御回路20、第1のD/A変換回路DAC1、第2のD/A変換回路DAC2を含む。また、S/H(サンプル・ホールド)回路30やコードデータ生成部90を含むことができる。
図4に本実施形態のA/D変換回路の詳細な構成例を示す。図4は、図1のDAC1、DAC2、比較回路10の詳細な構成例を示すものであり、DAC1、DAC2は電荷再分配型のD/A変換回路により構成される。
図11に本実施形態のコードシフト手法を適用した全差動型のA/D変換回路の構成例を示す。図11のA/D変換回路は、比較回路10と、比較回路10の非反転入力端子に接続されるメインのD/A変換回路DAC1Pと、反転入力端子に接続されるメインのD/A変換回路DAC1Nを含む。また、比較回路10の非反転入力端子に接続されるコードシフト用のD/A変換回路DAC2Pと、反転入力端子に接続されるコードシフト用のD/A変換回路DAC2Nを含む。
図12に本実施形態のA/D変換回路を含む電子機器の構成例を示す。この電子機器は、センサー510、検出回路520、A/D変換回路530、処理部540を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路520、A/D変換回路530、処理部540は集積回路装置により実現できる。
SAR 逐次比較レジスタ、
CA1〜CA4、CB1〜CB4、CC1〜CC4 キャパシタ、
SA1〜SA4、SB1〜SB4、SC1〜SC4、SS1〜SS3 スイッチ素子、
CS1 第1の直列キャパシタ、CS2 第2の直列キャパシタ、
10 比較回路、20 制御回路、30 S/H回路、
41 第1のキャパシタアレイ部、42 第2のキャパシタアレイ部、
43 第3のキャパシタアレイ部、
51 第1のスイッチアレイ部、52 第2のスイッチアレイ部、
53 第3のスイッチアレイ部、90 コードデータ生成部、
310 比較回路、320 制御回路、330 S/H回路
Claims (6)
- 比較回路と、
前記比較回路からの比較結果信号によりレジスタ値が設定される逐次比較レジスタを有し、逐次比較用データを出力する制御回路と、
前記制御回路からの前記逐次比較用データをD/A変換して、前記逐次比較用データに対応するD/A出力信号を出力する第1のD/A変換回路と、
時間的に変化するコードデータをD/A変換して、前記コードデータに対応するコード信号を出力する第2のD/A変換回路と、
前記コードデータを生成して、前記第2のD/A変換回路に対して出力するコードデータ生成部と、を含み、
前記第1のD/A変換回路の最小分解能をRS1、前記第2のD/A変換回路の最小分解能をRS2とした場合に、RS2≧RS1であり、
前記コードデータ生成部は、
所定のデータ範囲内において、A/D変換のタイミング毎に異なった値になるデータを、前記コードデータとして出力し、
前記比較回路は、
入力信号のサンプリング信号および前記コード信号の加算信号と、前記D/A出力信号とを比較する処理を行い、
前記制御回路は、
前記逐次比較レジスタの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のA/D変換データとして出力し、
前記第1のD/A変換回路及び前記第2のD/A変換回路は、電荷再分配型のD/A変換回路であり、
前記第1のD/A変換回路は、
前記比較回路の比較ノードに一端が接続される複数のキャパシタを有する第1のキャパシタアレイ部と、
前記第1のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第1のスイッチアレイ部と、
前記比較ノードと第1のノードとの間に設けられる第1の直列キャパシタと、
前記第1のノードに一端が接続される複数のキャパシタを有する第2のキャパシタアレイ部と、
前記第2のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第2のスイッチアレイ部を含み、
前記第2のD/A変換回路は、
前記比較ノードと第2のノードとの間に設けられる第2の直列キャパシタと、
前記第2のノードに一端が接続される複数のキャパシタを有する第3のキャパシタアレイ部と、
前記第3のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第3のスイッチアレイ部を含むことを特徴とするA/D変換回路。 - 請求項1において、
前記第1のD/A変換回路は、
前記比較回路の他の比較ノードに一端が接続される複数のキャパシタを有する第4のキャパシタアレイ部と、
前記第4のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第4のスイッチアレイ部と、
前記他の比較ノードと第3のノードとの間に設けられる第3の直列キャパシタと、
前記第3のノードに一端が接続される複数のキャパシタを有する第5のキャパシタアレイ部と、
前記第5のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第5のスイッチアレイ部を含み、
前記第2のD/A変換回路は、
前記他の比較ノードと第4のノードとの間に設けられる第4の直列キャパシタと、
前記第4のノードに一端が接続される複数のキャパシタを有する第6のキャパシタアレイ部と、
前記第6のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第6のスイッチアレイ部を含むことを特徴とするA/D変換回路。 - 請求項1又は2において、
前記入力信号のサンプリング信号および前記コード信号の加算信号と、前記D/A出力信号とを比較する処理を行う場合に、
前記制御回路は、前記逐次比較結果データから前記コードデータを減算して前記入力信号のA/D変換データとして出力することを特徴とするA/D変換回路。 - 請求項1ないし3のいずれか一項に記載のA/D変換回路を含むことを特徴とする電子機器。
- 比較回路と、逐次比較レジスタと、電荷再分配型のD/A変換回路である第1のD/A変換回路及び第2のD/A変換回路と、を有する逐次比較型のA/D変換回路におけるA/D変換方法であって、
前記第1のD/A変換回路の最小分解能をRS1、前記第2のD/A変換回路の最小分解能をRS2とした場合に、RS2≧RS1であり、
前記第1のD/A変換回路及び前記第2のD/A変換回路は、電荷再分配型のD/A変
換回路であり、
前記第1のD/A変換回路は、
前記比較回路の比較ノードに一端が接続される複数のキャパシタを有する第1のキャパシタアレイ部と、
前記第1のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第1のスイッチアレイ部と、
前記比較ノードと第1のノードとの間に設けられる第1の直列キャパシタと、
前記第1のノードに一端が接続される複数のキャパシタを有する第2のキャパシタアレイ部と、
前記第2のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第2のスイッチアレイ部を含み、
前記第2のD/A変換回路は、
前記比較ノードと第2のノードとの間に設けられる第2の直列キャパシタと、
前記第2のノードに一端が接続される複数のキャパシタを有する第3のキャパシタアレイ部と、
前記第3のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第3のスイッチアレイ部を含み、
前記逐次比較レジスタに格納された逐次比較用データをD/A変換して、前記逐次比較用データに対応するD/A出力信号を前記第1のD/A変換回路で生成し、
所定のデータ範囲内において、A/D変換のタイミング毎に異なった値になるコードデータをD/A変換して、前記コードデータに対応するコード信号を前記第2のD/A変換回路で生成し、
入力信号のサンプリング信号および前記コード信号の加算信号と、前記第1のD/A変換回路からのD/A出力信号とを比較する処理を前記比較回路で行い、逐次比較結果データとして前記逐次比較レジスタに格納し、
前記逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のA/D変換データとして出力することを特徴とするA/D変換方法。 - 請求項5において、
前記第1のD/A変換回路は、
前記比較回路の他の比較ノードに一端が接続される複数のキャパシタを有する第4のキャパシタアレイ部と、
前記第4のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第4のスイッチアレイ部と、
前記他の比較ノードと第3のノードとの間に設けられる第3の直列キャパシタと、
前記第3のノードに一端が接続される複数のキャパシタを有する第5のキャパシタアレイ部と、
前記第5のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第5のスイッチアレイ部を含み、
前記第2のD/A変換回路は、
前記他の比較ノードと第4のノードとの間に設けられる第4の直列キャパシタと、
前記第4のノードに一端が接続される複数のキャパシタを有する第6のキャパシタアレイ部と、
前記第6のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第6のスイッチアレイ部を
含むことを特徴とするA/D変換方法。
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