JPH05167449A - 逐次比較型アナログデジタル変換器 - Google Patents
逐次比較型アナログデジタル変換器Info
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- JPH05167449A JPH05167449A JP32845891A JP32845891A JPH05167449A JP H05167449 A JPH05167449 A JP H05167449A JP 32845891 A JP32845891 A JP 32845891A JP 32845891 A JP32845891 A JP 32845891A JP H05167449 A JPH05167449 A JP H05167449A
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Abstract
(57)【要約】
【目的】本発明は、小型で、高速かつ高精度なアナログ
デジタル変換を行う逐次比較型アナログデジタル変換器
を提供することを目的とする。 【構成】比較器20は入力アナログ信号と比較用信号を
比較する。比較器20からの出力信号に応答して、符号
発生論理回路22はデジタルデータを更新する。符号発
生論理回路22からの出力データを単位容量型Cアレイ
DA変換器21はアナログ信号に変換し、比較器20に
比較用信号として供給する。制御回路13及び加算器1
5は、単位容量型CアレイDA変換器21を構成する個
々のコンデンサと所定の基準容量CBの差を求め、この
差に基づいてAD変換回路50の各出力データに対応す
る校正値Hmを求め、メモリ回路14に記憶する。符号
発生論理回路22の出力に応答して、第2の回路は校正
値Hmを読みだし、校正値HmをDA変換し単位容量型
CアレイDA変換器21の出力信号に加算する。
デジタル変換を行う逐次比較型アナログデジタル変換器
を提供することを目的とする。 【構成】比較器20は入力アナログ信号と比較用信号を
比較する。比較器20からの出力信号に応答して、符号
発生論理回路22はデジタルデータを更新する。符号発
生論理回路22からの出力データを単位容量型Cアレイ
DA変換器21はアナログ信号に変換し、比較器20に
比較用信号として供給する。制御回路13及び加算器1
5は、単位容量型CアレイDA変換器21を構成する個
々のコンデンサと所定の基準容量CBの差を求め、この
差に基づいてAD変換回路50の各出力データに対応す
る校正値Hmを求め、メモリ回路14に記憶する。符号
発生論理回路22の出力に応答して、第2の回路は校正
値Hmを読みだし、校正値HmをDA変換し単位容量型
CアレイDA変換器21の出力信号に加算する。
Description
【0001】
【産業上の利用分野】本発明は、各種電子機器に用いら
れる逐次比較型AD(アナログデジタル)変換器に関す
るもので、特に単位容量型CアレイDA変換器と自己校
正機能を有する逐次比較型AD変換器に関する。
れる逐次比較型AD(アナログデジタル)変換器に関す
るもので、特に単位容量型CアレイDA変換器と自己校
正機能を有する逐次比較型AD変換器に関する。
【0002】
【従来の技術】従来のAD変換器には、積分型、並列
型、逐次比較型、Σ−Δ変調型など各種の方式のものが
ある。高速でかつ高精度なAD変換のほとんどは、逐次
比較型のAD変換器によって行われている。
型、逐次比較型、Σ−Δ変調型など各種の方式のものが
ある。高速でかつ高精度なAD変換のほとんどは、逐次
比較型のAD変換器によって行われている。
【0003】逐次比較型のAD変換器に関する文献とし
て、Tetsuya Iida,et al “A C
MOS 10bit ACCURACY AND5μs
SPEED AD CONVERTER”CICC p
p.9,2,1−9,2,4,1988がある。
て、Tetsuya Iida,et al “A C
MOS 10bit ACCURACY AND5μs
SPEED AD CONVERTER”CICC p
p.9,2,1−9,2,4,1988がある。
【0004】上記文献に記載されているAD変換器は、
図10に示すように逐次比較型で、Cアレイをユニット
容量で構成したものであり、セントロイドアルゴリズム
を使用して容量を選択することにより、容量値のバラツ
キがAD変換の精度に与える影響を小さくしている。
図10に示すように逐次比較型で、Cアレイをユニット
容量で構成したものであり、セントロイドアルゴリズム
を使用して容量を選択することにより、容量値のバラツ
キがAD変換の精度に与える影響を小さくしている。
【0005】
【発明が解決しようとする課題】しかし、より高精度及
び高分解能なAD変換器を構成する場合には、ユニット
容量の容量値を大きくし、容量値のランダムばらつきの
影響を小さくする必要があると共にCアレイのビット数
を増やさなければならない。しかし、例えば、逐次比較
方式で分解能16ビットのAD変換器を構成しようとす
ると、Cアレイ型DA変換器の専有面積(チップサイ
ズ)は分解能10ビットのAD変換器のそれの、2
6 (=64)倍になる。さらに、Cアレイ型DA変換器
の全容量値も64倍になり、アナログ入力信号のサンプ
リング時間が長くなり、動作速度は約1/64となって
しまう。本発明は上記実情に鑑みてなされたもので、高
速で、高精度なAD変換を行う小型の逐次比較型AD変
換器を提供することを目的とする。
び高分解能なAD変換器を構成する場合には、ユニット
容量の容量値を大きくし、容量値のランダムばらつきの
影響を小さくする必要があると共にCアレイのビット数
を増やさなければならない。しかし、例えば、逐次比較
方式で分解能16ビットのAD変換器を構成しようとす
ると、Cアレイ型DA変換器の専有面積(チップサイ
ズ)は分解能10ビットのAD変換器のそれの、2
6 (=64)倍になる。さらに、Cアレイ型DA変換器
の全容量値も64倍になり、アナログ入力信号のサンプ
リング時間が長くなり、動作速度は約1/64となって
しまう。本発明は上記実情に鑑みてなされたもので、高
速で、高精度なAD変換を行う小型の逐次比較型AD変
換器を提供することを目的とする。
【0006】
【課題を解決するための手段】逐次比較型アナログデジ
タル変換器は、入力アナログ信号と比較用信号を比較す
る比較器と、前記比較器の出力に応答してデジタルデー
タを更新して出力する符号発生論理回路と、前記符号発
生論理回路の出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する単位容量型Cア
レイ・デジタルアナログ変換器と、を備えるアナログデ
ジタル変換回路と、前記単位容量型Cアレイ・デジタル
アナログ変換器を構成する個々のコンデンサと所定の基
準コンデンサの差を求め、この差に基づいて前記アナロ
グデジタル変換回路の出力するデジタルデータそれぞれ
に対応する校正値を求める第1回路と、求められた校正
値を記憶するメモリ回路と、前記符号発生論理回路の出
力に応答して前記メモリ回路に記憶された校正値を読み
だし、この校正値をデジタルアナログ変換して前記単位
容量型Cアレイ・デジタルアナログ変換器の出力信号に
加算して前記比較器に供給する第2の回路を具備し、自
己校正機能を有することを特徴とする。
タル変換器は、入力アナログ信号と比較用信号を比較す
る比較器と、前記比較器の出力に応答してデジタルデー
タを更新して出力する符号発生論理回路と、前記符号発
生論理回路の出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する単位容量型Cア
レイ・デジタルアナログ変換器と、を備えるアナログデ
ジタル変換回路と、前記単位容量型Cアレイ・デジタル
アナログ変換器を構成する個々のコンデンサと所定の基
準コンデンサの差を求め、この差に基づいて前記アナロ
グデジタル変換回路の出力するデジタルデータそれぞれ
に対応する校正値を求める第1回路と、求められた校正
値を記憶するメモリ回路と、前記符号発生論理回路の出
力に応答して前記メモリ回路に記憶された校正値を読み
だし、この校正値をデジタルアナログ変換して前記単位
容量型Cアレイ・デジタルアナログ変換器の出力信号に
加算して前記比較器に供給する第2の回路を具備し、自
己校正機能を有することを特徴とする。
【0007】
【作用】例えば電源投入後、前記第1回路は、前記単位
容量型Cアレイ・デジタルアナログ変換器を構成する個
々のコンデンサと所定の基準容量の差を求め、この差に
基づいて前記アナログデジタル変換回路の出力するデジ
タルデータそれぞれに対応する校正値を求める。求めら
れた校正値は前記メモリ回路に記憶される。
容量型Cアレイ・デジタルアナログ変換器を構成する個
々のコンデンサと所定の基準容量の差を求め、この差に
基づいて前記アナログデジタル変換回路の出力するデジ
タルデータそれぞれに対応する校正値を求める。求めら
れた校正値は前記メモリ回路に記憶される。
【0008】次に、前記比較器は入力アナログ信号と比
較用信号を比較する。前記比較器からの比較結果を示す
出力に応答して、前記符号発生論理回路はデジタルデー
タを更新して出力する。前記符号発生論理回路の出力デ
ータを受けて、前記単位容量型Cアレイ・デジタルアナ
ログ変換器は出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する。また、同時
に、前記符号発生論理回路の出力に応答して、前記第2
の回路は前記メモリ回路に記憶された校正値を読み出
し、この校正値をデジタルアナログ変換して前記Cアレ
イ・デジタルアナログ変換器の出力信号に加算して前記
比較器に供給する。アナログ入力信号と、前記単位容量
型Cアレイ・デジタルアナログ変換器の出力と前記第2
の回路の出力の加算信号が一致したときの前記符号発生
論理回路の出力が、アナログ入力信号に対応するデジタ
ルデータとなる。
較用信号を比較する。前記比較器からの比較結果を示す
出力に応答して、前記符号発生論理回路はデジタルデー
タを更新して出力する。前記符号発生論理回路の出力デ
ータを受けて、前記単位容量型Cアレイ・デジタルアナ
ログ変換器は出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する。また、同時
に、前記符号発生論理回路の出力に応答して、前記第2
の回路は前記メモリ回路に記憶された校正値を読み出
し、この校正値をデジタルアナログ変換して前記Cアレ
イ・デジタルアナログ変換器の出力信号に加算して前記
比較器に供給する。アナログ入力信号と、前記単位容量
型Cアレイ・デジタルアナログ変換器の出力と前記第2
の回路の出力の加算信号が一致したときの前記符号発生
論理回路の出力が、アナログ入力信号に対応するデジタ
ルデータとなる。
【0009】このような構成とすることにより前記単位
容量型Cアレイ・デジタルアナログ変換器を構成する容
量のばらつきの影響が減少し、正確にアナログデジタル
変換出来る。
容量型Cアレイ・デジタルアナログ変換器を構成する容
量のばらつきの影響が減少し、正確にアナログデジタル
変換出来る。
【0010】
【実施例】以下、図面を参照して本発明の第1実施例に
係る自己校正機能を有する逐次比較型AD(アナログデ
ジタル)変換器について説明する。
係る自己校正機能を有する逐次比較型AD(アナログデ
ジタル)変換器について説明する。
【0011】AD変換器、逐次比較型AD変換回路50
と校正回路10から構成される。逐次比較型AD変換回
路50は、従来の逐次比較AD変換器と同様に比較器
(コンパレータ)20、符号発生論理回路22、単位容
量型CアレイDA変換器21を有する。
と校正回路10から構成される。逐次比較型AD変換回
路50は、従来の逐次比較AD変換器と同様に比較器
(コンパレータ)20、符号発生論理回路22、単位容
量型CアレイDA変換器21を有する。
【0012】比較器20の第1の入力端にはアナログ信
号が供給されており、第2の入力端は単位容量型Cアレ
イDA(デジタルアナログ)変換器21のアナログ出力
信号が供給されている。比較器20は、この2つのアナ
ログ入力信号の信号レベルを比較し、比較結果を示す信
号を出力する。さらに、比較器20は後述する制御回路
13からの制御信号に応じて、2つの入力端を内部で短
絡する機能を有する。
号が供給されており、第2の入力端は単位容量型Cアレ
イDA(デジタルアナログ)変換器21のアナログ出力
信号が供給されている。比較器20は、この2つのアナ
ログ入力信号の信号レベルを比較し、比較結果を示す信
号を出力する。さらに、比較器20は後述する制御回路
13からの制御信号に応じて、2つの入力端を内部で短
絡する機能を有する。
【0013】符号発生論理回路22は、比較器20から
の比較結果に応答して、デジタルデータを出力する。単
位容量型CアレイDA変換器21は、図2に示されるよ
うに、並列に接続された複数の単位容量のコンデンサC
1〜Cnから構成され、符号発生論理回路22からのデ
ジタル信号に応じて、コンデンサC1〜Cnの第1また
は第2の電源への接続状態が切り換わり、該デジタル信
号をDA変換する。
の比較結果に応答して、デジタルデータを出力する。単
位容量型CアレイDA変換器21は、図2に示されるよ
うに、並列に接続された複数の単位容量のコンデンサC
1〜Cnから構成され、符号発生論理回路22からのデ
ジタル信号に応じて、コンデンサC1〜Cnの第1また
は第2の電源への接続状態が切り換わり、該デジタル信
号をDA変換する。
【0014】自己校正回路10は制御回路13、メモリ
回路14、加算器15、局部DA変換器11、容量素子
CH及び基準コンデンサCBを有する。制御回路13
は、このシステムの動作全体を制御する。メモリ回路1
4は例えばRAMであり、制御回路13の制御下に後述
する容量差Di、校正値Hmを記憶する。
回路14、加算器15、局部DA変換器11、容量素子
CH及び基準コンデンサCBを有する。制御回路13
は、このシステムの動作全体を制御する。メモリ回路1
4は例えばRAMであり、制御回路13の制御下に後述
する容量差Di、校正値Hmを記憶する。
【0015】加算器15は制御回路13の制御下に後述
する平均値Dx、校正値Hm等を計算する。局部DA変
換器11は、メモリ回路14から供給される校正値Hm
をDA変換し、コンデンサCHを介して比較器20に供
給する。
する平均値Dx、校正値Hm等を計算する。局部DA変
換器11は、メモリ回路14から供給される校正値Hm
をDA変換し、コンデンサCHを介して比較器20に供
給する。
【0016】基準コンデンサCBは、単位容量型Cアレ
イDA変換器21を構成するコンデンサC1〜Cnと同
一の容量を有し、一端が比較器20の入力端に接続さ
れ、他端がスイッチの切り換えによって第1の電源若し
くは第2の電源に接続される。次に、図1の逐次比較型
AD変換器の動作について説明する。
イDA変換器21を構成するコンデンサC1〜Cnと同
一の容量を有し、一端が比較器20の入力端に接続さ
れ、他端がスイッチの切り換えによって第1の電源若し
くは第2の電源に接続される。次に、図1の逐次比較型
AD変換器の動作について説明する。
【0017】図1の回路は、図3のタイミングチャート
に示すように、電源投入後、容量差Diを測定し(プロ
セス1)、校正値Hmを計算し(プロセス2)、その
後、AD変換動作に移る(プロセス3)。以下、プロセ
ス順に動作を説明する。
に示すように、電源投入後、容量差Diを測定し(プロ
セス1)、校正値Hmを計算し(プロセス2)、その
後、AD変換動作に移る(プロセス3)。以下、プロセ
ス順に動作を説明する。
【0018】まず、制御回路13は、単位容量型Cアレ
イDA変換器21を構成する各コンデンサCiと基準コ
ンデンサCBの容量差Diを求めるため、比較器20を
制御し、その2入力を短絡する。さらに、アナログ入力
端を所定の電位に固定する。
イDA変換器21を構成する各コンデンサCiと基準コ
ンデンサCBの容量差Diを求めるため、比較器20を
制御し、その2入力を短絡する。さらに、アナログ入力
端を所定の電位に固定する。
【0019】この状態で、制御回路13は、基準コンデ
ンサCBを第2の電源に接続し、被測定対象のコンデン
サC1を第1の電源に接続し、他のコンデンサC2乃至
Cnを第2の電源に接続する。さらに、制御回路13
は、局部DA変換器11に第1電源と第2電源の中間値
の電圧を発生させる。
ンサCBを第2の電源に接続し、被測定対象のコンデン
サC1を第1の電源に接続し、他のコンデンサC2乃至
Cnを第2の電源に接続する。さらに、制御回路13
は、局部DA変換器11に第1電源と第2電源の中間値
の電圧を発生させる。
【0020】所定時間経過後(各コンデンサの充放電完
了後)、制御回路13は、基準コンデンサCBを第1の
電源に接続し、コンデンサC1を第2の電源に接続す
る。なお、コンデンサC2乃至Cnは第2の電源に接続
されたままである。
了後)、制御回路13は、基準コンデンサCBを第1の
電源に接続し、コンデンサC1を第2の電源に接続す
る。なお、コンデンサC2乃至Cnは第2の電源に接続
されたままである。
【0021】この状態で、符号発生論理回路22は逐次
比較動作をおこない、比較器20の出力に応じて、その
出力データを更新する。制御回路13は符号発生論理回
路22の出力データを局部DA変換器11に供給し、ア
ナログ信号に変換し、コンデンサCHを介して、比較器
20の入力端にフィードバックする。
比較動作をおこない、比較器20の出力に応じて、その
出力データを更新する。制御回路13は符号発生論理回
路22の出力データを局部DA変換器11に供給し、ア
ナログ信号に変換し、コンデンサCHを介して、比較器
20の入力端にフィードバックする。
【0022】制御回路13は、比較器20の出力が中間
レベルとなった時の符号発生論理回路22の出力デジタ
ルデータを基準コンデンサCBとコンデンサC1の容量
の差D1として、メモリ回路14に記憶する。
レベルとなった時の符号発生論理回路22の出力デジタ
ルデータを基準コンデンサCBとコンデンサC1の容量
の差D1として、メモリ回路14に記憶する。
【0023】つぎに、基準コンデンサCBとコンデンサ
C2の容量の差D2を求めるため、制御回路13は基準
コンデンサCBを第2の電源に接続し、コンデンサC2
を第1の電源に接続し、他のコンデンサを第2の電源に
接続し、局部DA変換器11に第1電源と第2電源の中
間値の電圧を発生させる。
C2の容量の差D2を求めるため、制御回路13は基準
コンデンサCBを第2の電源に接続し、コンデンサC2
を第1の電源に接続し、他のコンデンサを第2の電源に
接続し、局部DA変換器11に第1電源と第2電源の中
間値の電圧を発生させる。
【0024】所定時間経過後、制御回路13は、基準コ
ンデンサCBを第1の電源に接続し、コンデンサC2を
第2の電源に接続する。この状態で、符号発生論理回路
22は逐次比較動作を行い、制御回路13は比較器20
の出力が中間レベルとなった時点の符号発生論理回路2
2の出力データを基準コンデンサCBとコンデンサC2
の容量の差D2として、メモリ回路14に記憶する。以
後、同様にして、コンデンサC3,C4…と基準コンデ
ンサCBの容量の差D3,D4…を求め、メモリ回路1
4に記憶する。
ンデンサCBを第1の電源に接続し、コンデンサC2を
第2の電源に接続する。この状態で、符号発生論理回路
22は逐次比較動作を行い、制御回路13は比較器20
の出力が中間レベルとなった時点の符号発生論理回路2
2の出力データを基準コンデンサCBとコンデンサC2
の容量の差D2として、メモリ回路14に記憶する。以
後、同様にして、コンデンサC3,C4…と基準コンデ
ンサCBの容量の差D3,D4…を求め、メモリ回路1
4に記憶する。
【0025】全てのコンデンサC1〜Cnについての上
述の動作(プロセス1)が終了すると、制御回路13
は、メモリ回路14に記憶されたデータを読みだし、
(1)式に基づいて校正値Hmを加算器15を制御して
求め、求められた校正値Hmをメモリ回路14に書き込
む。なお(1)式において、mは符号発生論理回路22
の出力のデジタルコードを表し、DxはD1〜Dnの平
均値(D1+D2+…Dn)/nを表す。
述の動作(プロセス1)が終了すると、制御回路13
は、メモリ回路14に記憶されたデータを読みだし、
(1)式に基づいて校正値Hmを加算器15を制御して
求め、求められた校正値Hmをメモリ回路14に書き込
む。なお(1)式において、mは符号発生論理回路22
の出力のデジタルコードを表し、DxはD1〜Dnの平
均値(D1+D2+…Dn)/nを表す。
【0026】
【数2】
【0027】符号発生論理回路22の出力データ(例え
ば、符号発生論理回路22の出力データが8ビットの場
合、00000000〜11111111)それぞれの
校正値Hmが求められると、図3に示されるプロセス2
が終了する。つぎに、上記校正値Hmを用いて入力アナ
ログ信号をA/D変換する動作を説明する。
ば、符号発生論理回路22の出力データが8ビットの場
合、00000000〜11111111)それぞれの
校正値Hmが求められると、図3に示されるプロセス2
が終了する。つぎに、上記校正値Hmを用いて入力アナ
ログ信号をA/D変換する動作を説明する。
【0028】制御回路13は比較器20に制御信号を供
給し、2入力の短絡状態を解除し、アナログ入力端子を
前記所定の電圧から分離し、比較器20の入力端子にA
D変換対象のアナログ信号を供給する。
給し、2入力の短絡状態を解除し、アナログ入力端子を
前記所定の電圧から分離し、比較器20の入力端子にA
D変換対象のアナログ信号を供給する。
【0029】比較器20はアナログ入力信号と第2の入
力端に供給されるアナログデータを比較し、比較結果に
対応する信号を出力する。符号発生論理回路22は比較
結果に対応して、出力デジタルデータを更新(上下)す
る。この出力デジタルデータは単位容量型CアレイDA
変換器21によりアナログ信号に変換され、比較器20
に供給される。
力端に供給されるアナログデータを比較し、比較結果に
対応する信号を出力する。符号発生論理回路22は比較
結果に対応して、出力デジタルデータを更新(上下)す
る。この出力デジタルデータは単位容量型CアレイDA
変換器21によりアナログ信号に変換され、比較器20
に供給される。
【0030】同時に、制御回路13は符号発生論理回路
22が出力するデジタルデータに対応する校正値Hmを
メモリ回路14から読みだし、局部DA変換器11に供
給する。局部DA変換器11はこのデジタルデータをア
ナログデータに変換し、単位容量型CアレイDA変換器
21の出力アナログ信号にアナログ的に加算して比較器
20に供給する。以後、同様にして、アナログ入力信号
に対応するデジタルデータが符号発生論理回路22から
出力される。尚、プロセス1及び2による校正値Hmの
計算及び記憶は、電源投入後、一度行えば良い。 第2実施例 次に、図4乃至図9を参照して本発明の第2実施例を説
明する。なお、図4において、図1と同一部分には同一
符号を付す。
22が出力するデジタルデータに対応する校正値Hmを
メモリ回路14から読みだし、局部DA変換器11に供
給する。局部DA変換器11はこのデジタルデータをア
ナログデータに変換し、単位容量型CアレイDA変換器
21の出力アナログ信号にアナログ的に加算して比較器
20に供給する。以後、同様にして、アナログ入力信号
に対応するデジタルデータが符号発生論理回路22から
出力される。尚、プロセス1及び2による校正値Hmの
計算及び記憶は、電源投入後、一度行えば良い。 第2実施例 次に、図4乃至図9を参照して本発明の第2実施例を説
明する。なお、図4において、図1と同一部分には同一
符号を付す。
【0031】図4において、図1と構成が異なる点は、
比較器としてチョッパコンパレータ20aが使用されて
いる点と、アナログ入力信号が単位容量型CアレイDA
変換器21に供給されている点にある。
比較器としてチョッパコンパレータ20aが使用されて
いる点と、アナログ入力信号が単位容量型CアレイDA
変換器21に供給されている点にある。
【0032】第2実施例においても、図5に示されるよ
うに,電源投入後、Cアレイを構成する各コンデンサC
1〜Cnと基準コンデンサCBの容量の差Diを順番に
求め(プロセス1)、校正値Hmを求め(プロセス
2)、その後、メモリ回路14に記憶された校正値Hm
を用いたA/D変換動作を行う(プロセス3)。ただ
し、チョッパコンパレータ20aを使用している為、差
Diの測定とAD変換はそれぞれオートゼロモードと比
較モードの2つのモードで達成される。
うに,電源投入後、Cアレイを構成する各コンデンサC
1〜Cnと基準コンデンサCBの容量の差Diを順番に
求め(プロセス1)、校正値Hmを求め(プロセス
2)、その後、メモリ回路14に記憶された校正値Hm
を用いたA/D変換動作を行う(プロセス3)。ただ
し、チョッパコンパレータ20aを使用している為、差
Diの測定とAD変換はそれぞれオートゼロモードと比
較モードの2つのモードで達成される。
【0033】以下、図4の回路の動作を、図5乃至図9
を参照して順に説明する。まず、単位容量型CアレイD
A変換器を構成する各コンデンサC1〜Cnと基準コン
デンサCBの容量の差DiをD1から順に求める(プロ
セス1)。
を参照して順に説明する。まず、単位容量型CアレイD
A変換器を構成する各コンデンサC1〜Cnと基準コン
デンサCBの容量の差DiをD1から順に求める(プロ
セス1)。
【0034】差D1を求める為、制御回路13は、この
システムをオートゼロモードに設定する。このモード
で、制御回路13は、図6に示されるように、チョッパ
コンパレータ20aのスイッチSWをオンしてコンパレ
ータの入力端と出力端を短絡し、基準コンデンサCBを
第2の電源に接続し、被測定対象のコンデンサC1を第
1の電源に接続し、他のコンデンサC2乃至Cnを第2
の電源に接続する。また、制御回路13は、局部DA変
換器11に第1電圧と第2電圧の中間値の電圧を発生さ
せる。この状態で、各コンデンサの充放電が完了し、チ
ョッパコンパレータ20aの入力端と出力端の電位が同
値になり、スイッチSWに電流が流れなくなると、チョ
ッパコンパレータ20aの初期状態が設定される。
システムをオートゼロモードに設定する。このモード
で、制御回路13は、図6に示されるように、チョッパ
コンパレータ20aのスイッチSWをオンしてコンパレ
ータの入力端と出力端を短絡し、基準コンデンサCBを
第2の電源に接続し、被測定対象のコンデンサC1を第
1の電源に接続し、他のコンデンサC2乃至Cnを第2
の電源に接続する。また、制御回路13は、局部DA変
換器11に第1電圧と第2電圧の中間値の電圧を発生さ
せる。この状態で、各コンデンサの充放電が完了し、チ
ョッパコンパレータ20aの入力端と出力端の電位が同
値になり、スイッチSWに電流が流れなくなると、チョ
ッパコンパレータ20aの初期状態が設定される。
【0035】次に、制御回路13は、比較モードに入る
ため、図7に示されるように、スイッチSWをオフし、
基準コンデンサCBを第1の電源に接続し、コンデンサ
C1を第2の電源に接続する。なお、コンデンサC2乃
至Cnは第2の電源に接続されままである。この状態
で、符号発生論理回路22は逐次比較動作をおこない、
チョッパコンパレータ20aの出力に応じて、その出力
データを更新する。符号発生論理回路22の出力データ
は局部DA変換器11によりアナログ信号に変換され、
コンデンサCHを介して、チョッパコンパレータ20a
の入力にフィードバックされる。符号発生論理回路22
の出力データが更新され、チョッパコンパレータ20a
の入力端の電圧がそのしきい値とほぼ一致すると、チョ
ッパコンパレータ20aの出力も中間レベルとなる。制
御回路13はこの時点の符号発生論理回路22の出力デ
ータを基準コンデンサCBとコンデンサC1の容量の差
D1として、メモリ回路14に記憶する。
ため、図7に示されるように、スイッチSWをオフし、
基準コンデンサCBを第1の電源に接続し、コンデンサ
C1を第2の電源に接続する。なお、コンデンサC2乃
至Cnは第2の電源に接続されままである。この状態
で、符号発生論理回路22は逐次比較動作をおこない、
チョッパコンパレータ20aの出力に応じて、その出力
データを更新する。符号発生論理回路22の出力データ
は局部DA変換器11によりアナログ信号に変換され、
コンデンサCHを介して、チョッパコンパレータ20a
の入力にフィードバックされる。符号発生論理回路22
の出力データが更新され、チョッパコンパレータ20a
の入力端の電圧がそのしきい値とほぼ一致すると、チョ
ッパコンパレータ20aの出力も中間レベルとなる。制
御回路13はこの時点の符号発生論理回路22の出力デ
ータを基準コンデンサCBとコンデンサC1の容量の差
D1として、メモリ回路14に記憶する。
【0036】つぎに、基準コンデンサCBとコンデンサ
C2の容量の差D2を求めるため、制御回路13はオー
トゼロモードを設定し、チョッパコンパレータ20aの
スイッチSWをオンし、基準コンデンサCBを第2の電
源に接続し、コンデンサC2を第1の電源に接続し、コ
ンデンサC1、C3〜Cnを第2の電源に接続し、局部
DA変換器11に第1電源と第2電源の中間値の電圧を
発生させる。所定時間経過後、制御回路13は、比較モ
ードに入るため、スイッチSWをオフし、基準コンデン
サCBを第1の電源に接続し、コンデンサC2を第2の
電源に接続する。この状態で、逐次比較動作を行い、チ
ョッパコンパレータ20aの出力が中間レベルとなった
時点での符号発生論理回路22の出力データを基準コン
デンサCBとコンデンサC2の容量の差D2として、メ
モリ回路14に記憶される。以後、同様にして、コンデ
ンサC3,C4…と基準コンデンサCBの容量の差D
3,D4…を求め、メモリ回路14に記憶する。
C2の容量の差D2を求めるため、制御回路13はオー
トゼロモードを設定し、チョッパコンパレータ20aの
スイッチSWをオンし、基準コンデンサCBを第2の電
源に接続し、コンデンサC2を第1の電源に接続し、コ
ンデンサC1、C3〜Cnを第2の電源に接続し、局部
DA変換器11に第1電源と第2電源の中間値の電圧を
発生させる。所定時間経過後、制御回路13は、比較モ
ードに入るため、スイッチSWをオフし、基準コンデン
サCBを第1の電源に接続し、コンデンサC2を第2の
電源に接続する。この状態で、逐次比較動作を行い、チ
ョッパコンパレータ20aの出力が中間レベルとなった
時点での符号発生論理回路22の出力データを基準コン
デンサCBとコンデンサC2の容量の差D2として、メ
モリ回路14に記憶される。以後、同様にして、コンデ
ンサC3,C4…と基準コンデンサCBの容量の差D
3,D4…を求め、メモリ回路14に記憶する。
【0037】全てのコンデンサC1〜Cnについての上
述の動作が終了すると、制御回路13は、メモリ回路1
4に記憶されたデータと前述の(1)式に基づいて校正
値Hmを加算器15を制御して求め、校正値Hmをメモ
リ回路14に書き込む。以上で、校正値Hmを求める動
作(プロセス2)が終了する。つぎに、上記校正値Hm
を用いて入力アナログ信号をA/D変換する動作(プロ
セス3)を説明する。
述の動作が終了すると、制御回路13は、メモリ回路1
4に記憶されたデータと前述の(1)式に基づいて校正
値Hmを加算器15を制御して求め、校正値Hmをメモ
リ回路14に書き込む。以上で、校正値Hmを求める動
作(プロセス2)が終了する。つぎに、上記校正値Hm
を用いて入力アナログ信号をA/D変換する動作(プロ
セス3)を説明する。
【0038】まず、制御回路13は、逐次比較型AD変
換器を図8に示されるオートゼロモードに設定する。即
ち、制御回路13は、チョッパコンパレータ20aのス
イッチSWをオンし、コンデンサC1〜Cnにアナログ
入力信号を供給し、局部DA変換器11に第1電源と第
2電源の中間値の電圧を発生させる。なお、基準コンデ
ンサCBは第1電源と第2電源のいずれに接続されてい
てもよい。
換器を図8に示されるオートゼロモードに設定する。即
ち、制御回路13は、チョッパコンパレータ20aのス
イッチSWをオンし、コンデンサC1〜Cnにアナログ
入力信号を供給し、局部DA変換器11に第1電源と第
2電源の中間値の電圧を発生させる。なお、基準コンデ
ンサCBは第1電源と第2電源のいずれに接続されてい
てもよい。
【0039】次に、制御回路13は、図9に示される比
較モードに入るため、スイッチSWをオフし、符号発生
論理回路22に逐次比較動作を行わせる。符号発生論理
回路22はチョッパコンパレータ20aの出力に応じ
て、その出力を上下する。なお、基準コンデンサCBの
接続状態は変更されない。符号発生論理回路22の出力
データは単位容量型CアレイDA変換器21に供給さ
れ、そのデジタル出力に応じて、コンデンサC1〜Cn
は第1または第2の電源に接続される。さらに、符号発
生論理回路22の出力データは制御回路13を介してメ
モリ回路14に供給され、メモリ回路14に記憶された
校正値Hmを読み出す。読みだされた校正値Hmが局部
DA変換器11に供給され、局部DA変換器11により
アナログ信号に変換され、コンデンサCHを介して、チ
ョッパコンパレータ20aの入力端にフィードバックさ
れる。
較モードに入るため、スイッチSWをオフし、符号発生
論理回路22に逐次比較動作を行わせる。符号発生論理
回路22はチョッパコンパレータ20aの出力に応じ
て、その出力を上下する。なお、基準コンデンサCBの
接続状態は変更されない。符号発生論理回路22の出力
データは単位容量型CアレイDA変換器21に供給さ
れ、そのデジタル出力に応じて、コンデンサC1〜Cn
は第1または第2の電源に接続される。さらに、符号発
生論理回路22の出力データは制御回路13を介してメ
モリ回路14に供給され、メモリ回路14に記憶された
校正値Hmを読み出す。読みだされた校正値Hmが局部
DA変換器11に供給され、局部DA変換器11により
アナログ信号に変換され、コンデンサCHを介して、チ
ョッパコンパレータ20aの入力端にフィードバックさ
れる。
【0040】符号発生論理回路22の出力データが更新
され、チョッパコンパレータ20aの入力電圧がそのし
きい値とほぼ等しくなった時点でチョッパコンパレータ
20aの出力が中間レベルとなる、この時点の符号発生
論理回路22の出力データが入力アナログ信号に対応す
るデジタル信号となる。上記のオートゼロモード及び比
較モードが繰り返され、連続的に供給されるアナログ信
号を順次デジタルデータに変換する。また、第1及び第
2実施例では、D1から順に差Diを求めたが、その順
番は問題とならない。
され、チョッパコンパレータ20aの入力電圧がそのし
きい値とほぼ等しくなった時点でチョッパコンパレータ
20aの出力が中間レベルとなる、この時点の符号発生
論理回路22の出力データが入力アナログ信号に対応す
るデジタル信号となる。上記のオートゼロモード及び比
較モードが繰り返され、連続的に供給されるアナログ信
号を順次デジタルデータに変換する。また、第1及び第
2実施例では、D1から順に差Diを求めたが、その順
番は問題とならない。
【0041】上記構成により、上記実施例に使用すれ
ば、自己校正回路が追加されるものの、前例のように占
有面積は64倍にはならず、4倍程度で構成が可能で、
高速かつ高精度(高分解能)化が図れる。
ば、自己校正回路が追加されるものの、前例のように占
有面積は64倍にはならず、4倍程度で構成が可能で、
高速かつ高精度(高分解能)化が図れる。
【0042】また、単位容量型CアレイDA変換器21
に単位容量を用いており、コンデンサの容量値のランダ
ムばらつきに対して校正を行うので、校正量が小さくな
り、局部DA変換器11も小さく構成出来る。
に単位容量を用いており、コンデンサの容量値のランダ
ムばらつきに対して校正を行うので、校正量が小さくな
り、局部DA変換器11も小さく構成出来る。
【0043】
【発明の効果】上記構成により、AD変換器の専有面積
及び全容量値を小さくでき、高速かつ高精度な逐次比較
AD変換を行う逐次比較AD変換器を提供できる。
及び全容量値を小さくでき、高速かつ高精度な逐次比較
AD変換を行う逐次比較AD変換器を提供できる。
【図1】本発明の第1実施例に係る逐次比較型AD変換
器の構成を示すブロック図である。
器の構成を示すブロック図である。
【図2】単位容量型Cアレイ型DA変換器の構成例を示
す回路図である。
す回路図である。
【図3】図1に示す逐次比較型AD変換器の動作のタイ
ミングチャートである。
ミングチャートである。
【図4】本発明の第2実施例に係る逐次比較型AD変換
器の構成を示すブロック図である。
器の構成を示すブロック図である。
【図5】図4に示す逐次比較型AD変換器の動作のタイ
ミングチャートである。
ミングチャートである。
【図6】Cアレイを構成するコンデンサと基準コンデン
サの容量の差を求めるためのオートゼロモードでの各部
の接続状態を示す図である。
サの容量の差を求めるためのオートゼロモードでの各部
の接続状態を示す図である。
【図7】Cアレイを構成するコンデンサと基準コンデン
サの容量の差を求めるための比較モードでの各部の接続
状態を示す図である。
サの容量の差を求めるための比較モードでの各部の接続
状態を示す図である。
【図8】AD変換動作におけるオートゼロモードでの各
部の接続状態を示す図である。
部の接続状態を示す図である。
【図9】AD変換動作における比較モードでの各部の接
続状態を示す図である。
続状態を示す図である。
【図10】従来の逐次比較型AD変換器の構成を示すブ
ロック図である。
ロック図である。
10…自己校正回路、11…局部DA変換器、13…制
御回路、14…メモリ回路、15…加算器、20a…チ
ョッパコンパレータ、21…単位容量型CアレイDA変
換器、22…符号発生論理回路、50…逐次比較型AD
変換回路。
御回路、14…メモリ回路、15…加算器、20a…チ
ョッパコンパレータ、21…単位容量型CアレイDA変
換器、22…符号発生論理回路、50…逐次比較型AD
変換回路。
Claims (5)
- 【請求項1】入力アナログ信号と比較用信号を比較する
比較器と、前記比較器の出力に応答してデジタルデータ
を更新して出力する符号発生論理回路と、前記符号発生
論理回路の出力データをアナログ信号に変換し、前記比
較用信号として前記比較器に供給する単位容量型Cアレ
イ・デジタルアナログ変換器と、を備えるアナログデジ
タル変換回路と、 前記単位容量型Cアレイ・デジタルアナログ変換器を構
成する個々のコンデンサと所定の基準容量の差を求め、
この差に基づいて前記アナログデジタル変換回路の出力
するデジタルデータそれぞれに対応する校正値を求める
手段と、求められた校正値を記憶する記憶手段と、前記
符号発生論理回路の出力に応答して前記記憶手段に記憶
された校正値を読みだし、この校正値をデジタルアナロ
グ変換して前記単位容量型Cアレイ・デジタルアナログ
変換器の出力信号に加算して前記比較回路に供給する手
段を有し、自己校正機能を有することを特徴とする逐次
比較型アナログデジタル変換器。 - 【請求項2】m番目のデジタルデータに対応する前記校
正値Hmは、各コンデンサ(C1〜Cn)と前記基準容
量(CB)の差Diとその平均値Dxに基づいて、次式
に従って求められることを特徴とする請求項1記載の逐
次比較型アナログデジタル変換器。 【数1】 - 【請求項3】前記比較器は2入力比較器またはチョッパ
型比較器から構成されることを特徴とする請求項1記載
の逐次比較型アナログデジタル変換器。 - 【請求項4】前記供給する手段は、その出力信号を容量
素子を介して前記比較器の第2の入力端に供給すること
を特徴とする請求項1記載の逐次比較型アナログデジタ
ル変換器。 - 【請求項5】入力アナログ信号と比較用信号を比較する
比較器と、前記比較器の出力に応答してデジタルデータ
を更新する符号発生論理回路と、前記符号発生回路の出
力デジタルデータをアナログ信号に変換し、前記比較用
信号として前記比較器に供給する単位容量型Cアレイ・
デジタルアナログ変換器と、 前記Cアレイ・デジタルアナログ変換器を構成する個々
のコンデンサと基準容量の差に基づいて求められた前記
アナログデジタル変換回路の出力するデジタルデータそ
れぞれに対応する校正値を記憶する記憶手段と、 前記符号発生回路の出力に応答して前記記憶手段に記憶
されたは校正値を読みだし、これをデジタルアナログ変
換して前記Cアレイ・デジタルアナログ変換器出力信号
に加算して前記比較器に供給する手段を有する自己校正
回路を具備することを特徴とする逐次比較型アナログデ
ジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32845891A JPH05167449A (ja) | 1991-12-12 | 1991-12-12 | 逐次比較型アナログデジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32845891A JPH05167449A (ja) | 1991-12-12 | 1991-12-12 | 逐次比較型アナログデジタル変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05167449A true JPH05167449A (ja) | 1993-07-02 |
Family
ID=18210494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32845891A Pending JPH05167449A (ja) | 1991-12-12 | 1991-12-12 | 逐次比較型アナログデジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05167449A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006184273A (ja) * | 2004-11-09 | 2006-07-13 | Sharp Corp | キャパシタンス測定システム |
JP2009222523A (ja) * | 2008-03-14 | 2009-10-01 | Hitachi Ltd | センサ出力装置 |
US7928871B2 (en) | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
US8730083B2 (en) | 2012-01-18 | 2014-05-20 | Kabushiki Kaisha Toshiba | Analog-digital converter with calibration and receiver including the converter |
WO2016056889A1 (en) * | 2014-10-10 | 2016-04-14 | Mimos Berhad | A successive approximation analog to digital converter and method for calibrating thereof |
US9559716B1 (en) | 2015-08-28 | 2017-01-31 | Renesas Electronics Corporation | AD converter, AD convert apparatus, and AD convert method |
-
1991
- 1991-12-12 JP JP32845891A patent/JPH05167449A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006184273A (ja) * | 2004-11-09 | 2006-07-13 | Sharp Corp | キャパシタンス測定システム |
JP4628250B2 (ja) * | 2004-11-09 | 2011-02-09 | シャープ株式会社 | キャパシタンス測定システム |
JP2009222523A (ja) * | 2008-03-14 | 2009-10-01 | Hitachi Ltd | センサ出力装置 |
US7928871B2 (en) | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
US8730083B2 (en) | 2012-01-18 | 2014-05-20 | Kabushiki Kaisha Toshiba | Analog-digital converter with calibration and receiver including the converter |
WO2016056889A1 (en) * | 2014-10-10 | 2016-04-14 | Mimos Berhad | A successive approximation analog to digital converter and method for calibrating thereof |
US9559716B1 (en) | 2015-08-28 | 2017-01-31 | Renesas Electronics Corporation | AD converter, AD convert apparatus, and AD convert method |
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