JPH05167449A - 逐次比較型アナログデジタル変換器 - Google Patents
逐次比較型アナログデジタル変換器Info
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- JPH05167449A JPH05167449A JP32845891A JP32845891A JPH05167449A JP H05167449 A JPH05167449 A JP H05167449A JP 32845891 A JP32845891 A JP 32845891A JP 32845891 A JP32845891 A JP 32845891A JP H05167449 A JPH05167449 A JP H05167449A
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Abstract
(57)【要約】
【目的】本発明は、小型で、高速かつ高精度なアナログ
デジタル変換を行う逐次比較型アナログデジタル変換器
を提供することを目的とする。 【構成】比較器２０は入力アナログ信号と比較用信号を
比較する。比較器２０からの出力信号に応答して、符号
発生論理回路２２はデジタルデータを更新する。符号発
生論理回路２２からの出力データを単位容量型Ｃアレイ
ＤＡ変換器２１はアナログ信号に変換し、比較器２０に
比較用信号として供給する。制御回路１３及び加算器１
５は、単位容量型ＣアレイＤＡ変換器２１を構成する個
々のコンデンサと所定の基準容量ＣＢの差を求め、この
差に基づいてＡＤ変換回路５０の各出力データに対応す
る校正値Ｈｍを求め、メモリ回路１４に記憶する。符号
発生論理回路２２の出力に応答して、第２の回路は校正
値Ｈｍを読みだし、校正値ＨｍをＤＡ変換し単位容量型
ＣアレイＤＡ変換器２１の出力信号に加算する。
デジタル変換を行う逐次比較型アナログデジタル変換器
を提供することを目的とする。 【構成】比較器２０は入力アナログ信号と比較用信号を
比較する。比較器２０からの出力信号に応答して、符号
発生論理回路２２はデジタルデータを更新する。符号発
生論理回路２２からの出力データを単位容量型Ｃアレイ
ＤＡ変換器２１はアナログ信号に変換し、比較器２０に
比較用信号として供給する。制御回路１３及び加算器１
５は、単位容量型ＣアレイＤＡ変換器２１を構成する個
々のコンデンサと所定の基準容量ＣＢの差を求め、この
差に基づいてＡＤ変換回路５０の各出力データに対応す
る校正値Ｈｍを求め、メモリ回路１４に記憶する。符号
発生論理回路２２の出力に応答して、第２の回路は校正
値Ｈｍを読みだし、校正値ＨｍをＤＡ変換し単位容量型
ＣアレイＤＡ変換器２１の出力信号に加算する。
Description
【０００１】
【産業上の利用分野】本発明は、各種電子機器に用いら
れる逐次比較型ＡＤ（アナログデジタル）変換器に関す
るもので、特に単位容量型ＣアレイＤＡ変換器と自己校
正機能を有する逐次比較型ＡＤ変換器に関する。
れる逐次比較型ＡＤ（アナログデジタル）変換器に関す
るもので、特に単位容量型ＣアレイＤＡ変換器と自己校
正機能を有する逐次比較型ＡＤ変換器に関する。
【０００２】
【従来の技術】従来のＡＤ変換器には、積分型、並列
型、逐次比較型、Σ−Δ変調型など各種の方式のものが
ある。高速でかつ高精度なＡＤ変換のほとんどは、逐次
比較型のＡＤ変換器によって行われている。
型、逐次比較型、Σ−Δ変調型など各種の方式のものが
ある。高速でかつ高精度なＡＤ変換のほとんどは、逐次
比較型のＡＤ変換器によって行われている。
【０００３】逐次比較型のＡＤ変換器に関する文献とし
て、Ｔｅｔｓｕｙａ Ｉｉｄａ，ｅｔ ａｌ “Ａ Ｃ
ＭＯＳ １０ｂｉｔ ＡＣＣＵＲＡＣＹ ＡＮＤ５μｓ
ＳＰＥＥＤ ＡＤ ＣＯＮＶＥＲＴＥＲ”ＣＩＣＣ ｐ
ｐ．９，２，１−９，２，４，１９８８がある。
て、Ｔｅｔｓｕｙａ Ｉｉｄａ，ｅｔ ａｌ “Ａ Ｃ
ＭＯＳ １０ｂｉｔ ＡＣＣＵＲＡＣＹ ＡＮＤ５μｓ
ＳＰＥＥＤ ＡＤ ＣＯＮＶＥＲＴＥＲ”ＣＩＣＣ ｐ
ｐ．９，２，１−９，２，４，１９８８がある。
【０００４】上記文献に記載されているＡＤ変換器は、
図１０に示すように逐次比較型で、Ｃアレイをユニット
容量で構成したものであり、セントロイドアルゴリズム
を使用して容量を選択することにより、容量値のバラツ
キがＡＤ変換の精度に与える影響を小さくしている。
図１０に示すように逐次比較型で、Ｃアレイをユニット
容量で構成したものであり、セントロイドアルゴリズム
を使用して容量を選択することにより、容量値のバラツ
キがＡＤ変換の精度に与える影響を小さくしている。
【０００５】
【発明が解決しようとする課題】しかし、より高精度及
び高分解能なＡＤ変換器を構成する場合には、ユニット
容量の容量値を大きくし、容量値のランダムばらつきの
影響を小さくする必要があると共にＣアレイのビット数
を増やさなければならない。しかし、例えば、逐次比較
方式で分解能１６ビットのＡＤ変換器を構成しようとす
ると、Ｃアレイ型ＤＡ変換器の専有面積（チップサイ
ズ）は分解能１０ビットのＡＤ変換器のそれの、２
6 （＝６４）倍になる。さらに、Ｃアレイ型ＤＡ変換器
の全容量値も６４倍になり、アナログ入力信号のサンプ
リング時間が長くなり、動作速度は約１／６４となって
しまう。本発明は上記実情に鑑みてなされたもので、高
速で、高精度なＡＤ変換を行う小型の逐次比較型ＡＤ変
換器を提供することを目的とする。
び高分解能なＡＤ変換器を構成する場合には、ユニット
容量の容量値を大きくし、容量値のランダムばらつきの
影響を小さくする必要があると共にＣアレイのビット数
を増やさなければならない。しかし、例えば、逐次比較
方式で分解能１６ビットのＡＤ変換器を構成しようとす
ると、Ｃアレイ型ＤＡ変換器の専有面積（チップサイ
ズ）は分解能１０ビットのＡＤ変換器のそれの、２
6 （＝６４）倍になる。さらに、Ｃアレイ型ＤＡ変換器
の全容量値も６４倍になり、アナログ入力信号のサンプ
リング時間が長くなり、動作速度は約１／６４となって
しまう。本発明は上記実情に鑑みてなされたもので、高
速で、高精度なＡＤ変換を行う小型の逐次比較型ＡＤ変
換器を提供することを目的とする。
【０００６】
【課題を解決するための手段】逐次比較型アナログデジ
タル変換器は、入力アナログ信号と比較用信号を比較す
る比較器と、前記比較器の出力に応答してデジタルデー
タを更新して出力する符号発生論理回路と、前記符号発
生論理回路の出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する単位容量型Ｃア
レイ・デジタルアナログ変換器と、を備えるアナログデ
ジタル変換回路と、前記単位容量型Ｃアレイ・デジタル
アナログ変換器を構成する個々のコンデンサと所定の基
準コンデンサの差を求め、この差に基づいて前記アナロ
グデジタル変換回路の出力するデジタルデータそれぞれ
に対応する校正値を求める第１回路と、求められた校正
値を記憶するメモリ回路と、前記符号発生論理回路の出
力に応答して前記メモリ回路に記憶された校正値を読み
だし、この校正値をデジタルアナログ変換して前記単位
容量型Ｃアレイ・デジタルアナログ変換器の出力信号に
加算して前記比較器に供給する第２の回路を具備し、自
己校正機能を有することを特徴とする。
タル変換器は、入力アナログ信号と比較用信号を比較す
る比較器と、前記比較器の出力に応答してデジタルデー
タを更新して出力する符号発生論理回路と、前記符号発
生論理回路の出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する単位容量型Ｃア
レイ・デジタルアナログ変換器と、を備えるアナログデ
ジタル変換回路と、前記単位容量型Ｃアレイ・デジタル
アナログ変換器を構成する個々のコンデンサと所定の基
準コンデンサの差を求め、この差に基づいて前記アナロ
グデジタル変換回路の出力するデジタルデータそれぞれ
に対応する校正値を求める第１回路と、求められた校正
値を記憶するメモリ回路と、前記符号発生論理回路の出
力に応答して前記メモリ回路に記憶された校正値を読み
だし、この校正値をデジタルアナログ変換して前記単位
容量型Ｃアレイ・デジタルアナログ変換器の出力信号に
加算して前記比較器に供給する第２の回路を具備し、自
己校正機能を有することを特徴とする。
【０００７】
【作用】例えば電源投入後、前記第１回路は、前記単位
容量型Ｃアレイ・デジタルアナログ変換器を構成する個
々のコンデンサと所定の基準容量の差を求め、この差に
基づいて前記アナログデジタル変換回路の出力するデジ
タルデータそれぞれに対応する校正値を求める。求めら
れた校正値は前記メモリ回路に記憶される。
容量型Ｃアレイ・デジタルアナログ変換器を構成する個
々のコンデンサと所定の基準容量の差を求め、この差に
基づいて前記アナログデジタル変換回路の出力するデジ
タルデータそれぞれに対応する校正値を求める。求めら
れた校正値は前記メモリ回路に記憶される。
【０００８】次に、前記比較器は入力アナログ信号と比
較用信号を比較する。前記比較器からの比較結果を示す
出力に応答して、前記符号発生論理回路はデジタルデー
タを更新して出力する。前記符号発生論理回路の出力デ
ータを受けて、前記単位容量型Ｃアレイ・デジタルアナ
ログ変換器は出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する。また、同時
に、前記符号発生論理回路の出力に応答して、前記第２
の回路は前記メモリ回路に記憶された校正値を読み出
し、この校正値をデジタルアナログ変換して前記Ｃアレ
イ・デジタルアナログ変換器の出力信号に加算して前記
比較器に供給する。アナログ入力信号と、前記単位容量
型Ｃアレイ・デジタルアナログ変換器の出力と前記第２
の回路の出力の加算信号が一致したときの前記符号発生
論理回路の出力が、アナログ入力信号に対応するデジタ
ルデータとなる。
較用信号を比較する。前記比較器からの比較結果を示す
出力に応答して、前記符号発生論理回路はデジタルデー
タを更新して出力する。前記符号発生論理回路の出力デ
ータを受けて、前記単位容量型Ｃアレイ・デジタルアナ
ログ変換器は出力データをアナログ信号に変換し、前記
比較用信号として前記比較器に供給する。また、同時
に、前記符号発生論理回路の出力に応答して、前記第２
の回路は前記メモリ回路に記憶された校正値を読み出
し、この校正値をデジタルアナログ変換して前記Ｃアレ
イ・デジタルアナログ変換器の出力信号に加算して前記
比較器に供給する。アナログ入力信号と、前記単位容量
型Ｃアレイ・デジタルアナログ変換器の出力と前記第２
の回路の出力の加算信号が一致したときの前記符号発生
論理回路の出力が、アナログ入力信号に対応するデジタ
ルデータとなる。
【０００９】このような構成とすることにより前記単位
容量型Ｃアレイ・デジタルアナログ変換器を構成する容
量のばらつきの影響が減少し、正確にアナログデジタル
変換出来る。
容量型Ｃアレイ・デジタルアナログ変換器を構成する容
量のばらつきの影響が減少し、正確にアナログデジタル
変換出来る。
【００１０】
【実施例】以下、図面を参照して本発明の第１実施例に
係る自己校正機能を有する逐次比較型ＡＤ（アナログデ
ジタル）変換器について説明する。
係る自己校正機能を有する逐次比較型ＡＤ（アナログデ
ジタル）変換器について説明する。
【００１１】ＡＤ変換器、逐次比較型ＡＤ変換回路５０
と校正回路１０から構成される。逐次比較型ＡＤ変換回
路５０は、従来の逐次比較ＡＤ変換器と同様に比較器
（コンパレータ）２０、符号発生論理回路２２、単位容
量型ＣアレイＤＡ変換器２１を有する。
と校正回路１０から構成される。逐次比較型ＡＤ変換回
路５０は、従来の逐次比較ＡＤ変換器と同様に比較器
（コンパレータ）２０、符号発生論理回路２２、単位容
量型ＣアレイＤＡ変換器２１を有する。
【００１２】比較器２０の第１の入力端にはアナログ信
号が供給されており、第２の入力端は単位容量型Ｃアレ
イＤＡ（デジタルアナログ）変換器２１のアナログ出力
信号が供給されている。比較器２０は、この２つのアナ
ログ入力信号の信号レベルを比較し、比較結果を示す信
号を出力する。さらに、比較器２０は後述する制御回路
１３からの制御信号に応じて、２つの入力端を内部で短
絡する機能を有する。
号が供給されており、第２の入力端は単位容量型Ｃアレ
イＤＡ（デジタルアナログ）変換器２１のアナログ出力
信号が供給されている。比較器２０は、この２つのアナ
ログ入力信号の信号レベルを比較し、比較結果を示す信
号を出力する。さらに、比較器２０は後述する制御回路
１３からの制御信号に応じて、２つの入力端を内部で短
絡する機能を有する。
【００１３】符号発生論理回路２２は、比較器２０から
の比較結果に応答して、デジタルデータを出力する。単
位容量型ＣアレイＤＡ変換器２１は、図２に示されるよ
うに、並列に接続された複数の単位容量のコンデンサＣ
１〜Ｃｎから構成され、符号発生論理回路２２からのデ
ジタル信号に応じて、コンデンサＣ１〜Ｃｎの第１また
は第２の電源への接続状態が切り換わり、該デジタル信
号をＤＡ変換する。
の比較結果に応答して、デジタルデータを出力する。単
位容量型ＣアレイＤＡ変換器２１は、図２に示されるよ
うに、並列に接続された複数の単位容量のコンデンサＣ
１〜Ｃｎから構成され、符号発生論理回路２２からのデ
ジタル信号に応じて、コンデンサＣ１〜Ｃｎの第１また
は第２の電源への接続状態が切り換わり、該デジタル信
号をＤＡ変換する。
【００１４】自己校正回路１０は制御回路１３、メモリ
回路１４、加算器１５、局部ＤＡ変換器１１、容量素子
ＣＨ及び基準コンデンサＣＢを有する。制御回路１３
は、このシステムの動作全体を制御する。メモリ回路１
４は例えばＲＡＭであり、制御回路１３の制御下に後述
する容量差Ｄｉ、校正値Ｈｍを記憶する。
回路１４、加算器１５、局部ＤＡ変換器１１、容量素子
ＣＨ及び基準コンデンサＣＢを有する。制御回路１３
は、このシステムの動作全体を制御する。メモリ回路１
４は例えばＲＡＭであり、制御回路１３の制御下に後述
する容量差Ｄｉ、校正値Ｈｍを記憶する。
【００１５】加算器１５は制御回路１３の制御下に後述
する平均値Ｄｘ、校正値Ｈｍ等を計算する。局部ＤＡ変
換器１１は、メモリ回路１４から供給される校正値Ｈｍ
をＤＡ変換し、コンデンサＣＨを介して比較器２０に供
給する。
する平均値Ｄｘ、校正値Ｈｍ等を計算する。局部ＤＡ変
換器１１は、メモリ回路１４から供給される校正値Ｈｍ
をＤＡ変換し、コンデンサＣＨを介して比較器２０に供
給する。
【００１６】基準コンデンサＣＢは、単位容量型Ｃアレ
イＤＡ変換器２１を構成するコンデンサＣ１〜Ｃｎと同
一の容量を有し、一端が比較器２０の入力端に接続さ
れ、他端がスイッチの切り換えによって第１の電源若し
くは第２の電源に接続される。次に、図１の逐次比較型
ＡＤ変換器の動作について説明する。
イＤＡ変換器２１を構成するコンデンサＣ１〜Ｃｎと同
一の容量を有し、一端が比較器２０の入力端に接続さ
れ、他端がスイッチの切り換えによって第１の電源若し
くは第２の電源に接続される。次に、図１の逐次比較型
ＡＤ変換器の動作について説明する。
【００１７】図１の回路は、図３のタイミングチャート
に示すように、電源投入後、容量差Ｄｉを測定し（プロ
セス１）、校正値Ｈｍを計算し（プロセス２）、その
後、ＡＤ変換動作に移る（プロセス３）。以下、プロセ
ス順に動作を説明する。
に示すように、電源投入後、容量差Ｄｉを測定し（プロ
セス１）、校正値Ｈｍを計算し（プロセス２）、その
後、ＡＤ変換動作に移る（プロセス３）。以下、プロセ
ス順に動作を説明する。
【００１８】まず、制御回路１３は、単位容量型Ｃアレ
イＤＡ変換器２１を構成する各コンデンサＣｉと基準コ
ンデンサＣＢの容量差Ｄｉを求めるため、比較器２０を
制御し、その２入力を短絡する。さらに、アナログ入力
端を所定の電位に固定する。
イＤＡ変換器２１を構成する各コンデンサＣｉと基準コ
ンデンサＣＢの容量差Ｄｉを求めるため、比較器２０を
制御し、その２入力を短絡する。さらに、アナログ入力
端を所定の電位に固定する。
【００１９】この状態で、制御回路１３は、基準コンデ
ンサＣＢを第２の電源に接続し、被測定対象のコンデン
サＣ１を第１の電源に接続し、他のコンデンサＣ２乃至
Ｃｎを第２の電源に接続する。さらに、制御回路１３
は、局部ＤＡ変換器１１に第１電源と第２電源の中間値
の電圧を発生させる。
ンサＣＢを第２の電源に接続し、被測定対象のコンデン
サＣ１を第１の電源に接続し、他のコンデンサＣ２乃至
Ｃｎを第２の電源に接続する。さらに、制御回路１３
は、局部ＤＡ変換器１１に第１電源と第２電源の中間値
の電圧を発生させる。
【００２０】所定時間経過後（各コンデンサの充放電完
了後）、制御回路１３は、基準コンデンサＣＢを第１の
電源に接続し、コンデンサＣ１を第２の電源に接続す
る。なお、コンデンサＣ２乃至Ｃｎは第２の電源に接続
されたままである。
了後）、制御回路１３は、基準コンデンサＣＢを第１の
電源に接続し、コンデンサＣ１を第２の電源に接続す
る。なお、コンデンサＣ２乃至Ｃｎは第２の電源に接続
されたままである。
【００２１】この状態で、符号発生論理回路２２は逐次
比較動作をおこない、比較器２０の出力に応じて、その
出力データを更新する。制御回路１３は符号発生論理回
路２２の出力データを局部ＤＡ変換器１１に供給し、ア
ナログ信号に変換し、コンデンサＣＨを介して、比較器
２０の入力端にフィードバックする。
比較動作をおこない、比較器２０の出力に応じて、その
出力データを更新する。制御回路１３は符号発生論理回
路２２の出力データを局部ＤＡ変換器１１に供給し、ア
ナログ信号に変換し、コンデンサＣＨを介して、比較器
２０の入力端にフィードバックする。
【００２２】制御回路１３は、比較器２０の出力が中間
レベルとなった時の符号発生論理回路２２の出力デジタ
ルデータを基準コンデンサＣＢとコンデンサＣ１の容量
の差Ｄ１として、メモリ回路１４に記憶する。
レベルとなった時の符号発生論理回路２２の出力デジタ
ルデータを基準コンデンサＣＢとコンデンサＣ１の容量
の差Ｄ１として、メモリ回路１４に記憶する。
【００２３】つぎに、基準コンデンサＣＢとコンデンサ
Ｃ２の容量の差Ｄ２を求めるため、制御回路１３は基準
コンデンサＣＢを第２の電源に接続し、コンデンサＣ２
を第１の電源に接続し、他のコンデンサを第２の電源に
接続し、局部ＤＡ変換器１１に第１電源と第２電源の中
間値の電圧を発生させる。
Ｃ２の容量の差Ｄ２を求めるため、制御回路１３は基準
コンデンサＣＢを第２の電源に接続し、コンデンサＣ２
を第１の電源に接続し、他のコンデンサを第２の電源に
接続し、局部ＤＡ変換器１１に第１電源と第２電源の中
間値の電圧を発生させる。
【００２４】所定時間経過後、制御回路１３は、基準コ
ンデンサＣＢを第１の電源に接続し、コンデンサＣ２を
第２の電源に接続する。この状態で、符号発生論理回路
２２は逐次比較動作を行い、制御回路１３は比較器２０
の出力が中間レベルとなった時点の符号発生論理回路２
２の出力データを基準コンデンサＣＢとコンデンサＣ２
の容量の差Ｄ２として、メモリ回路１４に記憶する。以
後、同様にして、コンデンサＣ３，Ｃ４…と基準コンデ
ンサＣＢの容量の差Ｄ３，Ｄ４…を求め、メモリ回路１
４に記憶する。
ンデンサＣＢを第１の電源に接続し、コンデンサＣ２を
第２の電源に接続する。この状態で、符号発生論理回路
２２は逐次比較動作を行い、制御回路１３は比較器２０
の出力が中間レベルとなった時点の符号発生論理回路２
２の出力データを基準コンデンサＣＢとコンデンサＣ２
の容量の差Ｄ２として、メモリ回路１４に記憶する。以
後、同様にして、コンデンサＣ３，Ｃ４…と基準コンデ
ンサＣＢの容量の差Ｄ３，Ｄ４…を求め、メモリ回路１
４に記憶する。
【００２５】全てのコンデンサＣ１〜Ｃｎについての上
述の動作（プロセス１）が終了すると、制御回路１３
は、メモリ回路１４に記憶されたデータを読みだし、
（１）式に基づいて校正値Ｈｍを加算器１５を制御して
求め、求められた校正値Ｈｍをメモリ回路１４に書き込
む。なお（１）式において、ｍは符号発生論理回路２２
の出力のデジタルコードを表し、ＤｘはＤ１〜Ｄｎの平
均値（Ｄ１＋Ｄ２＋…Ｄｎ）／ｎを表す。
述の動作（プロセス１）が終了すると、制御回路１３
は、メモリ回路１４に記憶されたデータを読みだし、
（１）式に基づいて校正値Ｈｍを加算器１５を制御して
求め、求められた校正値Ｈｍをメモリ回路１４に書き込
む。なお（１）式において、ｍは符号発生論理回路２２
の出力のデジタルコードを表し、ＤｘはＤ１〜Ｄｎの平
均値（Ｄ１＋Ｄ２＋…Ｄｎ）／ｎを表す。
【００２６】
【数２】
【００２７】符号発生論理回路２２の出力データ（例え
ば、符号発生論理回路２２の出力データが８ビットの場
合、００００００００〜１１１１１１１１）それぞれの
校正値Ｈｍが求められると、図３に示されるプロセス２
が終了する。つぎに、上記校正値Ｈｍを用いて入力アナ
ログ信号をＡ／Ｄ変換する動作を説明する。
ば、符号発生論理回路２２の出力データが８ビットの場
合、００００００００〜１１１１１１１１）それぞれの
校正値Ｈｍが求められると、図３に示されるプロセス２
が終了する。つぎに、上記校正値Ｈｍを用いて入力アナ
ログ信号をＡ／Ｄ変換する動作を説明する。
【００２８】制御回路１３は比較器２０に制御信号を供
給し、２入力の短絡状態を解除し、アナログ入力端子を
前記所定の電圧から分離し、比較器２０の入力端子にＡ
Ｄ変換対象のアナログ信号を供給する。
給し、２入力の短絡状態を解除し、アナログ入力端子を
前記所定の電圧から分離し、比較器２０の入力端子にＡ
Ｄ変換対象のアナログ信号を供給する。
【００２９】比較器２０はアナログ入力信号と第２の入
力端に供給されるアナログデータを比較し、比較結果に
対応する信号を出力する。符号発生論理回路２２は比較
結果に対応して、出力デジタルデータを更新（上下）す
る。この出力デジタルデータは単位容量型ＣアレイＤＡ
変換器２１によりアナログ信号に変換され、比較器２０
に供給される。
力端に供給されるアナログデータを比較し、比較結果に
対応する信号を出力する。符号発生論理回路２２は比較
結果に対応して、出力デジタルデータを更新（上下）す
る。この出力デジタルデータは単位容量型ＣアレイＤＡ
変換器２１によりアナログ信号に変換され、比較器２０
に供給される。
【００３０】同時に、制御回路１３は符号発生論理回路
２２が出力するデジタルデータに対応する校正値Ｈｍを
メモリ回路１４から読みだし、局部ＤＡ変換器１１に供
給する。局部ＤＡ変換器１１はこのデジタルデータをア
ナログデータに変換し、単位容量型ＣアレイＤＡ変換器
２１の出力アナログ信号にアナログ的に加算して比較器
２０に供給する。以後、同様にして、アナログ入力信号
に対応するデジタルデータが符号発生論理回路２２から
出力される。尚、プロセス１及び２による校正値Ｈｍの
計算及び記憶は、電源投入後、一度行えば良い。 第２実施例 次に、図４乃至図９を参照して本発明の第２実施例を説
明する。なお、図４において、図１と同一部分には同一
符号を付す。
２２が出力するデジタルデータに対応する校正値Ｈｍを
メモリ回路１４から読みだし、局部ＤＡ変換器１１に供
給する。局部ＤＡ変換器１１はこのデジタルデータをア
ナログデータに変換し、単位容量型ＣアレイＤＡ変換器
２１の出力アナログ信号にアナログ的に加算して比較器
２０に供給する。以後、同様にして、アナログ入力信号
に対応するデジタルデータが符号発生論理回路２２から
出力される。尚、プロセス１及び２による校正値Ｈｍの
計算及び記憶は、電源投入後、一度行えば良い。 第２実施例 次に、図４乃至図９を参照して本発明の第２実施例を説
明する。なお、図４において、図１と同一部分には同一
符号を付す。
【００３１】図４において、図１と構成が異なる点は、
比較器としてチョッパコンパレータ２０ａが使用されて
いる点と、アナログ入力信号が単位容量型ＣアレイＤＡ
変換器２１に供給されている点にある。
比較器としてチョッパコンパレータ２０ａが使用されて
いる点と、アナログ入力信号が単位容量型ＣアレイＤＡ
変換器２１に供給されている点にある。
【００３２】第２実施例においても、図５に示されるよ
うに，電源投入後、Ｃアレイを構成する各コンデンサＣ
１〜Ｃｎと基準コンデンサＣＢの容量の差Ｄｉを順番に
求め（プロセス１）、校正値Ｈｍを求め（プロセス
２）、その後、メモリ回路１４に記憶された校正値Ｈｍ
を用いたＡ／Ｄ変換動作を行う（プロセス３）。ただ
し、チョッパコンパレータ２０ａを使用している為、差
Ｄｉの測定とＡＤ変換はそれぞれオートゼロモードと比
較モードの２つのモードで達成される。
うに，電源投入後、Ｃアレイを構成する各コンデンサＣ
１〜Ｃｎと基準コンデンサＣＢの容量の差Ｄｉを順番に
求め（プロセス１）、校正値Ｈｍを求め（プロセス
２）、その後、メモリ回路１４に記憶された校正値Ｈｍ
を用いたＡ／Ｄ変換動作を行う（プロセス３）。ただ
し、チョッパコンパレータ２０ａを使用している為、差
Ｄｉの測定とＡＤ変換はそれぞれオートゼロモードと比
較モードの２つのモードで達成される。
【００３３】以下、図４の回路の動作を、図５乃至図９
を参照して順に説明する。まず、単位容量型ＣアレイＤ
Ａ変換器を構成する各コンデンサＣ１〜Ｃｎと基準コン
デンサＣＢの容量の差ＤｉをＤ１から順に求める（プロ
セス１）。
を参照して順に説明する。まず、単位容量型ＣアレイＤ
Ａ変換器を構成する各コンデンサＣ１〜Ｃｎと基準コン
デンサＣＢの容量の差ＤｉをＤ１から順に求める（プロ
セス１）。
【００３４】差Ｄ１を求める為、制御回路１３は、この
システムをオートゼロモードに設定する。このモード
で、制御回路１３は、図６に示されるように、チョッパ
コンパレータ２０ａのスイッチＳＷをオンしてコンパレ
ータの入力端と出力端を短絡し、基準コンデンサＣＢを
第２の電源に接続し、被測定対象のコンデンサＣ１を第
１の電源に接続し、他のコンデンサＣ２乃至Ｃｎを第２
の電源に接続する。また、制御回路１３は、局部ＤＡ変
換器１１に第１電圧と第２電圧の中間値の電圧を発生さ
せる。この状態で、各コンデンサの充放電が完了し、チ
ョッパコンパレータ２０ａの入力端と出力端の電位が同
値になり、スイッチＳＷに電流が流れなくなると、チョ
ッパコンパレータ２０ａの初期状態が設定される。
システムをオートゼロモードに設定する。このモード
で、制御回路１３は、図６に示されるように、チョッパ
コンパレータ２０ａのスイッチＳＷをオンしてコンパレ
ータの入力端と出力端を短絡し、基準コンデンサＣＢを
第２の電源に接続し、被測定対象のコンデンサＣ１を第
１の電源に接続し、他のコンデンサＣ２乃至Ｃｎを第２
の電源に接続する。また、制御回路１３は、局部ＤＡ変
換器１１に第１電圧と第２電圧の中間値の電圧を発生さ
せる。この状態で、各コンデンサの充放電が完了し、チ
ョッパコンパレータ２０ａの入力端と出力端の電位が同
値になり、スイッチＳＷに電流が流れなくなると、チョ
ッパコンパレータ２０ａの初期状態が設定される。
【００３５】次に、制御回路１３は、比較モードに入る
ため、図７に示されるように、スイッチＳＷをオフし、
基準コンデンサＣＢを第１の電源に接続し、コンデンサ
Ｃ１を第２の電源に接続する。なお、コンデンサＣ２乃
至Ｃｎは第２の電源に接続されままである。この状態
で、符号発生論理回路２２は逐次比較動作をおこない、
チョッパコンパレータ２０ａの出力に応じて、その出力
データを更新する。符号発生論理回路２２の出力データ
は局部ＤＡ変換器１１によりアナログ信号に変換され、
コンデンサＣＨを介して、チョッパコンパレータ２０ａ
の入力にフィードバックされる。符号発生論理回路２２
の出力データが更新され、チョッパコンパレータ２０ａ
の入力端の電圧がそのしきい値とほぼ一致すると、チョ
ッパコンパレータ２０ａの出力も中間レベルとなる。制
御回路１３はこの時点の符号発生論理回路２２の出力デ
ータを基準コンデンサＣＢとコンデンサＣ１の容量の差
Ｄ１として、メモリ回路１４に記憶する。
ため、図７に示されるように、スイッチＳＷをオフし、
基準コンデンサＣＢを第１の電源に接続し、コンデンサ
Ｃ１を第２の電源に接続する。なお、コンデンサＣ２乃
至Ｃｎは第２の電源に接続されままである。この状態
で、符号発生論理回路２２は逐次比較動作をおこない、
チョッパコンパレータ２０ａの出力に応じて、その出力
データを更新する。符号発生論理回路２２の出力データ
は局部ＤＡ変換器１１によりアナログ信号に変換され、
コンデンサＣＨを介して、チョッパコンパレータ２０ａ
の入力にフィードバックされる。符号発生論理回路２２
の出力データが更新され、チョッパコンパレータ２０ａ
の入力端の電圧がそのしきい値とほぼ一致すると、チョ
ッパコンパレータ２０ａの出力も中間レベルとなる。制
御回路１３はこの時点の符号発生論理回路２２の出力デ
ータを基準コンデンサＣＢとコンデンサＣ１の容量の差
Ｄ１として、メモリ回路１４に記憶する。
【００３６】つぎに、基準コンデンサＣＢとコンデンサ
Ｃ２の容量の差Ｄ２を求めるため、制御回路１３はオー
トゼロモードを設定し、チョッパコンパレータ２０ａの
スイッチＳＷをオンし、基準コンデンサＣＢを第２の電
源に接続し、コンデンサＣ２を第１の電源に接続し、コ
ンデンサＣ１、Ｃ３〜Ｃｎを第２の電源に接続し、局部
ＤＡ変換器１１に第１電源と第２電源の中間値の電圧を
発生させる。所定時間経過後、制御回路１３は、比較モ
ードに入るため、スイッチＳＷをオフし、基準コンデン
サＣＢを第１の電源に接続し、コンデンサＣ２を第２の
電源に接続する。この状態で、逐次比較動作を行い、チ
ョッパコンパレータ２０ａの出力が中間レベルとなった
時点での符号発生論理回路２２の出力データを基準コン
デンサＣＢとコンデンサＣ２の容量の差Ｄ２として、メ
モリ回路１４に記憶される。以後、同様にして、コンデ
ンサＣ３，Ｃ４…と基準コンデンサＣＢの容量の差Ｄ
３，Ｄ４…を求め、メモリ回路１４に記憶する。
Ｃ２の容量の差Ｄ２を求めるため、制御回路１３はオー
トゼロモードを設定し、チョッパコンパレータ２０ａの
スイッチＳＷをオンし、基準コンデンサＣＢを第２の電
源に接続し、コンデンサＣ２を第１の電源に接続し、コ
ンデンサＣ１、Ｃ３〜Ｃｎを第２の電源に接続し、局部
ＤＡ変換器１１に第１電源と第２電源の中間値の電圧を
発生させる。所定時間経過後、制御回路１３は、比較モ
ードに入るため、スイッチＳＷをオフし、基準コンデン
サＣＢを第１の電源に接続し、コンデンサＣ２を第２の
電源に接続する。この状態で、逐次比較動作を行い、チ
ョッパコンパレータ２０ａの出力が中間レベルとなった
時点での符号発生論理回路２２の出力データを基準コン
デンサＣＢとコンデンサＣ２の容量の差Ｄ２として、メ
モリ回路１４に記憶される。以後、同様にして、コンデ
ンサＣ３，Ｃ４…と基準コンデンサＣＢの容量の差Ｄ
３，Ｄ４…を求め、メモリ回路１４に記憶する。
【００３７】全てのコンデンサＣ１〜Ｃｎについての上
述の動作が終了すると、制御回路１３は、メモリ回路１
４に記憶されたデータと前述の（１）式に基づいて校正
値Ｈｍを加算器１５を制御して求め、校正値Ｈｍをメモ
リ回路１４に書き込む。以上で、校正値Ｈｍを求める動
作（プロセス２）が終了する。つぎに、上記校正値Ｈｍ
を用いて入力アナログ信号をＡ／Ｄ変換する動作（プロ
セス３）を説明する。
述の動作が終了すると、制御回路１３は、メモリ回路１
４に記憶されたデータと前述の（１）式に基づいて校正
値Ｈｍを加算器１５を制御して求め、校正値Ｈｍをメモ
リ回路１４に書き込む。以上で、校正値Ｈｍを求める動
作（プロセス２）が終了する。つぎに、上記校正値Ｈｍ
を用いて入力アナログ信号をＡ／Ｄ変換する動作（プロ
セス３）を説明する。
【００３８】まず、制御回路１３は、逐次比較型ＡＤ変
換器を図８に示されるオートゼロモードに設定する。即
ち、制御回路１３は、チョッパコンパレータ２０ａのス
イッチＳＷをオンし、コンデンサＣ１〜Ｃｎにアナログ
入力信号を供給し、局部ＤＡ変換器１１に第１電源と第
２電源の中間値の電圧を発生させる。なお、基準コンデ
ンサＣＢは第１電源と第２電源のいずれに接続されてい
てもよい。
換器を図８に示されるオートゼロモードに設定する。即
ち、制御回路１３は、チョッパコンパレータ２０ａのス
イッチＳＷをオンし、コンデンサＣ１〜Ｃｎにアナログ
入力信号を供給し、局部ＤＡ変換器１１に第１電源と第
２電源の中間値の電圧を発生させる。なお、基準コンデ
ンサＣＢは第１電源と第２電源のいずれに接続されてい
てもよい。
【００３９】次に、制御回路１３は、図９に示される比
較モードに入るため、スイッチＳＷをオフし、符号発生
論理回路２２に逐次比較動作を行わせる。符号発生論理
回路２２はチョッパコンパレータ２０ａの出力に応じ
て、その出力を上下する。なお、基準コンデンサＣＢの
接続状態は変更されない。符号発生論理回路２２の出力
データは単位容量型ＣアレイＤＡ変換器２１に供給さ
れ、そのデジタル出力に応じて、コンデンサＣ１〜Ｃｎ
は第１または第２の電源に接続される。さらに、符号発
生論理回路２２の出力データは制御回路１３を介してメ
モリ回路１４に供給され、メモリ回路１４に記憶された
校正値Ｈｍを読み出す。読みだされた校正値Ｈｍが局部
ＤＡ変換器１１に供給され、局部ＤＡ変換器１１により
アナログ信号に変換され、コンデンサＣＨを介して、チ
ョッパコンパレータ２０ａの入力端にフィードバックさ
れる。
較モードに入るため、スイッチＳＷをオフし、符号発生
論理回路２２に逐次比較動作を行わせる。符号発生論理
回路２２はチョッパコンパレータ２０ａの出力に応じ
て、その出力を上下する。なお、基準コンデンサＣＢの
接続状態は変更されない。符号発生論理回路２２の出力
データは単位容量型ＣアレイＤＡ変換器２１に供給さ
れ、そのデジタル出力に応じて、コンデンサＣ１〜Ｃｎ
は第１または第２の電源に接続される。さらに、符号発
生論理回路２２の出力データは制御回路１３を介してメ
モリ回路１４に供給され、メモリ回路１４に記憶された
校正値Ｈｍを読み出す。読みだされた校正値Ｈｍが局部
ＤＡ変換器１１に供給され、局部ＤＡ変換器１１により
アナログ信号に変換され、コンデンサＣＨを介して、チ
ョッパコンパレータ２０ａの入力端にフィードバックさ
れる。
【００４０】符号発生論理回路２２の出力データが更新
され、チョッパコンパレータ２０ａの入力電圧がそのし
きい値とほぼ等しくなった時点でチョッパコンパレータ
２０ａの出力が中間レベルとなる、この時点の符号発生
論理回路２２の出力データが入力アナログ信号に対応す
るデジタル信号となる。上記のオートゼロモード及び比
較モードが繰り返され、連続的に供給されるアナログ信
号を順次デジタルデータに変換する。また、第１及び第
２実施例では、Ｄ１から順に差Ｄｉを求めたが、その順
番は問題とならない。
され、チョッパコンパレータ２０ａの入力電圧がそのし
きい値とほぼ等しくなった時点でチョッパコンパレータ
２０ａの出力が中間レベルとなる、この時点の符号発生
論理回路２２の出力データが入力アナログ信号に対応す
るデジタル信号となる。上記のオートゼロモード及び比
較モードが繰り返され、連続的に供給されるアナログ信
号を順次デジタルデータに変換する。また、第１及び第
２実施例では、Ｄ１から順に差Ｄｉを求めたが、その順
番は問題とならない。
【００４１】上記構成により、上記実施例に使用すれ
ば、自己校正回路が追加されるものの、前例のように占
有面積は６４倍にはならず、４倍程度で構成が可能で、
高速かつ高精度（高分解能）化が図れる。
ば、自己校正回路が追加されるものの、前例のように占
有面積は６４倍にはならず、４倍程度で構成が可能で、
高速かつ高精度（高分解能）化が図れる。
【００４２】また、単位容量型ＣアレイＤＡ変換器２１
に単位容量を用いており、コンデンサの容量値のランダ
ムばらつきに対して校正を行うので、校正量が小さくな
り、局部ＤＡ変換器１１も小さく構成出来る。
に単位容量を用いており、コンデンサの容量値のランダ
ムばらつきに対して校正を行うので、校正量が小さくな
り、局部ＤＡ変換器１１も小さく構成出来る。
【００４３】
【発明の効果】上記構成により、ＡＤ変換器の専有面積
及び全容量値を小さくでき、高速かつ高精度な逐次比較
ＡＤ変換を行う逐次比較ＡＤ変換器を提供できる。
及び全容量値を小さくでき、高速かつ高精度な逐次比較
ＡＤ変換を行う逐次比較ＡＤ変換器を提供できる。
【図１】本発明の第１実施例に係る逐次比較型ＡＤ変換
器の構成を示すブロック図である。
器の構成を示すブロック図である。
【図２】単位容量型Ｃアレイ型ＤＡ変換器の構成例を示
す回路図である。
す回路図である。
【図３】図１に示す逐次比較型ＡＤ変換器の動作のタイ
ミングチャートである。
ミングチャートである。
【図４】本発明の第２実施例に係る逐次比較型ＡＤ変換
器の構成を示すブロック図である。
器の構成を示すブロック図である。
【図５】図４に示す逐次比較型ＡＤ変換器の動作のタイ
ミングチャートである。
ミングチャートである。
【図６】Ｃアレイを構成するコンデンサと基準コンデン
サの容量の差を求めるためのオートゼロモードでの各部
の接続状態を示す図である。
サの容量の差を求めるためのオートゼロモードでの各部
の接続状態を示す図である。
【図７】Ｃアレイを構成するコンデンサと基準コンデン
サの容量の差を求めるための比較モードでの各部の接続
状態を示す図である。
サの容量の差を求めるための比較モードでの各部の接続
状態を示す図である。
【図８】ＡＤ変換動作におけるオートゼロモードでの各
部の接続状態を示す図である。
部の接続状態を示す図である。
【図９】ＡＤ変換動作における比較モードでの各部の接
続状態を示す図である。
続状態を示す図である。
【図１０】従来の逐次比較型ＡＤ変換器の構成を示すブ
ロック図である。
ロック図である。
１０…自己校正回路、１１…局部ＤＡ変換器、１３…制
御回路、１４…メモリ回路、１５…加算器、２０ａ…チ
ョッパコンパレータ、２１…単位容量型ＣアレイＤＡ変
換器、２２…符号発生論理回路、５０…逐次比較型ＡＤ
変換回路。
御回路、１４…メモリ回路、１５…加算器、２０ａ…チ
ョッパコンパレータ、２１…単位容量型ＣアレイＤＡ変
換器、２２…符号発生論理回路、５０…逐次比較型ＡＤ
変換回路。
Claims (5)
- 【請求項１】入力アナログ信号と比較用信号を比較する
比較器と、前記比較器の出力に応答してデジタルデータ
を更新して出力する符号発生論理回路と、前記符号発生
論理回路の出力データをアナログ信号に変換し、前記比
較用信号として前記比較器に供給する単位容量型Ｃアレ
イ・デジタルアナログ変換器と、を備えるアナログデジ
タル変換回路と、 前記単位容量型Ｃアレイ・デジタルアナログ変換器を構
成する個々のコンデンサと所定の基準容量の差を求め、
この差に基づいて前記アナログデジタル変換回路の出力
するデジタルデータそれぞれに対応する校正値を求める
手段と、求められた校正値を記憶する記憶手段と、前記
符号発生論理回路の出力に応答して前記記憶手段に記憶
された校正値を読みだし、この校正値をデジタルアナロ
グ変換して前記単位容量型Ｃアレイ・デジタルアナログ
変換器の出力信号に加算して前記比較回路に供給する手
段を有し、自己校正機能を有することを特徴とする逐次
比較型アナログデジタル変換器。 - 【請求項２】ｍ番目のデジタルデータに対応する前記校
正値Ｈｍは、各コンデンサ（Ｃ１〜Ｃｎ）と前記基準容
量（ＣＢ）の差Ｄｉとその平均値Ｄｘに基づいて、次式
に従って求められることを特徴とする請求項１記載の逐
次比較型アナログデジタル変換器。 【数１】 - 【請求項３】前記比較器は２入力比較器またはチョッパ
型比較器から構成されることを特徴とする請求項１記載
の逐次比較型アナログデジタル変換器。 - 【請求項４】前記供給する手段は、その出力信号を容量
素子を介して前記比較器の第２の入力端に供給すること
を特徴とする請求項１記載の逐次比較型アナログデジタ
ル変換器。 - 【請求項５】入力アナログ信号と比較用信号を比較する
比較器と、前記比較器の出力に応答してデジタルデータ
を更新する符号発生論理回路と、前記符号発生回路の出
力デジタルデータをアナログ信号に変換し、前記比較用
信号として前記比較器に供給する単位容量型Ｃアレイ・
デジタルアナログ変換器と、 前記Ｃアレイ・デジタルアナログ変換器を構成する個々
のコンデンサと基準容量の差に基づいて求められた前記
アナログデジタル変換回路の出力するデジタルデータそ
れぞれに対応する校正値を記憶する記憶手段と、 前記符号発生回路の出力に応答して前記記憶手段に記憶
されたは校正値を読みだし、これをデジタルアナログ変
換して前記Ｃアレイ・デジタルアナログ変換器出力信号
に加算して前記比較器に供給する手段を有する自己校正
回路を具備することを特徴とする逐次比較型アナログデ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32845891A JPH05167449A (ja) | 1991-12-12 | 1991-12-12 | 逐次比較型アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32845891A JPH05167449A (ja) | 1991-12-12 | 1991-12-12 | 逐次比較型アナログデジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167449A true JPH05167449A (ja) | 1993-07-02 |
Family
ID=18210494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32845891A Pending JPH05167449A (ja) | 1991-12-12 | 1991-12-12 | 逐次比較型アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167449A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006184273A (ja) * | 2004-11-09 | 2006-07-13 | Sharp Corp | キャパシタンス測定システム |
| JP2009222523A (ja) * | 2008-03-14 | 2009-10-01 | Hitachi Ltd | センサ出力装置 |
| US7928871B2 (en) | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
| US8730083B2 (en) | 2012-01-18 | 2014-05-20 | Kabushiki Kaisha Toshiba | Analog-digital converter with calibration and receiver including the converter |
| WO2016056889A1 (en) * | 2014-10-10 | 2016-04-14 | Mimos Berhad | A successive approximation analog to digital converter and method for calibrating thereof |
| US9559716B1 (en) | 2015-08-28 | 2017-01-31 | Renesas Electronics Corporation | AD converter, AD convert apparatus, and AD convert method |
-
1991
- 1991-12-12 JP JP32845891A patent/JPH05167449A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006184273A (ja) * | 2004-11-09 | 2006-07-13 | Sharp Corp | キャパシタンス測定システム |
| JP4628250B2 (ja) * | 2004-11-09 | 2011-02-09 | シャープ株式会社 | キャパシタンス測定システム |
| JP2009222523A (ja) * | 2008-03-14 | 2009-10-01 | Hitachi Ltd | センサ出力装置 |
| US7928871B2 (en) | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
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| WO2016056889A1 (en) * | 2014-10-10 | 2016-04-14 | Mimos Berhad | A successive approximation analog to digital converter and method for calibrating thereof |
| US9559716B1 (en) | 2015-08-28 | 2017-01-31 | Renesas Electronics Corporation | AD converter, AD convert apparatus, and AD convert method |
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