JP6903835B2 - エリア効率のよいデジタルアナログ及びアナログデジタルコンバータ - Google Patents
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Claims (15)
- アナログデジタルコンバータ(ADC)であって、
逐次比較回路要素であって、アナログ信号の振幅を表すデジタル値を表す制御信号のセットを生成し、アナログ入力信号の振幅に対応する前記デジタル値を決定するように構成される、前記逐次比較回路要素と、
前記逐次比較回路要素に結合されて前記制御信号のセットのデジタル値を第1のアナログ信号に変換するように構成されるデジタルアナログコンバータ(DAC)であって、
前記デジタル値の下位ビット(LSBs)のセットを第2のアナログ信号と第3のアナログ信号とに変換するように構成される抵抗性DACであって、
前記下位ビットのセットの第1のサブセットを粗DAC出力において前記第2のアナログ信号に変換するように構成される粗DACと、
前記下位ビットのセットの第2のサブセットを微細DAC出力において前記第3のアナログ信号に変換するように構成される微細DACであって、
順次接続されるユニット抵抗器のセットであって、前記順次接続されるユニット抵抗器のセットの第1の端部が前記粗DACに接続され、前記順次接続されるユニット抵抗器のセットの第2の端部が底部基準電圧に接続される、前記順次接続されるユニット抵抗器のセットと、
前記順次接続されるユニット抵抗器のセットの或るユニット抵抗器に並列接続されるユニット抵抗器のセットであって、前記或るユニット抵抗器が前記底部基準電圧に接続される、前記並列接続されるユニット抵抗器のセットと、
前記順次接続されるユニット抵抗器のセットの1つのユニット抵抗器の端子と前記微細DAC出力との間に結合されるスイッチのセットと、
を含む、前記微細DACと、
を含む、前記抵抗性DACと、
前記第2のアナログ信号と前記第3のアナログ信号と前記デジタル値の上位ビットのセットとに応答して前記第1のアナログ信号を生成するように構成される容量性DACと、
を含む、前記DACと、
を含む、ADC。 - 請求項1に記載のADCであって、
前記容量性DACが、
正入力と負入力とを有する比較器と、
キャパシタの第1のセットであって、各キャパシタが前記負入力に結合される第1の端子を有する、前記キャパシタの第1のセットと、
キャパシタの第2のセットであって、各キャパシタが前記正入力に結合される第1の端子を有する、前記キャパシタの第2のセットと、
を含み、
前記粗DAC出力が前記容量性DACの前記キャパシタの第1のセットの第1のキャパシタの第2の端子に切り替え可能に結合され、前記微細DAC出力が前記容量性DACの前記キャパシタの第2のセットの第2のキャパシタの第2の端子に切り替え可能に結合される、ADC。 - 請求項1に記載のADCであって、
前記粗DACが、順次接続されるユニット抵抗器のセットとスイッチのセットとを含み、前記粗DACのスイッチのセットの各スイッチが、前記粗DACの順次接続されるユニット抵抗器のセットにおける1つのユニット抵抗器の端子と前記粗DAC出力との間に結合される、ADC。 - 請求項3に記載のADCであって、
前記粗DACの順次接続されるユニット抵抗器のセットの第1の端部が頂部基準電圧に接続され、前記粗DACの順次接続されるユニット抵抗器のセットの第2の端部が前記微細DACに接続される、ADC。 - 請求項1に記載のADCであって、
前記微細DACが、前記底部基準電圧に直接に接続されていない、前記順次接続されるユニット抵抗器のセットのサブセットと並列接続される所与のユニット抵抗器を更に含み、
前記所与のユニット抵抗器の第1の端子が前記粗DACに接続され、前記所与のユニット抵抗器の第2端子が順次接続されるユニット抵抗器のセットの前記サブセットの共通端子に接続される、ADC。 - 請求項1に記載のADCであって、
前記微細DACが、前記順次接続されるユニット抵抗器の少なくとも1つ又は前記並列接続されるユニット抵抗器の少なくとも1つを置き換える較正回路を更に含み、
前記較正回路が、
直列接続される2x個のユニット抵抗器と、
2x個のスイッチであって、前記2 X 個のスイッチの1つが前記直列接続される2x個のユニット抵抗器の各々に対応する、前記2x個のスイッチと、
前記直列接続される2x個のユニット抵抗器の1つと並列接続される2x−1個のユニット抵抗器と、
前記直列接続される2 X 個のユニット抵抗器の2x−1個のユニット抵抗器に並列接続される追加のユニット抵抗器と、
を含む、ADC。 - 請求項1に記載のADCであって、
前記粗DACの前記下位ビットのセットの第1のサブセットがRビットを含み、
前記粗DACが、
ロー毎のR個のユニット抵抗器とコラム毎のR個のユニット抵抗器とのアレイとして配される2R個の順次接続されるユニット抵抗器と、
2R個のスイッチであって、各々が前記順次接続されるユニット抵抗器の各々に対応する、前記2R個のスイッチと、
前記2R個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダと、
R個のコラムスイッチであって、各々が前記アレイのコラムに対応する、前記R個のコラムスイッチと、
前記R個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタと、
を含み、
前記微細DACが、前記2R個の順次接続されるユニット抵抗器のうちの1つとして機能する、ADC。 - 請求項1に記載のADCであって、
前記容量性DACが、
正入力と負入力とを有する比較器と、
キャパシタの第1のセットであって、各キャパシタが前記負入力に結合される第1の端子を有する、前記キャパシタの第1のセットと、
キャパシタの第2のセットであって、各キャパシタが前記正入力に結合される第1の端子を有する、前記キャパシタの第2のセットと、
を含み、
前記抵抗性DACが第1の抵抗性DACであり、
前記DACが、第2の粗DAC出力を有する第2の粗DACと第2の微細DAC出力を有する第2の微細DACとを含む第2の抵抗性DACを更に含み、
前記第1の抵抗性DACに対し、前記粗DAC出力が前記容量性DACの前記キャパシタの第1のセットの第1のキャパシタの第2の端子に切り替え可能に結合され、前記微細DAC出力が前記容量性DACの前記キャパシタの第2のセットの第2のキャパシタの第2の端子に切り替え可能に結合され、
前記第2の抵抗性DACに対し、前記第2の粗DAC出力が前記容量性DACの前記キャパシタの第2のセットの第3のキャパシタの第2の端子に切り替え可能に結合され、前記第2の微細DAC出力が前記容量性DACの前記キャパシタの第1のセットの第4のキャパシタの第2の端子に切り替え可能に結合される、ADC。 - デジタル値を第1のアナログ信号に変換するデジタルアナログコンバータ(DAC)であって、
前記デジタル値の下位ビット(LSB)のセットを第2のアナログ信号と第3のアナログ信号とに変換するように構成される抵抗性DACであって、
前記下位ビットのセットの上位ビットのサブセットを粗DAC出力において前記第2のアナログ信号に変換するように構成される粗DACと、
前記下位ビットのセットの下位ビットのサブセットを微細DAC出力において前記第3のアナログ信号に変換するように構成される微細DACであって、
順次接続されるユニット抵抗器のセットであって、前記順次接続されるユニット抵抗器のセットの第1の端部が前記粗DAC出力に接続され、前記順次接続されるユニット抵抗器のセットの第2の端部が底部基準電圧に接続される、前記順次接続されるユニット抵抗器のセットと、
前記順次接続されるユニット抵抗器のセットの或るユニット抵抗器に並列接続されるユニット抵抗器のセットであって、前記或るユニット抵抗器が前記底部基準電圧に接続される、前記並列接続されるユニット抵抗器のセットと、
前記順次接続されるユニット抵抗器のセットの1つのユニット抵抗器の端子と前記微細DAC出力との間に結合されるスイッチのセットと、
を含む、前記微細DACと、
を含む、前記抵抗性DACと、
前記抵抗性DACに結合されて前記第2のアナログ信号と前記第3のアナログ信号と前記デジタル値の上位ビットのセットとに基づいて前記第1のアナログ信号を生成するように構成される容量性DACと、
を含み、
前記粗DAC出力が前記容量性DACの第1のキャパシタに切り替え可能に結合され、前記微細DAC出力が前記容量性DACの第2のキャパシタに切り替え可能に結合される、DAC。 - 請求項9に記載のDACであって、
前記粗DACが、順次接続されるユニット抵抗器のセットとスイッチのセットとを含み、前記粗DACのスイッチのセットの各スイッチが前記粗DACの順次接続されるユニット抵抗器のセットにおける1つのユニット抵抗器の端子と前記粗DAC出力との間に接続され、前記粗DACの順次接続されるユニット抵抗器のセットの第1の端部が頂部基準電圧に接続され、前記粗DACの順次接続されるユニット抵抗器のセットの第2の端部が前記微細DACに接続される、DAC。 - 請求項9に記載のDACであって、
前記微細DACが、前記底部基準電圧に直接に接続されていない、前記順次接続されるユニット抵抗器のセットのサブセットと並列に接続される所与のユニット抵抗器を更に含み、
前記所与のユニット抵抗器の第1の端子が前記粗DACに接続され、前記所与のユニット抵抗器の第2端子が前記順次接続されるユニット抵抗器のセットの前記サブセットの共通端子に接続される、DAC。 - 請求項9に記載のDACであって、
前記微細DACが、前記順次接続されるユニット抵抗器の少なくとも1つ又は前記並列接続されるユニット抵抗器の少なくとも1つを置き換える較正回路を更に含み、
前記較正回路が、
直列接続される2x個のユニット抵抗器と、
2x個のスイッチであって、前記2 X 個のスイッチの1つが前記直列接続される2x個のユニット抵抗器の各々に対応する、前記2x個のスイッチと、
前記直列接続される2x個のユニット抵抗器の1つと並列接続される2x−1個のユニット抵抗器と、
前記直列接続される2 X 個のユニット抵抗器の2x−1個のユニット抵抗器に並列接続される追加のユニット抵抗器と、
を含み、
xがゼロより大きい、DAC。 - 請求項9に記載のDACであって、
前記粗DACの前記下位ビットのセットの上位ビットのサブセットがRビットを含み、
前記粗DACが、
ロー毎のR個のユニット抵抗器とコラム毎のR個のユニット抵抗器とのアレイとして配される2R個の順次接続されるユニット抵抗器と、
2R個のスイッチであって、各々が前記順次接続されるユニット抵抗器の各々に対応する、前記2R個のスイッチと、
前記2R個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダと、
R個のコラムスイッチであって、各々が前記アレイのコラムに対応する、前記R個のコラムスイッチと、
前記R個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタと、
を含み、
前記微細DACが、前記2R個の順次接続されるユニット抵抗器のうちの1つとして機能する、DAC。 - 請求項9に記載のDACであって、
前記抵抗性DACが第1の抵抗性DACであり、
前記DACが、第2の粗DAC出力を有する第2の粗DACと第2の微細DAC出力を有する第2の微細DACとを含む第2の抵抗性DACを更に含み、
前記第2の抵抗性DACに対し、前記第2の粗DAC出力が前記容量性DACの第3のキャパシタに切り替え可能に結合され、前記第2の微細DAC出力が前記容量性DACの第4のキャパシタに切り替え可能に結合される、DAC。 - デジタル値を第1のアナログ信号に変換するデジタルアナログコンバータ(DAC)であって、
前記デジタル値の上位ビットのセットを前記第1のアナログ信号に変換するように構成される容量性DACと、
前記デジタル値の下位ビット(LSBs)のセットを第2のアナログ信号と第3のアナログ信号とに変換するように構成される抵抗性DACであって、
前記下位ビットのセットの上位ビットのサブセットを粗DAC出力において前記第2のアナログ信号に変換するように構成される粗DACであって、順次接続されるユニット抵抗器の第1のセットとスイッチの第1のセットとを含み、前記スイッチの第1のセットの各スイッチが前記順次接続されるユニット抵抗器の第1のセットの1つのユニット抵抗器の端子と前記粗DAC出力との間に接続され、前記粗DAC出力が前記容量性DACの第1のキャパシタに切り替え可能に結合される、前記粗DACと、
前記下位ビットのセットの下位ビットのサイブセットを微細DAC出力において前記第3のアナログ信号に変換するように構成される微細DACであって、順次接続されるユニット抵抗器の第2のセットと前記順次接続されるユニット抵抗器の第2のセットの或るユニット抵抗器に並列接続されるユニット抵抗器のセットとスイッチの第2のセットとを含み、前記スイッチの第2のセットの各スイッチが前記順次接続されるユニット抵抗器の第2のセットの1つのユニット抵抗器の端子と微細DAC出力との間に接続され、前記微細DAC出力が前記容量性DACの第2のキャパシタに切り替え可能に結合され、前記微細DACの抵抗がユニット抵抗と等価な抵抗である、前記微細DACと、
を含む、前記抵抗性DACと、
を含む、DAC。
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