JPS5983418A - A/d変換器 - Google Patents
A/d変換器Info
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- JPS5983418A JPS5983418A JP19247582A JP19247582A JPS5983418A JP S5983418 A JPS5983418 A JP S5983418A JP 19247582 A JP19247582 A JP 19247582A JP 19247582 A JP19247582 A JP 19247582A JP S5983418 A JPS5983418 A JP S5983418A
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- capacitor
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- capacitors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はキャパシタアレイを用いた逐次比較形A/D変
換器に関する。
換器に関する。
較形A/D変換器を高精度化する主な方法は、抵抗をト
リミングして素子精度を高める方法であった。しかしト
リミングは生産性の点からコスト高となる欠点があり、
また温度変動や経時変化に対(10) する素子精度はトリミングでは本来解決できないもので
ある。一方、キャパシタアレイを用いた逐次比較形A/
D変換器にはトリミング技術の適用が困難であるのでキ
ャパシタの容量誤差に基づくA/D変換誤差を除くこと
が困難な状況であった。
リミングして素子精度を高める方法であった。しかしト
リミングは生産性の点からコスト高となる欠点があり、
また温度変動や経時変化に対(10) する素子精度はトリミングでは本来解決できないもので
ある。一方、キャパシタアレイを用いた逐次比較形A/
D変換器にはトリミング技術の適用が困難であるのでキ
ャパシタの容量誤差に基づくA/D変換誤差を除くこと
が困難な状況であった。
本発明の目的はキャパシタの比精度を回路的に補正し、
もってA/D変換誤差の小さな、キャパシタ・アレイを
用いた逐次比較型A/D変換器を提供することにある。
もってA/D変換誤差の小さな、キャパシタ・アレイを
用いた逐次比較型A/D変換器を提供することにある。
上記の目的を達成するために本発明では、キャパシタ・
アレイを用いた電荷再分配方式の逐次比較形A/D変換
器において、このキャパシタ・アレイに接続した補正用
キャパシタと各キャパシタの容量誤差と、各キャパシタ
に印加されている電圧に応じて変わる補正電圧をこの補
正用キャパシタの他端に印加する手段を設けた。
アレイを用いた電荷再分配方式の逐次比較形A/D変換
器において、このキャパシタ・アレイに接続した補正用
キャパシタと各キャパシタの容量誤差と、各キャパシタ
に印加されている電圧に応じて変わる補正電圧をこの補
正用キャパシタの他端に印加する手段を設けた。
以下、本発明を実施例を用いて詳細に説明する。
(11)
第1図は自己較正方式により高精度化を図る本発明の逐
次比較形A/D変換器の回路構成を示す図である。2進
の重みをもつM個のキャパシタからなるキャパシタ・ア
レイ10.コンパレータ11、逐次比較レジスタ12
(SAR)、第1図の回路内の各スイッチの制御および
回路全体のシーケンス制御を司さどる制御回路31と、
較正用キャパシタCp、補正電圧供給回路14および演
算記憶回路15から々る。回路14は電圧VRと0■と
の間の2N個の分圧電圧を発生する抵抗ストリング21
とスイッチ回路網24から々す、制御人力33の分圧値
に対応して、2N個の分圧電圧のうち1つを選択して出
力し、CPの下端へ供給する。回路15はたとえばマイ
クロコンピュータあるいはそれを簡単化した回路によシ
構成される。回路15は、キャパシタの誤差の補正デー
タを求めるシーケンスおよびこの補正データを用いてA
/D変換するシーケンスにおいてそれぞれ適当な分圧比
データを出力するようにプログラムされている。
次比較形A/D変換器の回路構成を示す図である。2進
の重みをもつM個のキャパシタからなるキャパシタ・ア
レイ10.コンパレータ11、逐次比較レジスタ12
(SAR)、第1図の回路内の各スイッチの制御および
回路全体のシーケンス制御を司さどる制御回路31と、
較正用キャパシタCp、補正電圧供給回路14および演
算記憶回路15から々る。回路14は電圧VRと0■と
の間の2N個の分圧電圧を発生する抵抗ストリング21
とスイッチ回路網24から々す、制御人力33の分圧値
に対応して、2N個の分圧電圧のうち1つを選択して出
力し、CPの下端へ供給する。回路15はたとえばマイ
クロコンピュータあるいはそれを簡単化した回路によシ
構成される。回路15は、キャパシタの誤差の補正デー
タを求めるシーケンスおよびこの補正データを用いてA
/D変換するシーケンスにおいてそれぞれ適当な分圧比
データを出力するようにプログラムされている。
(12)
キャパシタ・アレイ10の各キャパシタC1はただし
CM= CM−t +CM4 +mm 十C1十CO+
CO’ 川(3)が成立つように重み付けされ、変換の
基本は次式%式% ) (4) (5) ここに、vIffiは入力電圧、dM−hd、、 、、
、、d。
CO’ 川(3)が成立つように重み付けされ、変換の
基本は次式%式% ) (4) (5) ここに、vIffiは入力電圧、dM−hd、、 、、
、、d。
はデジタル変換値の各ビットである。最上位ビットすな
わちMSBはdM−1%最下位ビットすなわちLSBは
doである。ところがC1を実際のICプロセスで製造
すると、バラツキが生じるた(13) め(1)、 (2)式は厳密には成り立たない。すなわ
ち理想値C−,o (=(’)M−CM)に対し、次式
の誤差ΔC0が生じる。
わちMSBはdM−1%最下位ビットすなわちLSBは
doである。ところがC1を実際のICプロセスで製造
すると、バラツキが生じるた(13) め(1)、 (2)式は厳密には成り立たない。すなわ
ち理想値C−,o (=(’)M−CM)に対し、次式
の誤差ΔC0が生じる。
これにより、(4)、(5)式の基本式は、CMV+m
=(dM−ICM−1,0+dM−2CM−2IO+
−…+doco、 o )VR+(dM−1ΔCM−1
+dM−2ΔCM−2+・・・・・・十doΔC0)V
R・・・・・・・・・・・・(8) ・・・・・・・・・・・・(9) となり、右辺の下線部で示される誤差がA/D変換にと
もなって発生する。この誤差はA/D変換器とくにIC
テクノロジによる逐次比較形A/D変換器の精度に限界
を与え、高精度化の大きな障害となっていた。
=(dM−ICM−1,0+dM−2CM−2IO+
−…+doco、 o )VR+(dM−1ΔCM−1
+dM−2ΔCM−2+・・・・・・十doΔC0)V
R・・・・・・・・・・・・(8) ・・・・・・・・・・・・(9) となり、右辺の下線部で示される誤差がA/D変換にと
もなって発生する。この誤差はA/D変換器とくにIC
テクノロジによる逐次比較形A/D変換器の精度に限界
を与え、高精度化の大きな障害となっていた。
本発明の変換器は上記の誤差を消去するため、(14)
新たにCp、回路14,15.31からなる自己較正用
の回路を設け、高精度化を達成する。本変換器では(1
)あらかじめ第1図の回路15でキャパシタ・アレイ1
0の各キャパシタC,Ilの容量誤差ΔC,を求め、さ
らに、この誤差を補正するためにキャパシタCpに印加
すべき補正電圧を発生するだめの補正データを求めて、
記憶しておき、(2)A/D変換に際してはこの補正デ
ータに基づき補正電圧を回路14で発生し、CPに印加
することにより容量誤差ΔC,,を補償しながら逐次比
較動作を実行する。
の回路を設け、高精度化を達成する。本変換器では(1
)あらかじめ第1図の回路15でキャパシタ・アレイ1
0の各キャパシタC,Ilの容量誤差ΔC,を求め、さ
らに、この誤差を補正するためにキャパシタCpに印加
すべき補正電圧を発生するだめの補正データを求めて、
記憶しておき、(2)A/D変換に際してはこの補正デ
ータに基づき補正電圧を回路14で発生し、CPに印加
することにより容量誤差ΔC,,を補償しながら逐次比
較動作を実行する。
(1)キャパシタ誤差ΔC,,,の算出シーケンスまず
ΔCゆを求めるため、cmに対し、これと相補的なキャ
パシタC,,を次式で定義する。
ΔCゆを求めるため、cmに対し、これと相補的なキャ
パシタC,,を次式で定義する。
すなわち、容量CゆはキャパシタC1よシー桁下位のキ
ャパシタC,1,l下位側のすべてのキャパシタの容量
の和に等しい。(したがって、以下では、これらのキャ
パシタをまとめてキャバシ(15) り群Cゆと呼ぶことがある。)したがってC1とで;は
理想的には等しい容量値をもつ。また、容量誤差があっ
ても CM = C11−1+0M−1・・・・・・・・・・
・・(12)である。
ャパシタC,1,l下位側のすべてのキャパシタの容量
の和に等しい。(したがって、以下では、これらのキャ
パシタをまとめてキャバシ(15) り群Cゆと呼ぶことがある。)したがってC1とで;は
理想的には等しい容量値をもつ。また、容量誤差があっ
ても CM = C11−1+0M−1・・・・・・・・・・
・・(12)である。
第1図のA/D変換器において、制御回路31のスイッ
チ制御出力34によりスイッチ16をオンさせ、反転増
幅器18(あるいはインバータ)の入出力を短絡すると
、キャパシタ・アレイ10の上端17は一定電圧VTに
バイアスされる。同時にスイッチ19でVRを選択した
後キャパシタC,の下端を基準電圧VRに接続し、キャ
パシタ群Cヨ (すなわちキャパシタC,,、−1から
CoおよびCo’)の各下端はすべてOvに接続する。
チ制御出力34によりスイッチ16をオンさせ、反転増
幅器18(あるいはインバータ)の入出力を短絡すると
、キャパシタ・アレイ10の上端17は一定電圧VTに
バイアスされる。同時にスイッチ19でVRを選択した
後キャパシタC,の下端を基準電圧VRに接続し、キャ
パシタ群Cヨ (すなわちキャパシタC,,、−1から
CoおよびCo’)の各下端はすべてOvに接続する。
またCPの下端は一定の初期電圧、λPVR%例えば2
−vRを与えておく。このため回路15の出力35をス
イッチ30で選択して電圧供給回路24の入力33に接
続し回路15から分圧ルミを出力する。またC、よシ上
位のキャパシタCm+t IC,B+2 +・・・・・
・CM−1の下端は一定電圧、例えばOvに固定(16
) しておく。つぎにスイッチ16をオフし、Cl1lの下
端をOvへ、Cmの各下端をVRへ接続する。
−vRを与えておく。このため回路15の出力35をス
イッチ30で選択して電圧供給回路24の入力33に接
続し回路15から分圧ルミを出力する。またC、よシ上
位のキャパシタCm+t IC,B+2 +・・・・・
・CM−1の下端は一定電圧、例えばOvに固定(16
) しておく。つぎにスイッチ16をオフし、Cl1lの下
端をOvへ、Cmの各下端をVRへ接続する。
このときの反転増幅器18の出力WをSAl’L12の
最上位ピット位置に書込む。回路15はこの出力Wに応
答して、電圧供給回路14に適当な分圧比を線35に出
力してCpの端子電圧を変える。
最上位ピット位置に書込む。回路15はこの出力Wに応
答して、電圧供給回路14に適当な分圧比を線35に出
力してCpの端子電圧を変える。
すなわち、このときの反転増幅器18の入力電圧Vアが
Vテよシ低くなれば、コンパレータ11の出力WはHi
gh レベルになる。すなわち′1”で出力する。一方
反転増幅器18の出力レベルがLOWレベルになれば、
出力Wは“0#で、CPの回路15は分圧比2−−1を
出力する。この結果得4 られる反転増幅器18の出力Wを5AR12の第2ビツ
トに格納し、回路15がこの出力Wの′1”。
Vテよシ低くなれば、コンパレータ11の出力WはHi
gh レベルになる。すなわち′1”で出力する。一方
反転増幅器18の出力レベルがLOWレベルになれば、
出力Wは“0#で、CPの回路15は分圧比2−−1を
出力する。この結果得4 られる反転増幅器18の出力Wを5AR12の第2ビツ
トに格納し、回路15がこの出力Wの′1”。
′0#を判定し、CPの下端電圧λvRをWが11
なら+s V n −WがOなら−s V nだけ変化
させ1す るために出力する分圧比を十−又は−iだけ変化(17
) させる。以下この動作を繰り返していくと、Nビットの
デジタル値がSAR,12に得られる。(このため5A
R12はNビットより大きなビット数を有する。)この
値はCpの下端の最終電圧λ、■罠と初期電圧λPVR
の差Δλ・Viのデジタル表示値であり、回路15に取
シ込まれる。
させ1す るために出力する分圧比を十−又は−iだけ変化(17
) させる。以下この動作を繰り返していくと、Nビットの
デジタル値がSAR,12に得られる。(このため5A
R12はNビットより大きなビット数を有する。)この
値はCpの下端の最終電圧λ、■罠と初期電圧λPVR
の差Δλ・Viのデジタル表示値であり、回路15に取
シ込まれる。
またCpの下端がλm−Vmになったとき、キャパシタ
・アレイ10の上端17の電圧Vア、すなわち反転増幅
器18の入力電圧は最初のバイアス値V!に最も近くな
る。したがって近似的にVT≧Vアとすると、次式が成
立つ。
・アレイ10の上端17の電圧Vア、すなわち反転増幅
器18の入力電圧は最初のバイアス値V!に最も近くな
る。したがって近似的にVT≧Vアとすると、次式が成
立つ。
C−Va+Cp2 PVR=乙■翼+Opλ謬R・・・
・・・(13)、’、C−VR=で:vn十CpΔλ、
、VR・”””・(14)ただし Δλ、=λ3−λP ・・・・・・・・・・・・・
・・・・・・・・(15)以上のΔλ、を決定する操作
をすべてのC1(”=O* 1 ) 2 + ・”M
1 )にツイテ実行し、その都度得られた5AR12
内のデータを補正データ演算記憶回路15に入力し、す
べてのキャパシタC,について、Δλ1を決定した後次
式で表わさく18) れる演算によって各キャパシタC,,lの誤差ΔC1を
回路15で求める。
・・・(13)、’、C−VR=で:vn十CpΔλ、
、VR・”””・(14)ただし Δλ、=λ3−λP ・・・・・・・・・・・・・
・・・・・・・・(15)以上のΔλ、を決定する操作
をすべてのC1(”=O* 1 ) 2 + ・”M
1 )にツイテ実行し、その都度得られた5AR12
内のデータを補正データ演算記憶回路15に入力し、す
べてのキャパシタC,について、Δλ1を決定した後次
式で表わさく18) れる演算によって各キャパシタC,,lの誤差ΔC1を
回路15で求める。
ΔCo’=Co’ Co、o=ΔCo−Δλ1) C
p・・・・・・・・・・・・(16) さらに回路15ではこれらの誤差Δcmに基づき次式に
より補正データΔλC8を求める。
p・・・・・・・・・・・・(16) さらに回路15ではこれらの誤差Δcmに基づき次式に
より補正データΔλC8を求める。
(19)
したがって、以上から明らかガように、キャパシタC1
に定電圧VRで充電した電荷C,VRが、Ctm−IH
Cm−21”・Co I Co’の各キャパシタへの再
分配電荷C+、−I Vfl、 C,2VR,、・・C
o Vn、 Co’Vu とキャパシタCpへの再分
配電荷CpΔλmVgの和に等しくなるように、またキ
ャパシタCoに定電圧VRで充電した電荷C0VRはキ
ャパシタCo′への再分配電荷C8’VRとキャパシタ
Cpへの再分配電荷CpΔλ(I V Rの和に等しく
なるように、前記コンパレータ11の出力に応じて、キ
ャパシタCPの他端に接続した補正電圧Δλ。VR(m
=0.1゜2 、・・・M−1)を求め、これらの補正
電圧ΔλゆVRによって、各キャパシタCffi (m
=0.1.2. ・M−1)の容量誤差ΔC1を求め、
この誤差を補正するのにキャパシタCpから与えるべき
補正電荷CPΔλC,VRを表わすデータとしてデータ
Δλc、aを求めたことになる。
に定電圧VRで充電した電荷C,VRが、Ctm−IH
Cm−21”・Co I Co’の各キャパシタへの再
分配電荷C+、−I Vfl、 C,2VR,、・・C
o Vn、 Co’Vu とキャパシタCpへの再分
配電荷CpΔλmVgの和に等しくなるように、またキ
ャパシタCoに定電圧VRで充電した電荷C0VRはキ
ャパシタCo′への再分配電荷C8’VRとキャパシタ
Cpへの再分配電荷CpΔλ(I V Rの和に等しく
なるように、前記コンパレータ11の出力に応じて、キ
ャパシタCPの他端に接続した補正電圧Δλ。VR(m
=0.1゜2 、・・・M−1)を求め、これらの補正
電圧ΔλゆVRによって、各キャパシタCffi (m
=0.1.2. ・M−1)の容量誤差ΔC1を求め、
この誤差を補正するのにキャパシタCpから与えるべき
補正電荷CPΔλC,VRを表わすデータとしてデータ
Δλc、aを求めたことになる。
各係数ΔλCユはキャパシタCff1の誤差の補正デー
タとして演算記憶回路15に保持しておき、実際のA/
D変換シーケンスで変換特性の戟正に用(20) いる。
タとして演算記憶回路15に保持しておき、実際のA/
D変換シーケンスで変換特性の戟正に用(20) いる。
(2) A/D変換シーケンス
次に、第2図を参照してA/D変換シーケンスを説明す
る。
る。
1ず期間T11G ではスイッチ制御出力34によシ
スイッチ16をオンし、反転増幅器18の人出力を短絡
する。これによりキャパシタ・アレイ10の上端17は
VTにバイアスされる。このときキャパシタ・プレイ1
0の各キャパシタの下端はすべて入力電圧V+++に接
続する。すなわちスイッチ19はvI、、を選択し、各
スインf 5M−1,5M−21・・・So、So’は
電圧端20を選択する。また回路15の出力36をスイ
ッチ30で選択し、これを補正電圧供給回路14の制御
人力33に入力し適当々初期電圧λPvR1例えば’
V Rを較正用キャパシタCpの下端に供給しておくた
めに、回路15は線36に分圧比λp(=−!−)を出
力する。
スイッチ16をオンし、反転増幅器18の人出力を短絡
する。これによりキャパシタ・アレイ10の上端17は
VTにバイアスされる。このときキャパシタ・プレイ1
0の各キャパシタの下端はすべて入力電圧V+++に接
続する。すなわちスイッチ19はvI、、を選択し、各
スインf 5M−1,5M−21・・・So、So’は
電圧端20を選択する。また回路15の出力36をスイ
ッチ30で選択し、これを補正電圧供給回路14の制御
人力33に入力し適当々初期電圧λPvR1例えば’
V Rを較正用キャパシタCpの下端に供給しておくた
めに、回路15は線36に分圧比λp(=−!−)を出
力する。
このとき、キャパシタ・アレイ10と較正用キャパシタ
Cpの共通端17に蓄積される電荷QI。
Cpの共通端17に蓄積される電荷QI。
は
(21)
Ql、=cM(VT−Vl−) +CP(VT−λPV
R) ”・(17)で表わされる。
R) ”・(17)で表わされる。
つぎに期間Toでスイッチ16をオフし、反転増幅器1
8の入出力を切離し、以下の手順によりデジタル出力の
各ビットを最上位ビット(MSB)から反転増幅器18
から逐次出力させていき、その都度反転増幅器18の出
力WをSAR,12に最上位ビット位置から順次格納し
ていき最後に最下位ピッ)(LSB)が格納された時点
で全デジタル変換値が5AR12に得られる。この間、
制御回路31は新たK S A R1,2に1ビツトが
格納されるごとにそのビットが0か1に依存してスイッ
チの制御を行ない、演算記憶回路15はこのビットに依
存してCpに出力されるべき電圧を指定する分圧比を算
出して回路14に送出する。
8の入出力を切離し、以下の手順によりデジタル出力の
各ビットを最上位ビット(MSB)から反転増幅器18
から逐次出力させていき、その都度反転増幅器18の出
力WをSAR,12に最上位ビット位置から順次格納し
ていき最後に最下位ピッ)(LSB)が格納された時点
で全デジタル変換値が5AR12に得られる。この間、
制御回路31は新たK S A R1,2に1ビツトが
格納されるごとにそのビットが0か1に依存してスイッ
チの制御を行ない、演算記憶回路15はこのビットに依
存してCpに出力されるべき電圧を指定する分圧比を算
出して回路14に送出する。
まず期間Tlでスイッチ19を反転して、電圧端20を
Viに接続した後、最上位ピッ)(MSB)を決定する
ため最上位キャパシタCw + 1の下端はVRへ、下
位の各キャパシタCM−2+ CM−s + ”・Co
。
Viに接続した後、最上位ピッ)(MSB)を決定する
ため最上位キャパシタCw + 1の下端はVRへ、下
位の各キャパシタCM−2+ CM−s + ”・Co
。
CO2の下端はすべてOvへ接続する。また較正用(2
2) キャパシタCpの下端はλpVnから−ΔλcM−1■
Rだけ変化させ、 λpVn−ΔλCM−1V n ・・・・・・
・・・・・・・・・(18)に設定する。このために、
演算記憶回路15から、デジタル値(λP−ΔλCM−
,)を出力端36に出力し、スイッチ30を介してスイ
ッチ回路網24の制御人力33に入力する。これによシ
抵抗ストリング21の分圧電圧(λP−ΔλCM−,)
V Rが選択され、較正用キャパシタCpの下端に供
給される。この結果、キャパシタ・アレイ10の上端1
7には次式の電圧V工が発生する。
2) キャパシタCpの下端はλpVnから−ΔλcM−1■
Rだけ変化させ、 λpVn−ΔλCM−1V n ・・・・・・
・・・・・・・・・(18)に設定する。このために、
演算記憶回路15から、デジタル値(λP−ΔλCM−
,)を出力端36に出力し、スイッチ30を介してスイ
ッチ回路網24の制御人力33に入力する。これによシ
抵抗ストリング21の分圧電圧(λP−ΔλCM−,)
V Rが選択され、較正用キャパシタCpの下端に供
給される。この結果、キャパシタ・アレイ10の上端1
7には次式の電圧V工が発生する。
Ql−=CM−1(V−−VR) 十〇M−1(V−0
)+Cp(V、−λPVR+Δλ”M−I V R)
・・べ19)(17) 、 (19)式より ・・・・・・・・・・・・(21) 上式で(VアーVT)は上端17の電圧変化分であ(2
3) す、V、VT が正のとき、コンパレータ11の出力W
はLOWレベルに変化して10”を出力し、V、−Vr
が負のとき、出力Wは)(ighレベルに変化し11”
を出力する。Vx Vrの正負をコンパレータ11で
検出することld、V+−とを比較することであるから
、キャパシタCM−1に含まれている誤差ΔCM−1は
除かれ、正確な電圧−■肌と入力電圧の比較が行なわれ
ることになる。
)+Cp(V、−λPVR+Δλ”M−I V R)
・・べ19)(17) 、 (19)式より ・・・・・・・・・・・・(21) 上式で(VアーVT)は上端17の電圧変化分であ(2
3) す、V、VT が正のとき、コンパレータ11の出力W
はLOWレベルに変化して10”を出力し、V、−Vr
が負のとき、出力Wは)(ighレベルに変化し11”
を出力する。Vx Vrの正負をコンパレータ11で
検出することld、V+−とを比較することであるから
、キャパシタCM−1に含まれている誤差ΔCM−1は
除かれ、正確な電圧−■肌と入力電圧の比較が行なわれ
ることになる。
さて(+)V、−VT>0のとき
であるから、出力w=oはMS B (’M−1)が′
0”であることに対応している。出力Wは逐次比較レジ
スタ(SAR) 12 の最上位ビットに格納される。
0”であることに対応している。出力Wは逐次比較レジ
スタ(SAR) 12 の最上位ビットに格納される。
このあとの期間T3ではとの最上位ビットに応答して制
御回路31の制御によりCy、4の下端はOVにして、
次の第2ビツトの変換に(II) v、 −v 、r<
0のとき (24) であるから、出力W=1はMS B (dM−t )が
′″1#であることに対応している。出力Wは逐次比較
レジスタ(SAR)12 の最上位ビットを′1″と
する。このあとは制御回路31はCM−1の下端電圧は
そのままとし、次の第2ビツトの変換に移る。
御回路31の制御によりCy、4の下端はOVにして、
次の第2ビツトの変換に(II) v、 −v 、r<
0のとき (24) であるから、出力W=1はMS B (dM−t )が
′″1#であることに対応している。出力Wは逐次比較
レジスタ(SAR)12 の最上位ビットを′1″と
する。このあとは制御回路31はCM−1の下端電圧は
そのままとし、次の第2ビツトの変換に移る。
期間T2では第2ビツトの決定のためにまずキャパシタ
Cw4の下端をVmに接続し、CPの下端電圧を λpVn dM4Δλcyl V R−720M−2
vII・・・川(24)に設定する。このため、補正デ
ータ演算記憶回路15は分圧値(λP aM−1Δλ
eV−1−ΔλcM−,)を線36に出力する。このた
め、回路15は5AR12に格納された最上位ピッ)d
M、1とあらかじめ記憶した320M−2を利用する。
Cw4の下端をVmに接続し、CPの下端電圧を λpVn dM4Δλcyl V R−720M−2
vII・・・川(24)に設定する。このため、補正デ
ータ演算記憶回路15は分圧値(λP aM−1Δλ
eV−1−ΔλcM−,)を線36に出力する。このた
め、回路15は5AR12に格納された最上位ピッ)d
M、1とあらかじめ記憶した320M−2を利用する。
Cw4とCp以外のキャパシタの下端は前の状態のまま
とする。すなわちCw−1CD下端電圧はdM−t V
m (dM−t カ″′1”ならVll、 t On
なら0■へ接続されている。)、CM−3、CM−4、
・” Co + Co’の下端電圧はすべて0■である
。
とする。すなわちCw−1CD下端電圧はdM−t V
m (dM−t カ″′1”ならVll、 t On
なら0■へ接続されている。)、CM−3、CM−4、
・” Co + Co’の下端電圧はすべて0■である
。
このときキャパシタ・アレイ10の上端17の(25)
電圧変化は、
・・・・・・・・・・・・(25)
で表わされ、CM−2に含まれる誤差ΔCM−2は除か
れている。
れている。
(1)V−−VT)O(7)とき、コンパL/ −夕1
1(7)出力wFi@o”を出力し、d 、−、は60
”でであることがわかる。
1(7)出力wFi@o”を出力し、d 、−、は60
”でであることがわかる。
(lDv、−vT≦0のとき、コンパL/−夕11は′
1”を出力し、d x−2は1”で、であることがわか
る。得られたdM−、の値は出力WKより逐次比較レジ
スタ(SAR)の第2ビツトに格納される。このあとで
CM −2の下端はLM−2Va(26) へ接続し、CPの下端は、 λPVR−dM−1ΔλcM−1V n−d M−2Δ
λCM、 VR・” (28)へ接続する。(28)式
の電圧は、演算記憶回路15から、デジタル値 λP aM−,320M−1d M−2ΔλcM−2
を出力し、これを補正電圧供給回路14の制御入力端3
3へ入力することにより、CPの下端へ供給することが
できる。次の第3ビツトの変換に移る。
1”を出力し、d x−2は1”で、であることがわか
る。得られたdM−、の値は出力WKより逐次比較レジ
スタ(SAR)の第2ビツトに格納される。このあとで
CM −2の下端はLM−2Va(26) へ接続し、CPの下端は、 λPVR−dM−1ΔλcM−1V n−d M−2Δ
λCM、 VR・” (28)へ接続する。(28)式
の電圧は、演算記憶回路15から、デジタル値 λP aM−,320M−1d M−2ΔλcM−2
を出力し、これを補正電圧供給回路14の制御入力端3
3へ入力することにより、CPの下端へ供給することが
できる。次の第3ビツトの変換に移る。
以下同様にして期間Ty−1まで逐次比較動作を進め%
a、−31dM−2、dM−11’・・d、、dOを
出力し\これらを逐次比較レジスタ(SAR)12 に
格納していく。したがって、5AR12は少なくともM
ピットを有する。
a、−31dM−2、dM−11’・・d、、dOを
出力し\これらを逐次比較レジスタ(SAR)12 に
格納していく。したがって、5AR12は少なくともM
ピットを有する。
最下位ピッ) (LSB)の変換においては、次式の(
VニーVt)の正負がコンパレータ11で判定される。
VニーVt)の正負がコンパレータ11で判定される。
・・・・・・(29)
(27)
この結果IV、−VT)>Oなら、W = d o =
”0”で ・・・・・・・・・・・・(30) (V、−Vt)くOなら、w =a、 −II 1 j
Pで・・・・・・・・・・・・(31) である。これによりV+++のデジタル変換値(dM−
rrdM−2+”” 1 + ’o )が8AR12に
得られ、・・・・・・・・・・・・(32) が成立つ。εは変換誤差であるが比較動作が正しく行な
われるならば、量子化誤差(±−zLsB)のみとなる
。
”0”で ・・・・・・・・・・・・(30) (V、−Vt)くOなら、w =a、 −II 1 j
Pで・・・・・・・・・・・・(31) である。これによりV+++のデジタル変換値(dM−
rrdM−2+”” 1 + ’o )が8AR12に
得られ、・・・・・・・・・・・・(32) が成立つ。εは変換誤差であるが比較動作が正しく行な
われるならば、量子化誤差(±−zLsB)のみとなる
。
以上述べたように、第1図の逐次比較形A/D変換器で
はキャパシタ・アレイ10の各キャパシタC1に含まれ
ている誤差ΔCoを補正し、理想(28) 的々A/D変換を行なうことができる。ICプロセスで
は従来10ピツト以下に抑えられていた変換精度を本変
換器により12ビツト〜16ビツトに向上させることが
できる。また30mの補正データΔλC,はA/D変換
の前後に随時求めることができるので、周囲条件や環境
が変化しても自己較正によシ変換特性を保持することが
できる。
はキャパシタ・アレイ10の各キャパシタC1に含まれ
ている誤差ΔCoを補正し、理想(28) 的々A/D変換を行なうことができる。ICプロセスで
は従来10ピツト以下に抑えられていた変換精度を本変
換器により12ビツト〜16ビツトに向上させることが
できる。また30mの補正データΔλC,はA/D変換
の前後に随時求めることができるので、周囲条件や環境
が変化しても自己較正によシ変換特性を保持することが
できる。
第3図は自己較正機能によシ高精度化を図った本発明の
逐次比較形A/D変換器の第2の回路構成例を示す図で
ある。第1図と同様に2″加重のキャパシタ・アレイ1
0、コンパレータ11、逐次比較レジスタ(SAR)
12 、制御回路31、補正電圧供給回路14、演算記
憶回路15とで構成され、そのA/D変換動作も第1図
の場合とほぼ同様に行なわれる。補正電圧供給回路14
は第1図と同様抵抗ストリング21とスイッチ回路網2
4から々るが、抵抗ストリング21は−VRと+VRに
その両端を接続されている点が第1図と異なる。スイッ
チ回路網24は−1から+1の範囲内の分圧比データλ
を入力されたときλVRの(29) 電圧を出力するようになっている。しかしキャパシタ・
アレイ10の各キャパシタC1(m=0,1゜・・・M
−1)の補正は第1図の補正用キャパシタCpの代りに
キャパシタCo′を用いて実行する。すなわち各キャパ
シタc rm (m−OT I +・・・M−1)に含
まれる容量誤差ΔCff1に基づく誤差電荷ΔC□VR
はCO2の下端の電圧変化ΔμmVRによF)、Co’
で補償する。こうすることによシΔC,,によるA/D
変換誤差を除去する。
逐次比較形A/D変換器の第2の回路構成例を示す図で
ある。第1図と同様に2″加重のキャパシタ・アレイ1
0、コンパレータ11、逐次比較レジスタ(SAR)
12 、制御回路31、補正電圧供給回路14、演算記
憶回路15とで構成され、そのA/D変換動作も第1図
の場合とほぼ同様に行なわれる。補正電圧供給回路14
は第1図と同様抵抗ストリング21とスイッチ回路網2
4から々るが、抵抗ストリング21は−VRと+VRに
その両端を接続されている点が第1図と異なる。スイッ
チ回路網24は−1から+1の範囲内の分圧比データλ
を入力されたときλVRの(29) 電圧を出力するようになっている。しかしキャパシタ・
アレイ10の各キャパシタC1(m=0,1゜・・・M
−1)の補正は第1図の補正用キャパシタCpの代りに
キャパシタCo′を用いて実行する。すなわち各キャパ
シタc rm (m−OT I +・・・M−1)に含
まれる容量誤差ΔCff1に基づく誤差電荷ΔC□VR
はCO2の下端の電圧変化ΔμmVRによF)、Co’
で補償する。こうすることによシΔC,,によるA/D
変換誤差を除去する。
以下、さらに詳細に説明する。
(1)第3図の変換回路では次の手順でΔC1を求める
。
。
スイッチ16をオンさせ、反転増幅器18の入出力を短
絡する。これによりキャパシタ・アレイ10の上端17
は一定電圧VTにバイアスされる。
絡する。これによりキャパシタ・アレイ10の上端17
は一定電圧VTにバイアスされる。
同時にスイッチ19でVRを選択した後、キャパシタC
,の下端をVBに、キャパシタCo′以外キャパシタ群
C1の各下端をすべてOvに接続させる。キャパシタC
o′の下端の電圧μVRはスイッチ86’により補正電
圧供給回路14に接続され、(30) これにより−VRを与える。このため補正電圧供給回路
14には回路15から分圧比データがスイッチ30、線
35を介して制御入力端33に与えられるようになって
いる。したがって−VRを与える場合は、それに対応し
た分圧比−1を入力端33へ与えてやればよい。またキ
ャパシタC1より上位のキャパシタC□1.C□2・・
・CM−1の下端は一定電圧、例えばOvに固定してお
く。
,の下端をVBに、キャパシタCo′以外キャパシタ群
C1の各下端をすべてOvに接続させる。キャパシタC
o′の下端の電圧μVRはスイッチ86’により補正電
圧供給回路14に接続され、(30) これにより−VRを与える。このため補正電圧供給回路
14には回路15から分圧比データがスイッチ30、線
35を介して制御入力端33に与えられるようになって
いる。したがって−VRを与える場合は、それに対応し
た分圧比−1を入力端33へ与えてやればよい。またキ
ャパシタC1より上位のキャパシタC□1.C□2・・
・CM−1の下端は一定電圧、例えばOvに固定してお
く。
つぎにスイッチ16をオフし、キャパシタCll1の下
端をOvへ、キャパシタ群Cヨの各下端をすべてVRへ
接続する。ただしキャパシタCo′の下端はスイッチS
♂により、補正電圧供給回路14からOvを供給する。
端をOvへ、キャパシタ群Cヨの各下端をすべてVRへ
接続する。ただしキャパシタCo′の下端はスイッチS
♂により、補正電圧供給回路14からOvを供給する。
OVの供給は同様に回路15から制御する。キャパシタ
Cゆよシ上位のキャパシタC□I+0□2.・・・CM
−1の下端電圧は変化させず、前の値を保っておく。こ
のあと、反転増幅器18の出力Wの値に応じて回路15
は順次適当な分圧比データを出力する。この途中で出力
される出力WはS Al(12の最上位ビット位置から
順に5AR12にセットされるのは第1図の場合(31
) と同じである。すなわち、反転増幅器180入力電圧V
アがVTよシ高く々ればすなわち出力Wが0であればキ
ャパシタCo′の下端電圧μVRをOVより” V n
だけ上げ、逆に入力電圧■アがVtより低く、出力Wが
1であれば、キャパシタCo′の下端電圧μVR”VR
だけを下げる。この結果再び反転増幅器18の出力Wを
判定し、0であれμVRをさらに” V aだけ下げる
。以下この動作を繰り返していくと第1図の場合と同様
にNピットのデジタル値が5AR12に得られ、この値
はμVi+の変化分の最終値ΔμmVRのデジタル表示
値となる。またμVRが最終値になったとき、キャパシ
タ・アレイ10の上端17の電圧、すなわち反転増幅器
18の入力電圧■アは最初のバイアス値VTK最も近く
なり、■T≧V、とすることができる。したがって(3
3)式、 (34)式が近似的に成立つ。
Cゆよシ上位のキャパシタC□I+0□2.・・・CM
−1の下端電圧は変化させず、前の値を保っておく。こ
のあと、反転増幅器18の出力Wの値に応じて回路15
は順次適当な分圧比データを出力する。この途中で出力
される出力WはS Al(12の最上位ビット位置から
順に5AR12にセットされるのは第1図の場合(31
) と同じである。すなわち、反転増幅器180入力電圧V
アがVTよシ高く々ればすなわち出力Wが0であればキ
ャパシタCo′の下端電圧μVRをOVより” V n
だけ上げ、逆に入力電圧■アがVtより低く、出力Wが
1であれば、キャパシタCo′の下端電圧μVR”VR
だけを下げる。この結果再び反転増幅器18の出力Wを
判定し、0であれμVRをさらに” V aだけ下げる
。以下この動作を繰り返していくと第1図の場合と同様
にNピットのデジタル値が5AR12に得られ、この値
はμVi+の変化分の最終値ΔμmVRのデジタル表示
値となる。またμVRが最終値になったとき、キャパシ
タ・アレイ10の上端17の電圧、すなわち反転増幅器
18の入力電圧■アは最初のバイアス値VTK最も近く
なり、■T≧V、とすることができる。したがって(3
3)式、 (34)式が近似的に成立つ。
C,VIl=C,VR+CO’Δμ1lvR・・・・・
・・・・(33)、’、 C,= C−十Co’Δμ、
・・・・・・・・・・・・(34)(32) これをすべてのCm (m=0.1.2. ・・・M
1 )について実行し、得られた各Δμmを補正データ
演算記憶回路15に入力し、(353式の演算によって
各キャパシタの誤差ΔC1を求め、それらよシさらに係
数ΔμC,を釆(36)式より求める。
・・・・(33)、’、 C,= C−十Co’Δμ、
・・・・・・・・・・・・(34)(32) これをすべてのCm (m=0.1.2. ・・・M
1 )について実行し、得られた各Δμmを補正データ
演算記憶回路15に入力し、(353式の演算によって
各キャパシタの誤差ΔC1を求め、それらよシさらに係
数ΔμC,を釆(36)式より求める。
・・・・・・・・・・・・(35)
各係数ΔμC,が補正データとして演算記憶回路15に
保持され、実際のA/D変換シーケンスで変換特性の較
正に用いられる。
保持され、実際のA/D変換シーケンスで変換特性の較
正に用いられる。
したがって、各キャパシタC@ (m=1.2. 由M
−1)に定電圧Vmで充電した電荷C,’Vtが、各キ
ャパシタCa−I HCm−21・・・C,、c、への
再分配電(33) 荷C−IVR、Cm−zVi m CoVllとキャパ
シタCo′への再分配電荷CG’(VR+Δμバー)の
和に等しくなるように、またキャパシタCoに定電圧V
Rで充電した電荷CoVRはキャパシタCo′への再分
配電荷Co’(VR十Δμ0VB3に等しくなるように
、前記コンパレータの出力に応じて、キャパシタCo′
の他端に接続した分圧電圧ΔμmVm(’=0.1゜2
、・・・M−1)を求め、これらの分圧電圧ΔμtmV
Rによって、各キャパシタC,(m=0.1,2.・
・・M−1)の誤差ΔC1を求め、この誤差を補正する
のにキャパシタCpから与えるべき補正電荷Co′Δμ
CmvRを表わすデータとしてデータΔλcfflを求
めたことになる。
−1)に定電圧Vmで充電した電荷C,’Vtが、各キ
ャパシタCa−I HCm−21・・・C,、c、への
再分配電(33) 荷C−IVR、Cm−zVi m CoVllとキャパ
シタCo′への再分配電荷CG’(VR+Δμバー)の
和に等しくなるように、またキャパシタCoに定電圧V
Rで充電した電荷CoVRはキャパシタCo′への再分
配電荷Co’(VR十Δμ0VB3に等しくなるように
、前記コンパレータの出力に応じて、キャパシタCo′
の他端に接続した分圧電圧ΔμmVm(’=0.1゜2
、・・・M−1)を求め、これらの分圧電圧ΔμtmV
Rによって、各キャパシタC,(m=0.1,2.・
・・M−1)の誤差ΔC1を求め、この誤差を補正する
のにキャパシタCpから与えるべき補正電荷Co′Δμ
CmvRを表わすデータとしてデータΔλcfflを求
めたことになる。
伐)補正データΔμcffiを用いて、以下のシーケン
スで自己較正によるA/D変換を実行する。
スで自己較正によるA/D変換を実行する。
まずスイッチ16をオンし、反転増幅器18の入出力を
短絡する。これによシキャパシタ・アレイ10の上端1
7はVTにバイアスされる。同時に、キャパシタ・アレ
イ10の各キャパシタの下端はすべて入力電圧v1.が
接続されるように、ス(34) イツチ19 5M−1+ 5M−2,= 86.80’
を選択する。
短絡する。これによシキャパシタ・アレイ10の上端1
7はVTにバイアスされる。同時に、キャパシタ・アレ
イ10の各キャパシタの下端はすべて入力電圧v1.が
接続されるように、ス(34) イツチ19 5M−1+ 5M−2,= 86.80’
を選択する。
このとき、キャパシタ・アレイ10の上端17に蓄積さ
れる電荷Q1..は、 Ql、 =CM(VT −Vl−3・−−・・(37)
で表わされる。
れる電荷Q1..は、 Ql、 =CM(VT −Vl−3・−−・・(37)
で表わされる。
つぎにスイッチ16をオフして、反転増幅器18の入出
力を切離した後、以下の手順でデジタル出力の各ビット
を最上位ビット(MSB)から逐次出力していく。
力を切離した後、以下の手順でデジタル出力の各ビット
を最上位ビット(MSB)から逐次出力していく。
まずスイッチ19を反転してVRを選択した後、MSB
を決定するため、CM−1の下端はVRへ他のCM−2
、CM−1+・・・coの下端はすべてOvへ接続サセ
ル。jれには5M−1をVR側へ、5M−2,5M−3
e・・・SoをOv側へスイッチすればよい。Co′の
下端電圧は一ΔμcM−、vnになるよう、スイッチS
o′をμVR側にスイッチし、補正電圧供給回路14の
出力電圧を一Δμcy−、Viに設定する。このために
、スイッチ30は線36側に切シかえられ、回路15は
この線36に、回路14がこの電圧を発生するだめの分
圧比データーΔμCM+1を出力する。
を決定するため、CM−1の下端はVRへ他のCM−2
、CM−1+・・・coの下端はすべてOvへ接続サセ
ル。jれには5M−1をVR側へ、5M−2,5M−3
e・・・SoをOv側へスイッチすればよい。Co′の
下端電圧は一ΔμcM−、vnになるよう、スイッチS
o′をμVR側にスイッチし、補正電圧供給回路14の
出力電圧を一Δμcy−、Viに設定する。このために
、スイッチ30は線36側に切シかえられ、回路15は
この線36に、回路14がこの電圧を発生するだめの分
圧比データーΔμCM+1を出力する。
(35)
Coの下端が−ΔμCM−1Vn に設定された後キ
ャパシタ・アレイ10の上端17の電圧V□はとなる。
ャパシタ・アレイ10の上端17の電圧V□はとなる。
コンパレータ11の出力Wは、VニーVTが正ならばL
OWレベルに変化し110#l 7’、c−出力し、V
よ−V Tが負ならH4gh レベルに変化し、1”
を出力する。
OWレベルに変化し110#l 7’、c−出力し、V
よ−V Tが負ならH4gh レベルに変化し、1”
を出力する。
V、−V〒の正負をコンパレータ11で検出することは
、(38)式からあきらかなように、vtnとり11の
出力Wはパ1″″となシ、これによって8AR12の最
上位ビットは′1″にセットされる。すなわちMOB
(dM−1)はSARの最上位ピッ(36) トに出力される。vl、が−!−vR以下ならば、同様
にしてSARの最上位ビットには0″が出力される。
、(38)式からあきらかなように、vtnとり11の
出力Wはパ1″″となシ、これによって8AR12の最
上位ビットは′1″にセットされる。すなわちMOB
(dM−1)はSARの最上位ピッ(36) トに出力される。vl、が−!−vR以下ならば、同様
にしてSARの最上位ビットには0″が出力される。
MSBがat I nならばCM−1の下端電圧はその
ままVRに接続しパ0”ならばCM−1の下端電圧はO
vにもどし、次の第2ビツトの変換に移る。
ままVRに接続しパ0”ならばCM−1の下端電圧はO
vにもどし、次の第2ビツトの変換に移る。
第2ビツト(dM−2)の変換は、キャパシタCM−2
の下端をVaに接続し、回路15から分圧比−d M+
lΔμCM−1−Δμc M−2を出力させて、Co′
の下端電圧を−d M−tΔμCM−I V n−Δp
CM−2V Rに変化させた後、コンパレータ11の
出力Wを判定することによって行なわれる。この結果も
12がパ1”ならば、CM−2の下端はvRに接続した
ま丑、”0”ならばCk12 の下端はOvに変化さ
せる。次の第3ビツトdM−2の変換に移る。このとき
Co′の下端電圧μVRは (d M−1(−ΔA CM−1)+ d M−+1
(−Δti cM−2)−Δμc M−3)VR・・・
・・・・・・(39) に設定される。
の下端をVaに接続し、回路15から分圧比−d M+
lΔμCM−1−Δμc M−2を出力させて、Co′
の下端電圧を−d M−tΔμCM−I V n−Δp
CM−2V Rに変化させた後、コンパレータ11の
出力Wを判定することによって行なわれる。この結果も
12がパ1”ならば、CM−2の下端はvRに接続した
ま丑、”0”ならばCk12 の下端はOvに変化さ
せる。次の第3ビツトdM−2の変換に移る。このとき
Co′の下端電圧μVRは (d M−1(−ΔA CM−1)+ d M−+1
(−Δti cM−2)−Δμc M−3)VR・・・
・・・・・・(39) に設定される。
以下、同様にして逐次各ビットdfflを出力して(3
7) いき、LSBが最後に出力されて、A/D変換が終了す
る。第2図の回路ではキャパシタ・アレイ10の最下位
キャパシタCo′を較正のために用いているので、較正
用キャパシタCpは不要である。
7) いき、LSBが最後に出力されて、A/D変換が終了す
る。第2図の回路ではキャパシタ・アレイ10の最下位
キャパシタCo′を較正のために用いているので、較正
用キャパシタCpは不要である。
第4図はキャパシタ・アレイ10と抵抗ストリング21
を組合わせた逐次比較形A/D変換器に本発明を実施し
た例である。
を組合わせた逐次比較形A/D変換器に本発明を実施し
た例である。
第1図のキャパシタ・アレイ10を用いたMピット逐次
比較形A/D変換器のだめの回路11゜12.15,2
4等のほかに、最下位のキャパシタCo′の下端にVR
の2N分圧電圧を供給するためのスイッチ回路網24−
1回路が抵抗ストリング21とスイッチSo′の間に設
けられている。スイッチ回路網24−1は回路15から
線37を介して与えられる分圧比データとVRとの積に
等しい電圧を出力するものである。
比較形A/D変換器のだめの回路11゜12.15,2
4等のほかに、最下位のキャパシタCo′の下端にVR
の2N分圧電圧を供給するためのスイッチ回路網24−
1回路が抵抗ストリング21とスイッチSo′の間に設
けられている。スイッチ回路網24−1は回路15から
線37を介して与えられる分圧比データとVRとの積に
等しい電圧を出力するものである。
演算記憶回路15は補正データを求めるときに必要な分
圧比を線35に、A/D変換結果として求めるべきデー
タの上位Mピットを求めるときに必要な分圧比をN36
にそれぞれ出力するように(38) プログラムされているとともに、上位Mビットにつづく
下位Nビットを求めるときに必要な分圧比を線37に出
力するようにプログラムされている。
圧比を線35に、A/D変換結果として求めるべきデー
タの上位Mピットを求めるときに必要な分圧比をN36
にそれぞれ出力するように(38) プログラムされているとともに、上位Mビットにつづく
下位Nビットを求めるときに必要な分圧比を線37に出
力するようにプログラムされている。
キャパシタ・アレイ10の各キャパシタの誤差ΔC工に
対する補正データΔλc、、は第1図の回路と同様にし
て求めて演算記憶回路15に格納する。
対する補正データΔλc、、は第1図の回路と同様にし
て求めて演算記憶回路15に格納する。
その後、キャパシタ・アレイ10を用いた上位Mビット
の変換を第1図と同様に行なう。ただし、キャパシタC
o′の下端電圧をOボルトにするときには、スイッチS
o′を補正電圧発生回路14側に切シかえておき、回路
15から線37に分圧比Oを出力する。その後回路15
から順次異なる分圧比を線37に出力することによシ下
位Nビットの変換を行う。すなわち、キャパシタCo′
の下端電圧を0■からまず’Vaに変化させ、コンパレ
−り11の出力Wを判定する。下位変換においてはCM
−1、CM−2、・・・COおよびOpの下端電圧は上
位Mビット変換終了時のままに固定しておく。すなわち
、C1の下端はd、Vi(d−=1まだはO)に、CP
の下端は、 (39) λPVRdy4ΔλCM−IVRda−2Δλ(k−2
VR−−9e−”−doΔλ〜隻・・・・・・・・・・
・・ (40) になっている。このため、スイッチ30を線36側に切
りかえられたままになっており、回路15はMビットの
変換終了後の分圧比を出力している。
の変換を第1図と同様に行なう。ただし、キャパシタC
o′の下端電圧をOボルトにするときには、スイッチS
o′を補正電圧発生回路14側に切シかえておき、回路
15から線37に分圧比Oを出力する。その後回路15
から順次異なる分圧比を線37に出力することによシ下
位Nビットの変換を行う。すなわち、キャパシタCo′
の下端電圧を0■からまず’Vaに変化させ、コンパレ
−り11の出力Wを判定する。下位変換においてはCM
−1、CM−2、・・・COおよびOpの下端電圧は上
位Mビット変換終了時のままに固定しておく。すなわち
、C1の下端はd、Vi(d−=1まだはO)に、CP
の下端は、 (39) λPVRdy4ΔλCM−IVRda−2Δλ(k−2
VR−−9e−”−doΔλ〜隻・・・・・・・・・・
・・ (40) になっている。このため、スイッチ30を線36側に切
りかえられたままになっており、回路15はMビットの
変換終了後の分圧比を出力している。
下位Nビットの最上位ビット” −1(M S B 肋
:10”すなわち出力Wが10″ならば、CO2の下端
電圧を0■にもどし、eH−1がIt 1#ならば”
V nのままとして、次の第2ビットeN−2の変換に
移る。
:10”すなわち出力Wが10″ならば、CO2の下端
電圧を0■にもどし、eH−1がIt 1#ならば”
V nのままとして、次の第2ビットeN−2の変換に
移る。
第2ピツ)eN−2の変換時は、CO2の下端電圧をe
N−1” V a +” V 1.に設定する。この結
果コンパ4 レータ11の出力Wが°゛0”ならばeN−2は、0”
、出力Wが1”ならばeN−2は“′1″″で1 ある。この後Co′の下端電圧を、eu4 VR+e
N−2、VB2 にもどして第3ピッt’LN−sの変換に移行する。
N−1” V a +” V 1.に設定する。この結
果コンパ4 レータ11の出力Wが°゛0”ならばeN−2は、0”
、出力Wが1”ならばeN−2は“′1″″で1 ある。この後Co′の下端電圧を、eu4 VR+e
N−2、VB2 にもどして第3ピッt’LN−sの変換に移行する。
以下同様にして下位Nビット変換が逝次行なわれていき
、最後に最下位ピッ)eoが出力されて全M+Nビット
のA/D変換が終了する。
、最後に最下位ピッ)eoが出力されて全M+Nビット
のA/D変換が終了する。
下位Nビット変換においては、nビット目の比(40)
較でコンパレータ11は次式のV−VTの正負を検出す
る。
る。
・・・・・・・・・・・・・・・(41)したがって、
vIfiと次式のv6 を比較するととになるので、全M十Nビット変換のうち
最上位から数えて第M+nビット目の逐次比較が行なわ
れている。ただしく0)式はCO2の誤差のため、厳密
には等しくなく、このために下位(41) のNビット変換に誤差が発生する。しかし抵抗ストリン
グ21の分圧電圧は本質的に単調性があるので実用上の
効果は十分発揮できる高分解能M十Nピットの逐次比較
形A/D変換器が実現可能と力る。
vIfiと次式のv6 を比較するととになるので、全M十Nビット変換のうち
最上位から数えて第M+nビット目の逐次比較が行なわ
れている。ただしく0)式はCO2の誤差のため、厳密
には等しくなく、このために下位(41) のNビット変換に誤差が発生する。しかし抵抗ストリン
グ21の分圧電圧は本質的に単調性があるので実用上の
効果は十分発揮できる高分解能M十Nピットの逐次比較
形A/D変換器が実現可能と力る。
第5図はキャパシタ・アレイ10と抵抗ストリング21
を組合せた逐次比較形A/D変換器において本発明を適
用し、第4図の実施例のM+Nビット変換器の高精度化
をさらに図った実施例である。
を組合せた逐次比較形A/D変換器において本発明を適
用し、第4図の実施例のM+Nビット変換器の高精度化
をさらに図った実施例である。
回路構成は第4図の構成と同じく、キャパシタ・アレイ
10、コンパレータ11、逐次比較レジスタ(SAR)
12 、データ演算記憶回路15、補正電圧供給回路1
4、制御回路31から成るが、較正用キャパシタCpの
下端へは電圧フォロア囚27の出力電圧、あるいは電圧
フォロア囚27と電圧フォロア@28の両出力端に接続
された抵抗ストリング29とスイッチ回路網24−3に
よシこれらの両端電圧を2N個に分圧した電圧が供給さ
れるように構成されている。
10、コンパレータ11、逐次比較レジスタ(SAR)
12 、データ演算記憶回路15、補正電圧供給回路1
4、制御回路31から成るが、較正用キャパシタCpの
下端へは電圧フォロア囚27の出力電圧、あるいは電圧
フォロア囚27と電圧フォロア@28の両出力端に接続
された抵抗ストリング29とスイッチ回路網24−3に
よシこれらの両端電圧を2N個に分圧した電圧が供給さ
れるように構成されている。
(42)
電圧フォロア(5)27は抵抗ストリング21に接続さ
れた2N分圧用のスイッチ回路網24に接続されている
。このスイッチ回路網(A)24は第1図〜第4図のス
イッチ回路網24と同じく演算記憶回路15からスイッ
チ30を介して与えられる分圧比データによシ制御され
る。
れた2N分圧用のスイッチ回路網24に接続されている
。このスイッチ回路網(A)24は第1図〜第4図のス
イッチ回路網24と同じく演算記憶回路15からスイッ
チ30を介して与えられる分圧比データによシ制御され
る。
一方、電圧フォロア(B)28は、抵抗ストリング21
に接続された2N分圧用のスイッチ回路網24−2に接
続されている。このスイッチ回路網24−2の制御デー
タは演算記憶回路15から線38を介して与えられる。
に接続された2N分圧用のスイッチ回路網24−2に接
続されている。このスイッチ回路網24−2の制御デー
タは演算記憶回路15から線38を介して与えられる。
キャパシタ・アレイ10の各キャパシタCmの誤差ΔC
1に対する補正データΔλcmは第4図の回路と同じ操
作で求め、この結果を演算記憶回路15へ格納し、その
後、上位Mビットを求める。
1に対する補正データΔλcmは第4図の回路と同じ操
作で求め、この結果を演算記憶回路15へ格納し、その
後、上位Mビットを求める。
ただしこのときCpの下端電圧はスイッチ回路網24の
出力が電圧フォロア(A)27を介して供給されるよう
に、スイッチSpを電圧フォロア(5)側にセットする
。
出力が電圧フォロア(A)27を介して供給されるよう
に、スイッチSpを電圧フォロア(5)側にセットする
。
このときスイッチ回路網24への分圧比は演算(43)
記憶回路15が線35あるいは36を介して供給するの
は第1図の場合と同じである。
は第1図の場合と同じである。
つづいて下位Nビットの変換を以下のように行う。
上位Mビットの変換終了時の電圧フォロアAの入力電圧
VAは VA =λpVn−dM−1ΔλCM−I V B−d
M−2ΔλCM−2vR’ ” ’ [1ΔλCOV
R・・・・・・・・・・・・(44) となっている。これに対し電圧フォロアBの入力電圧V
nは、 Vi+=V^−Δλc o’ V n ・
・・・・・・・・(45)となるように設定する。Δλ
col は(16勺式で演算され、あらかじめ求めて
補正データ演算記憶回路15に格納されている。しだが
って(45)式の電圧Vsに対応した分圧比を演算記憶
回路15が求めてR38に出力すればよい。この分圧比
は回路15がMビットの変換終了時に線36に出力して
いる分圧比よシΔλcolだけ小さい値である。こうし
て電圧フォロアA、Bの入力電圧を(44)式。
VAは VA =λpVn−dM−1ΔλCM−I V B−d
M−2ΔλCM−2vR’ ” ’ [1ΔλCOV
R・・・・・・・・・・・・(44) となっている。これに対し電圧フォロアBの入力電圧V
nは、 Vi+=V^−Δλc o’ V n ・
・・・・・・・・(45)となるように設定する。Δλ
col は(16勺式で演算され、あらかじめ求めて
補正データ演算記憶回路15に格納されている。しだが
って(45)式の電圧Vsに対応した分圧比を演算記憶
回路15が求めてR38に出力すればよい。この分圧比
は回路15がMビットの変換終了時に線36に出力して
いる分圧比よシΔλcolだけ小さい値である。こうし
て電圧フォロアA、Bの入力電圧を(44)式。
(45)式で表わされる電圧に設定し、かつスイッチ(
44) Spを電圧フォロアB側に切りかえ、抵抗ストリング2
9の分圧電圧がスイッチ回路網24−3からCpの下端
に供給されるようにする。この後下位Nビットのうちの
最上位ビットeNJがまず次の手順で出力される。
44) Spを電圧フォロアB側に切りかえ、抵抗ストリング2
9の分圧電圧がスイッチ回路網24−3からCpの下端
に供給されるようにする。この後下位Nビットのうちの
最上位ビットeNJがまず次の手順で出力される。
演算記憶回路15から線37を介して分圧ルミを示す制
御データをスイッチ回路網24−1゜24−3に出力す
るととによりco’の下端の電圧をMビット変換終了時
の電圧OVから2 V aの電圧へ変化させ、CPの下
端には の電圧を印加する。この結果得られるコンパレータ11
の出力Wがe N−1である。
御データをスイッチ回路網24−1゜24−3に出力す
るととによりco’の下端の電圧をMビット変換終了時
の電圧OVから2 V aの電圧へ変化させ、CPの下
端には の電圧を印加する。この結果得られるコンパレータ11
の出力Wがe N−1である。
この値e N−1がSA、R12の最上位ビット位置に
格納される。このeN−!に応答して回路15は線37
を介して次の分圧比をスイッチ回路網24−1.24−
3に出力する。
格納される。このeN−!に応答して回路15は線37
を介して次の分圧比をスイッチ回路網24−1.24−
3に出力する。
(45)
この結果、eN−1が001′のときはキャノくシタC
p17)下端電圧はVA 十’ (VB VA)にナ
ル。
p17)下端電圧はVA 十’ (VB VA)にナ
ル。
一方、eN−1が°゛1”のときはキャノ々シタンス3
Cp(D下端電圧はVA + (VB VA )=
VA 、Δλc o’ VRになる。このときのコ
ンパレータ11の出力Wが第2ビットeN−2を与え、
SAP、12の第2ビット位置にストアされる。
VA 、Δλc o’ VRになる。このときのコ
ンパレータ11の出力Wが第2ビットeN−2を与え、
SAP、12の第2ビット位置にストアされる。
以下同様にして各ビットの変換が行なわれる。
第nビットe、の変換時には、回路15は分圧比を線3
7に出力する。この結果Co’の下端に・・・・・・・
・・(47) の電圧が供給され、CPの下端には (46) の電圧が供給され、この結果キャパシタ・アレイ10の
上端17の電圧(Vx VT)の正負がコンパレータ1
1によシ比較され、出力される。
7に出力する。この結果Co’の下端に・・・・・・・
・・(47) の電圧が供給され、CPの下端には (46) の電圧が供給され、この結果キャパシタ・アレイ10の
上端17の電圧(Vx VT)の正負がコンパレータ1
1によシ比較され、出力される。
(47)
すなわち、vImと次式のv、Iの比較結果がコンパレ
ータ11に出力される。
ータ11に出力される。
コンパレータ11の出力Wが″0″ならば、(Vll
VT ) <: 0 、 VtmりV、 f eN−
n=″′0″となυ出力WがII 1#ならば、 (V x Vり ) O+ Vtm 、> Vaテe
N−a=’″1”となる。
VT ) <: 0 、 VtmりV、 f eN−
n=″′0″となυ出力WがII 1#ならば、 (V x Vり ) O+ Vtm 、> Vaテe
N−a=’″1”となる。
こうして各ビットが次々に出力され、最後に最下位ビッ
トe0が出力され、全M十NビットのA/D変換が終了
する。
トe0が出力され、全M十NビットのA/D変換が終了
する。
(48)
第5図の回路では電圧フォロアA、Bのオフセット電圧
があっても、出力電圧の変化分だけが補正電圧としてC
pの下端電圧に要求されるので、これらは相殺してオフ
セットの影響はなくすことができる。
があっても、出力電圧の変化分だけが補正電圧としてC
pの下端電圧に要求されるので、これらは相殺してオフ
セットの影響はなくすことができる。
第5図のA/D変換器ではCO2に含まれる誤差がCp
を介して消去され、下位Nビット変換の高精度化を図る
ことができる。抵抗ストリング21゜29がNビットの
精度を満たすので、全M+Nビットの直線性が本発明に
よって保証される。
を介して消去され、下位Nビット変換の高精度化を図る
ことができる。抵抗ストリング21゜29がNビットの
精度を満たすので、全M+Nビットの直線性が本発明に
よって保証される。
また本発明のA/D変換器は補正データをディジタル値
で得ることができ、特殊な集積回路技術は必要としない
ため通常のMOS−ICプロセスで全回路を容易にモノ
リシック化することができる。
で得ることができ、特殊な集積回路技術は必要としない
ため通常のMOS−ICプロセスで全回路を容易にモノ
リシック化することができる。
以上述べた実施例においては、補正データの検出のため
の回路を内蔵させていたが、実際には、A/D変換器の
製造後、別に設けた回路にょシ補正データを検出し、実
際の製品には、この補正データを記憶してA/D変換動
作のみを行なわせるようにすることもできることは明ら
かである。
の回路を内蔵させていたが、実際には、A/D変換器の
製造後、別に設けた回路にょシ補正データを検出し、実
際の製品には、この補正データを記憶してA/D変換動
作のみを行なわせるようにすることもできることは明ら
かである。
(49)
以上述べたように本発明によれば、回路的な自己較正機
能により、高精度の逐次比較形A/D変換器を実現する
ことができる。また従来の集積回路技術で全回路を製造
することができ、特殊なプロセス技術や厳しい設計条件
は要求されない。生産性やコストの点で問題となるトリ
ミングも不要であるから、低価格のA/D変換器を提供
することができる。さらに、実施例で述べたごとく補正
データの検出を実際のA/D変換の前後に随時実行すれ
ば、用いられる環境や周囲条件の変化、素子の経年変化
に対応できる。このため安定性のよい高精度のA/D変
換特性が得られる。
能により、高精度の逐次比較形A/D変換器を実現する
ことができる。また従来の集積回路技術で全回路を製造
することができ、特殊なプロセス技術や厳しい設計条件
は要求されない。生産性やコストの点で問題となるトリ
ミングも不要であるから、低価格のA/D変換器を提供
することができる。さらに、実施例で述べたごとく補正
データの検出を実際のA/D変換の前後に随時実行すれ
ば、用いられる環境や周囲条件の変化、素子の経年変化
に対応できる。このため安定性のよい高精度のA/D変
換特性が得られる。
第1図は本発明による逐次比較形A/D変換器の回路図
、第2図は第1図の回路のタイミングチャートを示す図
、第3図〜第一4=5図はそれぞれ本発明による逐次比
較形A/D変換器の他の回路図である。 10・・・28加重のキャパシタ・アレイ、11・・・
コンパレータ、12・・・逐次比較レジスタ(SA1’
L)、(50) 13・・・自己較正回路、14・・・補正電圧供給回路
、15・・・演算記憶回路、16・・・スイッチ、17
・・・キャパシタ・アレイの上端、18・・・反転増幅
器、インバータ、19・・・スイッチ、20・・・電圧
供給線、21・・・抵抗ストIJング、22.23・・
・抵抗端子、24.24−1.24−2・・・スイッチ
回路網、25・・・出力端子、26・・・制御入力端子
、27゜28・・・電圧フォロアA、B、29・・・抵
抗ストリング、30・・・スイッチ、31・・・制御回
路、35゜36.37・・・制御データ出力(分圧比)
、33・・・制御入力、34・・・スイッチコントロー
ル信号。 代理人 弁理士 薄田利幸 (51)
、第2図は第1図の回路のタイミングチャートを示す図
、第3図〜第一4=5図はそれぞれ本発明による逐次比
較形A/D変換器の他の回路図である。 10・・・28加重のキャパシタ・アレイ、11・・・
コンパレータ、12・・・逐次比較レジスタ(SA1’
L)、(50) 13・・・自己較正回路、14・・・補正電圧供給回路
、15・・・演算記憶回路、16・・・スイッチ、17
・・・キャパシタ・アレイの上端、18・・・反転増幅
器、インバータ、19・・・スイッチ、20・・・電圧
供給線、21・・・抵抗ストIJング、22.23・・
・抵抗端子、24.24−1.24−2・・・スイッチ
回路網、25・・・出力端子、26・・・制御入力端子
、27゜28・・・電圧フォロアA、B、29・・・抵
抗ストリング、30・・・スイッチ、31・・・制御回
路、35゜36.37・・・制御データ出力(分圧比)
、33・・・制御入力、34・・・スイッチコントロー
ル信号。 代理人 弁理士 薄田利幸 (51)
Claims (1)
- 【特許請求の範囲】 1、それぞれの一端が共通に接続された複数のキャパシ
タと、該共通接続点の電圧に応答してデジタル信号を出
力する手段と、該複数のキャパシタの各々の他端にアナ
ログ電圧を印加した後、該出力手段から逐次出力される
複数のデジタル信号が該アナログ電圧に対する複数のデ
ジタルビットを表すように1該複数のキャパシタの各各
の咳他端に複数の異なる電圧のいずれかを逐次切りかえ
て入力する制御手段と、該共通接続点に一端が接続され
た補正用キャパシタと、該複数のキャパシタの各々の容
量誤差と該複数のキャパシタの各々の他端に入力されて
いる電圧に依存して異なる補正電圧を該制御手段による
切シ換え動作に同期して発生して該補正用キャパシタの
他端に供給する手段とを有するA/D変換器。 2、 該補正電圧供給手段は、該容量誤差を表わす補正
データを記憶する手段と、該制御手段による切シ換え動
作に同期して該複数のキャパシタの各々印加されている
電圧と該補正データに基づき該補正電圧を発生する手段
とからなる第1項のA/D変換回路。 3、該複数の電圧は第1.第2の電圧からなシ、該補正
データは該容量誤差と該補正用キャパシタの容量の比で
あり、該補正電圧発生手段は、該制御手段による切り換
えに同期して、該第1の電圧が印加されているキャパシ
タに対する補正データの和に依存した分圧比を出力する
手段と、該第1と第2の電圧差を該分圧比によシ分圧し
て該補正電圧を出力する手段とからなる第2項のA/D
変換回路。 4、該複数のキャパシタは二進の重みをつけられたキャ
パシタを有し、該出力手段は該共通接続点の電圧に応じ
て2値信号を出力する手段であシ、該制御手段は該出力
手段が該デジタルビットの最上位ビットに対する2値信
号から順次、該デジタルビットの各ビットに対する2値
信号を出力するように、該複数のキャパシタへ該第1.
第2の電圧を逐次切りかえて供給するものである第3項
のA/D変換器。 5、該複数のキャパシタの一つと該補正用キャパシタは
共通のキャパシタであシ、該制御手段は該共通のキャパ
シタの他端を該アナログ信号に接続後膣補正電圧印加手
段に接続する手段を有する第1項から第4項のいずれか
のA/D変換器。 6、該複数のキャパシタは二進の重みをつけられたM個
のキャパシタと、該M個のキャパシタの内、最も小さな
重みをつけられたキャパシタC。 と同じ重みを有する(M+、1)番目のキャパシタCo
′とを有し、該(M+1)番目のキャパシタCo′が該
共通のキャパシタとして用いられる第5項のA/D変換
器。 7、該補正用キャパシタの該他端に異なる電圧のいずれ
かを供給する第1の手段と、該出力手段から逐次出力さ
れる複数のデジタル信号が任意の一つのキャパシタC1
に対する該補正データを表わすように該複数のキャパシ
タの該他端に該複数の異なる電圧のいずれかを逐次切り
かえて入力するとともに、該第1の手段に、供給すべき
電圧を指定する信号を送出する該出力手段の出力に接続
された第2の手段と、該出力手段からのデジタル信号を
該補正データ記憶手段に書込む手段とをさらに有する第
2項のA/D変換器。 8、該複数のキャパシタは2進の重みをつけられたキャ
パシタからなり、該複数の電圧ば第1゜第2の電圧から
なり、該第1の手段は、分圧比に応じて該第1.第2の
電圧の差を分圧した電圧を出力する手段であり、該第2
の手段は、該一つのキャパシタC,より大きな重みを有
する第1のキャパシタ群の他端に該第1又は第2のいず
れかの電圧を印加し、該一つのキャパシタC1に該第1
の電圧を印加し、該一つのキャノ(シタより小さ々重み
を有する第2のキャノくシタ群の他端に第2の電圧を印
加した第1の状態から、該一つのキャパシタおよび該第
2のキャノ々シタ群にそれぞれ該第2.第1の電圧を印
加した第2の状態に切りかえ、該第2の状態において、
該共通接続点の電圧が該第1の状態におけるそれに等し
くなる方向に順次具なる値を該分圧比として出力する手
段である第7項のA/D変換回路。 9、該複数のキャパシタは2進の重みをつけられたM個
のキャパシタと、その内最も小さな重みを有するキャパ
シタco と同じ重みを有する(M+1)番目のキャパ
シタCo′とを有し、該第2の手段は、該キャパシタC
oを該任意の一つのキャパシタとして選んだときには該
(M+1)番目のキャパシタCo′を該キャパシタC’
oに対する該第2のキャパシタ群として該第1、第2の
状態を切りかえるものである第8項のA/D変換回路。 10、該複数のキャパシタは2進の重みをもったM個の
キャパシタと、その内最も小さ力重みを有するキャパシ
タCoと同じ重みを有する(M+1)番目のキャパシタ
Co′ とを有し、該(M+1)番目のキャパシタC
o′は該補正用キャパシタとして用いられ、該制御手段
は、該(M+1)番目のキャパシタの他端に該アナログ
信号を入力した後膣補正電圧供給手段に接続するもので
あシ、該複数の電圧は第1.第2の電圧からなり、該第
1の手段は該第1の電圧と該第1の電圧の反対符号を有
する第3の電圧との差を分圧比に応じて分圧した電圧を
出力するものであり、該第2の手段は、該一つのキャパ
シタCnより大きな重みを有する第1のキャパシタ群の
他端に該第1又は第2のいずれかの電圧を印加し、該一
つのキャパシタC1には該第1の電圧を印加し、該一つ
のキャパシタよシ小さな重みを有する、該(M+1)番
目以外の第2のキャパシタ群には該第2の電圧を印加し
、該(R4+1)番目のキャパシタの他端には該第3の
電圧を印加した第1の状態から、該一つのキャパシタの
他端および該一つのキャパシタを除く第2のキャパシタ
群にそれぞれ該第2.第1の電圧を印加した第2の状態
に切シかえ、該第2の状態において、該共通接続点の電
圧が該第1の状態におけるそれに等しくなる方向に順次
異なる値を該分圧比として出力する手段である第7項の
A/D変換器。 11、該複数のキャパシタは二値の重みをつけられたM
個のキャパシタと、その内張も小さな重みをつけられた
キャパシタCG と同じ重みをつけられた(M+1)番
目のキャパシタとを有し、該初数の電圧は第1.第2の
電圧を有し、制御手段は該出力手段がM個のデジタルビ
ットをその最上位ビットから逐次出力するように該複数
のキャパシタと該第1.第2の電圧との接続を該出力手
段の出力によシ逐次切シかえる手段であり、該補正電圧
供給手段は、該第1.第2の電圧差を分圧比に応じて分
圧して該補正用キャパシタの該他端に出力する手段と、
該M個のキャパシタの容量誤差を記憶する手段と、該制
御手段が該接続を逐次切りかえることによシ該出力手段
から値1が出力された複数の桁位に対応するキャパシタ
に対する容量誤差を該記憶手段から読出し、該読出され
た容量誤差の和に依存した分圧比を該分圧電圧出力手段
に供給するごとく該出力手段からの逐次出力に応答して
異なる分圧比を該分圧手段に供給する手段とからなる第
1項のA/D変換器。 12、該制御手段は該第1.第2の電圧と該M個のキャ
パシタを接続を該出力手段が該M個のデジタルビットを
その最上位ビットか牧逐次出力するように該出力手段の
出力に応じて逐次切りかえる手段と、該分圧手段の出力
を該(M+1’)番のキャパシタCo′の該他端に接続
する手段とを有し、もって該’(M + 1 )番目の
キャパシタを該補正用キャパシタとして用いるようにし
た第11項のA/D変換器。 13、該M個のキャパシタの任意の一つを選んでその他
端を該第1の電圧に接続し、該一つのキャパシタより重
みの小さなキャパシタと該1+1)番目のキャパシタか
らなるキャパシタ群の他端を該第2の電圧に接続した第
1の状態から、該一つのキャパシタより重みの大きい第
2のキャパシタ群に印加する電圧はかえ々いで、該一つ
のキャパシタに該第2の電圧に接続し、該第1のキャパ
シタ群を該第1の電圧に接続した状態に切りかえる第1
の手段と、該第2の接続状態における該共通接続点の電
圧が該第1の接続状態におけるそれに等しくなるまで、
該出力手段の出力に応じて逐次的に異なる分圧比を出力
する第2の手段と、該第2の手段からの分圧比を逐次該
分圧電圧出力手段に供給する第3の手段と、該出力手段
から逐次出力される該出力を該容量誤差として該記憶手
段に書込む手段とをさらに有する第11項のA/D変換
器。 14、分圧比に応じて該第1.第2の電圧差を分圧する
該キャパシタの他端に接続された第1の手段と、該出力
手段が該アナログ信号に対する該Mビットより下位のN
ビットをその上位ビット側から逐次出力するように、該
Mビットのデジタル信号の出力後、該第1の手段に順次
異なる分圧比を送出する第2の手段とを有する第11項
のA/D変換器。 (9) 15、分圧比に応じて該第1.第2の電圧を分圧する第
3の手段と、該第3の手段に該分圧電圧発生手段が該M
ビットの出力終了時に出力している電圧よりも該(M+
1 )番目のキャパシタの容量誤差に依存した電圧だけ
小さい電圧を出力するためめ分圧比を該第3の手段に入
力する第4の手段と、該第2の手段から送出される分圧
比に基づき該第3の手段と該分圧電圧出力手段の出力を
分圧するだめの第5の手段とを有する第14項のA/D
変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19247582A JPS5983418A (ja) | 1982-11-04 | 1982-11-04 | A/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19247582A JPS5983418A (ja) | 1982-11-04 | 1982-11-04 | A/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5983418A true JPS5983418A (ja) | 1984-05-14 |
Family
ID=16291905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19247582A Pending JPS5983418A (ja) | 1982-11-04 | 1982-11-04 | A/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5983418A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63110819A (ja) * | 1986-10-28 | 1988-05-16 | Toshiba Corp | A/dコンバ−タ回路 |
JPH03280720A (ja) * | 1990-03-29 | 1991-12-11 | Sanyo Electric Co Ltd | A/d変換器 |
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EP1303048A1 (en) * | 2001-09-28 | 2003-04-16 | STMicroelectronics Pvt. Ltd | An improved switched-capacitor based charge redistribution successive approximation analog to digital converter (ADC) |
US7764214B2 (en) | 2007-07-31 | 2010-07-27 | Sanyo Electric Co., Ltd. | Analog-to-digital converter for converting input analog signal into digital signal through multiple conversion processings |
US7928871B2 (en) | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
US8368577B2 (en) | 2010-03-24 | 2013-02-05 | Fujitsu Semiconductor Limited | A/D converter |
US8519874B2 (en) | 2010-09-29 | 2013-08-27 | Fujitsu Limited | Successive approximation A/D converter |
JP2020065241A (ja) * | 2018-10-17 | 2020-04-23 | 創意電子股▲ふん▼有限公司 | 校正方法及び校正システム |
-
1982
- 1982-11-04 JP JP19247582A patent/JPS5983418A/ja active Pending
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