KR100799948B1

KR100799948B1 - 반도체 집적 회로

Info

Publication number: KR100799948B1
Application number: KR1020020017208A
Authority: KR
Inventors: 고가도루; 후지오카신야; 모리가츠히로
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-11-28
Filing date: 2002-03-29
Publication date: 2008-02-01
Also published as: EP1317044A3; US6683491B2; CN1421929A; KR20030043575A; CN1173402C; EP1317044A2; US20030098741A1; JP2003162895A; JP4132795B2; TW550584B; DE60221625T2; EP1317044B1; DE60221625D1

Abstract

본 발명은 복수의 동작 모드를 갖는 반도체 집적 회로에 있어서, 동작 모드의 전환시에 내부 회로의 오동작을 방지하는 것을 목적으로 한다.

본 발명에 따르면, 제1 및 제2 전압 생성 회로는 제1 내부 전원선으로 공급되는 제1 내부 전원 전압 및 제2 내부 전원선으로 공급되는 제2 내부 전원 전압을 각각 생성한다. 단락 회로는 제1 및 제2 전압 생성 회로가 함께 동작을 정지하고 있을 때에 제1 내부 전원선과 제2 내부 전원선을 단락한다. 제1 및 제2 내부 전원선은 플로우팅이 되고, 각 내부 전원선에 축적된 전하는 서서히 방출된다. 이 때, 전하는 양 내부 전원선에 재분배되기 때문에 제1 내부 전원 전압과 제2 내부 전원 전압은 동일한 값이 되고, 또한 강하된다. 따라서, 제1 및 제2 내부 전원 전압이 역전되는 것을 방지할 수 있고, 제1 및 제2 내부 전원선에 각각 접속된 내부 회로가 오동작하는 것을 방지할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 도시하는 블럭도.

도 2는 도 1의 VPP 생성 회로 및 Vii 생성 회로를 도시하는 블럭도.

도 3은 도 1의 단락 회로를 상세히 도시하는 회로도.

도 4는 제1 실시예에 있어서의 스탠바이 모드로부터 파워다운 모드로 전환될 때의 승압 전압(VPP) 및 강압 전압(Vii)의 변화를 도시하는 설명도.

도 5는 제1 내부 회로 및 제2 내부 회로의 예를 도시하는 회로도.

도 6은 제2 실시예에 있어서의 단락 회로를 상세히 도시하는 회로도.

도 7은 종래의 스탠바이 모드로부터 파워다운 모드로 전환될 때의 승압 전압(VPP) 및 강압 전압(Vii)의 변화를 도시하는 설명도.

도 8은 종래의 반도체 집적 회로의 오동작의 예를 도시하는 설명도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 커맨드 버퍼/디코더

12 : 어드레스 버퍼/프리디코더

14 : VREF 생성 회로

16 : VPP 생성 회로

18 : Vii 생성 회로

20 : 단락 회로

20a, 20b, 46, 48, 52 : CMOS 인버터

20c, 20d : NOR 게이트

20e : pMOS 트랜지스터

20f : nMOS 트랜지스터

22 : 메모리 코어

24 : 데이터 입출력 버퍼

26 : 메모리 셀 어레이

28 : 워드 디코더

30 : 센스 앰프/스위치

32 : 컬럼 디코더

34, 36 : VPP 검출 회로

38 : 승압 회로

38a, 38b : 승압 유닛

40, 42 : Vii 검출 회로

44 : 강압 회로

44a, 44b : 강압 유닛

50 : 래치 회로

CMD : 커맨드 신호

RDZ : 판독 제어 신호

WRZ : 기록 제어 신호

ACTZ : 액티브 제어 신호

PDZ : 파워다운 제어 신호

IADD : 내부 어드레스 신호

VDD : 외부 전원 전압

VREF : 참조 전압

VPP : 승압 전압, 승압 전원선

Vii : 강압 전압, 강압 전원선

MC : 메모리 셀

WL : 워드선

BL : 비트선

DQ : 데이터 단자

OPT1Z, OPT2Z, OPT3Z, OPT4Z : 동작 신호

본 발명은 복수 종류의 전압 생성 회로를 구비하는 반도체 집적 회로에 관한 것이다. 또한, 본 발명은 복수의 동작 모드를 갖는 반도체 집적 회로에 관한 것이다.

최근, 배터리를 사용하여 동작하는 휴대 기기가 보급되고 있다. 이들 휴대 기기에 실장되는 반도체 집적 회로는 배터리의 사용 시간을 길게 하기 위해 저소비 전력인 것이 요구된다. 이 때문에, 이런 종류의 반도체 집적 회로는 외부 전원 전압보다 전압이 낮은 내부 전원 전압을 발생하는 전압 생성 회로를 내장하고 있다. 내부 전원 전압을 반도체 집적 회로의 내부 회로로 공급함으로써 저소비 전력이 실현된다. 또한, DRAM 등의 반도체 집적 회로에서는 워드선의 승압 전압(내부 전원 전압)을 생성하는 전압 생성 회로를 가지고 있다. 즉, 복수 종류의 전압 생성 회로에서 생성되는 복수 종류의 내부 전원 전압이 복수의 내부 회로로 각각 공급된다.

또한, 이런 종류의 반도체 집적 회로는 전압 생성 회로를 능력이 상이한 복수의 유닛으로 구성하고, 동작시키는 유닛을 동작 모드에 따라 전환함으로써 저소비 전력을 실현하고 있다. 예를 들면, DRAM에서는 판독 동작 및 기록 동작 등이 실행되는 액티브 모드시에는(워드선의 선택시) 능력이 큰 유닛을 동작시킨다. 유효한 커맨드가 공급되고 있지 않는 스탠바이 모드시에는(워드선의 비선택시) 능력이 작은 유닛을 동작시킨다. 또한, 파워다운 모드(저소비 전력 모드)시에는 모든 유닛의 동작을 정지하고, 내부 전원 전압의 생성을 정지한다. 이 때, 정보의 유지가 필요한 래치 회로 등으로만 외부 전원 전압이 공급되고, 그 밖의 회로는 동작을 정지시킨다. 이 때문에, 소비 전력이 더욱 내려간다.

상기한 바와 같이, 내부 전원 전압의 생성은 파워다운 모드시에 정지한다. 이 때문에, 반도체 집적 회로의 상태가 스탠바이 모드 또는 액티브 모드로부터 파워다운 모드로 전환될 때, 내부 전원 전압을 공급하는 내부 전원선은 플로우팅이 된다. 이 때, 내부 전원선에 저장되어 있는 전하는 누설 경로(leak path)를 통하여 서서히 접지선으로 방출된다. 즉, 내부 전원 전압은 서서히 강하한다.

도 7은 스탠바이 모드로부터 파워다운 모드로 전환될 때의 내부 전원 전압(VPP, Vii)[이하, 승압 전압(WPP) 및 강압 전압(Vii)이라 칭함]의 변화를 나타내고 있다. 누설 경로의 구성에 따라서는 승압 전압(VPP)이 강압 전압(Vii)보다 빠르게 강하하고, 승압 전압(VPP)이 강압 전압(Vii)보다 낮아지는 경우를 생각할 수 있다[도 7의 (a) 참조]. 이 때, 승압 전압(VPP) 및 강압 전압(Vii)을 수신하고 있는 회로가 오동작하는 문제가 있다. 또한, 누설 경로의 구성은 반도체 집적 회로의 기판 구조 및 회로 레이아웃 등에 의존한다.

도 8은 반도체 집적 회로의 오동작의 예를 나타내고 있다. 이 예에서는 세로 접속으로 접속된 CMOS 인버터(2, 4), 래치 회로(6)에서의 오동작을 설명한다. CMOS 인버터(2)의 pMOS 트랜지스터의 소스에는 승압 전원선(VPP)이 접속되어 있다. CMOS 인버터(4)의 pMOS 트랜지스터의 소스에는 강압 전원선(Vii)이 접속되어 있다. 래치 회로(6)는 입력과 출력이 서로 접속된 2 개의 CMOS 인버터(8)를 가지고 있다. 각 CMOS 인버터(8)의 pMOS 트랜지스터의 소스에는 외부 전원선(VDD)이 접속되어 있다.

스탠바이 모드 중, 입력 신호(IN)는 논리 0으로, CMOS 인버터(2)의 출력은 논리 1[승압 전압(VPP)]로, CMOS 인버터(4)의 출력은 논리 0으로, 래치 회로(6)의 출력(OUT)은 논리 1로 되어 있다. 반도체 집적 회로의 동작 모드가 파워다운 모드로 전환되고, 도 7의 (a)에 도시한 바와 같이, 승압 전압(VPP)이 강압 전압(Vii)보다 낮아지면, CMOS 인버터(4)의 입력은 논리 1로부터 논리 0으로 변화된다. CMOS 인버터(4)는 논리 1을 오출력하기 때문에 래치 회로(6)의 데이터는 반전한다. 즉, 파워다운 모드 중에 유지될 래치 회로(6)의 데이터는 파괴된다. 따라서, 파워다운 모드로부터 스탠바이 모드 또는 액티브 모드로 전환되었을 때에 반도체 집적 회로는 오동작하는 문제가 있다.

본 발명의 목적은 반도체 집적 회로의 오동작을 방지하는 데에 있다. 특히, 복수의 동작 모드를 갖는 반도체 집적 회로에 있어서, 동작 모드의 전환시에 내부 회로가 오동작하는 것을 방지하는 것을 목적으로 한다.

청구항 제1항 및 청구항 제8항의 반도체 집적 회로에서는, 제1 전압 생성 회로는 제1 내부 전원선으로 공급되는 제1 내부 전원 전압을 생성한다. 제2 전압 생성 회로는 제2 내부 전원선으로 공급되는 제2 내부 전원 전압을 생성한다. 단락 회로는 제1 및 제2 전압 생성 회로가 함께 동작을 정지하고 있을 때에 제1 내부 전원선과 제2 내부 전원선을 단락한다.

예를 들면, 제1 및 제2 전압 생성 회로는 외부 전원 전압에 기초하여 제1 및 제2 내부 전원 전압을 각각 생성한다. 또한, 예를 들어 제1 내부 전원 전압은 외부 전원 전압보다 높은 승압 전압이고, 제2 내부 전원 전압은 외부 전원 전압보다 낮은 강압 전압이다.

제1 및 제2 전압 생성 회로가 동작을 정지하면, 제1 및 제2 내부 전원선은 플로우팅이 된다. 각 내부 전원선에 축적된 전하는 누설 경로를 통하여 서서히 방출된다. 이 때, 전하는 양 내부 전원선으로 재분배되기 때문에 제1 내부 전원 전압 과 제2 내부 전원 전압은 동일한 값이 되고, 또한 강하한다.

이 때문에, 예를 들어 제1 내부 전원 전압이 제2 내부 전원 전압보다 높은 경우, 제1 및 제2 전압 생성 회로가 동작을 정지한 후, 제1 내부 전원 전압이 제2 내부 전원 전압보다 낮아지는 일은 없다. 따라서, 제1 및 제2 내부 전원 전압이 역전되는 것을 방지할 수 있고, 제1 및 제2 내부 전원선에 각각 접속된 내부 회로가 오동작하는 것을 방지할 수 있다.

청구항 제2항의 반도체 집적 회로에서는, 단락 회로는, 소스·드레인의 한 쪽을 제1 내부 전원 전압선에 접속하고 소스·드레인의 다른 쪽을 제2 내부 전원 전압선에 접속한 트랜지스터를 구비하고 있다. 이 때문에, 간단한 단락 회로에 의해 제1 및 제2 내부 전원선을 서로 단락시킬 수 있다.

청구항 제3항의 반도체 집적 회로에서는, 제1 내부 회로는 제1 및 제2 내부 전원 전압을 수신하여 각각 동작한다. 반도체 집적 회로는 제1 및 제2 전압 생성 회로의 동작을 정지하고 제1 내부 회로로의 제1 및 제2 내부 전원 전압의 공급을 정지하는 파워다운 모드를 가지고 있다. 트랜지스터는 파워다운 모드 중임을 나타내는 파워다운 제어 신호의 출력에 따라 온된다. 이 때문에, 파워다운 모드로의 전환에 동기하여 제1 및 제2 내부 전원선을 신속히 단락시킬 수 있다. 또한, 단락 회로를 간단한 논리 회로에 의해 제어할 수 있다.

청구항 제4항의 반도체 집적 회로에서는, 반도체 집적 회로는 제1 및 제2 전압 생성 회로의 동작을 정지하고 제1 내부 회로로의 제1 및 제2 내부 전원 전압의 공급을 정지하는 파워다운 모드를 가지고 있다. 제1 내부 회로에는 제1 및 제2 내 부 전원선이 각각 접속되어 있다. 제2 내부 회로에는 외부 전원선이 접속되어 있다. 제2 내부 회로는 제1 내부 회로의 출력을 수신하여 동작한다. 즉, 제2 내부 회로는 외부 전원 전압을 직접 수신하고 있기 때문에 파워다운 모드 중에도 동작한다. 단락 회로는 파워다운 모드 중에 제1 내부 전원선과 제2 내부 전원선을 단락한다.

파워다운 모드로의 전환시에 제1 및 제2 내부 전원 전압은 서서히 강하한다. 이 때, 단락 회로가 제1 및 제2 내부 전원선을 서로 단락하기 때문에 제1 및 제2 내부 전원 전압이 역전되는 일은 없다. 이 때문에, 제1 내부 회로는 제1 및 제2 내부 전원 전압이 소정의 전압(회로가 동작 가능한 전압)으로 저하될 때까지의 기간 동안 오동작하는 일이 없이 항상 정확한 논리 신호를 출력한다.

따라서, 파워다운 모드 중에도 동작하는 제2 내부 회로가, 제1 내부 회로로부터의 잘못된 출력을 수신하여 오동작하는 것을 방지할 수 있다. 이 결과, 파워다운 모드의 해제후 반도체 집적 회로가 오동작하는 것을 방지할 수 있다.

청구항 제5항 및 청구항 제7항의 반도체 집적 회로에서는, 반도체 집적 회로는 파워다운 모드 외에 제1 동작 모드 및 제2 동작 모드를 가지고 있다. 예를 들면, 제1 동작 모드는 내부 회로가 정적 상태에 있는 스탠바이 모드이고, 제2 동작 모드는 내부 회로가 동작하는 액티브 모드이다. 제1 전압 생성 회로는 제1 동작 모드 중에 동작하는 제1 전압 생성 유닛과 제2 동작 모드시에 동작하는 제2 전압 생성 유닛을 구비하고 있다. 제2 전압 생성 회로는 제1 동작 모드 중에 동작하는 제3 전압 생성 유닛과 제2 동작 모드시에 동작하는 제4 전압 생성 유닛을 구비하고 있 다.

반도체 집적 회로의 상태가 제1 동작 모드 또는 제2 동작 모드로부터 파워다운 모드로 전환될 때에 제1 및 제3 전압 생성 유닛 또는 제2 및 제4 전압 생성 유닛이 동작을 정지한다. 그리고, 단락 회로는 제1 및 제2 내부 전원선을 단락한다. 이 때문에, 복수의 동작 모드를 갖는 경우에도 파워다운 모드로의 전환시에 제1 및 제2 내부 전원선을 단락함으로써 내부 회로의 오동작을 방지할 수 있다.

청구항 제6항의 반도체 집적 회로에서는, 제1 전압 생성 회로는 제1 동작 모드 중에 동작하고 제1 내부 전원 전압에 따라 제1 전압 생성 유닛을 귀환 제어하는 제1 검출 회로를 구비하고 있다. 또한, 제1 전압 생성 회로는 제2 동작 모드 중에 동작하고 제1 내부 전원 전압에 따라서 제2 전압 생성 유닛을 귀환 제어하는 제2 검출 회로를 구비하고 있다. 제2 전압 생성 회로는 제1 동작 모드 중에 동작하고 제2 내부 전원 전압에 따라 제3 전압 생성 유닛을 귀환 제어하는 제3 검출 회로를 구비하고 있다. 또한, 제2 전압 생성 회로는 제2 동작 모드 중에 동작하고 제2 내부 전원 전압에 따라 제4 전압 생성 유닛을 귀환 제어하는 제4 검출 회로를 구비하고 있다. 각 검출 회로는 파워다운 모드 중에 검출 동작을 정지한다. 이 때문에, 파워다운 모드 중에 제1 및 제2 내부 전원선이 단락되고 제1 및 제2 내부 전원 전압이 변화되었을 때에 검출 회로가 잘못된 검출 동작을 행하는 것을 방지할 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 도시하고 있다. 이 실시 예는 청구항 제1항 내지 청구항 제8항에 대응하고 있다. 이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스를 사용하여 DRAM으로서 형성되어 있다. DRAM은 메모리 셀의 리프레시를 외부에서 인식하는 일없이 실행하는 기능을 가지고 있다. 또한, DRAM의 외부 단자 사양 및 신호의 입출력 타이밍 사양은 SRAM에 맞춰져 있다. 즉, 이 DRAM은 SRAM으로서 동작하는 의사 SRAM이다.

DRAM은 3 가지의 동작 모드를 가지고 있고, 칩의 외부로부터 공급되는 커맨드에 따라 스탠바이 모드(제1 동작 모드), 액티브 모드(제2 동작 모드) 및 파워다운 모드 중 어느 한 상태가 된다. 스탠바이 모드는 유효한 커맨드가 공급되지 않고, 워드선(후술함)이 선택되지 않는 기간이다. 이 때, 내부 회로 중 메모리 동작을 제어하는 내부 회로(입력 회로를 제외한 논리 회로)는 동작하지 않고 정적 상태로 있다. 액티브 모드는 내부 회로가 동작하고 워드선이 선택되며 판독 동작 및 기록 동작 등이 실행되는 기간이다. 파워다운 모드는 내부 전원 전압(후술하는 VPP 및 Vii)을 생성하는 전압 생성 회로가 동작을 정지하고, 내부 전원 전압을 수신하는 내부 회로가 동작을 정지하는 기간이다.

DRAM은 커맨드 버퍼/디코더(10), 어드레스 버퍼/프리디코더(12), VREF 생성 회로(14), VPP 생성 회로(16)(제1 전압 생성 회로), Vii 생성 회로(18)(제2 전압 생성 회로), 단락 회로(20), 메모리 코어(22) 및 데이터 입출력 버퍼(24)를 구비하고 있다. 도면에서 굵은 선으로 도시한 신호선은 복수의 라인으로 구성되어 있다. 신호선의 선단의 백색원은 외부 단자를 나타내고 있다. 신호명의 말미에 붙은 "Z"는 정(正)논리를 나타내고 있다.

커맨드 버퍼/디코더(10)는 DRAM의 외부로부터 공급되는 커맨드 신호(CMD)(칩 인에이블 신호, 라이트 인에이블 신호, 아웃풋 인에이블 신호 등)를 커맨드 단자를 통하여 수신한다. 커맨드 버퍼/디코더(10)는 수신한 신호를 디코드하고, 판독 제어 신호(RDZ), 기록 제어 신호(WRZ), 액티브 제어 신호(ACTZ) 및 파워다운 제어 신호(PDZ)로서 출력한다.

액티브 제어 신호(ACTZ)는 판독 동작을 실행하는 판독 커맨드 또는 기록 동작을 실행하는 기록 커맨드가 공급되었을 때에 활성화된다. 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)는 액티브 제어 신호(ACTZ)의 활성화에 대응하여 활성화된다. 파워다운 제어 신호(PDZ)는 DRAM을 파워다운 모드로 전환하기 위한 파워다운 커맨드가 공급되었을 때에 활성화된다. 또한, 파워다운 모드로의 전환은 파워다운 커맨드의 입력에 한정되지 않는다. 전용의 단자를 사용하여 파워다운 신호를 외부로부터 직접 입력하더라도 좋다.

어드레스 버퍼/프리디코더(12)는 DRAM의 외부로부터 공급되는 어드레스 신호(ADD)를 어드레스 단자를 통하여 수신한다. 어드레스 버퍼/프리디코더(12)는 수신한 신호를 프리디코드하고, 내부 어드레스 신호(IADD)로서 출력한다.

VREF 생성 회로(14)는 전원 단자를 통하여 공급되는 외부 전원 전압(VDD)(예컨대, 2.5 V)에 기초하여 참조 전압(VREF1, VREF2)을 생성한다. VPP 생성 회로(16)는 액티브 제어 신호(ACTZ) 또는 파워다운 제어 신호(PDZ)가 활성화되었을 때에 참조 전압(VREF1)에 기초하여 외부 전원 전압(VDD)보다 높은 승압 전압(VPP)(제1 내부 전원 전압, 예컨대, 3.3 V)을 생성한다. Vii 생성 회로(18)는 액티브 제어 신호(ACTZ) 또는 파워다운 제어 신호(PDZ)가 활성화되었을 때에 참조 전압(VREF2)에 기초하여 외부 전원 전압(VDD)보다 낮은 강압 전압(Vii)(제2 내부 전원 전압, 예컨대, 2 V)을 생성한다.

단락 회로(20)는 파워다운 제어 신호(PDZ)가 활성화되었을 때, 승압 전압(VPP)을 내부 회로(제1 내부 회로)로 공급하는 승압 전원선(VPP)(제1 내부 전원선)과 강압 전압(Vii)을 내부 회로(제1 내부 회로)로 공급하는 강압 전원선(Vii)(제2 내부 전원선)을 단락한다.

메모리 코어(22)는 메모리 셀 어레이(26), 워드 디코더(28), 센스 앰프/스위치(30) 및 컬럼 디코더(32)를 구비하고 있다.

메모리 셀 어레이(26)는 전송 트랜지스터 및 커패시터를 포함하는 복수의 메모리 셀(MC), 각 메모리 셀(MC)의 전송 트랜지스터의 게이트에 접속된 워드선(WL) 및 전송 트랜지스터의 데이터 입출력 노드에 접속된 비트선(BL)을 가지고 있다.

워드 디코더(28)는 내부 어드레스 신호(IADD) 중 로우 어드레스 신호에 따라 워드선(WL) 중 어느 하나를 선택한다. 선택된 워드선(WL)에는 승압 전압(VPP)이 공급된다.

센스 앰프/스위치(30)는 도시하지 않은 센스 앰프 및 컬럼 스위치를 구비하고 있다. 센스 앰프는 예를 들어 판독 동작시에 비트선(BL)을 통하여 메모리 셀(MC)로부터 판독되는 데이터를 증폭한다. 컬럼 스위치는 비트선(BL)에서 판독된 판독 데이터를 데이터 버스선을 통하여 데이터 입출력 버퍼(24)로 전달하고, 데이터 버스선을 통하여 공급되는 기록 데이터를 비트선(BL)으로 전달한다.

컬럼 디코더(32)는 내부 어드레스 신호(IADD) 중 컬럼 어드레스 신호에 따라 컬럼 스위치를 제어하는 제어 신호를 출력한다.

데이터 입출력 버퍼(24)는 판독 데이터를 데이터 단자(DQ)를 통하여 출력하고, 기록 데이터를 데이터 단자를 통하여 입력한다.

또한, 승압 전압(VPP) 및 강압 전압(Vii)은 메모리 코어(22) 및 소정의 내부 회로(제1 내부 회로)로 각각 공급된다. 외부 전원 전압(VDD)은 파워다운 모드시에 데이터를 유지할 필요가 있는 내부 회로(래치 회로 및 레지스터 등을 포함하는 제2 내부 회로)로 공급된다.

도 2는 VPP 생성 회로(16) 및 Vii 생성 회로(18)를 나타내고 있다.

VPP 생성 회로(16)는 스탠바이 모드시에 동작하는 VPP 검출 회로(34)(제1 검출 회로), 액티브 모드시에 동작하는 VPP 검출 회로(36)(제2 검출 회로) 및 승압 회로(38)를 구비하고 있다. 승압 회로(38)는 스탠바이 모드시에 동작하는 승압 유닛(38a)(제1 전압 생성 유닛) 및 액티브 모드시에 동작하는 승압 유닛(38b)(제2 전압 생성 유닛)을 구비하고 있다.

VPP 검출 회로(34)는 파워다운 제어 신호(PDZ)의 로우 레벨시에 동작하고, 승압 전압(VPP)이 참조 전압(VREF1)보다 낮을 때에 동작 신호(OPT1Z)를 활성화한다. 즉, VPP 검출 회로(34)는 스탠바이 모드시 및 액티브 모드시에 승압 전압(VPP)에 따라 승압 유닛(38a)을 귀환 제어하고, 파워다운 모드시에 동작을 정지한다.

VPP 검출 회로(36)는 액티브 제어 신호(ACTZ)의 하이 레벨시에 동작하고, 승압 전압(VPP)이 참조 전압(VREF1)보다 낮을 때에 동작 신호(OPT2Z)를 활성화한다. 즉, VPP 검출 회로(36)는 액티브 모드시에 승압 전압(VPP)에 따라 승압 유닛(38b)을 귀환 제어하고, 스탠바이 모드 및 파워다운 모드시에 동작을 정지한다.

VPP 검출 회로(34, 36)는 파워다운 모드 중에 검출 동작을 정지한다. 이 때문에, 동작 모드가 파워다운 모드로 전환되고 승압 전압(VPP)이 변화되었을 때에 VPP 검출 회로(34, 36)가 잘못된 검출 동작을 행하는 것을 방지할 수 있다.

승압 유닛(38a, 38b)은 동작 신호(OPT1Z, OPT2Z)를 각각 수신하였을 때에 동작하고, 외부 전원 전압(VDD)을 커플링 용량을 이용한 펌핑 동작 등에 의해 승압하며, 승압 전압(VPP)을 생성한다.

Vii 생성 회로(18)는 스탠바이 모드시에 동작하는 Vii 검출 회로(40)(제3 검출 회로), 액티브 모드시에 동작하는 Vii 검출 회로(42)(제4 검출 회로) 및 강압 회로(44)를 구비하고 있다. 강압 회로(44)는 스탠바이 모드시에 동작하는 강압 유닛(44a)(제3 전압 생성 유닛) 및 액티브 모드시에 동작하는 강압 유닛(44b)(제4 전압 생성 유닛)을 구비하고 있다.

Vii 검출 회로(40)는 파워다운 제어 신호(PDZ)의 로우 레벨시에 동작하고, 강압 전압(Vii)이 참조 전압(VREF2)보다 높을 때에 동작 신호(OPT3Z)를 활성화한다. 즉, Vii 검출 회로(40)는 스탠바이 모드 및 액티브 모드시에 강압 전압(Vii)에 따라 강압 유닛(44a)을 귀환 제어하고, 파워다운 모드시에 동작을 정지한다.

Vii 검출 회로(42)는 액티브 제어 신호(ACTZ)의 하이 레벨시에 동작하고, 강압 전압(Vii)이 참조 전압(VREF2)보다 높을 때에 동작 신호(OPT4Z)를 활성화한다. 즉, Vii 검출 회로(42)는 액티브 모드시에 강압 전압(Vii)에 따라 강압 유닛(44b) 을 귀환 제어하고, 스탠바이 모드시 및 파워다운 모드시에 동작을 정지한다.

Vii 검출 회로(40, 42)는 파워다운 모드 중에 검출 동작을 정지한다. 이 때문에, 동작 모드가 파워다운 모드로 전환되고 강압 전압(Vii)이 변화되었을 때에 Vii 검출 회로(40, 42)가 잘못된 검출 동작을 행하는 것을 방지할 수 있다.

강압 유닛(44a, 44b)은 동작 신호(OPT3Z, OPT4Z)를 수신하였을 때에 동작하고, 외부 전원 전압(VDD)을 용량 분할 등에 의해 분압함으로써 강압 전압(Vii)을 생성한다.

도 3은 단락 회로(20)를 상세히 도시하고 있다. 단락 회로(20)는 종속 접속된 CMOS 인버터(20a, 20b)와, 한 쪽의 출력을 다른 쪽의 입력으로 귀환시킨 NOR 게이트(20c, 20d)와, pMOS 트랜지스터(20e)를 구비하고 있다.

CMOS 인버터(20a, 20b)의 pMOS 트랜지스터의 소스는 외부 전원선(VDD)에 접속되어 있다. CMOS 인버터(20a)는 파워다운 제어 신호(PDZ)를 수신하고 있다.

NOR 게이트(20c)는 CMOS 인버터(20a)의 출력 및 NOR 게이트(20d)의 출력을 수신하고 있다. NOR 게이트(20d)는 CMOS 인버터(20b)의 출력 및 NOR 게이트(20c)의 출력을 수신하고 있다. NOR 게이트(20c, 20d)의 pMOS 트랜지스터의 소스는 승압 전원선(VPP)에 접속되어 있다.

pMOS 트랜지스터(20e)는 소스·드레인의 한 쪽을 승압 전원선(VPP)에 접속하고, 소스·드레인의 다른 쪽을 강압 전원선(Vii)에 접속하며, 게이트로 NOR 게이트(20d)의 출력을 수신하고 있다. NOR 게이트(20d)는 파워다운 제어 신호(PDZ)가 하이 레벨일 때 항상 로우 레벨을 출력한다. 이 때문에, 파워다운 신호(PDZ)가 하이 레벨일 때 pMOS 트랜지스터(20e)는 항상 온되고, 승압 전원선(VPP)과 강압 전원선(Vii)을 단락한다. 즉, pMOS 트랜지스터(20e)는 파워다운 제어 신호(PDZ)의 논리를 직접 수신하여 동작한다.

도 4는 스탠바이 모드로부터 파워다운 모드로 전환될 때의 승압 전압(VPP) 및 강압 전압(Vii)의 변화를 도시하고 있다.

이 실시예에서는 상기한 바와 같이 스탠바이 모드시에 커맨드 단자를 통하여 파워다운 커맨드가 공급됨으로써 DRAM의 상태는 파워다운 모드로 전환된다. 이 때, 도 1에 도시한 커맨드 버퍼/디코더(10)는 파워다운 제어 신호(PDZ)를 하이 레벨로 변화시킨다[도 4의 (a) 참조]. 도 2에 도시한 VPP 생성 회로(16)의 VPP 검출 회로(34)는 하이 레벨의 파워다운 제어 신호(PDZ)를 수신하여 검출 동작을 정지하고, 동작 신호(OPT1Z)를 로우 레벨로 변화시킨다[도 4의 (b) 참조]. 승압 유닛(38a)은 로우 레벨의 동작 신호(OPT1Z)를 수신하여 동작을 정지한다. 스탠바이 모드시에는 VPP 검출 회로(36)는 검출 동작을 정지하고, 로우 레벨의 동작 신호(OPT2Z)를 출력하고 있다[도 4의 (c) 참조]. 이 때문에, 승압 유닛(38b)은 동작을 정지하고 있다.

마찬가지로, Vii 생성 회로(18)의 Vii 검출 회로(40)는 하이 레벨의 파워다운 제어 신호(PDZ)를 수신하여 검출 동작을 정지하고, 동작 신호(OPT3Z)를 로우 레벨로 변화시킨다[도 4의 (d) 참조]. 강압 유닛(44a)은 로우 레벨의 동작 신호(OPT3Z)를 수신하여 동작을 정지한다. 스탠바이 모드시에는 Vii 검출 회로(42)는 검출 동작을 정지하고, 로우 레벨의 동작 신호(OPT4Z)를 출력하고 있다[도 4의 (e) 참조]. 이 때문에, 강압 유닛(44b)은 동작을 정지하고 있다.

이 결과, 스탠바이 모드로부터 파워다운 모드로의 전환에 의해 승압 회로(38) 및 강압 회로(44)는 모두 동작을 정지한다.

도 3에 도시한 단락 회로(20)의 pMOS 트랜지스터(20e)는 하이 레벨의 파워다운 제어 신호(PDZ)에 응답하여 온되고, 승압 전원선(VPP)과 강압 전원선(Vii)을 단락한다. 이 결과, 승압 전압(VPP) 및 강압 전압(Vii)은 소정의 기간후에 동일한 전압이 되고, 그 후 서서히 강하한다[도 4의 (f) 참조]. 스탠바이 모드시에 승압 전압(VPP)은 고압 전압(Vii)보다 높다. 이 때문에, 승압 회로(38) 및 고압 회로(44)가 동작을 정지한 후, 승압 전압(VPP)이 강압 전압(Vii)보다 낮아지는 일은 없다.

도 5는 제1 내부 회로 및 제2 내부 회로의 예를 도시하고 있다.

제1 내부 회로는 종속 접속된 CMOS 인버터(46, 48)로서 형성되고, 제2 내부 회로는 래치 회로(50)로서 형성되어 있다. 여기에서의 오동작을 설명한다. CMOS 인버터(46)의 pMOS 트랜지스터의 소스에는 승압 전원선(VPP)이 접속되어 있다. CMOS 인버터(48)의 pMOS 트랜지스터의 소스에는 강압 전원선(Vii)이 접속되어 있다. 래치 회로(50)는 입력과 출력이 서로 접속된 2 개의 CMOS 인버터(52)를 구비하고 있다. 각 CMOS 인버터(52)의 pMOS 트랜지스터의 소스에는 외부 전원선(VDD)이 접속되어 있다.

스탠바이 모드 중, 입력 신호(IN)는 논리 0으로, CMOS 인버터(46)의 출력은 논리 1[승압 전압(VPP)]로, CMOS 인버터(48)의 출력은 논리 0으로, 래치 회로(50)의 출력(OUT은) 논리 1로 되어 있다.

동작 모드가 스탠바이 모드로부터 파워다운 모드로 전환되었을 때 단락 회로(20)가 승압 전원선(VPP) 및 강압 전원선(Vii)을 서로 단락하기 때문에, 승압 전압(VPP)은 강압 전압(Vii)보다 낮아지는 일이 없다. 이 때문에, CMOS 인버터(46, 48)는 승압 전압(VPP) 및 강압 전압(Vii)이 소정의 전압(회로가 동작 가능한 전압)으로 저하될 때까지의 기간 동안 오동작하는 일이 없이 항상 정확한 논리 신호를 출력한다. 따라서, 래치 회로(50)가, CMOS 인버터(48)로부터의 잘못된 출력을 수신하여 오동작하는 일은 없다. 파워다운 모드 중에 유지되어야 하는 래치 회로(50)의 데이터가 반전되는 것이 방지되기 때문에, 동작 모드가 파워다운 모드로부터 스탠바이 모드 또는 액티브 모드로 전환되었을 때에 DRAM은 정상적으로 동작한다.

이상, 본 실시예에서는, 파워다운 모드 중에 단락 회로(20)에 의해 승압 전원선(VPP)과 강압 전원선(Vii)을 서로 단락했다. 이 때문에, 승압 전압(TP)이 강압 전압(Vii)보다 낮아지는 것을 방지할 수 있다. 따라서, 승압 전원선(VPP) 및 강압 전원선(Vii)이 접속되는 제1 내부 회로는 오동작하는 일이 없이 항상 정확한 논리 신호를 출력한다. 그 결과, 파워다운 모드 중에도 동작하는 제2 내부 회로가 제1 내부 회로로부터 잘못된 출력을 수신하여 오동작하는 것을 방지할 수 있다. 제2 내부 회로가 오동작하는 일이 없기 때문에 파워다운 모드의 해제후 DRAM이 오동작하는 것을 방지할 수 있다.

복수의 동작 모드를 갖는 경우에도 파워다운 모드로의 전환시에 승압 전원선(VPP) 및 강압 전원선(Vii)을 단락함으로써 내부 회로의 오동작을 방지할 수 있다.

pMOS 트랜지스터(20e)의 소스·드레인의 한 쪽을 승압 전원선(VPP)에 접속하고, pMOS 트랜지스터(20e)의 소스·드레인의 다른 쪽을 강압 전원선(Vii)에 접속하고 있다. 이 때문에, 간단한 단락 회로(20)에 의해 승압 전원선(VPP)과 강압 전원선(Vii)을 단락시킬 수 있다.

pMOS 트랜지스터(20e)의 게이트를 파워다운 제어 신호(PDZ)의 논리에 의해 직접 제어했기 때문에 승압 전원선(VPP)과 강압 전원선(Vii)을 신속히 단락시킬 수 있다.

도 6은 본 발명의 반도체 메모리의 제2 실시예를 도시하고 있다. 이 실시예는 청구항 제1항 내지 청구항 제8항에 대응하고 있다. 제1 실시예에서 설명한 회로·신호와 동일한 회로·신호에 대해서는 동일한 부호를 붙이고, 이들에 관하여는 상세한 설명을 생략한다.

이 제2 실시예는 제1 실시예의 단락 회로(20)에 nMOS 트랜지스터(20f)가 추가되어 구성되어 있다. 그 밖의 구성은 제1 실시예와 동일하다. 즉, 이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스를 사용하여 DRAM으로서 형성되어 있다. DRAM은 SRAM으로서 동작하는 의사 SRAM이다.

nMOS 트랜지스터(20f)는 소스·드레인의 한 쪽을 승압 전원선(VPP)에 접속하고, 소스·드레인의 다른 쪽을 강압 전원선(Vii)에 접속하며, 게이트로 NOR 게이트(20c)의 출력을 수신하고 있다.

NOR 게이트(20c)는 파워다운 제어 신호(PDZ)가 하이 레벨일 때 항상 하이 레벨을 출력한다. 이 때문에, 파워다운 신호(PDZ)가 하이 레벨일 때 pMOS 트랜지스터(20f)는 항상 온되고, 승압 전원선(VPP)과 강압 전원선(Vii)을 단락한다. 즉, pMOS 트랜지스터(20f)는 파워다운 제어 신호(PDZ)의 논리를 직접 수신하여 동작한다.

이 실시예에 있어서도 상기한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 pMOS 트랜지스터(20e) 및 nMOS 트랜지스터(20f)를 이용하여 승압 전원선(VPP)과 강압 전원선(Vii)을 단락했기 때문에, 파워다운 모드로의 전환시에 승압 전원선(VPP)과 강압 전원선(Vii)을 신속히 동일한 전압으로 할 수 있다.

또한, 상기한 실시예에서는 본 발명을 의사 SRAM으로서 동작하는 DRAM에 적용한 예에 관해서 설명했지만, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예를 들면, 본 발명을 클록 동기식의 SDRAM에 적용하더라도 좋다. 또는, 본 발명을 마이크로 컴퓨터, 논리 LSI 및 시스템 LSI 등의 반도체 집적 회로에 적용하더라도 좋다.

이상, 본 발명에 관해서 상세히 설명하였지만, 전술한 실시예 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 벗어나지 않는 범위에서 변형 가능한 것은 분명하다.

청구항 제1항 및 청구항 제8항의 반도체 집적 회로에서는 제1 및 제2 전압 생성 회로가 동작을 정지한 후, 제1 내부 전원 전압이 제2 내부 전원 전압보다 낮아지는 일이 없다. 따라서, 제1 및 제2 내부 전원 전압이 역전되는 것을 방지할 수 있고, 제1 및 제2 내부 전원선에 각각 접속된 내부 회로가 오동작하는 것을 방지할 수 있다.

청구항 제2항의 반도체 집적 회로에서는 간단한 단락 회로에 의해 제1 및 제2 내부 전원선을 서로 단락할 수 있다.

청구항 제3항의 반도체 집적 회로에서는 이 때문에 파워다운 모드로의 전환에 동기하여 제1 및 제2 내부 전원선을 신속히 단락할 수 있다. 또한, 단락 회로를 간단한 논리 회로에 의해 제어할 수 있다.

청구항 제4항의 반도체 집적 회로에서는 파워다운 모드 중에도 동작하는 제2 내부 회로가 제1 내부 회로로부터의 잘못된 출력을 수신하여 오동작하는 것을 방지할 수 있다. 그 결과, 파워다운 모드의 해제후 반도체 집적 회로가 오동작하는 것을 방지할 수 있다.

청구항 제5항 및 청구항 제7항의 반도체 집적 회로에서는 복수의 동작 모드를 갖는 경우에도 파워다운 모드로의 전환시에 제1 및 제2 내부 전원선을 단락함으로써 내부 회로의 오동작을 방지할 수 있다.

청구항 제6항의 반도체 집적 회로에서는 파워다운 모드중에 제1 및 제2 내부 전원선이 단락되고, 제1 및 제2 내부 전원 전압이 변화되었을 때에 검출 회로가 잘못된 검출 동작을 행하는 것을 방지할 수 있다.

Claims

제1 내부 전원선으로 공급되는 제1 내부 전원 전압을 생성하는 제1 전압 생성 회로와;

제2 내부 전원선으로 공급되는 제2 내부 전원 전압을 생성하는 제2 전압 생성 회로와;

상기 제1 및 제2 전압 생성 회로가 함께 동작을 정지하고 있을 때에, 상기 제1 내부 전원선과 상기 제2 내부 전원선을 단락하는 단락 회로와;

상기 제1 및 제2 내부 전원선이 접속되어 있는 제1 내부 회로와;

외부 전원선이 접속되고 상기 제1 내부 회로의 출력을 수신하여 동작하는 제2 내부 회로를 구비하고,

상기 제1 및 제2 전압 생성 회로의 동작을 정지하고 상기 제1 내부 회로로의 상기 제1 및 제2 내부 전원 전압의 공급을 정지하는 파워다운 모드를 포함하며,

상기 단락 회로는 상기 파워다운 모드 중에 상기 제1 내부 전원선과 상기 제2 내부 전원선을 단락하는 것인, 반도체 집적 회로.
제1항에 있어서, 상기 단락 회로는 소스·드레인의 한 쪽을 제1 내부 전원 전압선에 접속하고, 소스·드레인의 다른 쪽을 제2 내부 전원 전압선에 접속한 트랜지스터를 포함하는 것인, 반도체 집적 회로.
제2항에 있어서, 상기 트랜지스터는 상기 파워다운 모드를 나타내는 파워다운 제어 신호의 출력에 따라 온되는 것인, 반도체 집적 회로.
제1항에 있어서, 제1 동작 모드 및 제2 동작 모드를 포함하고,

상기 제1 전압 생성 회로는 제1 동작 모드 중에 동작하는 제1 전압 생성 유닛과 제2 동작 모드시에 동작하는 제2 전압 생성 유닛을 구비하며,

상기 제2 전압 생성 회로는 상기 제1 동작 모드 중에 동작하는 제3 전압 생성 유닛과 상기 제2 동작 모드시에 동작하는 제4 전압 생성 유닛을 포함하는 것인, 반도체 집적 회로.
제4항에 있어서, 상기 제1 전압 생성 회로는 제1 동작 모드 중에 동작하고 상기 제1 내부 전원 전압에 따라 상기 제1 전압 생성 유닛을 귀환 제어하는 제1 검출 회로와, 제2 동작 모드 중에 동작하고 상기 제1 내부 전원 전압에 따라 상기 제2 전압 생성 유닛을 귀환 제어하는 제2 검출 회로를 포함하며,

상기 제2 전압 생성 회로는 제1 동작 모드 중에 동작하고 상기 제2 내부 전원 전압에 따라 상기 제3 전압 생성 유닛을 귀환 제어하는 제3 검출 회로와, 제2 동작 모드 중에 동작하고 상기 제2 내부 전원 전압에 따라 상기 제4 전압 생성 유닛을 귀환 제어하는 제4 검출 회로를 포함하는 것인, 반도체 집적 회로.
제4항에 있어서, 상기 제1 동작 모드는 상기 제1 및 제2 내부 회로가 정적 상태에 있는 스탠바이 모드이고,

상기 제2 동작 모드는 상기 제1 및 제2 내부 회로가 동작하는 액티브 모드인 것인, 반도체 집적 회로.
제1항에 있어서, 상기 제1 및 제2 전압 생성 회로는 외부 전원 전압에 기초하여 상기 제1 및 제2 내부 전원 전압을 각각 생성하고,

상기 제1 내부 전원 전압은 상기 외부 전원 전압보다 높은 승압 전압이며,

상기 제2 내부 전원 전압은 상기 외부 전원 전압보다 낮은 강압 전압인 것인, 반도체 집적 회로.
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