JP5002628B2 - 電力用半導体素子 - Google Patents

電力用半導体素子 Download PDF

Info

Publication number
JP5002628B2
JP5002628B2 JP2009194841A JP2009194841A JP5002628B2 JP 5002628 B2 JP5002628 B2 JP 5002628B2 JP 2009194841 A JP2009194841 A JP 2009194841A JP 2009194841 A JP2009194841 A JP 2009194841A JP 5002628 B2 JP5002628 B2 JP 5002628B2
Authority
JP
Japan
Prior art keywords
power semiconductor
insulating film
layer
semiconductor element
type pillar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009194841A
Other languages
English (en)
Other versions
JP2011049257A (ja
Inventor
渉 齋藤
昇太郎 小野
宗久 薮崎
菜名 羽田野
美穂 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009194841A priority Critical patent/JP5002628B2/ja
Priority to US12/862,490 priority patent/US8680608B2/en
Priority to CN201010263767.5A priority patent/CN101997034B/zh
Publication of JP2011049257A publication Critical patent/JP2011049257A/ja
Application granted granted Critical
Publication of JP5002628B2 publication Critical patent/JP5002628B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、スーパージャンクション構造を有する電力用半導体素子に関する。
縦形パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフの関係を改善することが低消費電力素子には重要となる。このトレードオフの関係には素子材料により決まる限界があり、この限界を超える事が既存のパワー素子を超える低オン抵抗素子の実現への道である。
このトレードオフの関係を改善するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層からなる構造を設けることが知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現する。
このようにスーパージャンクション構造を用いることで材料限界を超えたオン抵抗と素子耐圧のトレードオフの関係を改善することが可能であるが、ｐ型ピラー層とｎ型ピラー層の不純物量を増加させ、オン抵抗を低減させるためには、スーパージャンクション構造の横方向周期を狭くする必要がある。横方向周期を狭くしないでｐ型ピラー層とｎ型ピラー層の不純物量を増加させると、スーパージャンクション構造を完全空乏化させる為に横方向電界が大きくなり、耐圧を決める縦方向電界が小さくなってしまう。このため、オン抵抗と共に耐圧も低下してしまう。
高耐圧を維持したまま、オン抵抗を低減する為には、スーパージャンクション構造の横方向周期を狭くすることが不可欠である。しかし、スーパージャンクション構造の横方向周期を狭くするためには工程が複雑になってしまう。また、仮に横方向周期を狭くできたとしても、不純物量を増加させることで、不純物量ばらつきによる耐圧低下が起き易くなる。これを解決するために、例えば、ｐ型ピラー層の不純物濃度を縦方向に深くなるほど小さくする電力用半導体素子が開示されている（例えば、特許文献１参照。）。
この開示された傾斜プロファイルを有する電力用半導体素子は、不純物量ばらつきに対する製造プロセスマージンが広がるものの、縦方向に傾斜を持たせる不純物濃度分布を形成する必要があるために、不純物量を制御する難しさは残されたままである。
なお、チャネルＭＯＳ及びドリフトキャパシタがトレンチ内に垂直に積み重ねられた電力用トランジスタにおいて、トレンチキャパシタのシリコン酸化膜によってシリコン（ｎ型エピ層）に応力が誘起され、応力誘起されたシリコンに移動度の向上及びオン抵抗の低減が見られることは開示されている（例えば、非特許文献１参照。）。
特開２００４−１１９６１１号公報
Moens, P., Roig, J., Clemente, F., De Wolf, I., Desoete, B., Bauwens, F. and Tack, M. Stress-induced mobility enhancement for integrated power transistors. In: Technical Digest International Electron Devices Meeting - IEDM. 2007. pp.877-880; (10-12 December 2007; Washington, DC, USA.)
本発明は、不純物量を上げずに低オン抵抗を実現可能なスーパージャンクション構造の電力用半導体素子を提供する。
本発明の一態様の電力用半導体素子は、第１導電型の第１半導体層と、前記第１導電型の第１半導体層上に設けられ、平面に沿った方向周期的な繰り返しによって配置された第１導電型の第２半導体層及び第２導電型の第３半導体層と、前記第１半導体層に電気的に接続された第１の主電極と、前記第３半導体層に接続するように設けられた第２導電型の第４半導体層と、前記第４半導体層表面に選択的に設けられた第１導電型の第５半導体層と、前記第４半導体層及び前記第５半導体層の表面に設けられた第２の主電極と、前記第４半導体層、前記第５半導体層、及び前記第２半導体層の表面にゲート絶縁膜を介して設けられた制御電極と、前記第２半導体層中に形成された複数のトレンチ溝を埋め込んで設けられた絶縁膜とを有することを特徴とする。
本発明によれば、不純物量を上げずに低オン抵抗を実現可能なスーパージャンクション構造の電力用半導体素子を提供することができる。
本発明の第１の実施形態に係る電力用半導体素子を模式的に示す図で、図１（ａ）は縦方向の断面図、図１（ｂ）は図１（ａ）のＡ−Ａ位置を通る平面方向の断面図。 本発明の第１の実施形態の変形例に係る電力用半導体素子を模式的に示す縦方向の断面図。 本発明の第２の実施形態に係る電力用半導体素子を模式的に示す図で、図３（ａ）は図３（ｂ）のＢ−Ｂ位置を通る縦方向の断面図、図３（ｂ）は図３（ａ）のＡ−Ａ位置を通る平面方向の断面図。以下の図において、Ａ−Ａ位置及びＢ−Ｂ位置の関係は同様。 本発明の第２の実施形態の変形例１に係る電力用半導体素子を模式的に示す図で、図４（ａ）は縦方向の断面図、図４（ｂ）は平面方向の断面図。 本発明の第２の実施形態の変形例１に係る電力用半導体素子を模式的に示す図で、図５（ａ）は縦方向の断面図、図５（ｂ）は平面方向の断面図。 本発明の第２の実施形態の変形例２に係る電力用半導体素子を模式的に示す図で、図６（ａ）は縦方向の断面図、図６（ｂ）は平面方向の断面図。 本発明の第２の実施形態の変形例２に係る電力用半導体素子を模式的に示す図で、図７（ａ）は縦方向の断面図、図７（ｂ）は平面方向の断面図。 本発明の第２の実施形態の変形例３に係る電力用半導体素子を模式的に示す図で、図８（ａ）は縦方向の断面図、図８（ｂ）は平面方向の断面図。 本発明の第２の実施形態の変形例３に係る電力用半導体素子を模式的に示す図で、図９（ａ）は縦方向の断面図、図９（ｂ）は平面方向の断面図。 本発明の第２の実施形態の変形例３電力用半導体素子を模式的に示す図で、図１０（ａ）は縦方向の断面図、図１０（ｂ）は平面方向の断面図。 本発明の第３の実施形態に係る電力用半導体素子を模式的に示す図で、図１１（ａ）は縦方向の断面図、図１１（ｂ）は平面方向の断面図。 本発明の第３の実施形態の変形例の実施形態に係る電力用半導体素子を模式的に示す図で、図１２（ａ）は縦方向の断面図、図１２（ｂ）は平面方向の断面図。 本発明の第４の実施形態に係る電力用半導体素子を模式的に示す図で、図１３（ａ）は縦方向の断面図、図１３（ｂ）は平面方向の断面図。 本発明の第４の実施形態の変形例に電力用半導体素子を模式的に示す図で、図１４（ａ）は縦方向の断面図、図１４（ｂ）は平面方向の断面図。 本発明の第５の実施形態に係る電力用半導体素子を模式的に示す縦方向の断面図。 本発明の第５の実施形態の変形例に係る電力用半導体素子を模式的に示す縦方向の断面図。 本発明の第６の実施形態に係る電力用半導体素子を模式的に示す図で、図１７（ａ）は縦方向の断面図、図１７（ｂ）は図１７（ａ）のＣ−Ｃ線に沿った不純物濃度分布図、図１７（ｃ）は図１７（ａ）のＤ−Ｄ線に沿った不純物濃度分布図。 本発明の第６の実施形態の変形例に係る電力用半導体素子を模式的に示す図で、図１８（ａ）は縦方向の断面図、図１８（ｂ）は図１８（ａ）のＣ−Ｃ線に沿った不純物濃度分布図。
以下、本発明の実施の形態について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。以下の説明では、縦型の電力用半導体素子のゲート電極及びソース電極等が配設された表面側を上とする。
（第１の実施形態）
本発明の第１の実施形態に係る電力用半導体素子について、図１を参照しながら説明する。
図１に示すように、電力用半導体素子１は、第１導電型の第１半導体層であるシリコン（Ｓｉ）からなるｎ＋型ドレイン層２１、ｎ＋型ドレイン層２１上に設けられ、平面上の１方向、つまり紙面左右方向（Ｘ方向、横方向ともいう）に周期的な繰り返しによってスーパージャンクション（以下、ＳＪとも言う）構造を形成する第２半導体層であるｎ型ピラー層２３及び第２導電型の第３半導体層であるｐ型ピラー層２５、ｎ＋型ドレイン層２１に電気的に接続された第１の主電極であるドレイン電極２７、ｐ型ピラー層２５に接続するように設けられた第４半導体層であるｐ型ベース層３１、ｐ型ベース層３１表面に選択的に設けられた第５半導体層であるｎ型ソース層３３、ｐ型ベース層３１及びｎ型ソース層３３の表面に設けられた第２の主電極であるソース電極３５、ｐ型ベース層３１、ｎ型ソース層３３、及びｎ型ピラー層２３の表面にゲート絶縁膜３９を介して設けられた制御電極であるゲート電極３７、並びにｐ型ピラー層２５に並行に、且つｎ型ピラー層２３中に互いに離間して並行に配置されたトレンチ形状の第１及び第２の絶縁膜である相対向する絶縁膜４１を有している。
電力用半導体素子１は、ｎ型ピラー層２３及びｐ型ピラー層２５の完全空乏化が可能な程度に、それぞれの不純物濃度及びＸ方向の幅、すなわち、それぞれの不純物量が等しくなるように設定されている。
ゲート絶縁膜３９は、例えば、シリコン酸化膜である。ゲート絶縁膜３９は、他に、シリコン酸窒化膜等であっても差し支えない。
絶縁膜４１は、例えば、ｎ型ピラー層２３中に形成されたトレンチ溝６１が熱酸化されたシリコン酸化膜で埋め込まれて構成されている。トレンチ溝６１は、熱酸化により、完全に埋め込まれる。
図１（ｂ）に示すように、絶縁膜４１は、それぞれ、ｎ型ピラー層２３及びｐ型ピラー層２５の延在する紙面上下方向（Ｙ方向）に並行に、互いに離間して配列されている。相対向する２列の絶縁膜４１の間のｎ型ピラー層２３の幅は、例えば、約１μｍ乃至それ以下である。相対向する絶縁膜４１は、ｎ型ピラー層２３の両側にあるｐ型ピラー層２５からそれぞれ等距離にある。
絶縁膜４１の上面は、ゲート絶縁膜３９に接している。絶縁膜４１の下面は、ｎ＋型ドレイン層２１から離間して同じ高さにあり、ｐ型ピラー層２５の下面よりｎ＋型ドレイン層２１に近い位置にある。
ここで、ｎ型ピラー層２３をなすシリコン内のトレンチ溝６１側壁に接する絶縁膜４１をなすシリコン酸化膜について説明する。シリコン（トレンチ溝６１側壁）の表面にシリコン酸化膜（絶縁膜４１）を形成することで、絶縁膜４１の表面に沿った方向に引っ張り応力が発生する。周知のように、この応力により、電子の移動度が向上し、トレンチ溝６１側壁近傍のｎ型ピラー層２３の抵抗が低減することで、低オン抵抗を実現することができる。
シリコン酸化膜（絶縁膜４１）の体積が増えるほど応力は増加することで移動度が向上するが、移動度の向上に比べてｎ型ピラー層２３の断面積が小さくなり過ぎると、ｎ型ピラー層２３の抵抗が増加してしまう。このため、図１に示すように、幅の狭い２列の絶縁膜４１を形成し、絶縁膜４１の間隔を狭くすることでｎ型ピラー層２３に加わる応力を大きくして、ｎ型ピラー層２３の断面積を確保しながら移動度を向上させることが可能となる。
相対向する絶縁膜４１の間隔を、例えば、１μｍ以下とすることで、１００ＭＰａオーダの応力が加わり、電子移動度を２０％程度向上させることができる。絶縁膜４１の断面積がｎ型ピラー層２３の１０％以下であれば、ｎ型ピラー層２３の濃度を上げずにオン抵抗を１０％以上低減することが可能となる。つまり、電力用半導体素子１は、ｎ型ピラー層２３の中に絶縁膜４１を配設することによって、耐圧を下げることなく、また、Ｘ方向の周期、すなわち幅を小さくすることなく、オン抵抗の低減が可能となる。
また、本発明に示す構造では、飽和ドレイン電流を大きくするという効果も得られる。オン状態でドレイン電圧を印加した場合、ｐ型ピラー層２５からｎ型ピラー層２３へ空乏層が伸びる。ｎ型ピラー層２３が完全空乏化することでドレイン電流が飽和する。絶縁膜４１にも電圧が加わることで、絶縁膜４１に挟まれたｎ型ピラー層は空乏化し難くなり、飽和ドレイン電流が大きくなる。
ここで、絶縁膜４１をなすシリコン酸化膜は、トレンチ溝６１側壁を形成するｎ型ピラー層２３の表面（界面）に形成されていればよいので、トレンチ溝６１の中心部、すなわちシリコン酸化膜の中心部に空洞が形成されていても差し支えない。また、絶縁膜４１は、熱酸化の外に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成されてもよく、シリコン酸化膜だけでなく、シリコン酸化膜とシリコン窒化膜との複合膜等が形成されていてもよい。
次に、第１の実施形態の変形例について、図２を参照しながら説明する。第１の実施形態の電力用半導体素子１との違いは、絶縁膜の縦方向（Ｚ方向）が短縮されている点である。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
図２に示すように、電力用半導体素子２は、ｎ型ピラー層２３中に互いに離間して並行に、下面がｐ型ピラー層２５の下面より高い位置に配置されたトレンチ形状の絶縁膜４２を有している。絶縁膜４２は、例えば、ｎ型ピラー層２３中に形成されたトレンチ溝６２が熱酸化されたシリコン酸化膜で構成されている。トレンチ溝６２は、熱酸化により、完全に埋め込まれているが、シリコン酸化膜の中心部に空洞が形成されていても差し支えない。絶縁膜４２は、ｎ型ピラー層２３の両側にあるｐ型ピラー層２５から等距離にあり、下面の位置はｐ型ピラー層２５の下面より高い位置、例えば、ｐ型ピラー層２５の高さ方向（Ｚ方向）の中央部に位置している。その他の構成は、電力用半導体素子１の構成と同様である。なお、図２の絶縁膜４２を通る平面方向の断面図は、図１（ｂ）と同様となる。
電力用半導体素子２は、２列の絶縁膜４２の下面がより高い位置に構成されているので、絶縁膜４２の下面より離れた下側は、絶縁膜の有する応力の影響は次第に小さくなる。電力用半導体素子１に比較して、ｎ型ピラー層２３に加わる応力は少なくなるので、オン抵抗の低減の割合は小さくなるものの、電力用半導体素子１が有するその他の効果を同様に有している。
電力用半導体素子２は、絶縁膜４２が浅く、すなわちトレンチ溝６２の深さが浅く形成されているので、電力用半導体素子１に比較して、製造プロセス上の難易度は小さく、加工時間は短くなる。
また、電力用半導体素子２は、トレンチ溝６２がｎ＋型ドレイン層２１から離れて上方に形成されている。ｎ＋型ドレイン層２１は、高濃度層のため機械的強度が低く、結晶欠陥が入り易いことから、トレンチ溝６２をｎ＋型ドレイン層２１から離れて上方に形成することで、クラック等が入り難くすることが可能となる。従って、電力用半導体素子２は、製造歩留まりの向上及びコスト低減が可能となる。
（第２の実施形態）
本発明の第２の実施形態に係る電力用半導体素子について、図３を参照しながら説明する。第１の実施形態の電力用半導体素子１との違いは、絶縁膜が平面視で破線状のパターンを有する点である。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
図３に示すように、電力用半導体素子３は、ｎ型ピラー層２３中に２列の絶縁膜４３を有している。絶縁膜４３は、それぞれ、ｎ型ピラー層２３及びｐ型ピラー層２５の延在する方向（Ｙ方向）に並行に、破線状（線と切れ目で構成される破線において、線をなす矩形の長辺が配列方向を向く）に配列されている。絶縁膜４３は、それぞれ、切れ目の入ったストライプ状をなしている。互いに隣接する絶縁膜４３は、切れ目同士が対向する位置にあるが、切れ目同士が必ずしも対向する位置にある必要はない。その他の構成は、電力用半導体素子１の構成と同様である。絶縁膜４３は、トレンチ溝６３をシリコン酸化膜で埋め込んで形成されている。
絶縁膜４３は、それぞれ分断されているので、切れ目にあるｎ型ピラー層２３の部分の断面積が増える。また、切れ目にあるｎ型ピラー層２３の部分があることにより、絶縁膜４３の間のｎ型ピラー層２３を電流経路とすることが可能となる。絶縁膜４３と接するｎ型ピラー層２３の表面積は、電力用半導体素子１と比較して、ほとんど変わらないが、応力が加わり且つ電流経路となるｎ型ピラー層２３は増大する。これらによって、電力用半導体素子３は、電力用半導体素子１と比較して、オン抵抗の一層の低減が可能となる。
次に、第２の実施形態の変形例１について、図４、図５を参照しながら説明する。第２の実施形態の電力用半導体素子３との違いは、絶縁膜がなす線状パターンが変化し、線の数が増えている点である。なお、第１、第２の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図４に示すように、電力用半導体素子４は、ｎ型ピラー層２３中に２種類の線状パターンからなる絶縁膜４４ａ、４４ｂを有し、絶縁膜４４ａを挟んで、両側にそれぞれ絶縁膜４４ｂを配している。絶縁膜４４ａは、電力用半導体素子１の絶縁膜４１と同様な直線状の配列をなしている。絶縁膜４４ｂは、電力用半導体素子３の絶縁膜４３と同様な破線状の配列をなして、絶縁膜４４ａの両側に、等間隔に離間して配列されている。ｎ型ピラー層２３中に３列の絶縁膜４４ａ、４４ｂが配されているので、絶縁膜４４ａ、４４ｂのＸ方向の幅は、電力用半導体素子３の絶縁膜４３の幅に比較して、小さくなっている。その他の構成は、電力用半導体素子１、３の構成と同様である。絶縁膜４４ａ、４４ｂは、トレンチ溝６４ａ、６４ｂをシリコン酸化膜で埋め込んで形成されている。
図５に示すように、電力用半導体素子５は、ｎ型ピラー層２３中に、絶縁膜４５が平面視で正方形または円等で構成されるドット状に３列配されている。電力用半導体素子４の絶縁膜４４ｂに比較して、延在方向（Ｙ方向）の長さが短い。絶縁膜４５は、電力用半導体素子４の絶縁膜４４ａ、４４ｂをＹ方向に短く切断して配列した構成をなす。絶縁膜４５は、トレンチ溝６５をシリコン酸化膜で埋め込んで形成されている。
電力用半導体素子４は、電力用半導体素子３が有する効果に加えて、絶縁膜４４ａが有するｎ型ピラー層２３に応力を印加する効果が加えられて、オン抵抗の一層の低減が可能となる。電力用半導体素子５は、電力用半導体素子４が有する効果に加えて、絶縁膜４５がより細分化されて、ｎ型ピラー層２３に接する面積は余り変わらないものの、切れ目が増えて、ｎ型ピラー層２３が増加した分、オン抵抗の低減が可能となる。
次に、第２の実施形態の変形例２について、図６、図７を参照しながら説明する。第２の実施形態の電力用半導体素子３との違いは、絶縁膜が平面視でより幅広の分布を有している点である。なお、第１、第２の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図６に示すように、電力用半導体素子６は、ｎ型ピラー層２３中に、図６（ｂ）の紙面左右方向（Ｘ方向）に広がり、紙面上下方向（Ｙ方向）に繰り返される絶縁膜４６を有している。例えば、電力用半導体素子３の絶縁膜４３ａが、破線状であるのに対して、絶縁膜４６は繰り返される方向（Ｙ方向）と矩形の長辺をなす広がり方向（Ｘ方向）とが垂直な関係にある。その他の構成は、電力用半導体素子３の構成と同様である。絶縁膜４６は、トレンチ溝６６をシリコン酸化膜で埋め込んで形成されている。
図７に示すように、電力用半導体素子７は、絶縁膜４７が、平面視で両歯櫛形状をなして、図７（ｂ）の紙面上下方向（Ｙ方向）に延在している。絶縁膜４７は、電力用半導体素子６の絶縁膜４６に、その中央にＹ方向に延在する絶縁膜を加えた面状のパターンをなす。その他の構成は、電力用半導体素子６の構成と同様である。絶縁膜４７は、トレンチ溝６７をシリコン酸化膜で埋め込んで形成されている。なお、絶縁膜４７は、Ｙ方向に切れ目をいれ、分割した両歯櫛形状からなる構成としてもよい。
電力用半導体素子６は、電力用半導体素子３が有する効果と同様な効果を有している。絶縁膜４６の繰り返えしの周期は、ｎ型ピラー層２３及びｐ型ピラー層２５のＳＪ構造の周期とは独立に設計することが可能となる。電力用半導体素子７は、電力用半導体素子６が有する効果に加えて、Ｙ方向に延在する絶縁膜によるｎ型ピラー層２３に加える応力が増加して、オン抵抗の低減が可能となる。
次に、第２の実施形態の変形例３について、図８乃至図１０を参照しながら説明する。第２の実施形態の変形例３は、ｎ型ピラー層が２次元の格子状に広がり、ｎ型ピラー層の中に絶縁膜が２次元の広がりを有している点に特徴を有する。なお、第１、第２の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図８に示すように、電力用半導体素子８は、ｎ型ピラー層２４が２次元の格子状に広がり、ｐ型ピラー層２６が格子点に相当する位置に存在するパターンを有して、ＳＪ構造が構成されている。ｐ型ピラー層２６は、例えば、断面が矩形をなし、Ｚ方向に伸びた四角柱状をなしている。ｎ型ピラー層２４は、ｐ型ピラー層２６を埋めるように、その周囲を取り囲んでいる。絶縁膜４８ａ、４８ｂが、ｎ型ピラー層２４中にあり、Ｙ方向及びＸ方向に、それぞれ、破線状をなして配列している。最近接の２つのｐ型ピラー層２６間には、２列の絶縁膜４８ａまたは絶縁膜４８ｂが配され、４つのｐ型ピラー層２６が構成する最小の矩形の中央部には、２列の絶縁膜４８ａまたは絶縁膜４８ｂが配設されている。絶縁膜４８ａ、４８ｂは、トレンチ溝６８ａ、６８ｂをシリコン酸化膜で埋め込んで形成されている。
図９に示すように、電力用半導体素子９は、電力用半導体素子８と同様なｎ型ピラー層２４及びｐ型ピラー層２６が構成されている。絶縁膜４９ａ、４９ｂ、４９ｃが、ｎ型ピラー層２４中にあり、絶縁膜４９ａがＸ方向及びＹ方向に格子状に配設され、絶縁膜４９ｂ、４９ｃが、それぞれ、絶縁膜４９ａに沿って並行に破線状をなして配列されている。絶縁膜４９ａのなす格子とｎ型ピラー層２４及びｐ型ピラー層２６で構成される格子とは同形状である。最近接の２つのｐ型ピラー層２６間には、絶縁膜４９ａを中央部に置き、その両側に絶縁膜４９ｂまたは絶縁膜４９ｃが配されている。４つのｐ型ピラー層２６が構成する最小の矩形の中央部には、格子状の絶縁膜４９ａの交差部が配設されている。絶縁膜４９ａ、４９ｂ、４９ｃは、トレンチ溝６９ａ、６９ｂ、６９ｃをシリコン酸化膜で埋め込んで形成されている。
図１０に示すように、電力用半導体素子１０は、電力用半導体素子８、９と同様なｎ型ピラー層２４及びｐ型ピラー層２６が構成されている。絶縁膜５０が、ｎ型ピラー層２４中にあり、Ｘ方向及びＹ方向に点線状またはドット状をなして配列されている。最近接の２つのｐ型ピラー層２６間には、絶縁膜５０のなす３列が点線状に配されている。４つのｐ型ピラー層２６が構成する最小の矩形の中央部には、Ｘ方向及びＹ方向に配列された点線状の絶縁膜５０が分布している。絶縁膜５０は、トレンチ溝７０をシリコン酸化膜で埋め込んで形成されている。
電力用半導体素子８は、ｎ型ピラー層２４がｐ型ピラー層２６の周りに２次元的に配置され、電流経路がｐ型ピラー層２６の周りに確保され、絶縁膜４８ａ、４８ｂが平面的な電流経路を部分的に確保するように電流経路の周りに沿って配設されているので、オン抵抗の低減が可能となる。その他に、電力用半導体素子８は、電力用半導体素子３が有する効果と同様な効果を有している。電力用半導体素子９は、電力用半導体素子８が有する効果に加えて、格子状の絶縁膜４９ａがｎ型ピラー層２４に加える応力の増加によって、オン抵抗の一層の低減が可能となる。電力用半導体素子１０は、電力用半導体素子８、９に比較して、絶縁膜５０がｎ型ピラー層２４に加える応力を下げずに、ｎ型ピラー層２４の断面積、つまり電流経路がより大きく確保できるので、更にオン抵抗の低減が可能となる。
（第３の実施形態）
本発明の第３の実施形態に係る電力用半導体素子について、図１１を参照しながら説明する。第２の実施形態の電力用半導体素子３との違いは、絶縁膜が、ｎ型ピラー層とｐ型ピラー層との境界領域にある点である。なお、第１、第２の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１１示すように、電力用半導体素子１１は、ｎ型ピラー層２３中に２種類、３列の絶縁膜５１ａ、５１ｂを有し、ｎ型ピラー層２３とｐ型ピラー層２５との境界領域に絶縁膜５１ｃを有している。絶縁膜５１ａ、５１ｂは、それぞれ電力用半導体素子４の絶縁膜４４ａ、４４ｂに対応する。絶縁膜５１ｃは、破線状をなす絶縁膜５１ｂと同様な絶縁膜をｎ型ピラー層２３とｐ型ピラー層２５との境界領域に移動した構成をなしている。絶縁膜５１ｃの上端部は、ｐ型ベース層３１を貫通し、ｎ型ソース層３３の一部にかかることはある。絶縁膜５１ｃが、チャネルに影響を与えることはほとんどない。絶縁膜５１ａ、５１ｂ、５１ｃは、それぞれトレンチ溝７１ａ、７１ｂ、７１ｃをシリコン酸化膜で埋め込んで形成されている。
電力用半導体素子１１は、オン状態でドレイン電圧を増加させていった場合、トレンチ溝７１ｃ内の絶縁膜５１ｃに電圧が加わり、ｎ型ピラー層２３へ空乏層が伸び難くなる。これにより、飽和ドレイン電流を大きくすることができる。その他、電力用半導体素子１１は、電力用半導体素子４が有する効果を同様に有している。
次に、上記第３の実施形態の変形例について、図１２を参照しながら説明する。第３の実施形態の電力用半導体素子１１との違いは、絶縁膜が点線状の配列を有している点である。なお、第１乃至第３の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１２に示すように、電力用半導体素子１２は、ｎ型ピラー層２３中に３列の絶縁膜５２を有し、ｎ型ピラー層２３とｐ型ピラー層２５との境界領域に絶縁膜５２を有している。絶縁膜５２は、電力用半導体素子１０の絶縁膜５０と同様な形状をなし、Ｙ方向に点線状またはドット状に配されている。絶縁膜５２は、トレンチ溝７２をシリコン酸化膜で埋め込んで形成されている。
電力用半導体素子１２は、電力用半導体素子１１が有する効果を同様に有している。他に、電力用半導体素子１２は、電力用半導体素子１１に比較して、絶縁膜５２がｎ型ピラー層２３に加える応力を下げずに、ｎ型ピラー層２３の断面積、つまり電流経路がより大きく確保できるので、更にオン抵抗の低減が可能となる。
（第４の実施形態）
本発明の第４の実施形態に係る電力用半導体素子について、図１３を参照しながら説明する。第１の実施形態の電力用半導体素子１との違いは、絶縁膜が、ｐ型ベース層及びｐ型ピラー層の中に配設され、圧縮応力を印加可能である点である。なお、第１乃至第３の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１３に示すように、電力用半導体素子１３は、電力用半導体素子１の絶縁膜４１と同様にｎ型ピラー層２３中に２列のシリコン酸化膜からなる第１絶縁膜５３ａを有し、ｐ型ベース層３１及びｐ型ピラー層２５の中に配設されたシリコン窒化膜からなる第２絶縁膜５３ｂを有している。第１絶縁膜５３ａは、トレンチ溝７３ａをシリコン酸化膜で埋め込んで形成されている。第２絶縁膜５３ｂは、ｐ型ベース層３１を貫通し、ｐ型ピラー層２５の下端内側に達するトレンチ溝７３ｂをシリコン窒化膜で埋め込んで形成されている。第２絶縁膜５３ｂは、上端がソース電極３５に接し、下端がｎ型ピラー層２３の底面近くにあり、第１絶縁膜５３ａに並行に配設されている。
ここで、ｐ型ピラー層２５をなすシリコン内のトレンチ溝７３ｂ側壁に接する第２絶縁膜５３ｂをなすシリコン窒化膜について説明する。シリコン（トレンチ溝７３ｂ側壁）の表面にシリコン窒化膜（第２絶縁膜５３ｂ）を形成することで、第２絶縁膜５３ｂの表面に沿った方向に圧縮応力が発生する。周知のように、この応力により、ホールの移動度が向上し、ホール移動度が向上することで、アバランシェ降伏時に発生したホールが速やかに排出されるようになる。
電力用半導体素子１３は、ｎ型ピラー層２３中の第１絶縁膜５３ａによって、電力用半導体素子１が有する効果を同様に有している。その上、電力用半導体素子１３は、ｐ型ベース層３１及びｐ型ピラー層２５中の第２絶縁膜５３ｂによって、寄生バイポーラトランジスタ動作などによる負性抵抗が発生し難くなり、アバランシェ耐量が向上する。
次に、第４の実施形態の変形例について、図１４を参照しながら説明する。第４の実施形態の電力用半導体素子１３との違いは、第２絶縁膜の縦方向（Ｚ方向）が短縮されている点である。なお、第１乃至第４の実施形態及びそれらの変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１４に示すように、電力用半導体素子１４は、Ｚ方向の下端側が短縮されてｐ型ベース層３１の中に配設されたシリコン窒化膜からなる第２絶縁膜５４ｂを有している。電力用半導体素子１４は、第２絶縁膜５４ｂが、ｐ型ベース層３１の中にのみ配設されている他は、電力用半導体素子１３と同じである。
電力用半導体素子１４は、ｎ型ピラー層２３中の第１絶縁膜５４ａによって、電力用半導体素子１が有する効果を同様に有している。その上、電力用半導体素子１４は、ｐ型ベース層３１中の第２絶縁膜５４ｂによって、寄生バイポーラトランジスタ動作などによる負性抵抗が発生し難くなり、アバランシェ耐量が向上する。電力用半導体素子１３に比較して、電力用半導体素子１４は、ｐ型ピラー層２５に加わる応力はほとんどなくなるので、ホール移動度が向上する割合は小さくなるものの、第２絶縁膜５４ｂが浅い分、製造プロセス上の難易度は小さく、加工時間は短くなる。
（第５の実施形態）
本発明の第５の実施形態に係る電力用半導体素子について、図１５を参照しながら説明する。第４の実施形態の電力用半導体素子１３との違いは、絶縁膜が、ｐ型ベース層及びｐ型ピラー層の中に配設された高誘電体膜である点である。なお、第１乃至第４の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１５示すように、電力用半導体素子１５は、トレンチ溝７５ａ、７５ｂの構成が第４の実施形態の電力用半導体素子１３と同じである。ｎ型ピラー層２３中のトレンチ溝７５ａは、シリコン酸化膜からなる第１絶縁膜５５ａで埋め込んで形成されている。ｐ型ベース層３１及びｐ型ピラー層２５中のトレンチ溝７５ｂは、高誘電体膜からなる第３絶縁膜５５ｂで埋め込んで形成されている。第３絶縁膜５５ｂは、例えば、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、タンタル酸化物（ＴａＯｘ）等からなり、シリコン酸化膜に比較して比誘電率の高い酸化膜である。
電力用半導体素子１５は、ｎ型ピラー層２３中の第１絶縁膜５５ａによって、電力用半導体素子１が有する効果を同様に有している。その上、ｐ型ベース層３１及びｐ型ピラー層２５中により比誘電率の高い第３絶縁膜５５ｂを配することにより、ソース・ドレイン間容量が増加し、スナバ容量を外部に接続したのと同様に、電力用半導体素子１５のスイッチング時の電圧上昇率（ｄＶ／ｄｔ）が低減される。その結果、電力用半導体素子１５は、スイッチング時の電圧サージが抑制され、ノイズが発生し難くなる。
次に、第５の実施形態の変形例について、図１６を参照しながら説明する。第５の実施形態の電力用半導体素子１４との違いは、ｎ型ピラー層中の絶縁膜を高誘電体膜とする点である。なお、第１乃至第５の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１６に示すように、電力用半導体素子１６は、トレンチ溝７６ａ、７６ｂの構成が第５の実施形態の電力用半導体素子１５と同じである。ｎ型ピラー層２３中のトレンチ溝７６ａ、並びにｐ型ベース層３１及びｐ型ピラー層２５中のトレンチ溝７６ｂは、それぞれ、高誘電体膜からなる第４絶縁膜５６ａ、第５絶縁膜５６ｂで埋め込んで形成されている。第４及び第５絶縁膜５６ａ、５６ｂは、電力用半導体素子１５の第３絶縁膜５５ｂと同様であることが可能である。また、第４絶縁膜５６ａと第５絶縁膜５６ｂとは、互いに異なる材料からなる高誘電体膜であってもよい。
電力用半導体素子１６は、電力用半導体素子１５が有する効果を同様に有している。その上、電力用半導体素子１６は、ｎ型ピラー層２３中により比誘電率の高い第４絶縁膜５６ａを配することにより、ゲート・ドレイン間容量が増加し、外部ゲート抵抗によるｄＶ／ｄｔの制御性が高くなる。その結果、電力用半導体素子１６は、ノイズが発生し難くなる。
（第６の実施形態）
本発明の第６の実施形態に係る電力用半導体素子について、図１７を参照しながら説明する。第１の実施形態の電力用半導体素子１との違いは、ｎ型ピラー層が、不均一な濃度分布を有している点である。なお、第１乃至第５の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１７に示すように、電力用半導体素子１７は、トレンチ溝７７及びトレンチ溝７７をシリコン酸化膜で埋め込んで形成された絶縁膜５７が第１の実施形態の電力用半導体素子１の絶縁膜４１と同じ構成である。ｎ型ピラー層８１ａ、８１ｂは、電力用半導体素子１のｎ型ピラー層２３に相当する位置にある。ｎ＋型ドレイン層２１とｐ型ピラー層２５の底面との間のｎ型ピラー層８１ｂは、ｎ型ピラー層２３と同様な均一な不純物濃度分布を有する。一方、ｎ型ピラー層８１ｂの上に連続し、ｐ型ピラー層２５と繰り返し構造をなすｎ型ピラー層８１ａは、図１７（ｂ）に示すように、Ｘ方向に沿って、ｐ型ピラー層２５及びトレンチ形状の絶縁膜５７との境界で、不純物濃度が低く、中央部で不純物濃度が高い分布を有している。また、ｎ型ピラー層８１ａは、図１７（ｃ）に示すように、Ｚ方向に沿って、高低を繰り返す不純物濃度を有している。
ｎ型ピラー層８１ａのＸ方向の不純物濃度プロファイルは、イオン注入した後、埋め込みエピタキシャル成長を行い、横方向拡散させることで実現できる。また、ｎ型ピラー層８１ａのＺ方向の不純物濃度プロファイルは、複数回のイオン注入と埋め込みエピタキシャル成長を繰り返すことで実現できる。
電力用半導体素子１７は、電力用半導体素子１が有する効果を同様に有している。その上、電力用半導体素子１７は、トレンチ溝７７の幅がプロセスばらつきにより変化しても、ｎ型ピラー層８１ａ中に含まれる不純物量の変化が小さく、耐圧低下が抑制できる。
次に、上記第６の実施形態の変形例について、図１８を参照しながら説明する。第６の実施形態の電力用半導体素子１７との違いは、ｐ型ピラー層中に絶縁膜を配して、ｐ型ピラー層が不均一な濃度分布を有する点である。なお、第１乃至第６の実施形態及び変形例と同一構成部分には同一の符号を付して、その説明は省略する。
図１８に示すように、電力用半導体素子１８は、電力用半導体素子１７の構成に加えて、ｐ型ピラー層８３が中央部に絶縁膜５８ｂ（電力用半導体素子１３参照）を有し、ｐ型ピラー層８３が、図１８（ｂ）に示すように、Ｘ方向に沿って、ｎ型ピラー層８１ａ及びトレンチ形状の絶縁膜５８ｂとの境界で、不純物濃度が低く、中央部で不純物濃度が高い分布を有している。絶縁膜５８ａ、５８ｂは、トレンチ溝７８ａ、７８ｂをシリコン酸化膜で埋め込んで形成されている。
電力用半導体素子１８は、電力用半導体素子１７が有する効果を同様に有している。その上、電力用半導体素子１８は、トレンチ溝７８ｂの幅がプロセスばらつきにより変化しても、ｐ型ピラー層８３中に含まれる不純物量の変化が小さく、耐圧低下が抑制できる。すなわち、電力用半導体素子１８は、電力用半導体素子１７より、ｎ型ピラー層８１ａ及びｐ型ピラー層８３の不純物量の変化をより小さくすることが可能である。
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
例えば、実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
また、実施形態では、複数回のイオン注入とエピタキシャル成長を繰り返す方法を説明したが、この方法に限定されることはなく、トレンチ溝を形成後に埋め込み成長を行う方法、トレンチ溝を形成した後、側壁にイオン注入を行う方法等を含め、様々なスーパージャンクション構造の形成方法によって実施することが可能である。
また、実施形態では、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体として、例えば、シリコンカーバイト（ＳｉＣ）及び窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンド等のワイドバンドギャップ半導体を用いることができる。
また、実施形態では、スーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子に対しても適用可能である。
また、実施形態では、プレナーゲート構造を用いて説明したが、トレンチゲート構造を有する電力用半導体素子でも実施可能である。
また、第４乃至第６の実施形態及び変形例では、第１乃至第３の実施形態及び変形例で示したｎ型ピラー層の中のトレンチ形状の絶縁膜の線状及び面状のパターンの幾つかについて適用して説明したが、第１乃至第３の実施形態及び変形例で示したｎ型ピラー層の中のトレンチ形状の絶縁膜の線状及び面状のパターンの他の例を、第４乃至第６の実施形態及び変形例に適用することは可能である。
本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） 第１導電型の第１半導体層と、前記第１導電型の第１半導体層上に設けられ、平面に沿った方向周期的な繰り返しによって配置された第１導電型の第２半導体層及び第２導電型の第３半導体層と、前記第１半導体層に電気的に接続された第１の主電極と、前記第３半導体層に接続するように設けられた第２導電型の第４半導体層と、前記第４半導体層表面に選択的に設けられた第１導電型の第５半導体層と、前記第４半導体層及び前記第５半導体層の表面に設けられた第２の主電極と、前記第４半導体層、前記第５半導体層、及び前記第２半導体層の表面にゲート絶縁膜を介して設けられた制御電極と、前記第２半導体層中に形成された複数のトレンチ溝を埋め込んで設けられた絶縁膜とを有することを特徴とする電力用半導体素子。
（付記２） 前記第２半導体層と前記第３半導体層との境界上にトレンチ溝を埋め込んで設けられた絶縁膜を更に有する付記１に記載の電力用半導体素子。
（付記３） 前記絶縁膜が、酸化膜であることを特徴とする付記１に記載の電力用半導体素子。
（付記４） 前記絶縁膜は、更に、前記第２半導体層と前記第３半導体層との界面に設けられている付記１に記載の電力用半導体素子。
（付記５） 前記第３半導体層及び前記第４半導体層の中、または、前記第３半導体層の中に、更に、前記絶縁膜とは逆方向の応力を印加可能な第２絶縁膜が設けられている付記１に記載の電力用半導体素子。
１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８ 電力用半導体素子
２１ ｎ＋型ドレイン層
２３、２４、８１ａ ｎ型ピラー層
２５、２６、８３ ｐ型ピラー層
２７ ドレイン電極
３１ ｐ型ベース層
３３ ｎ型ソース層
３５ ソース電極
３７ ゲート電極
３９ ゲート絶縁膜
４１、４２、４３、４４ａ、４４ｂ、４５、４６、４７、４８ａ、４８ｂ、４９ａ、４９ｂ、４９ｃ、５０、５１ａ、５１ｂ、５１ｃ、５２、５７、５８ａ、５８ｂ 絶縁膜
５３ａ、５４ａ、５５ａ 第１絶縁膜
５３ｂ、５４ｂ 第２絶縁膜
５５ｂ 第３絶縁膜
５６ａ 第４絶縁膜
５６ｂ 第５絶縁膜
６１、６２、６３、６４ａ、６４ｂ、６５、６６、６７、６８ａ、６８ｂ、６９ａ、６９ｂ、６９ｃ、７０、７１ａ、７１ｂ、７１ｃ、７２、７３ａ、７３ｂ、７４ａ、７４ｂ、７５ａ、７５ｂ、７６ａ、７６ｂ、７７、７８ａ、７８ｂ トレンチ溝
８１ｂ ｎ型ドリフト層

Claims (3)

  1. 第１導電型の第１半導体層と、
    前記第１導電型の第１半導体層上に設けられ、平面に沿った方向に周期的な繰り返しによって配置された第１導電型の第２半導体層及び第２導電型の第３半導体層と、
    前記第１半導体層に電気的に接続された第１の主電極と、
    前記第３半導体層に接続するように設けられた第２導電型の第４半導体層と、
    前記第４半導体層表面に選択的に設けられた第１導電型の第５半導体層と、
    前記第４半導体層及び前記第５半導体層の表面に設けられた第２の主電極と、
    前記第４半導体層、前記第５半導体層、及び前記第２半導体層の表面にゲート絶縁膜を介して設けられた制御電極と、
    １つの前記第２半導体層中において、前記繰り返し方向に、前記第１半導体層に到達しないよう複数に設けられ、平面視で破線状またはドット状のパターンを有する絶縁膜と、
    を有することを特徴とする電力用半導体素子。
  2. 前記第２半導体層の不純物濃度が、前記繰り返し方向で変化していることを特徴とする請求項１に記載の電力用半導体素子。
  3. 前記第２半導体層の不純物濃度が、前記絶縁膜より離れるほど高くなる分布を有することを特徴とする請求項１乃至２のいずれか１項に記載の電力用半導体素子。
JP2009194841A 2009-08-25 2009-08-25 電力用半導体素子 Expired - Fee Related JP5002628B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009194841A JP5002628B2 (ja) 2009-08-25 2009-08-25 電力用半導体素子
US12/862,490 US8680608B2 (en) 2009-08-25 2010-08-24 Power semiconductor device with a low on resistence
CN201010263767.5A CN101997034B (zh) 2009-08-25 2010-08-25 电力半导体元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009194841A JP5002628B2 (ja) 2009-08-25 2009-08-25 電力用半導体素子

Publications (2)

Publication Number Publication Date
JP2011049257A JP2011049257A (ja) 2011-03-10
JP5002628B2 true JP5002628B2 (ja) 2012-08-15

Family

ID=43623561

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009194841A Expired - Fee Related JP5002628B2 (ja) 2009-08-25 2009-08-25 電力用半導体素子

Country Status (3)

Country Link
US (1) US8680608B2 (ja)
JP (1) JP5002628B2 (ja)
CN (1) CN101997034B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5852863B2 (ja) * 2011-11-28 2016-02-03 株式会社日立製作所 ４ｈ−ＳｉＣ半導体素子及び半導体装置
TWI463571B (zh) * 2011-12-08 2014-12-01 Vanguard Int Semiconduct Corp 半導體裝置的製造方法
CN103165463B (zh) * 2011-12-19 2015-10-14 世界先进积体电路股份有限公司 半导体装置的制造方法
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
US9558986B2 (en) * 2013-09-18 2017-01-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN106298480A (zh) * 2015-05-22 2017-01-04 北大方正集团有限公司 超结器件制造方法及超结器件
JP6781667B2 (ja) * 2017-06-08 2020-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
WO2019167528A1 (ja) * 2018-02-27 2019-09-06 ソニー・オリンパスメディカルソリューションズ株式会社 医療用観察装置
TWI801670B (zh) * 2018-10-04 2023-05-11 日商索尼半導體解決方案公司 半導體元件及半導體裝置
KR102306123B1 (ko) * 2020-03-19 2021-09-28 파워마스터반도체 주식회사 반도체 장치
CN117497604A (zh) * 2023-12-29 2024-02-02 深圳天狼芯半导体有限公司 一种改进型平面栅mosfet及制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
EP1267415A3 (en) 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP4212288B2 (ja) * 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法
JP3993458B2 (ja) * 2002-04-17 2007-10-17 株式会社東芝 半導体装置
KR100493018B1 (ko) * 2002-06-12 2005-06-07 삼성전자주식회사 반도체 장치의 제조방법
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP3634848B2 (ja) * 2003-01-07 2005-03-30 株式会社東芝 電力用半導体素子
JP4191025B2 (ja) * 2003-12-22 2008-12-03 Ｎｅｃエレクトロニクス株式会社 縦型ｍｉｓｆｅｔ
JP2005322700A (ja) * 2004-05-06 2005-11-17 Toshiba Corp 半導体装置及びその製造方法
JP2006186145A (ja) 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
JP2009105219A (ja) * 2007-10-23 2009-05-14 Toshiba Corp 半導体装置
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device

Also Published As

Publication number Publication date
CN101997034A (zh) 2011-03-30
US20110049615A1 (en) 2011-03-03
JP2011049257A (ja) 2011-03-10
CN101997034B (zh) 2014-06-25
US8680608B2 (en) 2014-03-25

Similar Documents

Publication Publication Date Title
JP5002628B2 (ja) 電力用半導体素子
JP5002148B2 (ja) 半導体装置
JP5462020B2 (ja) 電力用半導体素子
JP5188037B2 (ja) 半導体装置
JP5074671B2 (ja) 半導体装置およびその製造方法
JP5198030B2 (ja) 半導体素子
US8829608B2 (en) Semiconductor device
JP2024073632A (ja) 半導体装置
JP5537996B2 (ja) 半導体装置
JP2008182054A (ja) 半導体装置
JP5342752B2 (ja) 半導体装置
JP2006269720A (ja) 半導体素子及びその製造方法
JP2007173418A (ja) 半導体装置
JP2008124346A (ja) 電力用半導体素子
US20060220156A1 (en) Semiconductor device and method for manufacturing same
JP2023101770A (ja) 半導体装置
JP2014017469A (ja) 炭化珪素半導体装置およびその製造方法
JP7251914B2 (ja) 半導体装置
JP2008258443A (ja) 電力用半導体素子及びその製造方法
JP2006179598A (ja) 電力用半導体装置
JP2009272397A (ja) 半導体装置
JP2010050161A (ja) 半導体装置
JP2015133380A (ja) 半導体装置
JP2008187147A (ja) 半導体装置およびその製造方法
JP6237064B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110801

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120427

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120521

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150525

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees