KR100308480B1 - 고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치 - Google Patents

고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치 Download PDF

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Abstract

여기에 개시된 플래시 메모리 장치는 행 그로벌 디코더, 행 파셜 디코더, 행 로컬 디코더 및 블록 디코더를 갖는 행 디코더 회로를 포함한다. 상기 행 로컬 디코더는 로컬 워드 라인들 각각에 대응하는 드라이버들로 구성되며, 각 드라이버는 단지 2개의 MOS 트랜지스터들로 이루져 있다. 이는 행 디코더 회로가 반도체 집적 회로 다이의 많은 면적을 점유하지 않게 한다.

Description

고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치{FLASH MEMORY DEVICE WITH ROW DECODING STRUCTURE WHICH IS APPROPRIATE FOR HIGH DESITTY}
본 발명은 불휘발성 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 반도체 집적 회로 다이의 점유 면적을 최소화할 수 있는 행 디코딩 스킴을 갖는 노어형 플래시 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램 가능한 노어형 플래시 메모리 장치의 메모리 셀 유니트는 P형 반도체 기판에 형성된 소오스 및 드레인 전극들, 절연막을 사이에두고 상기 소오스 및 드레인 전극들 사이의 채널 영역 상에 형성된 부유 게이트 전극 (floating gate electrode), 그리고 다른 절연막을 사이에 두고 상기 부유 게이트 전극 상에 형성된 제어 게이트 전극 (control gate electrode)를 갖는다. 상기 제어 게이트 전극은 워드 라인에 연결된다.
상기 메모리 셀 유니트는 소오스 전극과 반도체 기판에 접지 전압 (예를 들면, 0V)을 인가하고, 제어 게이트 전극에 고전압 (예를 들면, 약 +10V)을 인가하며, 드레인 전극에 열전자 (hot electron)를 발생시키기에 적당한 양의 전압 (예를 들면, 5V 내지 6V)을 인가함으로써 프로그램된다. 이러한 프로그램 동작에 따르면, 부유 게이트 전극에는 충분한 양의 음의 전하들이 축적되며, 그 결과 부유 게이트 전극은 (-) 전위를 갖는다. 이는 읽기 동작이 수행될 때 상기 메모리 셀 유니트의 문턱 전압이 높아지게 한다.
제어 게이트 전극에 약 5V의 전압을 인가하고, 소오스 전극에 접지 전압 (예를 들면, 0V)을 인가하는 읽기 동작 동안, 문턱 전압이 높아진 메모리 셀 유니트를 통해 드레인 전극에서 소오스 전극으로의 전류는 차단된다. 이때, 상기 메모리 셀 유니트는 '오프' 상태를 가지며, 그것의 문턱 전압은 약 6V 내지 7V 범위 내에 분포된다.
상기 메모리 셀 유니트는 F-N 터널링 스킴 (Fowler-Nordheim tunnelling scheme)에 의해서 소거된다. F-N 터널링 스킴에 따르면, 음의 고전압 (예를 들면, -10V)이 제어 게이트 전극에 인가되고, F-N 터널링을 발생시키기에 적당한 양의 전압 (예를 들면, 5V 내지 6V)이 상기 반도체 기판에 인가되며, 소오스 전극 및 드레인 전극들은 플로팅 상태 (floating state)로 유지된다. 이러한 바이어스 조건에 따른 소거 스킴은 NGBE (Negative Bulk and Gate Erase)라 불린다. 이러한 바이어스 조건에 따르면, 제어 게이트 전극과 반도체 기판 사이에 약 6∼7㎹/㎝의 강한 전계가 형성되며, 그 결과 F-N 터널링이 발생한다. 즉, 부유 게이트 전극에 축적된 (-)의 전하들은 약 100Å의 절연막을 통해 소오스 전극으로 방출된다. 이는 읽기 동작이 수행될 때 상기 메모리 셀 유니트의 문턱 전압이 낮아지게 한다.
제어 게이트 전극에 약 4.5V의 전압을 인가하고, 소오스 전극에 접지 전압 (예를 들면, 0V)을 인가하는 읽기 동작 동안, 문턱 전압이 낮아진 메모리 셀 유니트의 채널은 형성되며, 그 결과 드레인 전극에서 소오스 전극으로 전류가 흐른다. 이때, 상기 메모리 셀 유니트는 '온' 상태를 가지며, 그것의 문턱 전압은 약 1V∼3V 범위 내에 분포된다.
잘 알려진 바와 같이, 노어형 플래시 메모리 장치의 메모리 셀 어레이는 복수 개의 섹터들로 분리되어 있다. 상기 각 섹터의 벌크 영역은 전기적으로 서로 분리되며, 각 섹터에 집적되는 메모리 셀들은 앞서 설명된 소거 동작 동안 동시에 소거된다. 여기서, 각 섹터는 소거 단위를 구성한다. 그러한 섹터 구조를 갖는 노어형 플래시 메모리 장치 및 행 디코더 회로가, 1996년 2월 8일, IEEE International Solid State Circuits의 p.p 42-43에 'A 3.3V-only 16Mb Flash Memory with Row-Decoding Scheme'라는 제목으로 게재되어 있다. 논문에 게재된 플래시 메모리 장치의 구조가 도 1에 도시되어 있다. 도 1에 도시된 메모리 셀 어레이의 용량은 16Mb이고, 0.5Mb (512개의 열들×1024개의 행들)의 용량을 갖는 32개의 균일한 블록들로 나눠져 있다. 각 블록의 워드 라인들 및 비트 라인들은 다른 블록과 개별적으로 선택된다. 이러한 구조는 디스터브 없이 프로그램/소거 동작이 가능케하며, 결과적으로 높은 신뢰성을 갖는다.
도 2의 행 디코더 회로 역시 앞서 설명된 논문에 게재되어 있다. 도 2에 도시된 행 디코더 회로는 행 그로벌 디코더 (row global decoder), 행 파셜 디코더 (row partial decoder), 행 로컬 디코더 (row local decoder), 그리고 블록 디코더 (block decoder)로 구성된다. 읽기, 프로그램, 소거 동작에 따른 다양한 워드 라인 전압들이 도 2의 행 디코더 회로를 통해 개별 워드 라인(들) (individual word line(s))으로 전달된다. 도 2에 도시된 행 디코더 회로의 행 로컬 디코더는 개별 워드 라인들에 각각 대응하도록 배열된, PMOS 및 NMOS 트랜지스터들 (P1) 및 (N1)로 이루어진, 2개의 전송 게이트들 (TG1) 및 (TG2)로 구성된다. 각 개별 워드 라인은 행 그로벌 디코더에 연결된 그로벌 워드 라인 신호에 따라 프로그램 및 읽기 동작 동안 행 파셜 디코더의 출력들과 연결된다. 임의의 섹터에 배열된 모든 개별 워드 라인들은 소거 동작 동안 블록 디코더의 출력에 연결된다.
도 2에 도시된 바와 같이, 하나의 개별 워드 라인 (이하, 로컬 워드 라인-local word line-이라 칭함)당 4개의 트랜지스터들 (P1, P2, N1, 그리고 N2)이 요구되기 때문에, 행 디코더 회로는 집적도가 증가함에 따라 집적 회로 다이의 많은 면적을 차지한다. 이는 플래시 메모리 장치의 고집적화에 장애 요인으로 작용한다. 게다가, 각 개별 워드 라인에 연결된 트랜지스터들은 읽기, 프로그램 그리고 소거 동작시 각 워드 라인의 로딩으로 작용한다.
본 발명의 목적은 집적 회로 다이의 점유 면적을 최소화할 수 있는 행 디코더 회로를 갖는 플래시 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 플래시 메모리 장치의 어레이 구조를 보여주는 도면;
도 2는 종래 기술에 따른 행 디코더 회로를 보여주는 회로도; 그리고
도 3은 본 발명에 따른 행 디코더 회로를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 120 : 행 그로벌 디코더 140 : 행 로컬 디코더
160 : 행 파셜 디코더 180 : 블록 디코더
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 계층적인 워드 라인 구조를 갖는 불휘발성 반도체 메모리 장치는 각각이 로칼 워드 라인들에 연결된 메모리 셀들을 갖는 복수 개의 섹터들과; 상기 섹터들을 통해 신장하는 복수 개의 그로벌 워드 라인들과; 홀수번 그로벌 워드 라인들 중 하나의 워드 라인을 선택하는 제 1 그로벌 디코더와, 짝수번 그로벌 워드 라인들 중 하나의 워드 라인을 선택하는 제 2 그로벌 디코더를 갖는 그로벌 워드 라인 선택 회로와; 상기 홀수번 그로벌 워드 라인들에 각각 대응하며, 각각이 대응하는 홀수번 그로벌 워드 라인이 선택될 때 대응하는 로컬 워드 라인들 중 하나의 워드 라인을 워드 라인 전압으로 구동하는 제 1 로컬 디코더들 및; 상기 짝수번 그로벌 워드 라인들에 각각 대응하며, 각각이 대응하는 짝수번 그로벌 워드 라인이 선택될 때 대응하는 로컬 워드 라인들 중 하나의 워드 라인을 상기 워드 라인 전압으로 구동하는 제 2 로컬 디코더들을 포함하며, 상기 제 1 및 제 2 로컬 디코더들 각각은 대응하는 로컬 워드 라인들에 각각 연결된 복수 개의 드라이버들로 구성되고; 상기 각 드라이버는 대응하는 그로벌 워드 라인의 신호에 대응하는 로컬 워드 라인을 행 파셜 디코더에 연결하는 풀업 트랜지스터와, 상기 대응하는 그로벌 워드 라인의 신호에 따라 상기 대응하는 로컬 워드 라인을 블록 디코더에 연결하는 풀다운 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 행 파셜 디코더는 독출 및 프로그램 동작에 필요한 상기 워드 라인 전압을 출력하며; 그리고 상기 블록 디코더는 소거 동작에 필요한 상기 워드 라인 전압을 출력한다.
이 실시예에 있어서, 상기 짝수번 그로벌 워드 라인들 각각에 대응하는 로칼 워드 라인들은 상기 홀수번 그로벌 워드 라인들 각각에 대응하는 로칼 워드 라인들와 교호적으로 배열된다.
이 실시예에 있어서, 상기 선택된 홀수번/짝수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 2개의 로컬 워드 라인들이 연속적으로 선택될 때, 이전에 선택된 로컬 워드 라인의 전압은 대응하는 드라이버의 풀다운 트랜지스터를 통해 방전된다.
이 실시예에 있어서, 상기 선택된 홀수번/짝수번 그로벌 워드 라인을 지정하기 위한 어드레스가 천이될 때 발생되는 방전 신호에 따라 상기 선택된 홀수번/짝수번 그로벌 워드 라인에 대응하는 드라이버들의 풀다운 트랜지스터들은 동시에 턴 온되고, 그 결과 상기 선택된 홀수번/짝수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들이 상기 턴온된 풀다운 트랜지스터들을 통해 접지된다.
이 실시예에 있어서, 상기 홀수번/짝수번 그로벌 워드 라인들 중 하나가 선택될 때, 비선택된 그로벌 워드 라인들에 대응하는 로컬 워드 라인들은 접지된다.
이 실시예에 있어서, 상기 선택된 그로벌 워드 라인에 대응하는 로컬 워드라인들 중 하나의 로컬 워드 라인이 상기 워드 라인 전압으로 구동될 때, 상기 선택된 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 나머지 로컬 워드 라인들은 플로팅 상태로 유지된다.
(작용)
본 발명에 따르면, 하나의 로컬 워드 라인이 2개의 MOS 트랜지스터들만을 이용하여 구동되기 때문에, 행 디코더 회로에 의해 점유되는 다이 면적을 줄일 수 있다.
(실시예)
본 발명의 바람직한 실시예가 참조도면에 의거하여 이하 상세히 설명된다.
도 3은 본 발명의 바람직한 실시예에 따른 행 디코더 회로를 보여주는 회로도이다. 도 3의 행 디코더 회로는 계층적인 워드 라인 구조 (hierachical word line structure) 또는 워드 라인 분할 구조 (word line division strcuture)를 갖는 도 1의 플래시 메모리 장치에 구현된다. 도면에는 도시되지 않았지만, 복수의 그로벌 워드 라인들은 동일 방향으로 배열된 섹터들을 통해 신장하며, 상기 각 섹터는 상기 그로벌 워드 라인들과 계층적으로 배열된 로컬 워드 라인들을 갖는다.
도 3의 행 디코더 회로는 짝수번 행 그로벌 디코더 (100), 홀수번 행 그로벌 디코더 (120), 행 로컬 디코더 (140), 행 파셜 디코더 (160), 그리고 블록 디코더 (180)를 포함한다. 도 3의 행 디코더 회로는 2개의 그로벌 워드 라인들 (EGWLi) 및 (OGWLi)과 8개의 로컬 워드 라인들 (WL0)-(WL7)과 관련하여 구성된 것이며, 나머지 그로벌 워드 라인들 (EGWL1)-(EGWLi-1) 및 (OGWL1)-(OGWLi-1)에 각각 대응하는 짝수번 및 홀수번 행 그로벌 디코더들 (100) 및 (120)은, 비록 도면에는 도시되지 않았지만, 각 섹터에 구현될 것이다.
상기 짝수번 행 그로벌 디코더 (100)는 도 3에 도시된 바와 같이 연결된 낸드 게이트 (102), 노어 게이트 (104) 및 레벨 쉬프터 (106)로 구성되며, 행 어드레스 (AddⅠ)에 응답해서 대응하는 짝수번 그로벌 워드 라인 (EGWLi)을 전압 (VH) 또는 (VL)로 구동한다. 마찬가지로, 상기 홀수번 행 그로벌 디코더 (120)는 도 3에 도시된 바와 같이 연결된 낸드 게이트 (122), 노어 게이트 (124) 및 레벨 쉬프터 (126)로 구성되며, 상기 행 어드레스 (AddⅠ)에 응답해서 대응하는 홀수번 그로벌 워드 라인 (OGWLi)을 상기 전압 (VH) 또는 (VL)로 구동한다. 상기 짝수번 및 홀수번 행 그로벌 디코더들 (100) 및 (120)는 그로벌 워드 라인 선택 회로에 구성한다.
상기 행 로컬 디코더 (140)는 짝수번 그로벌 워드 라인 (EGWLi)에 대응하는 4개의 로컬 워드 라인들 (WL0), (WL2), (WL4), 그리고 (WL6)에 각각 연결된 4개의 드라이버들과, 홀수번 그로벌 워드 라인 (OGWLi)에 대응하는 4개의 로컬 워드 라인들 (WL1), (WL3), (WL5), 그리고 (WL7)에 각각 연결된 4개의 드라이버들로 구성된다. 각 드라이버는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되며, 상기 짝수번 그로벌 워드 라인 (EGWLi)에 대응하는 로컬 워드 라인들 (WL0), (WL2), (WL4), 그리고 (WL6)은 상기 홀수번 그로벌 워드 라인 (OGWLi)에 대응하는 로컬 워드 라인들 (WL1), (WL3), (WL5), 그리고 (WL7)과 교호적으로 배열된다.
상기 로컬 워드 라인들 (WL0), (WL2), (WL4), 그리고 (WL6)에 연결된 드라이버들의 PMOS 트랜지스터들 (P10), (P12), (P14) 그리고 (P16)은 행 파셜 디코더(160)의 워드 라인 선택 신호들 (PWL0), (PWL2), (PWL4), 그리고 (PWL6)에 각각 연결된 소오스 전극들, 상기 짝수번 그로벌 워드 라인 (EGWLi)에 공통으로 연결된 게이트 전극들 및 대응하는 로컬 워드 라인들 (WL0), (WL2), (WL4), 그리고 (WL6)에 각각 연결된 드레인 전극들을 갖는다. 상기 로컬 워드 라인들 (WL0), (WL2), (WL4), 그리고 (WL6)에 연결된 드라이버들의 NMOS 트랜지스터들 (N10)-(N16)은 대응하는 로컬 워드 라인들 (WL0), (WL2), (WL4), 그리고 (WL6)에 각각 연결된 드레인 전극들, 상기 짝수번 그로벌 워드 라인 (EGWLi)에 공통으로 연결된 게이트 전극들 및 블록 디코더 (180)에 공통 연결된 소오스 전극들을 갖는다.
계속해서 도 3을 참조하면, 상기 로컬 워드 라인들 (WL1), (WL3), (WL5), 그리고 (WL7)에 연결된 드라이버들의 PMOS 트랜지스터들 (P18), (P20), (P22) 그리고 (P24)은 행 파셜 디코더 (160)의 워드 라인 선택 신호들 (PWL1), (PWL3), (PWL5), 그리고 (PWL7)에 각각 연결된 소오스 전극들, 상기 홀수번 그로벌 워드 라인 (OGWLi)에 공통으로 연결된 게이트 전극들 및 대응하는 로컬 워드 라인들 (WL1), (WL3), (WL5), 그리고 (WL7)에 각각 연결된 드레인 전극들을 갖는다. 상기 로컬 워드 라인들 (WL1), (WL3), (WL5), 그리고 (WL7)에 연결된 드라이버들의 NMOS 트랜지스터들 (N18)-(N24)은 대응하는 로컬 워드 라인들 (WL1), (WL3), (WL5), 그리고 (WL7)에 각각 연결된 드레인 전극들, 상기 홀수번 그로벌 워드 라인 (OGWLi)에 공통으로 연결된 게이트 전극들 및 블록 디코더 (180)에 공통 연결된 소오스 전극들을 갖는다.
상기 행 파셜 디코더 (160)는 도 3에 도시된 바와 같이 연결된 앤드 게이트(162) 및 레벨 쉬프터 (164)로 구성되며, 읽기 및 프로그램 동작 동안 행 어드레스 (AddⅡ)에 응답해서 상기 워드 라인 선택 신호들 중 하나 (예를 들면, PWL0)를 전압 (Vwl)으로 구동하고, 나머지 신호들 (예를 들면, PWL1-PWL7)을 접지시킨다. 상기 블록 디코더 (180)는 도면에 도시된 바와 같이 연결된 낸드 게이트 (182), 앤드 게이트 (184) 그리고 레벨 쉬프터 (186)로 구성되며, 소거 동작 동안 행 어드레스 (AddⅢ)에 응답해서 상기 로컬 워드 라인들 (WL0)-(WL7)을 전압 (VL)으로 구동한다. 즉, 앞서 설명된 바와 같이, 임의의 섹터 내에 제공되는 모든 로컬 워드 라인들은 소거 동작 동안 블록 디코더 (180)로부터의 전압 (VL)으로 구동된다.
플래시 메모리 장치의 프로그램, 읽기 및 소거 동작에 필요한 바이어스 조건은 아래의 표와 같다.
동작 모드 읽기 동작 프로그램 동작 소거 동작
Vwl 5V 10V 5V
VH 5V 10V 0V
VL 0V 0V -10V
본 발명에 따른 프로그램, 읽기 및 소거 동작이 참조도면에 의거하여 이하 상세히 설명된다. 설명의 편의를 위해서, 로컬 워드 라인 (WL2)이 선택되는 것을 가정하여 프로그램 및 읽기 동작이 설명될 것이다.
도 3의 짝수번 행 그로벌 디코더 (100)가 행 어드레스 (AddⅠ)에 응답해서 짝수번 그로벌 워드 라인 (EGWLi)을, 표에 알 수 있듯이, 프로그램 및 읽기 동작 동안 0V의 전압 (VL)으로 구동하며, 그 결과 PMOS 트랜지스터들 (P10)-(P16)은 턴온되고 NMOS 트랜지스터들 (N10)-(N16)은 턴 오프된다. 이때, 홀수번 행 그로벌 디코더 (120)가 행 어드레스 (AddⅠ)에 응답해서 홀수번 그로벌 워드 라인 (OGWLi)을 읽기 동작 동안 5V의 전압 (VH) 그리고 프로그램 동작 동안 10V의 전압 (VH)으로 구동하며, 그 결과 PMOS 트랜지스터들 (P18)-(P24)은 턴 오프되고 NMOS 트랜지스터들 (N18)-(N24)은 턴 오프된다. 상기 행 파셜 디코더 (160)는 행 어드레스 (AddⅡ)에 응답해서 워드 라인 선택 신호 (PWL2)를 읽기 동작 동안 약 5V의 전압 (Vwl)으로 그리고 프로그램 동작 동안 약 10V의 전압 (Vwl)으로 구동하며, 나머지 워드 라인 선택 신호들 (PWL0), (PWL1), (PWL3)-(PWL7)은 행 파셜 디코더 (160)를 통해 각각 접지 전압 (GND)을 갖는다. 그리고, 블록 디코더 (180)는 행 어드레스 (AddⅢ)에 응답해서 읽기 및 프로그램 동작 동안 0V의 전압 (VL)을 출력한다.
결과적으로, 로컬 워드 라인 (WL2)은 PMOS 트랜지스터 (P12)를 통해 읽기 동작시 5V의 그리고 프로그램 동작시 10V의 워드 라인 선택 신호 라인 (PWL2)에 연결되고, 로컬 워드 라인들 (WL0), (WL4) 그리고 (WL6)은 PMOS 트랜지스터들 (P10), (P14) 그리고 (P16)를 통해 읽기 및 프로그램 동작시 0V의 워드 라인 선택 신호 라인들 (PWL0), (PWL4) 및 (PWL6)에 각각 연결된다. 그리고, 홀수번 그로벌 워드 라인 (OGWLi)에 대응하는 로컬 워드 라인들 (WL1), (WL3), (WL5) 그리고 (WL7)은 대응하는 NMOS 트랜지스터들 (N18)-(N24)을 통해 블록 디코더 (180)의 출력 (VL) 즉, 0V에 연결된다. 이러한 바이어스 조건 하에서, 읽기 및 프로그램 동작이 수행된다.
여기서, 상기 비선택된 로컬 워드 라인들 (WL0), (WL4) 그리고 (WL6)은 읽기 및 프로그램 동작 동안 PMOS 트랜지스터들 (P10), (P14) 그리고 (P16) 각각의 게이트 전극이 0V의 짝수번 그로벌 워드 라인 (EGWLi)에 연결되고 소오스 전극이 0V의 대응하는 워드 라인 선택 신호 라인들에 연결되어 있기 때문에 플로팅 상태 (floating state)가 된다. 하지만, 플로팅된 로컬 워드 라인들 (WL0), (WL4) 그리고 (WL6)이 접지 전압을 갖는 홀수번 그로벌 워드 라인 (OGWLi)에 대응하는 로컬 워드 라인들 (WL1), (WL3), (WL5), 그리고 (WL7)에 의해서 차폐 (shielding)되어 있기 때문에, 로컬 워드 라인 (WL2)이 워드 라인 전압 (Vwl)으로 구동될 때 인접한 로컬 워드 라인들 간의 커플링은 생기지 않는다. 즉, 로컬 워드 라인 (WL2)이 워드 라인 전압 (Vwl)으로 구동될 때 플로팅 상태의 로컬 워드 라인들에는 어떠한 전압도 유기되지 않는다.
임의의 선택된 그로벌 워드 라인 (예를 들면, EGWLi)에 대응하는 로컬 워드 라인들 (예를 들면, WL0, WL2, WL4 그리고 WL6) 중 임의의 로컬 워드 라인들 (예를 들면, WL2 및 WL4)이 연속적으로 선택되는 경우, 다음과 같은 방전 동작이 수행된다. 상기 선택된 그로벌 워드 라인 (EGWLi)에 대응하는 행 그로벌 디코더 (100)가 방전 신호 (WLDIS)에 응답해서 상기 선택된 그로벌 워드 라인 (EGWLi)을 전압 (VH)으로 구동함에 따라, 이전에 선택된 로컬 워드 라인 (예를 들면 WL2)의 전압 (Vwl)은 상기 로컬 워드 라인 (WL2)에 대응하는 드라이버의 NMOS 트랜지스터 (예를 들면, N12)를 통해 방전된다. 여기서, 상기 방전 신호 (WLDIS)는 행 어드레스가 천이될 때 생성되는 펄스 신호이며, 상기 펄스 신호는 수 ㎱의 펄스 폭을 갖는다. 그러므로, 읽기 동작 및 프로그램 동작의 속도는 그러한 방전 동작에 의해서 전혀 저하되지 않는다.
소거 동작 동안에, 도 3의 짝수번 및 홀수번 행 그로벌 디코더들 (100) 및 (120)은 행 어드레스 (AddⅠ)에 응답해서 대응하는 그로벌 워드 라인들 (EGWLi) 및 (OGWLi)을, 표에서 알 수 있듯이, 약 10V의 전압 (VH)으로 각각 구동한다. 이는 로컬 워드 라인들 (WL0)-(WL7)에 연결된 드라이버들의 NMOS 트랜지스터들 (N10)-(N24) 모두 턴 온되게 하고 PMOS 트랜지스터들 (P10)-(P24) 모두 턴 오프되게 한다. 이때, 블록 디코더 (180)는, 소거 동작 동안, 행 어드레스 (AddⅢ)에 응답해서 -10V의 전압 (VL)을 출력한다. 그러므로, 소거 동작이 수행되는 동안, 상기 로컬 워드 라인들 (WL0)-(WL7)은 대응하는 NMOS 트랜지스터들 (N10)-(N24)을 통해 블록 디코더 (180)의 출력 (VL)에 공통으로 연결된다. 즉, 임의의 섹터에 제공되는 모든 로컬 워드 라인들은 앞서 설명된 것과 동일한 방법에 따라 -10V로 구동된다.
상술한 바와 같이, 종래 기술과 비교하여 볼 때, 하나의 로컬 워드 라인 당 2개의 트랜지스터들만이 요구되기 때문에, 집적 회로 다이에서 행 로컬 디코더가 차지하는 면적은 감소되며, 이는 집적도가 증가하더라도 행 디코더 회로가 플래시 메모리 장치의 고집적화에 장애 요인으로 작용하지 않게 한다. 게다가, 각 로컬 워드 라인의 로딩 역시 작아진다.

Claims (16)

  1. 계층적인 워드 라인 구조를 갖는 불휘발성 반도체 메모리 장치에 있어서:
    각각이 로칼 워드 라인들에 연결된 메모리 셀들을 갖는 복수 개의 섹터들과;
    상기 섹터들을 통해 신장하는 복수 개의 그로벌 워드 라인들과;
    홀수번 그로벌 워드 라인들 중 하나의 워드 라인을 선택하는 제 1 그로벌 디코더와, 짝수번 그로벌 워드 라인들 중 하나의 워드 라인을 선택하는 제 2 그로벌 디코더를 갖는 그로벌 워드 라인 선택 회로와;
    상기 홀수번 그로벌 워드 라인들에 각각 대응하며, 각각이 대응하는 홀수번 그로벌 워드 라인이 선택될 때 대응하는 로컬 워드 라인들 중 하나의 워드 라인을 워드 라인 전압으로 구동하는 제 1 로컬 디코더들 및;
    상기 짝수번 그로벌 워드 라인들에 각각 대응하며, 각각이 대응하는 짝수번 그로벌 워드 라인이 선택될 때 대응하는 로컬 워드 라인들 중 하나의 워드 라인을 상기 워드 라인 전압으로 구동하는 제 2 로컬 디코더들을 포함하며,
    상기 제 1 및 제 2 로컬 디코더들 각각은 대응하는 로컬 워드 라인들에 각각 연결된 복수 개의 드라이버들로 구성되고; 상기 각 드라이버는 대응하는 그로벌 워드 라인의 신호에 대응하는 로컬 워드 라인을 행 파셜 디코더에 연결하는 풀업 트랜지스터와, 상기 대응하는 그로벌 워드 라인의 신호에 따라 상기 대응하는 로컬 워드 라인을 블록 디코더에 연결하는 풀다운 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 행 파셜 디코더는 독출 및 프로그램 동작에 필요한 상기 워드 라인 전압을 출력하며; 그리고 상기 블록 디코더는 소거 동작에 필요한 상기 워드 라인 전압을 출력하는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 짝수번 그로벌 워드 라인들 각각에 대응하는 로칼 워드 라인들은 상기 홀수번 그로벌 워드 라인들 각각에 대응하는 로칼 워드 라인들와 교호적으로 배열되는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 선택된 홀수번/짝수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 2개의 로컬 워드 라인들이 연속적으로 선택될 때, 이전에 선택된 로컬 워드 라인의 전압은 대응하는 드라이버의 풀다운 트랜지스터를 통해 방전되는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 선택된 홀수번/짝수번 그로벌 워드 라인을 지정하기 위한 어드레스가 천이될 때 발생되는 방전 신호에 따라 상기 선택된 홀수번/짝수번 그로벌 워드 라인에 대응하는 드라이버들의 풀다운 트랜지스터들은 동시에 턴 온되고, 그 결과 상기 선택된 홀수번/짝수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들이 상기 턴온된 풀다운 트랜지스터들을 통해 접지되는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 홀수번/짝수번 그로벌 워드 라인들 중 하나가 선택될 때, 비선택된 그로벌 워드 라인들에 대응하는 로컬 워드 라인들은 접지되는 것을 특징으로 메모리 장치.
  7. 제 1 항에 있어서,
    상기 선택된 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 하나의 로컬 워드 라인이 상기 워드 라인 전압으로 구동될 때, 상기 선택된 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 나머지 로컬 워드 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 메모리 장치.
  8. 각각이 메모리 셀들을 갖는 복수 개의 섹터들과; 상기 섹터들 각각에 배열된 제 1 워드 라인들과; 상기 섹터들을 통해 배열되며, 상기 제 1 워드 라인들과 계층적인 구조로 배열된 제 2 워드 라인들을 갖는 노어형 플래시 메모리 장치에 있어서:
    제 2 홀수번 워드 라인들 중 하나를 선택하는 제 1 워드 라인 디코더와, 짝수번 제 2 워드 라인들 중 하나를 선택하는 제 2 워드 라인 디코더를 갖는 워드 라인 선택 회로 및;
    상기 제 2 홀수번 워드 라인들에 각각 대응하며, 각각이 대응하는 제 2 홀수번 워드 라인이 선택될 때 대응하는 제 1 워드 라인들 중 하나를 워드 라인 전압으로 구동하는 제 1 워드 라인 드라이버 블록들과; 상기 제 2 짝수번 워드 라인들에 각각 대응하며, 각각이 대응하는 제 2 짝수번 워드 라인이 선택될 때 대응하는 제 1 워드 라인들 중 하나를 상기 워드 라인 전압으로 구동하는 제 2 워드 라인 드라이버 블록들을 갖는 워드 라인 구동 회로를 포함하며,
    상기 제 1 및 제 2 워드 라인 드라이버 블록들 각각은 대응하는 제 1 워드 라인들에 각각 연결된 복수 개의 드라이버들로 구성되고; 상기 각 드라이버는 행 파셜 디코더에 연결된 제 1 전류 전극, 대응하는 제 1 워드 라인에 연결된 제 2 전류 전극, 그리고 대응하는 제 2 워드 라인의 신호를 받아들이는 PMOS 트랜지스터와; 상기 대응하는 제 1 워드 라인에 연결된 제 1 전류 전극, 블록 디코더에 연결된 제 2 전류 전극, 그리고 상기 대응하는 제 2 워드 라인의 신호를 받아들이는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 행 파셜 디코더는 독출 및 프로그램 동작에 필요한 상기 워드 라인 전압을 출력하고, 상기 블록 디코더는 소거 동작에 필요한 상기 워드 라인 전압을 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 2 짝수번 워드 라인들 각각에 대응하는 제 1 워드 라인들은 상기 제 2 홀수번 워드 라인들 각각에 대응하는 제 1 워드 라인들와 교호적으로 배열되는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 8 항에 있어서,
    상기 선택된 홀수번/짝수번 제 2 워드 라인에 대응하는 제 1 워드 라인들 중 2개의 워드 라인들이 연속적으로 선택될 때, 이전에 선택된 제 1 워드 라인의 전압은 대응하는 드라이버의 풀다운 트랜지스터를 통해 방전되며; 그리고
    상기 홀수번/짝수번 제 2 워드 라인들 중 하나가 선택될 때, 비선택된 제 2 워드 라인들에 대응하는 제 1 워드 라인들은 접지되는 것을 특징으로 플래시 메모리 장치.
  12. 제 8 항에 있어서,
    상기 선택된 홀수번/짝수번 제 2 워드 라인에 대응하는 제 1 워드 라인들 중 하나가 상기 워드 라인 전압으로 구동될 때, 상기 선택된 홀수번/짝수번 제 2 워드 라인에 대응하는 제 1 워드 라인들 중 나머지 워드 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 플래시 메모리 장치.
  13. 노어형 플래시 메모리 장치에 있어서:
    제 1 내지 제 8 로컬 워드 라인들과;
    상기 제 1 내지 제 4 로컬 워드 라인들에 대응하는 홀수번 그로벌 워드 라인과;
    상기 제 5 내지 제 8 로컬 워드 라인들에 대응하는 짝수번 그로벌 워드 라인과;
    상기 짝수번 그로벌 워드 라인에 대응하는 제 1 내지 제 4 로컬 워드 라인들은 상기 홀수번 그로벌 워드 라인에 대응하는 제 5 내지 제 8 로컬 워드 라인들와 교호적으로 배열되며;
    상기 제 1 내지 제 8 로컬 워드 라인들에 각각 대응하는 워드 라인 선택 신호들을 발생하는 행 파셜 디코더와;
    상기 홀수번 그로벌 워드 라인을 선택하는 홀수번 행 그로벌 디코더와 상기 짝수번 그로벌 워드 라인을 선택하는 짝수번 행 그로벌 디코더를 갖는 그로벌 워드 라인 선택 회로 및;
    상기 제 1 내지 제 8 로컬 워드 라인들 각각에 대응하며, 각각이 대응하는 워드 라인 선택 신호에 연결된 소오스 전극, 대응하는 그로벌 워드 라인에 연결된 게이트 전극, 그리고 대응하는 로컬 워드 라인에 연결된 드레인 전극을 갖는 PMOS 트랜지스터 및; 상기 대응하는 로컬 워드 라인에 연결된 드레인 전극, 상기 대응하는 그로벌 워드 라인에 연결된 게이트 전극, 그리고 블록 디코더에 연결된 소오스 전극을 갖는 NMOS 트랜지스터로 구성되는 드라이버들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 홀수번/짝수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 2개의 로컬 워드 라인들이 연속적으로 선택될 때, 이전에 선택된 로컬 워드 라인의 전압은 대응하는 드라이버의 NMOS 트랜지스터를 통해 방전되는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 홀수번/짝수번 그로벌 워드 라인들 중 하나가 선택될 때, 비선택된 기 짝수번/홀수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들은 접지되는 것을 특징으로 플래시 메모리 장치.
  16. 제 13 항에 있어서,
    상기 홀수번/짝수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 하나가 행 파셜 디코더로부터의 워드 라인 전압으로 구동될 때, 상기 홀수번/짝수번 그로벌 워드 라인에 대응하는 로컬 워드 라인들 중 나머지 로컬 워드 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 플래시 메모리 장치.
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