KR0137320B1 - 반도체 메모리장치의 워드라인 디코딩회로 - Google Patents
반도체 메모리장치의 워드라인 디코딩회로Info
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Abstract
1. 청구범위 기재된 발명이 속한 기술분야
반도체 메모리장치에서 로우디코딩 라인을 하나로 구성하는 워드라인 디코딩회로에 관한 기술이다.
2. 발명이 해결하고자 하는 기술적 과제
반도체 메모리 장치에서 메모리셀 어레이 위를 통과하는 메탈의 수를 최소화하면서 메탈의 단락이나 합선되는 것을 해결한다.
3. 발명의 해결방법의 요지
2개의 로우디코딩신호선을 하나로 구성하여 메모리 위를 통과하는 메탈라인의 두께와 간격을 넓힌다.
4. 발명의 중요한 용도
반도체 메모리장치
Description
제1도는 일반적인 반도체 메모리장치의 블록구성도.
제2도는 제1도의 메모셀 어레이의 구성도.
제3도는 메모리셀 어레이와 스트랩영역의 단면도.
제4도는 일반적인 워드라인 저항의 간략도.
제5도는 종래의 워드라인 드라이버 배열 구성도.
제6도는 본 발명에 따른 워드라인 드라이버 배열 구성도.
* 도면의 주요부분에 대한 부로의 설명
10 : 로우 디코더 20 : 워드 드라이브 디코더
30 : 스프리트 워드라인 드라이버 40 : 메모리셀 어레이
본 발명은 고집적 반도체 메모리장치의 워드라인 디코딩회로에 관한 것으로, 특히 로우디코딩 라인을 하나로 구성하는 워드라인 디코딩회로에 관한 것이다.
일반적으로 고집적 반도체 메모리장치는 메모리셀의 크기를 얼마나 작게 하느냐에 가장 많은 시간과 투자를 필요로 한다. 그런데 메모리셀의 크기가 작을수록 메모리셀내의 캐패시터에 저장할 수 있는 전하량이 적기 때문에 정확한 정보를 기억하기 어렵게 되므로, 메모리셀에 안정된 정보를 기억하기 위해 많은 연구가 진행되고 있다.
제1도는 일반적인 반도체 메모리장치의 블록구성도이고, 제2도는 제1도의 메모리셀 어레이의 구성도이며, 제3도는 메모리셀 어레이와 스트랩영역의 단면도이고, 제4도는 일반적인 워드라인 저항의 간략도이다.
제1도에서 캐패시터의 외부로부터 인가되는 정보를 안정하게 기억시키기 위해서는 캐패시터의 양단면적을 넓게 하여야 하는데, 고집적화가 됨에 따라 상대적으로 작아지는 메모리셀의 면적내에서 정보를 안정하게 기억할 수 있을 정도의 캐패시터 단면적을 만들기 위해 이전의 평면구조보다는 입체구조로의 구성이 불가피하게 된다. 이렇게되면 메모리셀을 동작시키기 위해 필요한 주변회로에 비하여 메모리셀 영역은 제3도에서 보는바와 같이 단차가 높아진다. 제3도와 같이 단차가 발생하는 부분은 주로 스트랩(STRAP)(1)과 메모리셀(2)영역이 만나는 부분이 된다. 여기서 스트랩(STRAP)이란 다수의 메모리셀중 특정한 셀을 선택하기 위한 신호가 통과되는 워드라인이 큰 저항을 가지는 폴리실리콘(Polisition) 성분으로 구성되었기 때문에 이 워드라인의 시작점과 끝점에 위치한 두 메모리셀을 비교할 경우 선택 되어지는 시간에 차이가 발생한다. 이러한 시간차를 최소화 하면서 동작속도를 빠르게 하기 위해서는 워드라인의 저항을 감소시켜야 한다. 워드라인의 저항을 감소시키기 위해서는 워드라인의 시작점과 끝점사이를 저항이 적은 메탈성분으로 연결하고, 그 사이를 워드라인과 연결해주며, 제3도의 등가회로와 같이 워드라인과 메탈성분이 연결되는 부분을 스트랩이라 한다.
그런데 이와같은 메모리어레이구조는 메탈라인이 워드라인의 수만큼 필요하기 때문에 작아지는 메모리셀의 크기와 함께 두께도 가늘어지고, 간격도 좁아지게 된다. 이렇게 가늘고 좁아진 메탈라인이 스트랩을 거쳐 메모리셀 위로 통과할 때 그 단차에 의해 메탈라인의 높이가 급격하게 변하면서 스트랩을 거쳐 메모리셀 위를 지나기 때문에, 메탈이 단락되거나 인접메탈과 합선되는 문제가 발생한다. 상기와 같이 메탈이 단락되거나 인접메탈과 합선되는 문제가 발생한다. 상기와 같이 메탈이 단락되거나 인접메탈과 합선되는 문제는 메모리셀의 크기가 작아지면서 미세화되는 메탈 패턴이 높아진 단차에 의해 제1도의 4부분에서 패턴형성이 어려운 문제점이 있었다. 이러한 문제를 해결하기 위해 메탈라인의 수를 두 개로 줄여 메탈라인의 두께와 간격을 대폭 넓히는 기술이 1992년에 발행된 Symposium on VLSI Circuit Digest of Technical Papers, 페이지 112내지 113에서 제목 A Boosted Dual Word-line Decoding Scheme for 256Mb DRAMs하에 개시되어 있다. 상기 개시된 기술은 제5도와 같이 구성되어 있으며, 제3도에 나타낸 스트랩(1)부분에 워드라인을 구동하는 워드라인 드라이버를 제5도와 같이 서브워드라인 드라이버로 나누어 배치하고, 다수개의 워드라인 드라이버 중 특정한 드라이버만을 선택하게 하는 디코딩신호를 가지는 라인, 즉 메인 워드라인(Main Word Line)(MWLO, MWLOB)만을 메모리 셀위로 통과하도록 구성하였다. 제5도에 개시된 디코딩 신호선은 2개의 메인워드라인(MWLO, MWLOB)으로 구성되면서 제2도에 개시된 4워드라인과 같은 크기에 위치하기 때문에 메탈라인의 수가 1/2로 줄게된다. 이렇게 되면 제3도의 문제점인 메탈라인의 단락이나 합선등은 어느정도 해결되었다고 볼 수 있지만 완전히 해결된 것은 아니고 공정상의 문제요인은 잠재하게 된다.
또한 2개의 메인워드라인(MWLO, MWLOB)구조는 서로 반대가 되는 전압레벨 즉, 한 라인이 VBOUT레벨이면 다른 한 라인은 VSS(Ground)레벨이 되도록 로우디코딩회로가 구성되어 있기 때문에 만약 이 두 라인 또는 인접라인들과 합선이 되면 VBOUT에서 VSS로 많은 양의 전류가 항상 흐르게 된다.
이것은 수율 향상을 위해 존재하는 리던던시(Rodundancy)메모리셀과의 대체에도 불구하고 항상 전류가 흐르기 때문에 메모리 소자의 사용이 불능케 된다. 다수개의 신호선 중 단 하나만 이러한 문제가 발생하면 제품의 수율을 향상시키는데 한계가 뒤따르게 된다.
따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위한 워드라인 디코딩회로를 제공함에 있다.
따라서 본 발명의 다른 목적은 반도체 메모리 장치에서 로우디코딩 신호선을 하나로 구성하는 워드라인 디코딩 회로를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리장에서 메모리셀 위를 통과하는 메탈라인의 두께와 간격을 넓혀 제조 공정상의 문제를 해결하는 워드라인 디코딩회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 정보를 저장하기 위한 다수의 메모리셀과, 4개의 워드라인당 한 개씩 배치되어 외부로부터 인가되는 어드레스를 디코딩하여 하나의 로우디코딩신호를 출력하는 로우디코더와, 워드라인 구동신호를 발생하는 워드 드라이브 디코더와, 상기 다수의 메모리셀의 사이에 2개씩 각각 배치되어 상기 로우 디코더로부터 출력된 하나의 로우디코딩 신호와 상기 드라이브 디코더로부터 출력된 워드라인 구동신호를 입력하여 상기 다수의 메모리셀을 선택하기 위한 신호를 출력하는 스프리트 워드라인 드라이버로 구성함을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
제6도는 본 발명에 따른 워드라인 드라이버 배열 구성도로서, 정보를 저장하기 위한 다수의 메모리셀(40)과, 4개의 워드라인당 한 개씩 배치되어 외부로부터 인가되는 어드레스를 디코딩하여 하나의 로우(열)디코딩신호를 출력하는 로우디코더(10)와, 워드라인 구동신호를 발생하는 워드 드라이브디코더 (20)와, 상기 다수의 메모리셀(40)의 사이에 2개씩 각각 배치되어 상기 로우 디코더(10)로부터 출력된 로우디코딩 신호와 상기 드라이브 디코더(20)로부터 출력된 워드라인 구동신호를 입력하여 상기 다수의 메모리셀을 선택하기 위한 신호를 cnf력하는 스프리트 워드라인 드라이버(30)로 구성되어 있다.
상기 로우디코더(10)는 4개의 워드라인마다 한 개씩 배치되고 각기 다른 디코딩 신호를 받도록 배열되어 있다. 그리고 한 개의 로우디코더(10)는 출력라인 NWEB에 연결된 4개의 스프리트 워드 드라이버(44-47)는 2개씩 메모리셀 어레이 사이에 배치되어 있다. 그리고 4개의 스프리트 워드라인 드라이버 (44-47)는 상기 로우디코더로부터 출력된 로우 디코딩신호를 각각 게이트단으로 입력하고, 소스단으로 워드라인 구동신호 Px0, Px1, Px2, Px3가 입력되는 4개의 피목스 트랜지스터(31, 34, 37, 41)와, 상기 로우디코더로부터 출력된 로우 디코딩신호를 각각 게이트단으로 입력하고, 드레인단이 상기 피모스 트랜지스터(31, 34, 37, 41)의 드레인단에 각각 연결된 4개의 엔모스 트랜지스터(32, 35, 38, 42)와, 상기 피모스 트랜지스터(31, 34, 37, 41)로 구성되어 있다. 스프리트 워드라인 드라이버(30)의 양쪽에 연결된 4개의 워드라인 WLO-WL3은 메모리셀 어레이를 구성한다. 4개의 스프리트 워드라인 드라이버(44-47)중 하나만을 구동시키게 하는 워드 드라이브 디코더(20)는 스프리트 워드 드라이버와 센스 앰프 영역(메모리셀에 정보를 리드/라이트 할 때의 정보가 BL/을 타고 센스 앰프 영역을 지나간다)이 교차하는 부분에서 만들어져 그 출력이 스프리트 워드 드라이버 영역과 연결된다.
워드라인을 구동하는 드라이버는 스트랩영역과 대체하여 배치하며, 이렇게 배치된 드라이버를 스프리트 워드 드라이버(Splited Word Driver)(30)라 한다. 상기 스프리트 워드 드라이버(30)의 구성에 따라서 로우 디코더(10)의 출력인 디코딩신호선의 라인수가 결정되는데, 종래의 2개이던 라인을 본 발명에서는 하나의 라인으로 구성하였다. 따라서 메모리셀 어레이 위를 통과하는 메탈의 수를 최소화하면서 메탈의 단락이나 합선등을 방지할 수 있다. 워드드라이브 디코더(20)는 로우디코더(10)로부터 출력되는 신호가 연결되는 4개의 스프리트 워드 드라이버중 하나만을 구동시켜 워드라인 W0-W3중에서 한 워드라인을 선택하여 메모리셀(40)을 선택한다. 상기 워드라인을 선택하면 메모리셀(40)에서 캐피시터에 필요한 정보를 입력(Write)시키거나 출력(Read)시킨다. 여기서 로우 디코더(10)는 외부에서 사용자가 임의로 인가하는 어드레스신호가 제품의 특성에 맞게 변화된 후의 신호R0, R1, R2, R3, BLiB등에 의해 동작하게 되어 있다. 예를들어 신호 R1, R2, R3, BLiB등에 의해 로우디코더(10)가 선택되면 출력라인 NWEBO에는 로우 레벨이 실리게 된다. 이때 선택되지 않은 다수의 로우디코더들의 출력라인에는 하이레벨이 실린다.
또한, R0, R1, R2, R3등과 같이 변화된 신호 N0, N1, N2, N3등에 의해서 워드드라이브 디코더(20)는 워드라인 구동신호 Px0,, Px1,, Px2,, Px3,를 각각 발생한다. 이때 예를들어 Px0가 선택되었다면 워드라인 구동신호 Px0,는 하이와 로우레벨이 각각 실리게 된다. 그리고 선택되지 않은 구동신호 Px0,, Px1,, Px2,, Px3,는 각각 로우와 하이레벨이 실리게 된다. 이때 로우디코더(10)의 출력라인(NWEB0)에 실린 로우레벨은 피모드 트랜지스터(31)를 턴온시키게 되어 워드 라인 구동신호 Px0에 실린 하이레벨을 워드라인 WL0로 출력하게 된다. 상기 워드라인 WL0가 하이레벨로 되면 다수의 메모리셀(40)중 여기에 연결된 다수개의 메모리셀을 선택하게 된다. 상술한 바와같이 본 발명은 반도체 메모리 장치에서 메모리셀 어레이 위를 통과하는 메탈의 수를 최소화하면서 메탈의 단락이나 합성등을 방지할 수 있으며, 동작사의 안전된 제품을 조립가능케 하여 고수율의 생산성을 향상시킬 수 있는 이점이 있다.
Claims (4)
- 정보를 저장하기 위한 다수의 메모리셀을 구비한 고집적 반도체 메모리 장치의 워드라인 디코딩회로에 있어서, 다수개의 워드라인당 한 개씩 배치되어 외부로부터 인가되는 어드레스를 디코딩하여 하나의 로우 디코딩신호를 출력하는 로우디코더와, 워드라인 구동신호를 발생하는 워드 드라이브 디코더와, 상기 다수의 메모리셀의 사이에 각각 배치되어 상기 로우 디코더로부터 출력된 하나의 로우 디코딩신호와 상기 워드 드라이브 디코더로부터 출력된 워드라인 구동신호를 입력하여 상기 다수의 메로리셀을 선택하기 위한 신호를 출력하는 다수의 스프리트 워드라인 드라이버로 구성함을 특징으로 하는 워드라인 디코딩회로.
- 제1항에 있어서, 상기 로우디코더로부터 출력된 하나의 로우 디코딩신호는 다수개의 스프리트 워드라인 드라이버로 각각 공급함을 특징으로 하는 워드라인 디코딩회로.
- 제2항에 있어서, 상기 다수개의 스프리트 워드라인 드라이버는, 상기 워드 드라이브 디코더로부터 서로 상반된 논리값을 가지는 한 쌍의 워드라인 구동신호를 각각 입력하여 하나의 워드라인을 선택함을 특징으로 하는 워드라인 디코딩회로.
- 제1항에 있어서, 상기 다수개의 스프리트 워드라인 드라이버는, 상기 로우디코더로부터 출력된 로우 디코딩신호를 각각 게이트단으로 입력하고, 소스단으로 워드라인 구동신호(Px0, Px1, Px2, Px3)가 입력되는 다수개의 피모스 트랜지스터(31, 34, 37, 41)와, 상기 로우디코더로부터 출력된 로우 디코딩신호를 각각 게이트단으로 입력하고 드레인단이 상기 피모스 트랜지스터(31, 34, 37, 41)의 드레인단에 각각 연결된 다수개의 엔모스 트랜지스터(32, 35, 38, 42)와, 상기 피모스 트랜지스터(31, 34, 37, 41)의 드레인단에 드레인단이 연결되고 상기 워드라인 구동신호(,,,)가 게이트단으로 입력되는 다수개의 엔모스 트랜지스터(33, 36, 39, 43)로 구성함을 특징으로 하는 워드라인 디코딩회로.
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Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011746A (en) * | 1997-02-06 | 2000-01-04 | Hyundai Electronics America, Inc. | Word line driver for semiconductor memories |
| KR100253277B1 (ko) * | 1997-02-19 | 2000-05-01 | 김영환 | 계층적워드라인구조 |
| JPH10241364A (ja) * | 1997-02-28 | 1998-09-11 | Toshiba Corp | Ｄｒａｍ装置及びロジック混載ｌｓｉ |
| US6125051A (en) * | 1997-12-12 | 2000-09-26 | Hyundai Electronics Industries Co., Ltd. | Circuit for driving nonvolatile ferroelectric memory |
| US6072711A (en) * | 1997-12-12 | 2000-06-06 | Lg Semicon Co., Ltd. | Ferroelectric memory device without a separate cell plate line and method of making the same |
| KR100268876B1 (ko) * | 1998-05-13 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자의 구동회로 |
| US6418043B1 (en) | 1997-12-12 | 2002-07-09 | Hyundai Electronics Industries Co., Ltd. | Circuit for driving nonvolatile ferroelectric memory |
| US6091624A (en) * | 1997-12-12 | 2000-07-18 | Lg Semicon Co., Ltd. | SWL ferroelectric memory and circuit for driving the same |
| US6091623A (en) * | 1997-12-12 | 2000-07-18 | Lg Semicon Co., Ltd. | Split word line ferroelectric memory |
| KR100277436B1 (ko) * | 1998-07-25 | 2001-01-15 | 윤종용 | 마스크 롬 |
| US5940315A (en) * | 1998-09-01 | 1999-08-17 | Micron Technology, Inc. | Strapped wordline architecture for semiconductor memory |
| DE10003812B4 (de) * | 1999-01-30 | 2006-11-02 | Hyundai Electronics Industries Co., Ltd., Ichon | Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers |
| JP4503809B2 (ja) * | 2000-10-31 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| US7110319B2 (en) * | 2004-08-27 | 2006-09-19 | Micron Technology, Inc. | Memory devices having reduced coupling noise between wordlines |
| JP2007293933A (ja) * | 2006-04-21 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4984759B2 (ja) * | 2006-09-05 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US20110128807A1 (en) * | 2009-12-01 | 2011-06-02 | Freescale Semiconductor, Inc | Memory device and sense circuitry therefor |
| US9165623B2 (en) * | 2013-10-13 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company Limited | Memory arrangement |
| US10074410B2 (en) * | 2016-09-30 | 2018-09-11 | Arm Limited | Integrated circuit using shaping and timing circuitries |
Family Cites Families (4)
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|---|---|---|---|---|
| JP2511415B2 (ja) * | 1986-06-27 | 1996-06-26 | 沖電気工業株式会社 | 半導体装置 |
| US5140550A (en) * | 1987-03-16 | 1992-08-18 | Hitachi Ltd. | Semiconductor memory device |
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