JP2002093159A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 低消費電力モードおよび長ページサイズモー
ドをいずれも容易に実現することのできる半導体記憶装
置を提供する。 【解決手段】 モード設定信号(MS)に従って、メモ
リサブアレイ(2a−2d)単位でアクセス制御するか
またはバンク(BK♯0,BK♯1)でアクセスを制御
する。
ドをいずれも容易に実現することのできる半導体記憶装
置を提供する。 【解決手段】 モード設定信号(MS)に従って、メモ
リサブアレイ(2a−2d)単位でアクセス制御するか
またはバンク(BK♯0,BK♯1)でアクセスを制御
する。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、複数のバンクを有する多バンク半導体記憶
装置に関する。より特定的には、この発明は、マルチバ
ンクDRAM(ダイナミック・ランダム・アクセス・メ
モリ)に関する。
関し、特に、複数のバンクを有する多バンク半導体記憶
装置に関する。より特定的には、この発明は、マルチバ
ンクDRAM(ダイナミック・ランダム・アクセス・メ
モリ)に関する。
【0002】
【従来の技術】DRAM(ダイナミック・ランダム・ア
クセス・メモリ)などの半導体記憶装置においては、デ
ータのアクセス効率を改善するために、複数のバンクが
設けられる。
クセス・メモリ)などの半導体記憶装置においては、デ
ータのアクセス効率を改善するために、複数のバンクが
設けられる。
【0003】図25は、従来の多バンクDRAMの全体
の構成を概略的に示す図である。図25において、DR
AM900は、バンクBK♯AおよびBK♯Bを含む。
バンクBK♯Aは、行列状に配列されるメモリセル(図
示せず)とメモリセル各行に対応して配置されるワード
線WL(0)−WL(m)を有するメモリアレイ902
aと、メモリアレイ902aの行を指定するロウデコー
ド信号を生成するロウデコーダ903aと、ロウデコー
ダ903aからのロウデコード信号に従ってアドレス指
定された行に対応するワード線を選択状態へ駆動するワ
ード線ドライバ904aを含む。メモリアレイ902a
においては、ワード線WL(0)−WL(m)と交差す
る方向にグローバルデータバスGDBが配設される。こ
のグローバルデータバスGDBは入出力バッファ906
aに結合される。
の構成を概略的に示す図である。図25において、DR
AM900は、バンクBK♯AおよびBK♯Bを含む。
バンクBK♯Aは、行列状に配列されるメモリセル(図
示せず)とメモリセル各行に対応して配置されるワード
線WL(0)−WL(m)を有するメモリアレイ902
aと、メモリアレイ902aの行を指定するロウデコー
ド信号を生成するロウデコーダ903aと、ロウデコー
ダ903aからのロウデコード信号に従ってアドレス指
定された行に対応するワード線を選択状態へ駆動するワ
ード線ドライバ904aを含む。メモリアレイ902a
においては、ワード線WL(0)−WL(m)と交差す
る方向にグローバルデータバスGDBが配設される。こ
のグローバルデータバスGDBは入出力バッファ906
aに結合される。
【0004】バンクBK♯Bも同様、行列状に配列され
るメモリセル(図示せず)とメモリセル各行に対応して
配置されるワード線WL(0)−WL(m)とを有する
メモリアレイ902bと、ロウアドレス信号をデコード
し、アドレス指定された行を特定するロウデコード信号
を生成するロウデコーダ903bと、このロウデコーダ
903bからのロウデコード信号に従ってメモリアレイ
902bのアドレス指定された行に対応するワード線を
選択状態へ駆動するワード線ドライバ904bを含む。
メモリアレイ902bにおいても、また、ワード線WL
(0)−WL(m)と交差する方向にグローバルデータ
バスGDBが配設される。このグローバルデータバスG
DBは入出力バッファ906bに結合される。
るメモリセル(図示せず)とメモリセル各行に対応して
配置されるワード線WL(0)−WL(m)とを有する
メモリアレイ902bと、ロウアドレス信号をデコード
し、アドレス指定された行を特定するロウデコード信号
を生成するロウデコーダ903bと、このロウデコーダ
903bからのロウデコード信号に従ってメモリアレイ
902bのアドレス指定された行に対応するワード線を
選択状態へ駆動するワード線ドライバ904bを含む。
メモリアレイ902bにおいても、また、ワード線WL
(0)−WL(m)と交差する方向にグローバルデータ
バスGDBが配設される。このグローバルデータバスG
DBは入出力バッファ906bに結合される。
【0005】入出力バッファ906aおよび906b
は、ともに、NビットのIO線IO(0)−IO(N−
1)に結合され、Nビットのデータの入出力を行なう。
入出力バッファ906aおよび906bのそれぞれに結
合するIO線は、内部データ伝達線IL(0)−IL
(N−1)により相互結合される。これらの内部データ
伝達線IL(0)−IL(N−1)は、負荷回路907
に結合され、所定の電圧レベルにプリチャージされる。
は、ともに、NビットのIO線IO(0)−IO(N−
1)に結合され、Nビットのデータの入出力を行なう。
入出力バッファ906aおよび906bのそれぞれに結
合するIO線は、内部データ伝達線IL(0)−IL
(N−1)により相互結合される。これらの内部データ
伝達線IL(0)−IL(N−1)は、負荷回路907
に結合され、所定の電圧レベルにプリチャージされる。
【0006】また、入出力バッファ906aおよび90
6bは、Nビットのデータ入出力端子を有するデータ入
出力端子群910に結合される。
6bは、Nビットのデータ入出力端子を有するデータ入
出力端子群910に結合される。
【0007】バンクBK♯AおよびBK♯Bに対し共通
に制御回路905が設けられる。制御回路905は、ア
ドレス端子908に与えられるアドレス信号(多ビット
アドレス)ADDとコマンド入力端子909に与えられ
るコマンドCMDに従って、バンクBK♯AおよびBK
♯Bの動作を制御する。すなわち、アドレス信号ADD
に含まれるバンクアドレスが、たとえばバンクBK♯A
を指定するとき、制御回路905は、コマンドCMDが
指定する動作に必要な制御信号を生成してバンクBK♯
Aへ与える。たとえばコマンドCMDが、アレイ活性化
(ワード線選択)を指定する場合において、制御回路9
05は、アドレス信号ADDに含まれるバンクアドレス
がバンクBK♯Aを指定するときには、このバンクBK
♯Aに対して設けられたロウデコーダ903aおよびワ
ード線ドライバ904aを活性化する。応じて、メモリ
アレイ902aにおいて、アドレス信号ADDが指定す
る行に対応するワード線が選択状態へ駆動される。
に制御回路905が設けられる。制御回路905は、ア
ドレス端子908に与えられるアドレス信号(多ビット
アドレス)ADDとコマンド入力端子909に与えられ
るコマンドCMDに従って、バンクBK♯AおよびBK
♯Bの動作を制御する。すなわち、アドレス信号ADD
に含まれるバンクアドレスが、たとえばバンクBK♯A
を指定するとき、制御回路905は、コマンドCMDが
指定する動作に必要な制御信号を生成してバンクBK♯
Aへ与える。たとえばコマンドCMDが、アレイ活性化
(ワード線選択)を指定する場合において、制御回路9
05は、アドレス信号ADDに含まれるバンクアドレス
がバンクBK♯Aを指定するときには、このバンクBK
♯Aに対して設けられたロウデコーダ903aおよびワ
ード線ドライバ904aを活性化する。応じて、メモリ
アレイ902aにおいて、アドレス信号ADDが指定す
る行に対応するワード線が選択状態へ駆動される。
【0008】バンクBK♯Aに対するデータアクセス
(データの書込または読出)が、アドレス信号ADDお
よびコマンドCMDにより指定されたときには、制御回
路905は、バンクBK♯Aの入出力バッファ906a
を活性化し、対応のグローバルデータバスGDBとデー
タ入出力端子群910の間でデータの転送(書込/読
出)を行なうように制御信号を生成する。
(データの書込または読出)が、アドレス信号ADDお
よびコマンドCMDにより指定されたときには、制御回
路905は、バンクBK♯Aの入出力バッファ906a
を活性化し、対応のグローバルデータバスGDBとデー
タ入出力端子群910の間でデータの転送(書込/読
出)を行なうように制御信号を生成する。
【0009】この図25に示すDRAMにおいては、バ
ンクBK♯AおよびBK♯Bそれぞれに、行を選択する
ためのロウデコーダおよびワード線ドライバと、データ
の入出力をするための入出力バッファが別々に設けられ
る。このように、各バンクごとに行を選択するための回
路および列を選択するための回路(図示せず)およびデ
ータの入出力を行なうための回路を設けた場合、バンク
の数が増加した場合、このDRAM900のチップ面積
が増大するという問題が生じる。
ンクBK♯AおよびBK♯Bそれぞれに、行を選択する
ためのロウデコーダおよびワード線ドライバと、データ
の入出力をするための入出力バッファが別々に設けられ
る。このように、各バンクごとに行を選択するための回
路および列を選択するための回路(図示せず)およびデ
ータの入出力を行なうための回路を設けた場合、バンク
の数が増加した場合、このDRAM900のチップ面積
が増大するという問題が生じる。
【0010】このようなバンクごとに行選択/列選択/
データ入出力回路を別々に設ける構成によるチップ面積
の増大の問題を解消するために、たとえばロジックと同
一半導体チップに形成される混載DRAMにおいては、
図26に示すようなバンク構成が用いられる。
データ入出力回路を別々に設ける構成によるチップ面積
の増大の問題を解消するために、たとえばロジックと同
一半導体チップに形成される混載DRAMにおいては、
図26に示すようなバンク構成が用いられる。
【0011】図26は、従来の混載DRAMの全体の構
成を概略的に示す図である。図26において、この混載
DRAM950は、バンクBK♯0およびBK♯1を含
む。バンクBK♯0は、行方向に整列するメモリサブア
レイ952aおよび952bと、これらのメモリサブア
レイ952aおよび952bそれぞれにおいて行を選択
する行選択回路954aを含む。行選択回路954a
は、ロウデコーダおよびワード線ドライバを含む。
成を概略的に示す図である。図26において、この混載
DRAM950は、バンクBK♯0およびBK♯1を含
む。バンクBK♯0は、行方向に整列するメモリサブア
レイ952aおよび952bと、これらのメモリサブア
レイ952aおよび952bそれぞれにおいて行を選択
する行選択回路954aを含む。行選択回路954a
は、ロウデコーダおよびワード線ドライバを含む。
【0012】バンクBK♯1は、行方向に整列して配置
されるメモリサブアレイ952cおよび952dと、こ
れらのメモリサブアレイ952cおよび952dの間に
配設され、これらのメモリサブアレイ952cおよび9
52dの行を選択する行選択回路954bを含む。この
行選択回路954bも、ロウデコーダおよびワード線ド
ライバを含む。メモリサブアレイ952a−952dの
各々は、(m/2)+1本のワード線WL(0)−WL
(m/2)を含む。
されるメモリサブアレイ952cおよび952dと、こ
れらのメモリサブアレイ952cおよび952dの間に
配設され、これらのメモリサブアレイ952cおよび9
52dの行を選択する行選択回路954bを含む。この
行選択回路954bも、ロウデコーダおよびワード線ド
ライバを含む。メモリサブアレイ952a−952dの
各々は、(m/2)+1本のワード線WL(0)−WL
(m/2)を含む。
【0013】列方向に整列して配置されるメモリサブア
レイに対し共通に、列方向に延在するグローバルデータ
バスGDBが設けられる。すなわち、メモリサブアレイ
952aおよび952cに対し、共通に、入出力バッフ
ァ956aに結合されるグローバルデータバスGDBが
配置され、またメモリサブアレイ952bおよび952
dに対し共通に、入出力バッファ956bに結合される
グローバルデータバスGDBが配置される。これらのグ
ローバルデータバスGDBの各々は、N/2のビット幅
を有する。
レイに対し共通に、列方向に延在するグローバルデータ
バスGDBが設けられる。すなわち、メモリサブアレイ
952aおよび952cに対し、共通に、入出力バッフ
ァ956aに結合されるグローバルデータバスGDBが
配置され、またメモリサブアレイ952bおよび952
dに対し共通に、入出力バッファ956bに結合される
グローバルデータバスGDBが配置される。これらのグ
ローバルデータバスGDBの各々は、N/2のビット幅
を有する。
【0014】入出力バッファ950aは、ビット幅N/
2のデータ入出力ノード群960aに結合され、また、
入出力バッファ956bは、ビット幅N/2のデータ入
出力ノード群960bに結合される。
2のデータ入出力ノード群960aに結合され、また、
入出力バッファ956bは、ビット幅N/2のデータ入
出力ノード群960bに結合される。
【0015】これらのバンクBK♯0およびBK♯1の
動作を制御するために、バンクBK♯0およびBK♯1
に対し共通に制御回路958が設けられる。この制御回
路958は、アドレス入力ノード962に与えられるア
ドレス信号ADDおよびコマンド入力ノード964に与
えられるコマンドCMDを受け、このコマンドCMDが
指定する動作に必要な制御信号を生成する。
動作を制御するために、バンクBK♯0およびBK♯1
に対し共通に制御回路958が設けられる。この制御回
路958は、アドレス入力ノード962に与えられるア
ドレス信号ADDおよびコマンド入力ノード964に与
えられるコマンドCMDを受け、このコマンドCMDが
指定する動作に必要な制御信号を生成する。
【0016】この図26に示す混載DRAMの構成にお
いては、バンクBK♯0およびBK♯1に対し共通に入
出力バッファ956aおよび956bが設けられる。ま
た、グローバルデータバスGDBもバンクBK♯0およ
びBK♯1に共通に設けられる。グローバルデータバス
GDBのビット幅はN/2である。したがって、列方向
にバンクBK♯0およびBK♯1を整列して配置するこ
とにより、各バンクに共通に入出力バッファおよびグロ
ーバルデータバスを配置することができ、混載DRAM
のチップ面積を低減することができる。
いては、バンクBK♯0およびBK♯1に対し共通に入
出力バッファ956aおよび956bが設けられる。ま
た、グローバルデータバスGDBもバンクBK♯0およ
びBK♯1に共通に設けられる。グローバルデータバス
GDBのビット幅はN/2である。したがって、列方向
にバンクBK♯0およびBK♯1を整列して配置するこ
とにより、各バンクに共通に入出力バッファおよびグロ
ーバルデータバスを配置することができ、混載DRAM
のチップ面積を低減することができる。
【0017】
【発明が解決しようとする課題】図26に示すバンク構
成の場合、行方向に整列する2つのメモリサブアレイに
おいてワード線を選択する必要がある。したがって、図
25に示すバンク構成の場合と異なり、ワード線の合計
の長さが長くなり、また同時に活性化されるセンスアン
プの数も増加し、行選択時の消費電流が増加し、また選
択ワード線上に伝達されるワード線駆動信号に用いられ
る昇圧電圧を生成する昇圧電源回路の負荷が大きくなる
という問題が生じる。
成の場合、行方向に整列する2つのメモリサブアレイに
おいてワード線を選択する必要がある。したがって、図
25に示すバンク構成の場合と異なり、ワード線の合計
の長さが長くなり、また同時に活性化されるセンスアン
プの数も増加し、行選択時の消費電流が増加し、また選
択ワード線上に伝達されるワード線駆動信号に用いられ
る昇圧電圧を生成する昇圧電源回路の負荷が大きくなる
という問題が生じる。
【0018】この図26に示すような混載DRAMの消
費電力を低減する場合、選択バンクにおいて1つのメモ
リサブアレイのみを活性化することにより、消費電力を
低減することが考えられる。
費電力を低減する場合、選択バンクにおいて1つのメモ
リサブアレイのみを活性化することにより、消費電力を
低減することが考えられる。
【0019】すなわち、図27に示すように、入出力バ
ッファ956aおよび956bを、共通にデータ入出力
ノード群966に結合する。メモリサブアレイ952a
および952bの一方またはメモリサブアレイ952c
および952dの一方は、アドレス信号ビットにより特
定する。このような構成の場合、選択されたバンクにお
いて1つのメモリサブアレイが活性化されるだけであ
り、図26に示すバンク構成に比べて行選択時の消費電
流を低減することができる。
ッファ956aおよび956bを、共通にデータ入出力
ノード群966に結合する。メモリサブアレイ952a
および952bの一方またはメモリサブアレイ952c
および952dの一方は、アドレス信号ビットにより特
定する。このような構成の場合、選択されたバンクにお
いて1つのメモリサブアレイが活性化されるだけであ
り、図26に示すバンク構成に比べて行選択時の消費電
流を低減することができる。
【0020】しかしながら、この図27に示すように、
このような低消費電流を意図する混載DRAM950の
構成において、データ入出力ビット数を同じNビットと
する場合、1つのメモリサブアレイにおいてNビットの
メモリセルを選択する必要があり、グローバルデータバ
スGDBのビット幅もNビットとする必要がある。メモ
リサブアレイにおける列の数が同じであれば、1つのメ
モリサブアレイにおけるカラムのページ長(1ページに
含まれるコラムアドレスの数)が半減する。
このような低消費電流を意図する混載DRAM950の
構成において、データ入出力ビット数を同じNビットと
する場合、1つのメモリサブアレイにおいてNビットの
メモリセルを選択する必要があり、グローバルデータバ
スGDBのビット幅もNビットとする必要がある。メモ
リサブアレイにおける列の数が同じであれば、1つのメ
モリサブアレイにおけるカラムのページ長(1ページに
含まれるコラムアドレスの数)が半減する。
【0021】したがって、図26および図27に示す混
載DRAMの場合、個々に仕様に合せて最適設計する必
要があり、これらの図26および図27に示す混載DR
AMにおける互換性は存在しない。
載DRAMの場合、個々に仕様に合せて最適設計する必
要があり、これらの図26および図27に示す混載DR
AMにおける互換性は存在しない。
【0022】したがって、仕様に応じてDRAMを最適
設計する必要があり、また、仕様変更に応じて個々にD
RAMの設計変更をする必要があり、設計効率が悪いと
いう問題があった。
設計する必要があり、また、仕様変更に応じて個々にD
RAMの設計変更をする必要があり、設計効率が悪いと
いう問題があった。
【0023】それゆえ、この発明の目的は、仕様変更に
柔軟に対応することのできる半導体記憶装置を提供する
ことである。
柔軟に対応することのできる半導体記憶装置を提供する
ことである。
【0024】この発明の他の目的は、異なるページサイ
ズいずれにも対応することのできるDRAMを提供する
ことである。
ズいずれにも対応することのできるDRAMを提供する
ことである。
【0025】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々が複数のメモリブロックに分割され、か
つ互いに独立に活性化される複数のバンクと、これら複
数のバンクに共通に設けられ、バンクへのアクセスを制
御するための制御回路を備える。この制御回路は、モー
ド指示信号に従って第1のモードのときにはバンクをメ
モリブロック単位でアクセスするとともに第2のモード
のときにはバンク単位でアクセスする。
憶装置は、各々が複数のメモリブロックに分割され、か
つ互いに独立に活性化される複数のバンクと、これら複
数のバンクに共通に設けられ、バンクへのアクセスを制
御するための制御回路を備える。この制御回路は、モー
ド指示信号に従って第1のモードのときにはバンクをメ
モリブロック単位でアクセスするとともに第2のモード
のときにはバンク単位でアクセスする。
【0026】複数のバンクの各々は、行方向に整列する
メモリブロックを有し、複数のバンクは列方向に整列し
て配置される。
メモリブロックを有し、複数のバンクは列方向に整列し
て配置される。
【0027】制御回路は、好ましくは、第1のモードの
ときには、バンクを特定するバンクアドレス信号と複数
のメモリブロックのうちのメモリブロックを指定するブ
ロックアドレス信号とに従って、選択されたメモリブロ
ックのメモリセル選択動作を活性化する。
ときには、バンクを特定するバンクアドレス信号と複数
のメモリブロックのうちのメモリブロックを指定するブ
ロックアドレス信号とに従って、選択されたメモリブロ
ックのメモリセル選択動作を活性化する。
【0028】好ましくはモード指示信号は外部から与え
られる。またこれに代えて、モード指示信号は、内部で
固定的に発生される。
られる。またこれに代えて、モード指示信号は、内部で
固定的に発生される。
【0029】複数のバンクは、第1の方向に沿って整列
して配置され、かつバンクのメモリブロックは第1の方
向と直交する第2の方向に沿って整列して配置される。
して配置され、かつバンクのメモリブロックは第1の方
向と直交する第2の方向に沿って整列して配置される。
【0030】好ましくは、さらに、各々が第2の方向に
沿って整列するメモリブロックに共通に配置される複数
ビットの幅を有する複数の内部データバスと、半導体記
憶装置の外部の装置と結合される複数ビットの幅を有す
る複数のデータノードと、複数の内部データバス各々に
対応して設けられ、モード指示信号に従って複数のデー
タノードと対応の内部データバスの接続の対応関係を切
換えるためのバス選択回路が設けられる。
沿って整列するメモリブロックに共通に配置される複数
ビットの幅を有する複数の内部データバスと、半導体記
憶装置の外部の装置と結合される複数ビットの幅を有す
る複数のデータノードと、複数の内部データバス各々に
対応して設けられ、モード指示信号に従って複数のデー
タノードと対応の内部データバスの接続の対応関係を切
換えるためのバス選択回路が設けられる。
【0031】また、好ましくは、さらに、第2の方向に
整列するメモリブロックに共通に配置される複数のグロ
ーバルデータバスと、データアクセス指示とメモリブロ
ック指示信号とに従ってグローバルデータバスと内部デ
ータバスとの間でのデータ転送を行なうためのデータア
クセス回路が設けられる。制御回路は、メモリブロック
指示信号とモード指示信号に従って選択的に縮退状態ま
たは有効状態の一方に設定する。縮退状態時には、複数
のメモリブロックにおいて、複数のメモリブロックが同
時に指定され、また有効状態のときにはこのメモリブロ
ック指示信号が指定するメモリブロックのみが選択され
る。
整列するメモリブロックに共通に配置される複数のグロ
ーバルデータバスと、データアクセス指示とメモリブロ
ック指示信号とに従ってグローバルデータバスと内部デ
ータバスとの間でのデータ転送を行なうためのデータア
クセス回路が設けられる。制御回路は、メモリブロック
指示信号とモード指示信号に従って選択的に縮退状態ま
たは有効状態の一方に設定する。縮退状態時には、複数
のメモリブロックにおいて、複数のメモリブロックが同
時に指定され、また有効状態のときにはこのメモリブロ
ック指示信号が指定するメモリブロックのみが選択され
る。
【0032】また、好ましくは、バス選択回路は、内部
データバスに結合され、データノードと対応の内部デー
タバスのバス線の接続をモード指示信号に従って変更す
る手段を含む。
データバスに結合され、データノードと対応の内部デー
タバスのバス線の接続をモード指示信号に従って変更す
る手段を含む。
【0033】好ましくは、データノードは、この半導体
記憶装置と同じ半導体チップに形成されるロジックに結
合される。
記憶装置と同じ半導体チップに形成されるロジックに結
合される。
【0034】好ましくは、バス選択回路は、第1のモー
ドのときには、1対1のデータ線接続を行ない、第2の
モードのときには、多対1のデータ線接続を行なう。
ドのときには、1対1のデータ線接続を行ない、第2の
モードのときには、多対1のデータ線接続を行なう。
【0035】モード指示信号により、バンクへのアクセ
ス単位をメモリブロック単位またはバンク単位に変更す
る。低消費電力モード時においては、メモリブロック単
位でアクセスし、またページサイズを大きくする場合に
は、このバンク単位でアクセスすることにより、この半
導体記憶装置の適用用途に応じて内部バンク構成を容易
に変更することができる。また、モード指示信号のみ
で、この動作態様を切換え、また内部データ線の接続態
様をも切換えることにより、容易に同じチップレイアウ
トで、複数の動作モードに対応することができる。
ス単位をメモリブロック単位またはバンク単位に変更す
る。低消費電力モード時においては、メモリブロック単
位でアクセスし、またページサイズを大きくする場合に
は、このバンク単位でアクセスすることにより、この半
導体記憶装置の適用用途に応じて内部バンク構成を容易
に変更することができる。また、モード指示信号のみ
で、この動作態様を切換え、また内部データ線の接続態
様をも切換えることにより、容易に同じチップレイアウ
トで、複数の動作モードに対応することができる。
【0036】
【発明の実施の形態】[実施の形態1]図1はこの発明
の実施の形態1に従う半導体集積回路装置の全体の構成
を概略的に示す図である。この図1において、半導体集
積回路装置1は、DRAMマクロ10と、このDRAM
マクロ10にアクセスして必要なデータの書込/読出を
行なうロジック回路20を含む。これらのDRAMマク
ロ10およびロジック回路20は、同じ半導体チップ上
に集積化される。ロジック回路20は、所定の処理を実
行し、必要なデータを、DRAMマクロに対しアクセス
する。これらのDRAMマクロ10とロジック回路20
は、Nビット幅のIOデータバスIOB#により結合さ
れる。このIOデータバスIOB#は、バス線IO
(0)−IO(N−1)、すなわちIO<N−1:0>
を有する。
の実施の形態1に従う半導体集積回路装置の全体の構成
を概略的に示す図である。この図1において、半導体集
積回路装置1は、DRAMマクロ10と、このDRAM
マクロ10にアクセスして必要なデータの書込/読出を
行なうロジック回路20を含む。これらのDRAMマク
ロ10およびロジック回路20は、同じ半導体チップ上
に集積化される。ロジック回路20は、所定の処理を実
行し、必要なデータを、DRAMマクロに対しアクセス
する。これらのDRAMマクロ10とロジック回路20
は、Nビット幅のIOデータバスIOB#により結合さ
れる。このIOデータバスIOB#は、バス線IO
(0)−IO(N−1)、すなわちIO<N−1:0>
を有する。
【0037】DRAMマクロ10は、それぞれが行列状
に配列される複数のメモリセル(DRAMセル)を有す
るメモリサブアレイ2a−2dを含む。メモリサブアレ
イ2aおよび2bが行方向に整列して配置され、バンク
BK♯1を構成し、メモリサブアレイ2cおよび2d
が、行方向に整列して配置され、バンクBK♯0を構成
する。メモリサブアレイ2aおよび2cが列方向に整列
して配置され、メモリサブアレイ2bおよび2dが列方
向に整列して配置される。これらのメモリサブアレイ2
a−2dそれぞれに対応して、対応のメモリサブアレイ
の選択列上のメモリセルデータの検知、増幅およびラッ
チを行なうセンスアンプ3a−3dが設けられる。メモ
リサブアレイ2a−2dがそれぞれブロック分割構造を
有する場合、センスアンプ3a−3dの各々は、それぞ
れ対応のメモリサブアレイのメモリブロックに対応して
配置される。メモリサブアレイ2a−2dの各々は、メ
モリセル行それぞれに対応して配置されるワード線WL
(0)−WL(m/2)を含む。
に配列される複数のメモリセル(DRAMセル)を有す
るメモリサブアレイ2a−2dを含む。メモリサブアレ
イ2aおよび2bが行方向に整列して配置され、バンク
BK♯1を構成し、メモリサブアレイ2cおよび2d
が、行方向に整列して配置され、バンクBK♯0を構成
する。メモリサブアレイ2aおよび2cが列方向に整列
して配置され、メモリサブアレイ2bおよび2dが列方
向に整列して配置される。これらのメモリサブアレイ2
a−2dそれぞれに対応して、対応のメモリサブアレイ
の選択列上のメモリセルデータの検知、増幅およびラッ
チを行なうセンスアンプ3a−3dが設けられる。メモ
リサブアレイ2a−2dがそれぞれブロック分割構造を
有する場合、センスアンプ3a−3dの各々は、それぞ
れ対応のメモリサブアレイのメモリブロックに対応して
配置される。メモリサブアレイ2a−2dの各々は、メ
モリセル行それぞれに対応して配置されるワード線WL
(0)−WL(m/2)を含む。
【0038】メモリサブアレイ2aおよび2bの間に、
ロウアドレス信号をデコードするロウデコーダ4aが配
置され、メモリサブアレイ2cおよび2dの間に、ロウ
アドレス信号をデコードするロウデコーダ4bが配置さ
れる。メモリサブアレイ2aとロウデコーダ4aの間に
は、ワード線・SA(センスアンプ)ドライバ5aが配
置され、ロウデコーダ4aとのメモリサブアレイ2bの
間にワード線・SA(センスアンプ)ドライバ5bが配
置される。ワード線・SAドライバ5aおよび5bの各
々は、ロウデコーダ4aからのロウデコード信号に従っ
て、対応のメモリサブアレイのアドレス指定されたワー
ド線を選択状態へ駆動するワード線ドライバと、センス
アンプ活性化信号に従って、対応のセンスアンプを活性
化するセンスアンプ駆動回路(ドライバ)を含む。
ロウアドレス信号をデコードするロウデコーダ4aが配
置され、メモリサブアレイ2cおよび2dの間に、ロウ
アドレス信号をデコードするロウデコーダ4bが配置さ
れる。メモリサブアレイ2aとロウデコーダ4aの間に
は、ワード線・SA(センスアンプ)ドライバ5aが配
置され、ロウデコーダ4aとのメモリサブアレイ2bの
間にワード線・SA(センスアンプ)ドライバ5bが配
置される。ワード線・SAドライバ5aおよび5bの各
々は、ロウデコーダ4aからのロウデコード信号に従っ
て、対応のメモリサブアレイのアドレス指定されたワー
ド線を選択状態へ駆動するワード線ドライバと、センス
アンプ活性化信号に従って、対応のセンスアンプを活性
化するセンスアンプ駆動回路(ドライバ)を含む。
【0039】メモリサブアレイ2cおよび2dに対して
も、同様、ロウデコーダ4b、ワード線・SAドライバ
5c、およびワード線・SAドライバ5dが設けられ
る。
も、同様、ロウデコーダ4b、ワード線・SAドライバ
5c、およびワード線・SAドライバ5dが設けられ
る。
【0040】メモリサブアレイ2aおよび2cに共通に
列方向に延在するグローバルデータバスGDBAが配置
され、メモリサブアレイ2bおよび2dに共通のグロー
バルデータバスGDBBが配置される。これらのグロー
バルデータバスGDBAおよびGDBBは、それぞれ、
入出力バッファ6aおよび6bに結合される。これらの
入出力バッファ6aおよび6bには、グローバルデータ
バスとIOデータバスIOB#との接続を動作モードに
応じて切換えるためのIOセレクタ7aおよび7bが設
けられる。また、ロジック回路20からのモード設定信
号MS、コマンドCMD、アドレスADDおよびバンク
指定信号BASに従って、指定されたバンクを活性化
し、コマンドCMDが指定する動作に必要な制御信号を
発生する制御回路8がバンクBK♯1およびBK♯0に
共通に設けられる。
列方向に延在するグローバルデータバスGDBAが配置
され、メモリサブアレイ2bおよび2dに共通のグロー
バルデータバスGDBBが配置される。これらのグロー
バルデータバスGDBAおよびGDBBは、それぞれ、
入出力バッファ6aおよび6bに結合される。これらの
入出力バッファ6aおよび6bには、グローバルデータ
バスとIOデータバスIOB#との接続を動作モードに
応じて切換えるためのIOセレクタ7aおよび7bが設
けられる。また、ロジック回路20からのモード設定信
号MS、コマンドCMD、アドレスADDおよびバンク
指定信号BASに従って、指定されたバンクを活性化
し、コマンドCMDが指定する動作に必要な制御信号を
発生する制御回路8がバンクBK♯1およびBK♯0に
共通に設けられる。
【0041】この図1に示す配置において、IOセレク
タ7aおよび7bが共通にIOデータバスIOB#に結
合される。IOセレクタ7aおよび7bは、Nビット幅
を有し、対応の入出力バッファ6aおよび6bからのN
ビットの入出力回路をNビットのIOバスIOB#のバ
ス線IO<N−1:0>に結合する。
タ7aおよび7bが共通にIOデータバスIOB#に結
合される。IOセレクタ7aおよび7bは、Nビット幅
を有し、対応の入出力バッファ6aおよび6bからのN
ビットの入出力回路をNビットのIOバスIOB#のバ
ス線IO<N−1:0>に結合する。
【0042】この図1に示す構成において、入出力バッ
ファ6aおよび6bはNビット幅を有しており、Nビッ
トの入出力バッファ6aおよび6bの一方のみが活性化
されてデータアクセス(リード/ライト)が行なわれ
る。すなわち、バンクBK♯1およびBK♯0におい
て、メモリサブアレイ単位で活性/非活性が行なわれ
る。選択メモリサブアレイに対しNビットのデータのア
クセスが行なわれる。したがって、メモリサブアレイ2
a−2dの各々においては、Nビットのメモリセルを選
択する必要がある。すなわち、メモリサブアレイ2a−
2dにおいては、メモリセル列の数がMであれば、1ペ
ージに含まれるコラムの数は、M/Nとなる。メモリサ
ブアレイ単位でのアクセス時においては、したがって、
メモリサブアレイを特定するブロック選択信号(アドレ
ス)が用いられ、選択バンクにおいてメモリサブアレイ
を特定する。このメモリサブアレイ特定用のブロック選
択信号は、アドレス信号ADDに含まれる。
ファ6aおよび6bはNビット幅を有しており、Nビッ
トの入出力バッファ6aおよび6bの一方のみが活性化
されてデータアクセス(リード/ライト)が行なわれ
る。すなわち、バンクBK♯1およびBK♯0におい
て、メモリサブアレイ単位で活性/非活性が行なわれ
る。選択メモリサブアレイに対しNビットのデータのア
クセスが行なわれる。したがって、メモリサブアレイ2
a−2dの各々においては、Nビットのメモリセルを選
択する必要がある。すなわち、メモリサブアレイ2a−
2dにおいては、メモリセル列の数がMであれば、1ペ
ージに含まれるコラムの数は、M/Nとなる。メモリサ
ブアレイ単位でのアクセス時においては、したがって、
メモリサブアレイを特定するブロック選択信号(アドレ
ス)が用いられ、選択バンクにおいてメモリサブアレイ
を特定する。このメモリサブアレイ特定用のブロック選
択信号は、アドレス信号ADDに含まれる。
【0043】したがって、この場合においては、選択バ
ンクにおいて1つのメモリサブアレイが選択されるた
め、消費電流を低減することができる。ただしページサ
イズが小さくなる。
ンクにおいて1つのメモリサブアレイが選択されるた
め、消費電流を低減することができる。ただしページサ
イズが小さくなる。
【0044】モード設定信号MSにより、低消費電力モ
ードが指定される。このモード設定信号MSは、ロジッ
ク回路20から発生されるが、これは、使用用途に応じ
て予め固定的にたとえばボンディングパッドなどより設
定されてもよく、またロジック回路の処理の進行状況に
応じてロジック回路20からダイナミックにモード設定
信号MSが発生されてもよい。これについては後に詳細
に説明する。
ードが指定される。このモード設定信号MSは、ロジッ
ク回路20から発生されるが、これは、使用用途に応じ
て予め固定的にたとえばボンディングパッドなどより設
定されてもよく、またロジック回路の処理の進行状況に
応じてロジック回路20からダイナミックにモード設定
信号MSが発生されてもよい。これについては後に詳細
に説明する。
【0045】図2は、この発明に従う半導体集積回路装
置のノーマルページモード時のバス配置を示す図であ
る。この図2に示す構成においては、IOセレクタ7a
が、N/2ビットのIOデータバスIOBAを介してロ
ジック回路20に結合され、IOセレクタ7bが、N/
2ビットのバス幅のIOデータバスIOBBを介してロ
ジック回路20に結合される。これらのIOデータバス
IOBAおよびIOBBは、並列にデータビットを転送
する。したがって、ロジック回路20とDRAMマクロ
10とは、図1に示す構成と同様、Nビットのデータを
転送する。
置のノーマルページモード時のバス配置を示す図であ
る。この図2に示す構成においては、IOセレクタ7a
が、N/2ビットのIOデータバスIOBAを介してロ
ジック回路20に結合され、IOセレクタ7bが、N/
2ビットのバス幅のIOデータバスIOBBを介してロ
ジック回路20に結合される。これらのIOデータバス
IOBAおよびIOBBは、並列にデータビットを転送
する。したがって、ロジック回路20とDRAMマクロ
10とは、図1に示す構成と同様、Nビットのデータを
転送する。
【0046】この場合、バンクBK♯0およびBK♯1
の一方に対し、2つのメモリサブアレイに対し並列にデ
ータアクセスが行なわれる。したがって、ページサイズ
を大きくすることができ(図1の構成に比べて2倍)、
ページ切換時のオーバーヘッドを少なくして高速のアク
セスを行なうことができる。
の一方に対し、2つのメモリサブアレイに対し並列にデ
ータアクセスが行なわれる。したがって、ページサイズ
を大きくすることができ(図1の構成に比べて2倍)、
ページ切換時のオーバーヘッドを少なくして高速のアク
セスを行なうことができる。
【0047】図1および図2に示すように、DRAMマ
クロ10の構成は同じであり、IOセレクタ7aおよび
7bにおいてバス接続を切換える。これにより、単にメ
モリサブアレイ特定信号およびモード設定信号に従っ
て、図1に示す動作モード(ハーフページモードと以下
称す)と図2に示す動作モード(ノーマルページモード
と以下称す)を同一のDRAMマクロを用いて実現する
ことができる。この半導体集積回路装置1(システムL
SI)の用途が定められており、ロジック回路20とD
RAMマクロ10の接続が一意的に定められるときに
は、IOデータバスIOBの接続が固定的に定められ
る。種類(用途)に応じて、IOデータバスの接続をマ
スク配線により決定するだけでよく、容易に必要とされ
る仕様を満足するシステムLSIを実現することができ
る。以下、各部の構成について説明する。
クロ10の構成は同じであり、IOセレクタ7aおよび
7bにおいてバス接続を切換える。これにより、単にメ
モリサブアレイ特定信号およびモード設定信号に従っ
て、図1に示す動作モード(ハーフページモードと以下
称す)と図2に示す動作モード(ノーマルページモード
と以下称す)を同一のDRAMマクロを用いて実現する
ことができる。この半導体集積回路装置1(システムL
SI)の用途が定められており、ロジック回路20とD
RAMマクロ10の接続が一意的に定められるときに
は、IOデータバスIOBの接続が固定的に定められ
る。種類(用途)に応じて、IOデータバスの接続をマ
スク配線により決定するだけでよく、容易に必要とされ
る仕様を満足するシステムLSIを実現することができ
る。以下、各部の構成について説明する。
【0048】図3は、図1および2に示す行系制御回路
の構成をより具体的に示す図である。図3において、バ
ンクBK♯1に対しロウデコーダ/ロウ系制御回路14
aが設けられ、バンクBK♯0に対し、ロウデコーダ/
ロウ系制御回路14bが設けられる。これらのロウデコ
ーダ/ロウ系制御回路14aおよび14bは、図1およ
び2に示すロウデコーダ4aおよび4bにそれぞれ対応
する。これらのロウデコーダ/ロウ系制御回路14aお
よび14bの各々は、図1および2に示す制御回路8か
らのバンク指定信号(バンクアドレス)BAとロウアド
レス信号ADD<k:0>とアレイ活性化信号ACTと
に従って行選択に必要な制御信号を生成する。図3にお
いては、ロウデコーダ/ロウ系制御回路14aおよび1
4bからは、ロウアドレス信号ADD<k:0>をデコ
ード(プリデコード)して生成されるロウデコード(プ
リデコード)信号XDAおよびXDBと、アレイ活性化
信号ACTに従って活性化されるセンスアンプ活性化信
号LSAEおよびRSAEが出力される。ロウデコーダ
/ロウ系制御回路14aおよび14bは、バンク指定信
号BAに従って選択的に活性化される。アレイ活性化信
号ACTは、ロジックからの行選択を指示するコマンド
(アクティブコマンド)が与えられたときに、制御回路
8により活性化される。
の構成をより具体的に示す図である。図3において、バ
ンクBK♯1に対しロウデコーダ/ロウ系制御回路14
aが設けられ、バンクBK♯0に対し、ロウデコーダ/
ロウ系制御回路14bが設けられる。これらのロウデコ
ーダ/ロウ系制御回路14aおよび14bは、図1およ
び2に示すロウデコーダ4aおよび4bにそれぞれ対応
する。これらのロウデコーダ/ロウ系制御回路14aお
よび14bの各々は、図1および2に示す制御回路8か
らのバンク指定信号(バンクアドレス)BAとロウアド
レス信号ADD<k:0>とアレイ活性化信号ACTと
に従って行選択に必要な制御信号を生成する。図3にお
いては、ロウデコーダ/ロウ系制御回路14aおよび1
4bからは、ロウアドレス信号ADD<k:0>をデコ
ード(プリデコード)して生成されるロウデコード(プ
リデコード)信号XDAおよびXDBと、アレイ活性化
信号ACTに従って活性化されるセンスアンプ活性化信
号LSAEおよびRSAEが出力される。ロウデコーダ
/ロウ系制御回路14aおよび14bは、バンク指定信
号BAに従って選択的に活性化される。アレイ活性化信
号ACTは、ロジックからの行選択を指示するコマンド
(アクティブコマンド)が与えられたときに、制御回路
8により活性化される。
【0049】ロウデコーダ/ロウ系制御回路14aの出
力するロウデコード(プリデコード)信号XDAおよび
XDBとセンスアンプ活性化信号SAE(LSAE1,
RSAE1)は、ワード線・SAドライバ5aおよび5
bへ与えられ、ロウデコーダ/ロウ系制御回路14bの
出力するロウデコード(プリデコード)信号XDAおよ
びXDBとセンスアンプ活性化信号SAE(LSAE
0,RSAE0)は、ワード線・SAドライバ5cおよ
び5dへ与えられる。ワード線・SAドライバ5aおよ
び5cには、また、メモリサブアレイを活性化するため
のブロック選択信号IOBS<0>が与えられる。
力するロウデコード(プリデコード)信号XDAおよび
XDBとセンスアンプ活性化信号SAE(LSAE1,
RSAE1)は、ワード線・SAドライバ5aおよび5
bへ与えられ、ロウデコーダ/ロウ系制御回路14bの
出力するロウデコード(プリデコード)信号XDAおよ
びXDBとセンスアンプ活性化信号SAE(LSAE
0,RSAE0)は、ワード線・SAドライバ5cおよ
び5dへ与えられる。ワード線・SAドライバ5aおよ
び5cには、また、メモリサブアレイを活性化するため
のブロック選択信号IOBS<0>が与えられる。
【0050】ワード線・SAドライバ5aおよび5c
は、ロウデコード(プリデコード)信号XDAおよびX
DBとブロック選択信号IOBS<0>とに従って、ワ
ード線駆動信号LWL(LWL1,LWL0)を生成す
るワード線ドライバと、センスアンプ活性化信号LSA
E(LSAE1,LSAE0)とブロック選択信号IO
BS<0>に従ってセンスアンプ回路制御信号回路SA
CTLを生成するセンスアンプドライバ(制御回路)を
含む。
は、ロウデコード(プリデコード)信号XDAおよびX
DBとブロック選択信号IOBS<0>とに従って、ワ
ード線駆動信号LWL(LWL1,LWL0)を生成す
るワード線ドライバと、センスアンプ活性化信号LSA
E(LSAE1,LSAE0)とブロック選択信号IO
BS<0>に従ってセンスアンプ回路制御信号回路SA
CTLを生成するセンスアンプドライバ(制御回路)を
含む。
【0051】ワード線駆動信号LWL1,LWL0に従
って、メモリサブアレイ2aおよび2cにおいてアドレ
ス指定された行に対応するワード線が選択状態へ駆動さ
れる。また、センスアンプ(3a,3c)が、センスア
ンプ回路制御信号SACTL(SACTL1,SACT
L0)に従って活性化される。センスアンプは、対応の
メモリサブアレイの各列に対応して設けられており、交
差結合されるNチャネルMOSトランジスタを含むNセ
ンスアンプと、交差結合されるPチャネルMOSトラン
ジスタで構成されるPセンスアンプを含む、このセンス
アンプ回路制御信号SACTLは、Nセンスアンプを活
性化する信号SONおよびPセンスアンプを活性化する
信号SOPを含む。
って、メモリサブアレイ2aおよび2cにおいてアドレ
ス指定された行に対応するワード線が選択状態へ駆動さ
れる。また、センスアンプ(3a,3c)が、センスア
ンプ回路制御信号SACTL(SACTL1,SACT
L0)に従って活性化される。センスアンプは、対応の
メモリサブアレイの各列に対応して設けられており、交
差結合されるNチャネルMOSトランジスタを含むNセ
ンスアンプと、交差結合されるPチャネルMOSトラン
ジスタで構成されるPセンスアンプを含む、このセンス
アンプ回路制御信号SACTLは、Nセンスアンプを活
性化する信号SONおよびPセンスアンプを活性化する
信号SOPを含む。
【0052】ワード線・SAドライバ5bおよび5d
は、それぞれロウデコーダ/ロウ系制御回路14aおよ
び14bからのロウデコード(プリデコード)信号XD
AおよびXDBとセンスアンプ活性化信号RSAE(R
SAE1,RSAE0)とブロック選択信号IOBS<
1>を受ける。これらのワード線・SAドライバ5dお
よび5bも同様、ワード線駆動信号RWLをロウデコー
ド(プリデコード)信号XDA,XDBに従って生成す
るワード線ドライバと、センスアンプ活性化信号RSA
Eに従ってセンスアンプ回路制御信号SACTR(SA
CTR1,SACTR0)を生成するセンスアンプドラ
イバ(制御回路)を含む。
は、それぞれロウデコーダ/ロウ系制御回路14aおよ
び14bからのロウデコード(プリデコード)信号XD
AおよびXDBとセンスアンプ活性化信号RSAE(R
SAE1,RSAE0)とブロック選択信号IOBS<
1>を受ける。これらのワード線・SAドライバ5dお
よび5bも同様、ワード線駆動信号RWLをロウデコー
ド(プリデコード)信号XDA,XDBに従って生成す
るワード線ドライバと、センスアンプ活性化信号RSA
Eに従ってセンスアンプ回路制御信号SACTR(SA
CTR1,SACTR0)を生成するセンスアンプドラ
イバ(制御回路)を含む。
【0053】ブロック選択信号IOBS<0>およびI
OBS<1>は、活性化時、対応のメモリサブアレイを
指定する。このブロック選択信号IOBS<0>および
IOBS<1>の発生方法については後に詳細に説明す
るが、アドレス信号およびモード設定信号に従って生成
され、メモリサブアレイ単位でのアクセス時において
は、IOBS<0>およびIOBS<1>が、それぞ
れ、アドレス信号ADD<k+1>に従って生成され
る。一方、ノーマルページモード時においては、これら
のブロック選択信号IOBS<0>およびIOBS<1
>がともに選択状態に駆動され、バンク単位でのアクセ
スが行なわれる。
OBS<1>は、活性化時、対応のメモリサブアレイを
指定する。このブロック選択信号IOBS<0>および
IOBS<1>の発生方法については後に詳細に説明す
るが、アドレス信号およびモード設定信号に従って生成
され、メモリサブアレイ単位でのアクセス時において
は、IOBS<0>およびIOBS<1>が、それぞ
れ、アドレス信号ADD<k+1>に従って生成され
る。一方、ノーマルページモード時においては、これら
のブロック選択信号IOBS<0>およびIOBS<1
>がともに選択状態に駆動され、バンク単位でのアクセ
スが行なわれる。
【0054】メモリサブアレイ2aおよび2cに対して
は、グローバルデータバスGDBAが設けられ、メモリ
サブアレイ2bおよび2Dに対しては、グローバルデー
タバスGDBBが設けられる。グローバルデータバスG
DBAは、Nビットのグローバルデータ線群LGIO<
N−1:0>と補のグローバルデータ線群/LGIO<
N−1:0>を含む。グローバルデータバスGDBB
は、Nビットのグローバルデータ線群RGIO<N−
1:0>と補のグローバルデータ線群/RGIO<N−
1:0>を含む。ノーマルページモード時およびハーフ
ページモード時いずれにおいても、グローバルデータバ
スGDBAおよび/またはGDBBにNビットのデータ
が転送される。
は、グローバルデータバスGDBAが設けられ、メモリ
サブアレイ2bおよび2Dに対しては、グローバルデー
タバスGDBBが設けられる。グローバルデータバスG
DBAは、Nビットのグローバルデータ線群LGIO<
N−1:0>と補のグローバルデータ線群/LGIO<
N−1:0>を含む。グローバルデータバスGDBB
は、Nビットのグローバルデータ線群RGIO<N−
1:0>と補のグローバルデータ線群/RGIO<N−
1:0>を含む。ノーマルページモード時およびハーフ
ページモード時いずれにおいても、グローバルデータバ
スGDBAおよび/またはGDBBにNビットのデータ
が転送される。
【0055】図4は、ハーフページモード時における選
択メモリセルを概略的に示す図である。図4において
は、バンクBK♯(BK♯0またはBK♯1)の2つの
メモリサブアレイ2♯0および2♯1を示す。今、ブロ
ック選択信号IOBS<0>が選択状態の場合を考え
る。ハーフページモード時においては、メモリサブアレ
イ単位でのアクセスが行なわれるため、ブロック選択信
号IOBS<1>は、非選択状態にある。この状態にお
いて、メモリサブアレイ2♯0においてワード線LWL
が選択され、この選択ワード線LWL上のNビットのメ
モリセルが図示しない列選択回路を介してグローバルデ
ータバスGDBAに並列に結合される。メモリサブアレ
イ2♯1においては、行選択またはデータアクセスは行
なわれない。このNビットの選択メモリセルに対し、グ
ローバルデータバスGDBAを介してデータアクセスが
行なわれる。
択メモリセルを概略的に示す図である。図4において
は、バンクBK♯(BK♯0またはBK♯1)の2つの
メモリサブアレイ2♯0および2♯1を示す。今、ブロ
ック選択信号IOBS<0>が選択状態の場合を考え
る。ハーフページモード時においては、メモリサブアレ
イ単位でのアクセスが行なわれるため、ブロック選択信
号IOBS<1>は、非選択状態にある。この状態にお
いて、メモリサブアレイ2♯0においてワード線LWL
が選択され、この選択ワード線LWL上のNビットのメ
モリセルが図示しない列選択回路を介してグローバルデ
ータバスGDBAに並列に結合される。メモリサブアレ
イ2♯1においては、行選択またはデータアクセスは行
なわれない。このNビットの選択メモリセルに対し、グ
ローバルデータバスGDBAを介してデータアクセスが
行なわれる。
【0056】図5は、ノーマルページモード時における
選択メモリセルの状態を概略的に示す図である。この図
5に示すように、ノーマルページモード時においては、
ブロック選択信号IOBS<0>およびIOBS<1>
は、ともに選択状態に駆動される。したがって、メモリ
サブアレイ2♯0および2♯1においてワード線LWL
およびRWLがともにロウアドレス信号に従って選択状
態に駆動された後、これらのメモリサブアレイ2♯0お
よび2♯1それぞれにおいてNビットのメモリセルが選
択されてグローバルデータバスGDBAおよびGDBB
に結合される。したがって、内部においては、2・Nビ
ットのデータの転送が行なわれる。外部のデータビット
幅がNビットの場合、IOセレクタにより、2・Nビッ
トのデータからNビットのデータを選択する。したがっ
て、ハーフページモード時においては、1つのメモリサ
ブアレイにおいてワード線が選択されるだけであり、ペ
ージサイズが、図5に示すノーマルページモード時の2
つのメモリサブアレイにおいてワード線が選択される状
態に比べて、半減される。しかしながら、選択ワード線
が接続されるメモリセルの数が、ハーフページモード時
においては、ノーマルページモード時に比べて1/2倍
となり、消費電力が低減される。
選択メモリセルの状態を概略的に示す図である。この図
5に示すように、ノーマルページモード時においては、
ブロック選択信号IOBS<0>およびIOBS<1>
は、ともに選択状態に駆動される。したがって、メモリ
サブアレイ2♯0および2♯1においてワード線LWL
およびRWLがともにロウアドレス信号に従って選択状
態に駆動された後、これらのメモリサブアレイ2♯0お
よび2♯1それぞれにおいてNビットのメモリセルが選
択されてグローバルデータバスGDBAおよびGDBB
に結合される。したがって、内部においては、2・Nビ
ットのデータの転送が行なわれる。外部のデータビット
幅がNビットの場合、IOセレクタにより、2・Nビッ
トのデータからNビットのデータを選択する。したがっ
て、ハーフページモード時においては、1つのメモリサ
ブアレイにおいてワード線が選択されるだけであり、ペ
ージサイズが、図5に示すノーマルページモード時の2
つのメモリサブアレイにおいてワード線が選択される状
態に比べて、半減される。しかしながら、選択ワード線
が接続されるメモリセルの数が、ハーフページモード時
においては、ノーマルページモード時に比べて1/2倍
となり、消費電力が低減される。
【0057】なお、このバンクBK♯の指定は、バンク
指定信号BAにより行なわれ、バンク指定信号BAが指
定するバンクに対するロウデコーダ/ロウ系制御回路が
活性化される。
指定信号BAにより行なわれ、バンク指定信号BAが指
定するバンクに対するロウデコーダ/ロウ系制御回路が
活性化される。
【0058】[ロウデコーダの構成]図6は、図3に示
すロウデコーダ/ロウ系制御回路14aおよび14bに
含まれるロウデコーダ4aおよび4bの構成を概略的に
示す図である。この図6においては、ロウデコーダ4a
および4bが、アドレスビットADD<k:0>として
4ビットのロウアドレスADD<3:0>をプリデコー
ドする(デコードする)場合の構成を一例として示す。
図6において、ロウデコーダ4(4a,4b)は、アド
レスビットADD0,/ADD0,ADD1,/ADD
1に従ってプリデコード信号(デコード信号以下、単に
デコード信号と称す)XDA(0)−XDA(3)を生
成するAND型デコード回路24a−24dと、アドレ
スビットADD2,/ADD2,ADD3,/ADD3
に従ってロウデコード(プリデコード)信号XDB
(0)−XDB(3)を生成するAND型デコード回路
24e−24hを含む。デコード回路24aは、アドレ
スビットADD0および/ADD1を受けてデコード信
号XDA(0)を生成する。デコード回路24bはアド
レスビット/ADD1および/ADD0を受けてデコー
ド信号XDA(1)を生成する。デコード回路24cは
アドレスビットADD0およびADD1を受けてデコー
ド信号XDA(2)を生成する。デコード回路24d
は、アドレスビット/ADD0およびADD1を受けて
デコード信号XDA(3)を生成する。
すロウデコーダ/ロウ系制御回路14aおよび14bに
含まれるロウデコーダ4aおよび4bの構成を概略的に
示す図である。この図6においては、ロウデコーダ4a
および4bが、アドレスビットADD<k:0>として
4ビットのロウアドレスADD<3:0>をプリデコー
ドする(デコードする)場合の構成を一例として示す。
図6において、ロウデコーダ4(4a,4b)は、アド
レスビットADD0,/ADD0,ADD1,/ADD
1に従ってプリデコード信号(デコード信号以下、単に
デコード信号と称す)XDA(0)−XDA(3)を生
成するAND型デコード回路24a−24dと、アドレ
スビットADD2,/ADD2,ADD3,/ADD3
に従ってロウデコード(プリデコード)信号XDB
(0)−XDB(3)を生成するAND型デコード回路
24e−24hを含む。デコード回路24aは、アドレ
スビットADD0および/ADD1を受けてデコード信
号XDA(0)を生成する。デコード回路24bはアド
レスビット/ADD1および/ADD0を受けてデコー
ド信号XDA(1)を生成する。デコード回路24cは
アドレスビットADD0およびADD1を受けてデコー
ド信号XDA(2)を生成する。デコード回路24d
は、アドレスビット/ADD0およびADD1を受けて
デコード信号XDA(3)を生成する。
【0059】デコード回路24eは、アドレスビットA
DD2および/ADD3を受けてデコード信号XDB
(3)を生成する。デコード回路24fは、アドレスビ
ット/ADD3および/ADD2を受けてデコード信号
XDB(1)を生成する。デコード回路24gはアドレ
スビットADD2およびADD3を受けてデコード信号
XDB(2)を生成する。デコード回路24hはアドレ
スビット/ADD2およびADD3を受けてデコード信
号XDB(3)を生成する。これらのデコード回路24
a−24hはバンク指定信号BAが活性状態のときに活
性化されて対応のアドレスビットのデコード動作を行な
う。
DD2および/ADD3を受けてデコード信号XDB
(3)を生成する。デコード回路24fは、アドレスビ
ット/ADD3および/ADD2を受けてデコード信号
XDB(1)を生成する。デコード回路24gはアドレ
スビットADD2およびADD3を受けてデコード信号
XDB(2)を生成する。デコード回路24hはアドレ
スビット/ADD2およびADD3を受けてデコード信
号XDB(3)を生成する。これらのデコード回路24
a−24hはバンク指定信号BAが活性状態のときに活
性化されて対応のアドレスビットのデコード動作を行な
う。
【0060】これらの4ビットのアドレスに従って、デ
コード信号XDA(0)−XDA(3)の1つがHレベ
ルの選択状態となり、またデコード信号XDB(0)−
XDB(3)の1つが選択状態となる。デコード信号X
DA(0)−XDA(3)とデコード信号XDB(0)
−XDB(3)の組合せに従って、16本のワード線の
うち1つが指定される。
コード信号XDA(0)−XDA(3)の1つがHレベ
ルの選択状態となり、またデコード信号XDB(0)−
XDB(3)の1つが選択状態となる。デコード信号X
DA(0)−XDA(3)とデコード信号XDB(0)
−XDB(3)の組合せに従って、16本のワード線の
うち1つが指定される。
【0061】アドレスビットの数が増大した場合、この
デコード回路の数も応じて増大する。
デコード回路の数も応じて増大する。
【0062】[センスアンプ制御回路の構成]図7は、
図3に示すロウデコーダ/ロウ系制御回路14aおよび
14bに含まれるセンスアンプ制御回路の構成を概略的
に示す図である。図7において、センスアンプ制御回路
は、ロウ系制御回路に含まれ、バンク指定信号BA(ま
たは/BA)とアレイ活性化信号ACTを受けるAND
回路24pと、AND回路24pの出力信号の立上がり
を所定時間遅延する立上がり遅延回路24qを含む。こ
の遅延回路24qからセンスアンプ活性化信号SAE
(RSAE,LSAE)が出力される。
図3に示すロウデコーダ/ロウ系制御回路14aおよび
14bに含まれるセンスアンプ制御回路の構成を概略的
に示す図である。図7において、センスアンプ制御回路
は、ロウ系制御回路に含まれ、バンク指定信号BA(ま
たは/BA)とアレイ活性化信号ACTを受けるAND
回路24pと、AND回路24pの出力信号の立上がり
を所定時間遅延する立上がり遅延回路24qを含む。こ
の遅延回路24qからセンスアンプ活性化信号SAE
(RSAE,LSAE)が出力される。
【0063】バンク指定信号BA(または/BA)が選
択状態のHレベルのときには、アレイ活性化信号ACT
に従って対応のバンクにおいてワード線選択が行なわ
れ、次いでセンス動作が行なわれる。遅延回路24q
は、このワード線が選択され、メモリセルデータがビッ
ト線上に伝達されて電圧差が十分に拡大されるまでの時
間を決定する。アレイ活性化信号ACTがLレベルの非
活性状態となると、遅延回路24qは、立上がり遅延回
路であり、アレイ活性化信号ACTの非活性化に応答し
て、センスアンプ活性化信号SAEを非活性化する。
択状態のHレベルのときには、アレイ活性化信号ACT
に従って対応のバンクにおいてワード線選択が行なわ
れ、次いでセンス動作が行なわれる。遅延回路24q
は、このワード線が選択され、メモリセルデータがビッ
ト線上に伝達されて電圧差が十分に拡大されるまでの時
間を決定する。アレイ活性化信号ACTがLレベルの非
活性状態となると、遅延回路24qは、立上がり遅延回
路であり、アレイ活性化信号ACTの非活性化に応答し
て、センスアンプ活性化信号SAEを非活性化する。
【0064】したがって、図3に示すロウデコーダ/ロ
ウ系制御回路14(14a,14b)において、ロウ系
制御回路は、バンク指定信号BA(または/BA)が選
択状態のときにロウ選択動作に必要な制御信号を順次所
定のシーケンスで活性化する。このロウ系制御回路が駆
動する他のロウ系制御信号としては、通常のDRAMに
おいて知られているように、ビット線イコライズ指示信
号、ビット線分離指示信号などがある。
ウ系制御回路14(14a,14b)において、ロウ系
制御回路は、バンク指定信号BA(または/BA)が選
択状態のときにロウ選択動作に必要な制御信号を順次所
定のシーケンスで活性化する。このロウ系制御回路が駆
動する他のロウ系制御信号としては、通常のDRAMに
おいて知られているように、ビット線イコライズ指示信
号、ビット線分離指示信号などがある。
【0065】[ワード線ドライバの構成]図8は、図3
に示すワード線・SAドライバ5a−5dに含まれるワ
ード線ドライバの構成の一例を示す図である。ワード線
・SAドライバ5a−5dに含まれるワード線ドライバ
の構成はすべて同じであり、与えられるブロック選択信
号が異なるだけであり、図8においては、1つのワード
線ドライバを代表的に示す。図8において、ワード線ド
ライバは、ロウデコード信号XDA(j)を受けるイン
バータ25aと、インバータ25aの出力信号をロウデ
コード信号XDB(j)に従って伝達するトランスファ
ーゲート25bと、ブロック選択信号IOBS(0)
(またはIOBS(1))に従って導通し、トランスフ
ァーゲート25bをノード25hに結合するトランスフ
ァーゲート25cと、ブロック選択信号IOBS(0)
(またはIOBS(1))を振幅VPPレベルの信号に
変換するレベルシフタ25dと、レベルシフタ25dの
出力信号がLレベルのとき導通し、高電圧VPPをノー
ド25hに伝達するPチャネルMOSトランジスタ25
eと、ノード25hの出力信号を反転してワード線駆動
信号LWL(n)(またはRWL(n))を生成するC
MOSインバータ25fと、このワード線駆動信号LW
L(n)(またはRWL(n))に従ってノード25h
に高電圧VPPを伝達するPチャネルMOSトランジス
タ25gを含む。インバータ25aは動作電源電圧とし
て、高電圧VPPよりも低い電圧(周辺電源電圧)VD
Dを受ける。次に、この図8に示すワード線ドライバの
動作について簡単に説明する。
に示すワード線・SAドライバ5a−5dに含まれるワ
ード線ドライバの構成の一例を示す図である。ワード線
・SAドライバ5a−5dに含まれるワード線ドライバ
の構成はすべて同じであり、与えられるブロック選択信
号が異なるだけであり、図8においては、1つのワード
線ドライバを代表的に示す。図8において、ワード線ド
ライバは、ロウデコード信号XDA(j)を受けるイン
バータ25aと、インバータ25aの出力信号をロウデ
コード信号XDB(j)に従って伝達するトランスファ
ーゲート25bと、ブロック選択信号IOBS(0)
(またはIOBS(1))に従って導通し、トランスフ
ァーゲート25bをノード25hに結合するトランスフ
ァーゲート25cと、ブロック選択信号IOBS(0)
(またはIOBS(1))を振幅VPPレベルの信号に
変換するレベルシフタ25dと、レベルシフタ25dの
出力信号がLレベルのとき導通し、高電圧VPPをノー
ド25hに伝達するPチャネルMOSトランジスタ25
eと、ノード25hの出力信号を反転してワード線駆動
信号LWL(n)(またはRWL(n))を生成するC
MOSインバータ25fと、このワード線駆動信号LW
L(n)(またはRWL(n))に従ってノード25h
に高電圧VPPを伝達するPチャネルMOSトランジス
タ25gを含む。インバータ25aは動作電源電圧とし
て、高電圧VPPよりも低い電圧(周辺電源電圧)VD
Dを受ける。次に、この図8に示すワード線ドライバの
動作について簡単に説明する。
【0066】ブロック選択信号IOBS(0)またはI
OBS(1)がLレベルのときには、レベルシフタ25
dの出力信号はLレベルであり、PチャネルMOSトラ
ンジスタ25eが導通し、ノード25hは高電圧VPP
レベルに充電される。このとき、トランスファーゲート
25cはオフ状態であり、ロウデコード信号XDA
(j)およびXDB(j)の状態にかかわらず、ノード
25hは高電圧VPPレベルであり、ワード線駆動信号
LWL(n)またはRWL(n)は非選択状態を維持す
る。
OBS(1)がLレベルのときには、レベルシフタ25
dの出力信号はLレベルであり、PチャネルMOSトラ
ンジスタ25eが導通し、ノード25hは高電圧VPP
レベルに充電される。このとき、トランスファーゲート
25cはオフ状態であり、ロウデコード信号XDA
(j)およびXDB(j)の状態にかかわらず、ノード
25hは高電圧VPPレベルであり、ワード線駆動信号
LWL(n)またはRWL(n)は非選択状態を維持す
る。
【0067】ブロック選択信号IOBS(0)(または
IOBS(1))がHレベルのときには、レベルシフタ
25dの出力信号が高電圧VPPレベルのHレベルとな
り、応じて、PチャネルMOSトランジスタ25eがオ
フ状態となる。また、トランスファーゲート25cがオ
ン状態となり、トランスファーゲート25bが、ノード
25hに結合される。したがって、ロウデコード信号X
DA(j)およびXDB(j)の組合せに従って、ノー
ド25gの電圧レベルが決定される。
IOBS(1))がHレベルのときには、レベルシフタ
25dの出力信号が高電圧VPPレベルのHレベルとな
り、応じて、PチャネルMOSトランジスタ25eがオ
フ状態となる。また、トランスファーゲート25cがオ
ン状態となり、トランスファーゲート25bが、ノード
25hに結合される。したがって、ロウデコード信号X
DA(j)およびXDB(j)の組合せに従って、ノー
ド25gの電圧レベルが決定される。
【0068】ロウデコード信号XDA(j)およびXD
B(j)がともにHレベルのときには、ノード25h
は、インバータ25aにより、Lレベルに駆動され、応
じて、ワード線駆動信号LWL(n)(またはRWL
(n))が高電圧VPPレベルに駆動され。一方、ロウ
デコード信号XDB(j)がHレベルであり、ロウデコ
ード信号XDA(j)がLレベルのときには、ノード2
5hは、Hレベルとなり、ワード線駆動信号LWL
(n)またはRWL(n))はLレベルを維持し、ノー
ド25hは、MOSトランジスタ25eにより、高電圧
VPPレベルに維持される。同様、ロウデコード信号X
DB(j)がLレベルのときには、トランスファーゲー
ト25bがオフ状態であり、ワード線駆動信号LWL
(n)(またはRWL))はスタンバイ状態時のLレベ
ルを維持する(MOSトランジスタ25eがオン状態で
あり、ノード25hは高電圧VPPレベルにある)。
B(j)がともにHレベルのときには、ノード25h
は、インバータ25aにより、Lレベルに駆動され、応
じて、ワード線駆動信号LWL(n)(またはRWL
(n))が高電圧VPPレベルに駆動され。一方、ロウ
デコード信号XDB(j)がHレベルであり、ロウデコ
ード信号XDA(j)がLレベルのときには、ノード2
5hは、Hレベルとなり、ワード線駆動信号LWL
(n)またはRWL(n))はLレベルを維持し、ノー
ド25hは、MOSトランジスタ25eにより、高電圧
VPPレベルに維持される。同様、ロウデコード信号X
DB(j)がLレベルのときには、トランスファーゲー
ト25bがオフ状態であり、ワード線駆動信号LWL
(n)(またはRWL))はスタンバイ状態時のLレベ
ルを維持する(MOSトランジスタ25eがオン状態で
あり、ノード25hは高電圧VPPレベルにある)。
【0069】したがって、選択バンクにおいてブロック
選択信号IOBS(0)およびIOBS(1)により指
定されるメモリサブアレイにおいてワード線選択が行な
われる。ハーフページモード時においては、このブロッ
ク選択信号IOBS(0)およびIOBS(1)の一方
が選択状態へ駆動される。ノーマルページモード時にお
いては、ブロック選択信号IOBS(0)およびIOB
S(1)がともにHレベルの選択状態に設定される。
選択信号IOBS(0)およびIOBS(1)により指
定されるメモリサブアレイにおいてワード線選択が行な
われる。ハーフページモード時においては、このブロッ
ク選択信号IOBS(0)およびIOBS(1)の一方
が選択状態へ駆動される。ノーマルページモード時にお
いては、ブロック選択信号IOBS(0)およびIOB
S(1)がともにHレベルの選択状態に設定される。
【0070】図9は、ワード線・SAドライバ5a−5
dに含まれるSAドライバの構成の一例を示す図であ
る。図9においては、このワード線・SAドライバ5a
−5d(5)に含まれるSAドライバの構成は同じであ
り、図9においては、1つのSAドライバの構成を代表
的に示す。図9において、SAドライバは、ブロック選
択信号IOBS(0)(またはIOBS(1))と対応
のロウデコーダ/ロウ系制御回路14(14a,14
b)からのセンスアンプ活性化信号SAEを受けるAN
D回路25pを含む。このAND回路25pからセンス
アンプ回路活性化信号SACTL(またはSACTR)
が出力される。
dに含まれるSAドライバの構成の一例を示す図であ
る。図9においては、このワード線・SAドライバ5a
−5d(5)に含まれるSAドライバの構成は同じであ
り、図9においては、1つのSAドライバの構成を代表
的に示す。図9において、SAドライバは、ブロック選
択信号IOBS(0)(またはIOBS(1))と対応
のロウデコーダ/ロウ系制御回路14(14a,14
b)からのセンスアンプ活性化信号SAEを受けるAN
D回路25pを含む。このAND回路25pからセンス
アンプ回路活性化信号SACTL(またはSACTR)
が出力される。
【0071】ブロック選択信号IOBS(0)がLレベ
ルのときには、センスアンプ活性化信号SAEの状態に
かかわらず、センスアンプ回路制御信号SACTL(S
ACTR)はLレベルの非活性状態を維持し、対応のメ
モリサブアレイのセンスアンプは非活性状態を維持す
る。
ルのときには、センスアンプ活性化信号SAEの状態に
かかわらず、センスアンプ回路制御信号SACTL(S
ACTR)はLレベルの非活性状態を維持し、対応のメ
モリサブアレイのセンスアンプは非活性状態を維持す
る。
【0072】ブロック選択信号IOBS(0)(または
IOBS(1))がHレベルの選択状態のときには、セ
ンスアンプ活性化信号SAEに従って、センスアンプ回
路制御信号SACTL(SACTR)が活性化される。
IOBS(1))がHレベルの選択状態のときには、セ
ンスアンプ活性化信号SAEに従って、センスアンプ回
路制御信号SACTL(SACTR)が活性化される。
【0073】図10は、ハーフページモード時における
選択ワード線およびセンスアンプの状態を概略的に示す
図である。図10においては、メモリサブアレイ2♯0
および2♯1をバンクBK♯に含まれるメモリサブアレ
イとして示す。今、ブロック選択信号IOBS(0)が
選択状態であり、ブロック選択信号IOBS(1)が非
選択状態の場合を考える。この状態においては、メモリ
サブアレイ2♯0においては、ワード線駆動信号LWL
に従って対応のワード線が選択状態へ駆動され、またセ
ンスアンプ3♯0は、センスアンプ回路制御信号SAC
TLに従って活性化されてこの選択ワード線LWLに選
択されるメモリセルデータの検知、増幅およびラッチを
行なう。センスアンプ3♯0にラッチされたデータのう
ち、Nビットが、データ読出モード時にはグローバルデ
ータバスGDBAに伝達される。ブロック選択信号IO
BS(1)は非選択状態であり、ワード線駆動信号RW
Lおよびセンスアンプ回路制御信号SACTRが非活性
状態にあり、メモリサブアレイ2♯1およびセンスアン
プ3♯1は、プリチャージ状態を維持する。ノーマルペ
ージモード時においては、ブロック選択信号IOBS
(0)およびIOBS(1)はともに選択状態に駆動さ
れ、メモリサブアレイ2♯0および2♯1において、ワ
ード線駆動信号LWLおよびRWLに従って行選択が行
なわれ、またセンスアンプ3♯0および3♯1がセンス
アンプ回路制御信号SACTLおよびSACTRに従っ
てセンス動作を行なう。
選択ワード線およびセンスアンプの状態を概略的に示す
図である。図10においては、メモリサブアレイ2♯0
および2♯1をバンクBK♯に含まれるメモリサブアレ
イとして示す。今、ブロック選択信号IOBS(0)が
選択状態であり、ブロック選択信号IOBS(1)が非
選択状態の場合を考える。この状態においては、メモリ
サブアレイ2♯0においては、ワード線駆動信号LWL
に従って対応のワード線が選択状態へ駆動され、またセ
ンスアンプ3♯0は、センスアンプ回路制御信号SAC
TLに従って活性化されてこの選択ワード線LWLに選
択されるメモリセルデータの検知、増幅およびラッチを
行なう。センスアンプ3♯0にラッチされたデータのう
ち、Nビットが、データ読出モード時にはグローバルデ
ータバスGDBAに伝達される。ブロック選択信号IO
BS(1)は非選択状態であり、ワード線駆動信号RW
Lおよびセンスアンプ回路制御信号SACTRが非活性
状態にあり、メモリサブアレイ2♯1およびセンスアン
プ3♯1は、プリチャージ状態を維持する。ノーマルペ
ージモード時においては、ブロック選択信号IOBS
(0)およびIOBS(1)はともに選択状態に駆動さ
れ、メモリサブアレイ2♯0および2♯1において、ワ
ード線駆動信号LWLおよびRWLに従って行選択が行
なわれ、またセンスアンプ3♯0および3♯1がセンス
アンプ回路制御信号SACTLおよびSACTRに従っ
てセンス動作を行なう。
【0074】[ブロック選択信号発生部の構成]図11
は、ブロック選択信号を発生する部分の構成の一例を示
す図である。図11において、ブロック選択信号発生部
は、アドレスビットADD<k+1>を受けるインバー
タ30aと、インバータ30aの出力信号とモード設定
信号MSとを受けてブロック選択信号IOBS<0>を
生成するOR回路30bと、アドレスビットADD<k
+1>とモード設定信号MSを受けてブロック選択信号
IOBS<1>を生成するOR回路30cを含む。モー
ド設定信号MSは、図1および図2に示すように、ロジ
ック回路20から与えられる。
は、ブロック選択信号を発生する部分の構成の一例を示
す図である。図11において、ブロック選択信号発生部
は、アドレスビットADD<k+1>を受けるインバー
タ30aと、インバータ30aの出力信号とモード設定
信号MSとを受けてブロック選択信号IOBS<0>を
生成するOR回路30bと、アドレスビットADD<k
+1>とモード設定信号MSを受けてブロック選択信号
IOBS<1>を生成するOR回路30cを含む。モー
ド設定信号MSは、図1および図2に示すように、ロジ
ック回路20から与えられる。
【0075】モード設定信号MSがLレベルであり、ハ
ーフページモードを指定するときには、このブロック選
択信号IOBS<0>およびIOBS<1>は、アドレ
スビットADD<k+1>に従って生成される。一方、
ノーマルページモードが指定され、モード設定信号MS
がHレベルのときには、アドレスビットADD<k+1
>の論理レベルにかかわらず、ブロック選択信号IOB
S<0>およびIOBS<1>がともにHレベルとな
る。すなわち、モード設定信号MSにより、ハーフペー
ジモードおよびノーマルページモードを切換えることが
できる。
ーフページモードを指定するときには、このブロック選
択信号IOBS<0>およびIOBS<1>は、アドレ
スビットADD<k+1>に従って生成される。一方、
ノーマルページモードが指定され、モード設定信号MS
がHレベルのときには、アドレスビットADD<k+1
>の論理レベルにかかわらず、ブロック選択信号IOB
S<0>およびIOBS<1>がともにHレベルとな
る。すなわち、モード設定信号MSにより、ハーフペー
ジモードおよびノーマルページモードを切換えることが
できる。
【0076】アドレスビットADD<k+1>は、最上
位アドレスビットであり、たとえばアドレスビットAD
D<4>である。
位アドレスビットであり、たとえばアドレスビットAD
D<4>である。
【0077】[ブロック選択信号発生部の変更例1]図
12は、ブロック選択信号発生部の変更例1の構成を示
す図である。図12においては、OR回路30bおよび
30c各々の一方入力がボンディングパッド30dに結
合される。このボンディングパッド30dは、ボンディ
ングワイヤまたはマスク配線30eを介して電源電圧ま
たは接地電圧を受ける。したがって、このモード設定信
号MSは、ボンディングパッド30dの電圧レベルによ
り、固定的に定められる。したがって、この図12に示
す構成の場合、ハーフページモード製品およびノーマル
ページモード製品に作り分けることができる。
12は、ブロック選択信号発生部の変更例1の構成を示
す図である。図12においては、OR回路30bおよび
30c各々の一方入力がボンディングパッド30dに結
合される。このボンディングパッド30dは、ボンディ
ングワイヤまたはマスク配線30eを介して電源電圧ま
たは接地電圧を受ける。したがって、このモード設定信
号MSは、ボンディングパッド30dの電圧レベルによ
り、固定的に定められる。したがって、この図12に示
す構成の場合、ハーフページモード製品およびノーマル
ページモード製品に作り分けることができる。
【0078】なお、図12に示す構成において、このボ
ンディングパッド30dの電圧レベルに従って、バッフ
ァ回路などにより、モード設定信号MSが生成されても
よい。また、ヒューズプログラム回路などを用いて、こ
のモード設定信号MSが生成されてもよい。すなわちヒ
ューズプログラムにおいてヒューズ素子の溶断/非溶断
により、モード設定信号MSの論理レベルが決定されて
もよい。さらに、このモード設定信号MSは、ボンディ
ングパッド30dに結合されて、単にマスク配線により
その電圧レベルが設定されてもよい(内部の電源線また
は接地線に結合される)。
ンディングパッド30dの電圧レベルに従って、バッフ
ァ回路などにより、モード設定信号MSが生成されても
よい。また、ヒューズプログラム回路などを用いて、こ
のモード設定信号MSが生成されてもよい。すなわちヒ
ューズプログラムにおいてヒューズ素子の溶断/非溶断
により、モード設定信号MSの論理レベルが決定されて
もよい。さらに、このモード設定信号MSは、ボンディ
ングパッド30dに結合されて、単にマスク配線により
その電圧レベルが設定されてもよい(内部の電源線また
は接地線に結合される)。
【0079】[ブロック選択信号発生部の変更例2]図
13(A)および(B)は、ブロック選択信号発生部の
変更例2の構成を示す図である。図13(A)におい
て、ハーフページモード時においては、アドレスビット
ADD<k+1>をインバータ30aに与える。インバ
ータ30aからブロック選択信号IOBS<0>が生成
される。アドレスビットADD<k+1>を、ブロック
選択信号IOBS<1>として用いる。したがって、こ
の場合、ブロック選択信号IOBS<0>およびIOB
S<1>は、アドレスビットADD<k+1>に従って
生成される。
13(A)および(B)は、ブロック選択信号発生部の
変更例2の構成を示す図である。図13(A)におい
て、ハーフページモード時においては、アドレスビット
ADD<k+1>をインバータ30aに与える。インバ
ータ30aからブロック選択信号IOBS<0>が生成
される。アドレスビットADD<k+1>を、ブロック
選択信号IOBS<1>として用いる。したがって、こ
の場合、ブロック選択信号IOBS<0>およびIOB
S<1>は、アドレスビットADD<k+1>に従って
生成される。
【0080】図13(B)は、この変更例2のノーマル
ページモード時の構成を示す図である。図13(B)に
おいて、ノーマルページモード時において、アドレスビ
ットADD<k+1>は未使用状態とされる。インバー
タ30aの入力はLレベルに配線により固定し、このイ
ンバータ30aの出力から、ブロック選択信号IOBS
<0>およびIOBS<1>を生成する。したがって、
このノーマルページモード時においては、ブロック選択
信号IOBS<0>およびIOBS<1>は常に、Hレ
ベルに固定される。単なるマスク配線の切換により、こ
のハーフページモードおよびノーマルページモードを切
換える。
ページモード時の構成を示す図である。図13(B)に
おいて、ノーマルページモード時において、アドレスビ
ットADD<k+1>は未使用状態とされる。インバー
タ30aの入力はLレベルに配線により固定し、このイ
ンバータ30aの出力から、ブロック選択信号IOBS
<0>およびIOBS<1>を生成する。したがって、
このノーマルページモード時においては、ブロック選択
信号IOBS<0>およびIOBS<1>は常に、Hレ
ベルに固定される。単なるマスク配線の切換により、こ
のハーフページモードおよびノーマルページモードを切
換える。
【0081】なお、ブロック選択信号IOBS<0>お
よびIOBS<1>は、アドレス信号ビットと、アレイ
活性化信号ACTとの論理積により生成されてもよい。
ブロック選択信号を使用する回路において、スタンバイ
サイクル時、確実に、このアレイ活性化信号と組合せる
ことにより、プリチャージ状態に設定することができ
る。
よびIOBS<1>は、アドレス信号ビットと、アレイ
活性化信号ACTとの論理積により生成されてもよい。
ブロック選択信号を使用する回路において、スタンバイ
サイクル時、確実に、このアレイ活性化信号と組合せる
ことにより、プリチャージ状態に設定することができ
る。
【0082】[入出力バッファの構成]図14は、図1
および2に示す入出力バッファ6aおよび6bの構成を
概略的に示す図である。図14において、入出力バッフ
ァ6aは、グローバルデータバスGDBAに結合される
リードアンプ33aおよびライトドライバ34aと、こ
れらのリードアンプ33aおよびライトドライバ34a
に結合されて内部データの転送を行なう入出力バッファ
回路32aを含む。リードアンプ33aはリードイネー
ブル信号RELに従って活性化され、ライトドライバ3
4aはライトイネーブル信号WELに従って活性化され
る。この入出力バッファ回路32aは、リードアンプ3
3aからの内部読出データRDLを出力イネーブル信号
OELの活性化時出力する出力回路と、外部からのデー
タを受けて、バッファ処理して内部書込データWDLを
生成してライトドライバ34aへ与える入力回路を含
む。グローバルデータバスGDBAは、Nビットのグロ
ーバルデータ線対LGIOおよび/LGIOを含む。
および2に示す入出力バッファ6aおよび6bの構成を
概略的に示す図である。図14において、入出力バッフ
ァ6aは、グローバルデータバスGDBAに結合される
リードアンプ33aおよびライトドライバ34aと、こ
れらのリードアンプ33aおよびライトドライバ34a
に結合されて内部データの転送を行なう入出力バッファ
回路32aを含む。リードアンプ33aはリードイネー
ブル信号RELに従って活性化され、ライトドライバ3
4aはライトイネーブル信号WELに従って活性化され
る。この入出力バッファ回路32aは、リードアンプ3
3aからの内部読出データRDLを出力イネーブル信号
OELの活性化時出力する出力回路と、外部からのデー
タを受けて、バッファ処理して内部書込データWDLを
生成してライトドライバ34aへ与える入力回路を含
む。グローバルデータバスGDBAは、Nビットのグロ
ーバルデータ線対LGIOおよび/LGIOを含む。
【0083】入出力バッファ6bは、グローバルデータ
バスGDBBに結合されるリードアンプ33bおよびラ
イトドライバ34bと、外部とのデータの転送を行なう
入出力バッファ回路32bを含む。このリードアンプ3
3aはリードイネーブル信号RERの活性化に応答して
活性化され、ライトドライバ34bは、ライトイネーブ
ル信号WERの活性化に応答して活性化される。入出力
バッファ回路32bは、出力イネーブル信号OERの活
性化に応答してリードアンプ33bからの内部読出デー
タRDRをバッファ処理して出力する。また、この入出
力バッファ回路32bは、外部からのデータをバッファ
処理してライトドライバ34bへ内部書込データWDR
を転送する。グローバルデータバスGDBBは、Nビッ
トのグローバルデータ線対RGIOおよび/RGIOを
含む。
バスGDBBに結合されるリードアンプ33bおよびラ
イトドライバ34bと、外部とのデータの転送を行なう
入出力バッファ回路32bを含む。このリードアンプ3
3aはリードイネーブル信号RERの活性化に応答して
活性化され、ライトドライバ34bは、ライトイネーブ
ル信号WERの活性化に応答して活性化される。入出力
バッファ回路32bは、出力イネーブル信号OERの活
性化に応答してリードアンプ33bからの内部読出デー
タRDRをバッファ処理して出力する。また、この入出
力バッファ回路32bは、外部からのデータをバッファ
処理してライトドライバ34bへ内部書込データWDR
を転送する。グローバルデータバスGDBBは、Nビッ
トのグローバルデータ線対RGIOおよび/RGIOを
含む。
【0084】入出力バッファ回路32aおよび32b
は、それぞれNビットの内部データバスDBL<N−
1:0>およびDBR<N−1:0>に結合される。こ
れらの内部データバスDBL<N−1:0>およびDB
R<N−1:0>は、それぞれIOセレクタに結合され
る。
は、それぞれNビットの内部データバスDBL<N−
1:0>およびDBR<N−1:0>に結合される。こ
れらの内部データバスDBL<N−1:0>およびDB
R<N−1:0>は、それぞれIOセレクタに結合され
る。
【0085】制御回路8は、バンク指定信号BA、ブロ
ック選択信号IOBS<1:0>、読出指示信号REA
D、書込指示信号WRITEおよびアレイ活性化信号A
CTに従って、出力イネーブル信号OELおよびOE
R、リードイネーブル信号RELおよびRER、および
ライトイネーブル信号WELおよびWERを形成する入
出力ブロック制御回路3aを含む。
ック選択信号IOBS<1:0>、読出指示信号REA
D、書込指示信号WRITEおよびアレイ活性化信号A
CTに従って、出力イネーブル信号OELおよびOE
R、リードイネーブル信号RELおよびRER、および
ライトイネーブル信号WELおよびWERを形成する入
出力ブロック制御回路3aを含む。
【0086】図15は、入出力バッファ6aおよび6b
のより具体的構成を示す図である。図14においては、
1ビットの入出力バッファの構成を示す。図15におい
て、入出力バッファ回路32は、出力イネーブル信号O
E(OEL,OER)の活性化に応答して内部読出デー
タRDをバッファ処理して出力する出力バッファ32c
aと、データバス線DB上の信号をバッファ処理して内
部書込データWDを生成する入力バッファ32cbを含
む。
のより具体的構成を示す図である。図14においては、
1ビットの入出力バッファの構成を示す。図15におい
て、入出力バッファ回路32は、出力イネーブル信号O
E(OEL,OER)の活性化に応答して内部読出デー
タRDをバッファ処理して出力する出力バッファ32c
aと、データバス線DB上の信号をバッファ処理して内
部書込データWDを生成する入力バッファ32cbを含
む。
【0087】リードアンプ33(33a,33b)は、
リードイネーブル信号RE(REL,RER)の活性化
に応答してグローバルデータ線GIO,/GIO上のデ
ータを差動増幅して内部読出データを生成する。このリ
ードアンプ33と出力バッファ32aの間には、読出ク
ロック信号RDCLKの立上がりに応答して転送するレ
イテンシシフト回路35が設けられる。図15において
は、このレイテンシシフト回路35は、2段のDフリッ
プフロップで構成される場合を一例として示す。レイテ
ンシシフタは、リードコマンドが与えられてから実際に
データが外部に読出されるまでに必要とされるクロック
サイクル期間に応じて、必要な期間内部読出データのシ
フト動作を行なう。
リードイネーブル信号RE(REL,RER)の活性化
に応答してグローバルデータ線GIO,/GIO上のデ
ータを差動増幅して内部読出データを生成する。このリ
ードアンプ33と出力バッファ32aの間には、読出ク
ロック信号RDCLKの立上がりに応答して転送するレ
イテンシシフト回路35が設けられる。図15において
は、このレイテンシシフト回路35は、2段のDフリッ
プフロップで構成される場合を一例として示す。レイテ
ンシシフタは、リードコマンドが与えられてから実際に
データが外部に読出されるまでに必要とされるクロック
サイクル期間に応じて、必要な期間内部読出データのシ
フト動作を行なう。
【0088】ライトドライバ34(34a,34b)
は、ライトイネーブル信号WE(WEL,WER)の活
性化に応答して入力バッファ32cbからの内部書込デ
ータWDに従って相補書込データを生成してグローバル
データ線GIOおよび/GIO上に伝達する。この図1
5に示す構成は、グローバルデータバスの各バス線対そ
れぞれに対応して設けられ、Nビットのデータの転送が
行なわれる。
は、ライトイネーブル信号WE(WEL,WER)の活
性化に応答して入力バッファ32cbからの内部書込デ
ータWDに従って相補書込データを生成してグローバル
データ線GIOおよび/GIO上に伝達する。この図1
5に示す構成は、グローバルデータバスの各バス線対そ
れぞれに対応して設けられ、Nビットのデータの転送が
行なわれる。
【0089】なお、図15に示すレイテンシシフト回路
35は、リードクロック信号RDCLKの1クロックサ
イクルのシフト動作を行なっている。このレイテンシシ
フト回路35のDフリップフロップの段数は、DRAM
(DRAMマクロ)のリードレイテンシに合わせて適当
に定められればよい。
35は、リードクロック信号RDCLKの1クロックサ
イクルのシフト動作を行なっている。このレイテンシシ
フト回路35のDフリップフロップの段数は、DRAM
(DRAMマクロ)のリードレイテンシに合わせて適当
に定められればよい。
【0090】[入出力ブロック制御回路8aの構成]図
16は、図14に示す入出力ブロック制御回路8aの構
成を概略的に示す図である。図16において、入出力ブ
ロック制御回路8aは、アレイ活性化信号ACTとバン
ク指定信号BAを受けるAND回路38aと、アレイ活
性化信号ACTとバンク指定信号/BAを受けるAND
回路38bと、読出指示信号READとバンク指定信号
BAを受けるAND回路38cと、読出指示信号REA
Dとバンク指定信号/BAを受けるAND回路38d
と、書込指示信号WRITEとバンク指定信号BAを受
けるAND回路38eと、書込指示信号WRITEとバ
ンク指定信号/BAを受けるAND回路38fと、アレ
イ活性化信号ACTとバンク指定信号/BAを受けるA
ND回路38gと、アレイ活性化信号ACTとバンク指
定信号BAを受けるAND回路38hを含む。バンク指
定信号BAは、活性化時(Hレベルのとき)、バンクB
K♯0を指定し、バンク指定信号/BAは、活性化時、
バンクBK♯1を指定する。
16は、図14に示す入出力ブロック制御回路8aの構
成を概略的に示す図である。図16において、入出力ブ
ロック制御回路8aは、アレイ活性化信号ACTとバン
ク指定信号BAを受けるAND回路38aと、アレイ活
性化信号ACTとバンク指定信号/BAを受けるAND
回路38bと、読出指示信号READとバンク指定信号
BAを受けるAND回路38cと、読出指示信号REA
Dとバンク指定信号/BAを受けるAND回路38d
と、書込指示信号WRITEとバンク指定信号BAを受
けるAND回路38eと、書込指示信号WRITEとバ
ンク指定信号/BAを受けるAND回路38fと、アレ
イ活性化信号ACTとバンク指定信号/BAを受けるA
ND回路38gと、アレイ活性化信号ACTとバンク指
定信号BAを受けるAND回路38hを含む。バンク指
定信号BAは、活性化時(Hレベルのとき)、バンクB
K♯0を指定し、バンク指定信号/BAは、活性化時、
バンクBK♯1を指定する。
【0091】入出力ブロック制御回路8aは、さらに、
AND回路38aの出力信号の立上がりに応答してブロ
ック選択信号IOBS<0>を取込み出力するDフリッ
プフロップ39aと、AND回路38bの出力信号の立
上がりに応答してブロック選択信号IOBS<0>を取
込みかつ出力するDフリップフロップ39bと、AND
回路38gの出力信号の立上がりに応答してブロック選
択信号IOBS<1>を取込みかつ出力するDフリップ
フロップ39cと、AND回路38hの出力信号の立上
がりに応答してブロック選択信号IOBS<1>を取込
みかつ出力するDフリップフロップ39dを含む。これ
らのDフリップフロップ39a−39dにより、アクテ
ィブコマンドが与えられアレイ活性化指示信号ACTが
活性状態とされたときに、ブロック選択信号IOBS<
0>およびIOBS<1>を取込む。これにより、指定
バンクにおいて、活性化信号に従って行選択が行なわれ
センスアンプにより選択メモリセルのデータがラッチさ
れているメモリサブアレイに対してデータの書込/読出
を行なうことができる。また、これらのDフリップフロ
ップ39a−39dは、プリチャージコマンドが与えら
れて、バンクの選択サブアレイを非選択状態へ駆動する
プリチャージ動作を行なうときには、そのラッチデータ
がリセットされる(この経路は示さず)。
AND回路38aの出力信号の立上がりに応答してブロ
ック選択信号IOBS<0>を取込み出力するDフリッ
プフロップ39aと、AND回路38bの出力信号の立
上がりに応答してブロック選択信号IOBS<0>を取
込みかつ出力するDフリップフロップ39bと、AND
回路38gの出力信号の立上がりに応答してブロック選
択信号IOBS<1>を取込みかつ出力するDフリップ
フロップ39cと、AND回路38hの出力信号の立上
がりに応答してブロック選択信号IOBS<1>を取込
みかつ出力するDフリップフロップ39dを含む。これ
らのDフリップフロップ39a−39dにより、アクテ
ィブコマンドが与えられアレイ活性化指示信号ACTが
活性状態とされたときに、ブロック選択信号IOBS<
0>およびIOBS<1>を取込む。これにより、指定
バンクにおいて、活性化信号に従って行選択が行なわれ
センスアンプにより選択メモリセルのデータがラッチさ
れているメモリサブアレイに対してデータの書込/読出
を行なうことができる。また、これらのDフリップフロ
ップ39a−39dは、プリチャージコマンドが与えら
れて、バンクの選択サブアレイを非選択状態へ駆動する
プリチャージ動作を行なうときには、そのラッチデータ
がリセットされる(この経路は示さず)。
【0092】入出力ブロック制御回路8aは、さらに、
AND回路38cの出力信号の活性化時活性化され、D
フリップフロップ39aの出力Qからの信号をバッファ
処理してリードイネーブル信号RELを生成するトライ
ステートバッファ40aと、AND回路38dの出力信
号が活性状態のときに活性化され、Dフリップフロップ
39bの出力Qからの信号をバッファ処理してリードイ
ネーブル信号RELを生成するトライステートバッファ
40bと、トライステートバッファ40aおよび40b
の出力信号を、リードクロック信号RDCLKに従って
転送して出力イネーブル信号OELを生成するシフト回
路41aを含む。このシフト回路41aは、2段のDフ
リップフロップを含み、これらの2段のDフリップフロ
ップは、そのクロック入力Tに、リードクロック信号R
DCLKを受ける。このシフト回路41aにより、図1
5に示すレイテンシシフト回路35のデータ転送に合わ
せて、リードアンプ33が活性化された後に、出力バッ
ファ32caを活性化する。
AND回路38cの出力信号の活性化時活性化され、D
フリップフロップ39aの出力Qからの信号をバッファ
処理してリードイネーブル信号RELを生成するトライ
ステートバッファ40aと、AND回路38dの出力信
号が活性状態のときに活性化され、Dフリップフロップ
39bの出力Qからの信号をバッファ処理してリードイ
ネーブル信号RELを生成するトライステートバッファ
40bと、トライステートバッファ40aおよび40b
の出力信号を、リードクロック信号RDCLKに従って
転送して出力イネーブル信号OELを生成するシフト回
路41aを含む。このシフト回路41aは、2段のDフ
リップフロップを含み、これらの2段のDフリップフロ
ップは、そのクロック入力Tに、リードクロック信号R
DCLKを受ける。このシフト回路41aにより、図1
5に示すレイテンシシフト回路35のデータ転送に合わ
せて、リードアンプ33が活性化された後に、出力バッ
ファ32caを活性化する。
【0093】入出力ブロック制御回路8aは、さらに、
AND回路38cの出力信号の活性化時活性化され、D
フリップフロップ39dの出力信号をバッファ処理して
リードイネーブル信号RERを生成するトライステート
バッファ40cと、AND回路38dの出力信号の活性
化時活性化され、Dフリップフロップ39cの出力信号
をバッファ処理してリードイネーブル信号RERを生成
するトライステートバッファ40dと、AND回路38
eの出力信号の活性化時活性化され、それぞれ、Dフリ
ップフロップ39aおよび39dの出力信号をバッファ
処理して、ライトイネーブル信号WELおよびWERを
生成するトライステートバッファ40eおよび40h
と、AND回路38fの出力信号の活性化時活性化さ
れ、それぞれ、Dフリップフロップ39bおよび39c
の出力信号をバッファ処理してライトイネーブル信号W
ELおよびWERを生成するトライステートバッファ4
0fおよび40gを含む。
AND回路38cの出力信号の活性化時活性化され、D
フリップフロップ39dの出力信号をバッファ処理して
リードイネーブル信号RERを生成するトライステート
バッファ40cと、AND回路38dの出力信号の活性
化時活性化され、Dフリップフロップ39cの出力信号
をバッファ処理してリードイネーブル信号RERを生成
するトライステートバッファ40dと、AND回路38
eの出力信号の活性化時活性化され、それぞれ、Dフリ
ップフロップ39aおよび39dの出力信号をバッファ
処理して、ライトイネーブル信号WELおよびWERを
生成するトライステートバッファ40eおよび40h
と、AND回路38fの出力信号の活性化時活性化さ
れ、それぞれ、Dフリップフロップ39bおよび39c
の出力信号をバッファ処理してライトイネーブル信号W
ELおよびWERを生成するトライステートバッファ4
0fおよび40gを含む。
【0094】リードイネーブル信号RELを、シフト回
路41aにより、リードクロック信号RDCLKの1ク
ロックサイクル期間遅延して、出力イネーブル信号OE
Lを生成し、リードイネーブル信号RERをシフト回路
41bにより、リードクロック信号RDCLKの1クロ
ックサイクル期間遅延して、出力イネーブル信号OER
を生成する。これらのシフト回路41aおよび41b
は、2段のDフリップフロップで構成され、これらのD
フリップフロップはリードクロック信号RDCLKの立
上がりに応答して、それぞれ与えられた信号を取込みラ
ッチする。
路41aにより、リードクロック信号RDCLKの1ク
ロックサイクル期間遅延して、出力イネーブル信号OE
Lを生成し、リードイネーブル信号RERをシフト回路
41bにより、リードクロック信号RDCLKの1クロ
ックサイクル期間遅延して、出力イネーブル信号OER
を生成する。これらのシフト回路41aおよび41b
は、2段のDフリップフロップで構成され、これらのD
フリップフロップはリードクロック信号RDCLKの立
上がりに応答して、それぞれ与えられた信号を取込みラ
ッチする。
【0095】今、バンク指定信号BAに従ってバンクB
K♯1に対するアレイ活性化信号ACTが与えられ、バ
ンクBK♯1において、ワード線選択およびメモリセル
のデータのセンス動作が行なわれている状態を考える。
この状態において、ブロック選択信号IOBS<0>が
Hレベルのときには、Dフリップフロップ39aの出力
信号がHレベルとなる。Dフリップフロップ39bの出
力信号は、バンク指定信号/BAが指定するバンクBK
♯0の状態により異なる。バンクBK♯0がプリチャー
ジ状態のときには、Dフリップフロップ39bの出力信
号はLレベルである(プリチャージ時にリセットされる
ため)。
K♯1に対するアレイ活性化信号ACTが与えられ、バ
ンクBK♯1において、ワード線選択およびメモリセル
のデータのセンス動作が行なわれている状態を考える。
この状態において、ブロック選択信号IOBS<0>が
Hレベルのときには、Dフリップフロップ39aの出力
信号がHレベルとなる。Dフリップフロップ39bの出
力信号は、バンク指定信号/BAが指定するバンクBK
♯0の状態により異なる。バンクBK♯0がプリチャー
ジ状態のときには、Dフリップフロップ39bの出力信
号はLレベルである(プリチャージ時にリセットされる
ため)。
【0096】この状態で、バンク指定信号BAと読出指
示信号READが与えられた場合、AND回路38cの
出力信号がHレベルとなり、トライステートバッファ4
0aが活性化され、Dフリップフロップ39aの出力信
号に従って、リードイネーブル信号RELが活性化さ
れ、このバンクBK♯1のメモリサブアレイ2aの選択
メモリセルのデータの読出が行なわれる。リードクロッ
ク信号RDCLKの1クロックサイクル経過後、出力イ
ネーブル信号OELが活性化される。
示信号READが与えられた場合、AND回路38cの
出力信号がHレベルとなり、トライステートバッファ4
0aが活性化され、Dフリップフロップ39aの出力信
号に従って、リードイネーブル信号RELが活性化さ
れ、このバンクBK♯1のメモリサブアレイ2aの選択
メモリセルのデータの読出が行なわれる。リードクロッ
ク信号RDCLKの1クロックサイクル経過後、出力イ
ネーブル信号OELが活性化される。
【0097】ここで、リードクロック信号RDCLK
は、制御回路へ与えられるクロック信号CLKに従って
データ読出指示の印加時、所定期間活性化され、このク
ロック信号CLKに従って生成されてもよく、常時生成
されてもよい。一方、このとき、バンク指定信号/BA
とともに読出指示信号READが与えられた場合、Dフ
リップフロップ39bの出力信号がLレベルのときに
は、トライステートバッファ40bの出力信号はLレベ
ルであり、リードイネーブル信号RELは非活性状態を
維持する。したがって、非選択(プリチャージ状態の)
バンクに対するデータ読出指示が与えられた場合、正確
に、そのアクセスを禁止することができる。この動作
は、データ書込時においても同様であり、1つのバンク
についてアクティブコマンドが与えられた後に、リード
コマンドまたはライトコマンドが与えられたときにの
み、データの書込/読出が行なわれる。ハーフページモ
ード時においては、ブロック選択信号IOBS<0>お
よびIOBS<1>の一方が選択状態へ駆動される。ノ
ーマルページモード時においては、ブロック選択信号I
OBS<0>およびIOBS<1>の両者がHレベルの
活性状態となる。1つのバンクについて、アクティブコ
マンドが与えられた後にリードコマンドまたはライトコ
マンドが与えられたときには、Dフリップフロップ39
a−39dの出力信号に従って、トライステートバッフ
ァ40a−40hに従ってリードイネーブル信号REL
およびRERまたはライトイネーブル信号WELおよび
WERが活性化される。
は、制御回路へ与えられるクロック信号CLKに従って
データ読出指示の印加時、所定期間活性化され、このク
ロック信号CLKに従って生成されてもよく、常時生成
されてもよい。一方、このとき、バンク指定信号/BA
とともに読出指示信号READが与えられた場合、Dフ
リップフロップ39bの出力信号がLレベルのときに
は、トライステートバッファ40bの出力信号はLレベ
ルであり、リードイネーブル信号RELは非活性状態を
維持する。したがって、非選択(プリチャージ状態の)
バンクに対するデータ読出指示が与えられた場合、正確
に、そのアクセスを禁止することができる。この動作
は、データ書込時においても同様であり、1つのバンク
についてアクティブコマンドが与えられた後に、リード
コマンドまたはライトコマンドが与えられたときにの
み、データの書込/読出が行なわれる。ハーフページモ
ード時においては、ブロック選択信号IOBS<0>お
よびIOBS<1>の一方が選択状態へ駆動される。ノ
ーマルページモード時においては、ブロック選択信号I
OBS<0>およびIOBS<1>の両者がHレベルの
活性状態となる。1つのバンクについて、アクティブコ
マンドが与えられた後にリードコマンドまたはライトコ
マンドが与えられたときには、Dフリップフロップ39
a−39dの出力信号に従って、トライステートバッフ
ァ40a−40hに従ってリードイネーブル信号REL
およびRERまたはライトイネーブル信号WELおよび
WERが活性化される。
【0098】[全体の読出動作]図17は、この発明に
従うDRAMのデータ読出時の動作を示すタイミングチ
ャート図である。図17に示すタイミングチャート図を
参照してデータ読出時の動作について簡単に説明する。
従うDRAMのデータ読出時の動作を示すタイミングチ
ャート図である。図17に示すタイミングチャート図を
参照してデータ読出時の動作について簡単に説明する。
【0099】クロック信号CLKのサイクル♯1におい
て、アクティブコマンドCMDが与えられる。このアク
ティブコマンドに従ってアレイ活性化指示信号ACTが
活性化される。このとき、アドレス信号ADD<0:k
>およびブロック指定信号ADD<k+1>およびバン
ク選択信号BA(BA0,BA1)が与えられる。バン
クBK♯0が指定され、またアドレスビットADD<k
+1>に従って、ブロック選択信号IOBS<1>が活
性化される(ハーフページモードの動作について説明す
る)。また、リードクロック信号RDCLKは、クロッ
ク信号CLKと相補な信号である。
て、アクティブコマンドCMDが与えられる。このアク
ティブコマンドに従ってアレイ活性化指示信号ACTが
活性化される。このとき、アドレス信号ADD<0:k
>およびブロック指定信号ADD<k+1>およびバン
ク選択信号BA(BA0,BA1)が与えられる。バン
クBK♯0が指定され、またアドレスビットADD<k
+1>に従って、ブロック選択信号IOBS<1>が活
性化される(ハーフページモードの動作について説明す
る)。また、リードクロック信号RDCLKは、クロッ
ク信号CLKと相補な信号である。
【0100】ここで、アドレスビットADD<k+1>
の反転信号がブロック選択信号IOBS<0>である
(図13(A)参照)。このバンクBK♯0において、
アドレス信号Xaに従ってワード線RWL0(j)がワ
ード線・SAドライバ5d(図3参照)により活性化さ
れ、メモリサブアレイ2dにおいてワード線RWL0
(i)が選択状態へ駆動される。
の反転信号がブロック選択信号IOBS<0>である
(図13(A)参照)。このバンクBK♯0において、
アドレス信号Xaに従ってワード線RWL0(j)がワ
ード線・SAドライバ5d(図3参照)により活性化さ
れ、メモリサブアレイ2dにおいてワード線RWL0
(i)が選択状態へ駆動される。
【0101】クロックサイクル♯2において再びアクテ
ィブコマンドが与えられアレイ活性化指示信号ACTが
活性化される。このとき、アドレスビットADD<k+
1>が“1”になり、ブロック選択信号IOBS<0>
が選択状態へ駆動される。バンクアドレスBA(BA
0,BA1)がバンクBK♯1を指定する。したがっ
て、図3に示すロウデコーダ/ロウ系制御回路14aの
制御の下に、ワード線駆動信号LWL1が活性化され、
メモリサブアレイ2aにおいてワード線LWL1(j)
が選択状態へ駆動される。また、ワード線RWL0
(a)およびLWL1(j)の選択時、ロウデコーダ/
ロウ系制御回路14bおよび14aに従ってセンスアン
プ活性化信号RSAE0およびLSAE1が活性化され
る。これにより、バンクBK♯0およびBK♯1におい
て、メモリサブアレイ2dおよび2aにおいてメモリセ
ルのデータの検知、増幅およびラッチが行なわれてい
る。
ィブコマンドが与えられアレイ活性化指示信号ACTが
活性化される。このとき、アドレスビットADD<k+
1>が“1”になり、ブロック選択信号IOBS<0>
が選択状態へ駆動される。バンクアドレスBA(BA
0,BA1)がバンクBK♯1を指定する。したがっ
て、図3に示すロウデコーダ/ロウ系制御回路14aの
制御の下に、ワード線駆動信号LWL1が活性化され、
メモリサブアレイ2aにおいてワード線LWL1(j)
が選択状態へ駆動される。また、ワード線RWL0
(a)およびLWL1(j)の選択時、ロウデコーダ/
ロウ系制御回路14bおよび14aに従ってセンスアン
プ活性化信号RSAE0およびLSAE1が活性化され
る。これにより、バンクBK♯0およびBK♯1におい
て、メモリサブアレイ2dおよび2aにおいてメモリセ
ルのデータの検知、増幅およびラッチが行なわれてい
る。
【0102】続いて、クロックサイクル♯3において、
リードコマンドを与え読出指示信号READを活性化す
る。このとき、バンクBK♯0が指定される。データ読
出時においては、アドレスビットADD<k+1>は任
意である(図16に示すように、アレイ活性化指示信号
に従って、Dフリップフロップ39a−39dにより、
データアクセス動作(データの読出/書込)を行なうメ
モリサブアレイは特定されるため)。
リードコマンドを与え読出指示信号READを活性化す
る。このとき、バンクBK♯0が指定される。データ読
出時においては、アドレスビットADD<k+1>は任
意である(図16に示すように、アレイ活性化指示信号
に従って、Dフリップフロップ39a−39dにより、
データアクセス動作(データの読出/書込)を行なうメ
モリサブアレイは特定されるため)。
【0103】YアドレスYaに従って、バンクBK♯0
において、ブロック選択信号IOBS<0>が選択状態
にあり、このメモリサブアレイ2cにおいてメモリセル
選択が行なわれ、読出データQa0およびQa1が、グ
ローバルデータバスRGIO上に伝達される。ここで、
バースト長2の動作を示しており、NビットのデータQ
a0およびQa1が、順次選択される。
において、ブロック選択信号IOBS<0>が選択状態
にあり、このメモリサブアレイ2cにおいてメモリセル
選択が行なわれ、読出データQa0およびQa1が、グ
ローバルデータバスRGIO上に伝達される。ここで、
バースト長2の動作を示しており、NビットのデータQ
a0およびQa1が、順次選択される。
【0104】このグローバルデータバスRGIO上にデ
ータが読出された場合、図16に示すトライステートバ
ッファ40dによりリードイネーブル信号RERが活性
化され、図14に示すリードアンプ33bが活性化さ
れ、続いて出力イネーブル信号OERが活性化される。
ここで、出力イネーブル信号OERが、リードイネーブ
ル信号RERに対して1.5クロックサイクル遅延して
いる状態を一例として示す。この出力イネーブル信号O
ERの活性化に応答して、データQa0およびQa1が
順次出力される。このデータQa0およびQa1は、リ
ードクロック信号RDCLKの従って転送されており、
このリードクロック信号RDCLKはクロック信号CL
Kと相補なクロック信号であり、したがって、クロック
信号CLKの立上がりエッジにおいては、データQa0
およびQa1は確定状態にある。
ータが読出された場合、図16に示すトライステートバ
ッファ40dによりリードイネーブル信号RERが活性
化され、図14に示すリードアンプ33bが活性化さ
れ、続いて出力イネーブル信号OERが活性化される。
ここで、出力イネーブル信号OERが、リードイネーブ
ル信号RERに対して1.5クロックサイクル遅延して
いる状態を一例として示す。この出力イネーブル信号O
ERの活性化に応答して、データQa0およびQa1が
順次出力される。このデータQa0およびQa1は、リ
ードクロック信号RDCLKの従って転送されており、
このリードクロック信号RDCLKはクロック信号CL
Kと相補なクロック信号であり、したがって、クロック
信号CLKの立上がりエッジにおいては、データQa0
およびQa1は確定状態にある。
【0105】続いて、クロックサイクル♯4において再
びリードコマンドを与え、読出指示信号READに従っ
てバンクBK♯1に対するデータのアクセスが行なわ
れ、バンクBK♯1のメモリサブアレイ2aにおいてグ
ローバルデータ線LGIOおよびデータQb0およびQ
b1が順次読出される。このリードコマンドに従って、
再びリードイネーブル信号RELおよび出力イネーブル
信号OELが順次活性化され、NビットデータQb0お
よびQb1が順次出力される。
びリードコマンドを与え、読出指示信号READに従っ
てバンクBK♯1に対するデータのアクセスが行なわ
れ、バンクBK♯1のメモリサブアレイ2aにおいてグ
ローバルデータ線LGIOおよびデータQb0およびQ
b1が順次読出される。このリードコマンドに従って、
再びリードイネーブル信号RELおよび出力イネーブル
信号OELが順次活性化され、NビットデータQb0お
よびQb1が順次出力される。
【0106】クロックサイクル♯5においてプリチャー
ジコマンドPREAを与え、全バンクをプリチャージ状
態に復帰させる。
ジコマンドPREAを与え、全バンクをプリチャージ状
態に復帰させる。
【0107】これにより、選択ワード線およびセンスア
ンプがすべて非活性状態に駆動される。
ンプがすべて非活性状態に駆動される。
【0108】図18は、このハーフページモード時にお
けるデータ書込動作を示すタイミングチャート図であ
る。このデータ書込時においても、クロックサイクル♯
0および♯1において、図17に示すデータ読出時と同
様、アクティブコマンドが与えられバンクBK♯0およ
びBK♯1それぞれにおいて、行選択動作が行なわれ
る。アドレスビットADD<k+1>に従ってブロック
選択信号IOBS<1>およびIOBS<0>がバンク
BK♯0およびBK♯1それぞれに対して活性化され
る。
けるデータ書込動作を示すタイミングチャート図であ
る。このデータ書込時においても、クロックサイクル♯
0および♯1において、図17に示すデータ読出時と同
様、アクティブコマンドが与えられバンクBK♯0およ
びBK♯1それぞれにおいて、行選択動作が行なわれ
る。アドレスビットADD<k+1>に従ってブロック
選択信号IOBS<1>およびIOBS<0>がバンク
BK♯0およびBK♯1それぞれに対して活性化され
る。
【0109】このアクティブコマンドに従ってバンクB
K♯0およびBK♯1において、ブロック選択信号IO
BS<1>およびIOBS<0>が指定するメモリサブ
アレイ2dおよび2aにおいてセンス動作が完了する
と、クロックサイクル♯aにおいてデータ書込を示すラ
イトコマンドが与えられ書込指示信号WRITEが活性
化される。このデータ書込時においては、同時に書込デ
ータDa0およびDa1がそれぞれクロック信号CLK
に同期して与えられ、ライトコマンドに従って、図16
に示すトライステートバッファ40gに従ってライトイ
ネーブル信号WERが活性化され、Nビットの書込デー
タDa0およびDa1が、ライトドライバ34bを介し
てグローバルデータ線RGIO(GDBB)に伝達され
る。ここで、図18において、グローバルデータ線RG
IO0は、バンクBK♯0に対して設けられており、グ
ローバルデータ線RGIO1は、バンクBK♯1に対し
て設けられており、これらは、連続的に延在している。
バンクBK♯0に対する書込データが伝達されることを
示すため、これらのグローバルデータ線RGIO0およ
びRGIO1を別々に示す。
K♯0およびBK♯1において、ブロック選択信号IO
BS<1>およびIOBS<0>が指定するメモリサブ
アレイ2dおよび2aにおいてセンス動作が完了する
と、クロックサイクル♯aにおいてデータ書込を示すラ
イトコマンドが与えられ書込指示信号WRITEが活性
化される。このデータ書込時においては、同時に書込デ
ータDa0およびDa1がそれぞれクロック信号CLK
に同期して与えられ、ライトコマンドに従って、図16
に示すトライステートバッファ40gに従ってライトイ
ネーブル信号WERが活性化され、Nビットの書込デー
タDa0およびDa1が、ライトドライバ34bを介し
てグローバルデータ線RGIO(GDBB)に伝達され
る。ここで、図18において、グローバルデータ線RG
IO0は、バンクBK♯0に対して設けられており、グ
ローバルデータ線RGIO1は、バンクBK♯1に対し
て設けられており、これらは、連続的に延在している。
バンクBK♯0に対する書込データが伝達されることを
示すため、これらのグローバルデータ線RGIO0およ
びRGIO1を別々に示す。
【0110】クロックサイクル♯bにおいて、再びライ
トコマンドが与えられ、バンクBK♯1が同時に指定さ
れる。この場合、アドレス信号Ybに従って、内部で列
選択が行なわれ、また、図16に示すトライステートバ
ッファ40eにより、ライトイネーブル信号WELが活
性化され、このときの書込データDb0およびDb1が
それぞれ、グローバルデータ線LGIO1(GDBA)
に伝達され、バンクBK♯1のメモリサブアレイ2aに
書込データが伝達される。
トコマンドが与えられ、バンクBK♯1が同時に指定さ
れる。この場合、アドレス信号Ybに従って、内部で列
選択が行なわれ、また、図16に示すトライステートバ
ッファ40eにより、ライトイネーブル信号WELが活
性化され、このときの書込データDb0およびDb1が
それぞれ、グローバルデータ線LGIO1(GDBA)
に伝達され、バンクBK♯1のメモリサブアレイ2aに
書込データが伝達される。
【0111】なお、この図17および図18に示す読出
/書込動作においては、クロック信号CLKの立上がり
に同期してデータの転送が行なわれている。しかしなが
ら、このクロック信号CLKの立上がりエッジおよび立
下がりエッジ両者に同期してデータが転送されてもよ
い。また、この図17および図18において、バースト
長が2の場合を示しているが、バースト長は1であって
もよく、また4などの他の値であってもよい。
/書込動作においては、クロック信号CLKの立上がり
に同期してデータの転送が行なわれている。しかしなが
ら、このクロック信号CLKの立上がりエッジおよび立
下がりエッジ両者に同期してデータが転送されてもよ
い。また、この図17および図18において、バースト
長が2の場合を示しているが、バースト長は1であって
もよく、また4などの他の値であってもよい。
【0112】また、ロジック回路20からは、動作モー
ドを指定するコマンドCMDとして、複数の制御信号の
組合せが与えられてもよく、また、既にこれらの複数の
信号をデコードした動作モード指示信号がコマンドとし
てDRAMマクロへ与えられてもよい。
ドを指定するコマンドCMDとして、複数の制御信号の
組合せが与えられてもよく、また、既にこれらの複数の
信号をデコードした動作モード指示信号がコマンドとし
てDRAMマクロへ与えられてもよい。
【0113】なお、ノーマルページモード時の動作にお
いても、図17および図18に示す構成と同様の動作が
行なわれる。ノーマルページモードにおいては、アドレ
スビットADD<k+1>の状態が、ドントケア(X)
の状態に設定されるだけである。
いても、図17および図18に示す構成と同様の動作が
行なわれる。ノーマルページモードにおいては、アドレ
スビットADD<k+1>の状態が、ドントケア(X)
の状態に設定されるだけである。
【0114】なお、列選択時の動作については、特に説
明していない。この列選択においては、列アドレスにし
たがって列選択が行なわれるだけであるが、列選択信号
を生成するコラムデコーダの構成により、このコラムデ
コーダの制御態様が異なる。すなわち、列方向に整列す
るメモリサブアレイに共通にコラムデコーダが配置され
る場合、列選択信号は、列方向に延在する列選択線上を
伝達される。この構成においては、バンクBK#0およ
びバンクBK#1に共通にコラムデコーダが配置される
ため、まず、ブロック選択信号IOBS<0>およびI
OBS<1>に従ってコラムデコーダを活性化する。つ
いでバンクアドレスに従って生成されるバンク指定信号
と列選択信号との合成(論理積)信号に従ってメモリセ
ル列(センスアンプ)とグローバルデータ線とを接続す
る列選択ゲートの導通/非導通を制御する。
明していない。この列選択においては、列アドレスにし
たがって列選択が行なわれるだけであるが、列選択信号
を生成するコラムデコーダの構成により、このコラムデ
コーダの制御態様が異なる。すなわち、列方向に整列す
るメモリサブアレイに共通にコラムデコーダが配置され
る場合、列選択信号は、列方向に延在する列選択線上を
伝達される。この構成においては、バンクBK#0およ
びバンクBK#1に共通にコラムデコーダが配置される
ため、まず、ブロック選択信号IOBS<0>およびI
OBS<1>に従ってコラムデコーダを活性化する。つ
いでバンクアドレスに従って生成されるバンク指定信号
と列選択信号との合成(論理積)信号に従ってメモリセ
ル列(センスアンプ)とグローバルデータ線とを接続す
る列選択ゲートの導通/非導通を制御する。
【0115】一方、ロウデコーダと整列してコラムデコ
ーダが配置される場合、列選択信号は、行方向に延在す
る列選択線上を伝達される。コラムデコーダはバンク個
々に配置される。したがって、この構成の場合には、バ
ンクアドレスに基づいて生成されるバンク指定信号とブ
ロック選択信号IOBS<0>およびIOBS<1>と
に従って、コラムデコーダの活性/非活性を制御する。
選択バンクにおいてブロック選択信号IOBS<i>が
指定するメモリサブアレイに対応して設けられたコラム
デコーダが活性化される。
ーダが配置される場合、列選択信号は、行方向に延在す
る列選択線上を伝達される。コラムデコーダはバンク個
々に配置される。したがって、この構成の場合には、バ
ンクアドレスに基づいて生成されるバンク指定信号とブ
ロック選択信号IOBS<0>およびIOBS<1>と
に従って、コラムデコーダの活性/非活性を制御する。
選択バンクにおいてブロック選択信号IOBS<i>が
指定するメモリサブアレイに対応して設けられたコラム
デコーダが活性化される。
【0116】なお、列選択時のバンクアドレスは、列ア
クセス時(データの書込/読出し時)に列アクセスコマ
ンド(リードコマンドまたはライトコマンド)と共に与
えられる。このコラムでコーダ活性化用のバンクアドレ
スに基づいて生成される列選択動作活性化信号は、アク
ティブコマンド印加時のバンクアドレスを取り込んでラ
ッチしておき、このラッチアドレスが対応のバンクを指
定している時に、列アクセス時に印可されるバンクアド
レスによる列選択動作活性化信号を有効としてもよい。
アクティブコマンドと列アクセスコマンドがひとつのバ
ンクについて正しい順序で印可された時に列選択を行な
うことができる。
クセス時(データの書込/読出し時)に列アクセスコマ
ンド(リードコマンドまたはライトコマンド)と共に与
えられる。このコラムでコーダ活性化用のバンクアドレ
スに基づいて生成される列選択動作活性化信号は、アク
ティブコマンド印加時のバンクアドレスを取り込んでラ
ッチしておき、このラッチアドレスが対応のバンクを指
定している時に、列アクセス時に印可されるバンクアド
レスによる列選択動作活性化信号を有効としてもよい。
アクティブコマンドと列アクセスコマンドがひとつのバ
ンクについて正しい順序で印可された時に列選択を行な
うことができる。
【0117】[IOセレクタの構成]図19(A)は、
ハーフページモード時におけるIOセレクタの接続を概
略的に示す図である。図19(A)において、IOセレ
クタ7(7aまたは7b)は、対応の入出力バッファの
内部データバスDB<N−1:0>を、データバスIO
<N−1:0>に1対1に接続する。したがって、1つ
のメモリサブアレイにおいて選択されたNビットのメモ
リセルに対するデータアクセスが行なわれる。
ハーフページモード時におけるIOセレクタの接続を概
略的に示す図である。図19(A)において、IOセレ
クタ7(7aまたは7b)は、対応の入出力バッファの
内部データバスDB<N−1:0>を、データバスIO
<N−1:0>に1対1に接続する。したがって、1つ
のメモリサブアレイにおいて選択されたNビットのメモ
リセルに対するデータアクセスが行なわれる。
【0118】一方、ノーマルページモード時において、
図19(B)に示すように、モード設定信号MSは
“1”に設定され、IOセレクタ7は、内部データ線D
B<2i>およびDB<2i+1>の一方を選択してデ
ータ伝達線IO<2i>に接続する。すなわち、ノーマ
ルページモード時においては、IOセレクタ7は、2対
1の選択を行なっており、1つのメモリサブアレイにお
いて選択されたNビットのメモリセルのうち、さらに選
択が行なわれ、N/2のメモリセルが選択される。した
がって、ノーマルページモード時においては、1つのメ
モリサブアレイに対しN/2ビットのデータアクセスが
行なわれ、2つのメモリサブアレイが同時にデータアク
セスされるため、合計Nビットのデータアクセスが行な
われる。外部のロジックは、ノーマルページモード時お
よびハーフページモード時いずれにおいても、Nビット
のデータ転送を行なう。
図19(B)に示すように、モード設定信号MSは
“1”に設定され、IOセレクタ7は、内部データ線D
B<2i>およびDB<2i+1>の一方を選択してデ
ータ伝達線IO<2i>に接続する。すなわち、ノーマ
ルページモード時においては、IOセレクタ7は、2対
1の選択を行なっており、1つのメモリサブアレイにお
いて選択されたNビットのメモリセルのうち、さらに選
択が行なわれ、N/2のメモリセルが選択される。した
がって、ノーマルページモード時においては、1つのメ
モリサブアレイに対しN/2ビットのデータアクセスが
行なわれ、2つのメモリサブアレイが同時にデータアク
セスされるため、合計Nビットのデータアクセスが行な
われる。外部のロジックは、ノーマルページモード時お
よびハーフページモード時いずれにおいても、Nビット
のデータ転送を行なう。
【0119】図20(A)は、このハーフページモード
時の選択メモリセルとメモリ外部データバス(データバ
ス)との接続態様を概略的に示す図である。図20
(A)において、データアクセス時においては、選択ワ
ード線LWLのメモリセルのうちNビットのメモリセル
が列選択回路により選択されてグローバルデータバスG
DBAに結合され、さらに入出力バッファ6aを介して
内部データバスDBAに結合される。IOセレクタ7a
は、ハーフページモード時においては、入出力バッファ
6aに接続するNビットの内部データバスDBAを、N
ビットのIOデータバスIO<N−1:0>に結合す
る。このハーフページモード時においては、メモリサブ
アレイ2♯1は非選択状態であり、入出力バッファ6b
は、出力ハイインピーダンス状態である。したがって、
IOセレクタ7bがたとえばトランスミッションゲート
で構成されても、何らデータ読出時、このIOセレクタ
7aから読出されたデータに対し、非選択の入出力バッ
ファ6bが悪影響は及ぼさない。
時の選択メモリセルとメモリ外部データバス(データバ
ス)との接続態様を概略的に示す図である。図20
(A)において、データアクセス時においては、選択ワ
ード線LWLのメモリセルのうちNビットのメモリセル
が列選択回路により選択されてグローバルデータバスG
DBAに結合され、さらに入出力バッファ6aを介して
内部データバスDBAに結合される。IOセレクタ7a
は、ハーフページモード時においては、入出力バッファ
6aに接続するNビットの内部データバスDBAを、N
ビットのIOデータバスIO<N−1:0>に結合す
る。このハーフページモード時においては、メモリサブ
アレイ2♯1は非選択状態であり、入出力バッファ6b
は、出力ハイインピーダンス状態である。したがって、
IOセレクタ7bがたとえばトランスミッションゲート
で構成されても、何らデータ読出時、このIOセレクタ
7aから読出されたデータに対し、非選択の入出力バッ
ファ6bが悪影響は及ぼさない。
【0120】図20(B)は、ノーマルページモード時
の選択メモリセルとメモリ外部データバスとの対応を概
略的に示す図である。このノーマルページモード時にお
いては、メモリサブアレイ2♯0および2♯1において
ワード線LWLおよびRWLが選択される。これらのワ
ード線LWLおよびRWLのメモリセルのうちNビット
のメモリセルがそれぞれ選択されてグローバルデータバ
スGDBAおよびGDBBに結合される。入出力バッフ
ァ6aおよび6bは、Nビットのグローバルデータバス
GDBAおよびGDBBとNビットの内部データバスD
BAおよびDBBとそれぞれ1対1のデータ転送を行な
う。IOセレクタ7aおよび7bは、それぞれ2:1選
択を行ない、サブデータバスIOAおよびIOBにそれ
ぞれ結合する。これらのサブデータバスIOAおよびI
OBの各々は、ビット幅N/2であり、これらのサブデ
ータバスIOAおよびIOBにより、NビットのIOデ
ータバスIO<N−1:0>が形成される。IOセレク
タ7aおよび7bを設けることにより、モード設定信号
MSに従って、ページサイズを設定することができる。
サブデータバスIOAおよびIOBは、IOデータバス
IO<N−1,0>の偶数データ線および奇数データ線
であってもよく、また上位データ線および下位データ線
であってもよい。
の選択メモリセルとメモリ外部データバスとの対応を概
略的に示す図である。このノーマルページモード時にお
いては、メモリサブアレイ2♯0および2♯1において
ワード線LWLおよびRWLが選択される。これらのワ
ード線LWLおよびRWLのメモリセルのうちNビット
のメモリセルがそれぞれ選択されてグローバルデータバ
スGDBAおよびGDBBに結合される。入出力バッフ
ァ6aおよび6bは、Nビットのグローバルデータバス
GDBAおよびGDBBとNビットの内部データバスD
BAおよびDBBとそれぞれ1対1のデータ転送を行な
う。IOセレクタ7aおよび7bは、それぞれ2:1選
択を行ない、サブデータバスIOAおよびIOBにそれ
ぞれ結合する。これらのサブデータバスIOAおよびI
OBの各々は、ビット幅N/2であり、これらのサブデ
ータバスIOAおよびIOBにより、NビットのIOデ
ータバスIO<N−1:0>が形成される。IOセレク
タ7aおよび7bを設けることにより、モード設定信号
MSに従って、ページサイズを設定することができる。
サブデータバスIOAおよびIOBは、IOデータバス
IO<N−1,0>の偶数データ線および奇数データ線
であってもよく、また上位データ線および下位データ線
であってもよい。
【0121】IOセレクタ7aおよび7bとロジック回
路20との間の(メモリ外部)IOデータバスIO<N
−1:0>の配線は、ページサイズに応じて固定的に定
められてもよい。すなわち、ハーフページモード時にお
いては、IOセレクタ7aおよび7bの入出力ノードが
共通にロジック回路のデータ入出力ノードに1対1に結
合される。ノーマルモード時においては、このIOセレ
クタ7aおよび7bの入出力ノードが、互いに衝突しな
いようにロジック回路のデータ入出力ノードに結合され
る。たとえば、サブデータバスIOAを偶数データバス
線または上位データバス線として用い、サブデータバス
IOBを奇数データバス線または下位データバス線とし
て使用する。
路20との間の(メモリ外部)IOデータバスIO<N
−1:0>の配線は、ページサイズに応じて固定的に定
められてもよい。すなわち、ハーフページモード時にお
いては、IOセレクタ7aおよび7bの入出力ノードが
共通にロジック回路のデータ入出力ノードに1対1に結
合される。ノーマルモード時においては、このIOセレ
クタ7aおよび7bの入出力ノードが、互いに衝突しな
いようにロジック回路のデータ入出力ノードに結合され
る。たとえば、サブデータバスIOAを偶数データバス
線または上位データバス線として用い、サブデータバス
IOBを奇数データバス線または下位データバス線とし
て使用する。
【0122】図21は、IOセレクタ7の具体的構成を
概略的に示す図である。図21において、IOセレクタ
7(7a,7b)は、モード設定信号MSと列アクセス
時に与えられるアドレスビットADD<j>に従ってI
O線切換信号BUSSEL<2:0>を生成するIO線
切換信号生成回路47と、内部データバスDB(DB
A,DBB)の対をなすデータ線に対応して設けられ、
IO線切換信号BUSSEL<2:0>に従って内部デ
ータ線と対応のデータ線IOとの接続を切換えるIO選
択回路48a−48tを含む。これらのIO選択回路4
8a−48tは、合計N/2個設けられる。
概略的に示す図である。図21において、IOセレクタ
7(7a,7b)は、モード設定信号MSと列アクセス
時に与えられるアドレスビットADD<j>に従ってI
O線切換信号BUSSEL<2:0>を生成するIO線
切換信号生成回路47と、内部データバスDB(DB
A,DBB)の対をなすデータ線に対応して設けられ、
IO線切換信号BUSSEL<2:0>に従って内部デ
ータ線と対応のデータ線IOとの接続を切換えるIO選
択回路48a−48tを含む。これらのIO選択回路4
8a−48tは、合計N/2個設けられる。
【0123】IO選択回路48(48a−48t)は、
対応の内部データバス線DB<2i>およびDB<2i
+1>を選択的に対応のデータバス線IO<2i>およ
びIO<2i+1>に接続する。内部データバス線DB
<2i>およびDB<2i+1>の一方がハーフページ
モード時に選択されて内部データ線IO<2i>に接続
される。ノーマルページモード時においては、IO選択
回路48a−48tは、それぞれデータバス線DB<0
>−DB<N−1>を、対応のデータバス線IO<0>
−IO<N−1>に1対1で接続する。
対応の内部データバス線DB<2i>およびDB<2i
+1>を選択的に対応のデータバス線IO<2i>およ
びIO<2i+1>に接続する。内部データバス線DB
<2i>およびDB<2i+1>の一方がハーフページ
モード時に選択されて内部データ線IO<2i>に接続
される。ノーマルページモード時においては、IO選択
回路48a−48tは、それぞれデータバス線DB<0
>−DB<N−1>を、対応のデータバス線IO<0>
−IO<N−1>に1対1で接続する。
【0124】図22は、図21に示すIO選択回路48
a−48tの構成を概略的に示す図である。図22にお
いては、IO選択回路48a−48tは同一構成を有す
るため、1つのIO選択回路48を代表的に示す。図2
2において、IO選択回路48は、バス選択信号BUS
SEL<0>に従ってデータ線DB<2i>およびIO
<2i>を結合するトランスファゲート(TG)49a
と、IO線切換信号BUSSEL<1>に従ってデータ
線DB<2i+1>およびIO<2i+1>を結合する
トランスファゲート(TG)49bと、IO線切換信号
BUSSEL<2>に従ってデータ線IO<2i>およ
びIO<2i+1>を結合するトランスファゲート(T
G)49cを含む。
a−48tの構成を概略的に示す図である。図22にお
いては、IO選択回路48a−48tは同一構成を有す
るため、1つのIO選択回路48を代表的に示す。図2
2において、IO選択回路48は、バス選択信号BUS
SEL<0>に従ってデータ線DB<2i>およびIO
<2i>を結合するトランスファゲート(TG)49a
と、IO線切換信号BUSSEL<1>に従ってデータ
線DB<2i+1>およびIO<2i+1>を結合する
トランスファゲート(TG)49bと、IO線切換信号
BUSSEL<2>に従ってデータ線IO<2i>およ
びIO<2i+1>を結合するトランスファゲート(T
G)49cを含む。
【0125】ハーフページモード時においては、トラン
スファゲート49cはオフ状態であり、トランスファゲ
ート49aおよび49bがともに導通状態となる。した
がって、ハーフページモード時においては、データ線D
B<2i>およびDB<2i+1>が、データ線IO<
2i>およびIO<2i+1>に結合される。一方、ノ
ーマルページモード時においては、トランスファゲート
49cがオン状態となり、データ線IO<2i>および
IO<2i+1>が短絡される。トランスファゲート4
9aおよび49bが、IO線切換信号BUSSEL<
1:0>に従って選択的に導通する。このノーマルペー
ジモード時においては、IO線切換信号BUSSEL<
1:0>は、コラムアクセス時に与えられるアドレスビ
ットADD<j>に従って生成される。
スファゲート49cはオフ状態であり、トランスファゲ
ート49aおよび49bがともに導通状態となる。した
がって、ハーフページモード時においては、データ線D
B<2i>およびDB<2i+1>が、データ線IO<
2i>およびIO<2i+1>に結合される。一方、ノ
ーマルページモード時においては、トランスファゲート
49cがオン状態となり、データ線IO<2i>および
IO<2i+1>が短絡される。トランスファゲート4
9aおよび49bが、IO線切換信号BUSSEL<
1:0>に従って選択的に導通する。このノーマルペー
ジモード時においては、IO線切換信号BUSSEL<
1:0>は、コラムアクセス時に与えられるアドレスビ
ットADD<j>に従って生成される。
【0126】メタル配線で、このDRAMのページサイ
ズを決定する場合、IOセレクタ7aからのデータ線I
O<2i>が、ロジック回路のたとえば偶数データノー
ドに接続され、他方のIOセレクタ7bからの内部デー
タ線IO<2i>が、ロジック回路の他方たとえば奇数
のデータ入出力ノードに結合される。これにより、ノー
マルページモード時においても、データの衝突が生じる
ことなく、データ転送を行なうことができる。ハーフペ
ージモード時においては、これらのIOセレクタ7aお
よび7b各々の入出力ノードが、ロジック回路のデータ
入出力ノードに1対1に結合される。すなわち、IOセ
レクタ7aのデータ線IO<i>およびIOセレクタ7
bのデータ線IO<i>がロジック回路の同じデータ入
出力ノードに結合される。
ズを決定する場合、IOセレクタ7aからのデータ線I
O<2i>が、ロジック回路のたとえば偶数データノー
ドに接続され、他方のIOセレクタ7bからの内部デー
タ線IO<2i>が、ロジック回路の他方たとえば奇数
のデータ入出力ノードに結合される。これにより、ノー
マルページモード時においても、データの衝突が生じる
ことなく、データ転送を行なうことができる。ハーフペ
ージモード時においては、これらのIOセレクタ7aお
よび7b各々の入出力ノードが、ロジック回路のデータ
入出力ノードに1対1に結合される。すなわち、IOセ
レクタ7aのデータ線IO<i>およびIOセレクタ7
bのデータ線IO<i>がロジック回路の同じデータ入
出力ノードに結合される。
【0127】図23は、図21に示すIO線切換信号生
成回路47の構成の一例を示す図である。図23におい
て、IO線切換信号生成回路47は、列アドレスビット
ADD<j>を反転するインバータ47aと、モード設
定信号MSを反転するインバータ47bと、インバータ
47aおよび47bの出力信号を受けてIO線切換信号
BUSSEL<0>を生成するOR回路47cと、列ア
ドレスビットADD<j>とインバータ47bの出力信
号を受けてIO線切換信号BUSSEL<1>を生成す
るOR回路47dと、インバータ47bの出力信号ZM
Sをその2入力に受けてIO線切換信号BUSSEL<
2>を生成するNOR回路47eを含む。
成回路47の構成の一例を示す図である。図23におい
て、IO線切換信号生成回路47は、列アドレスビット
ADD<j>を反転するインバータ47aと、モード設
定信号MSを反転するインバータ47bと、インバータ
47aおよび47bの出力信号を受けてIO線切換信号
BUSSEL<0>を生成するOR回路47cと、列ア
ドレスビットADD<j>とインバータ47bの出力信
号を受けてIO線切換信号BUSSEL<1>を生成す
るOR回路47dと、インバータ47bの出力信号ZM
Sをその2入力に受けてIO線切換信号BUSSEL<
2>を生成するNOR回路47eを含む。
【0128】ハーフページモード時においては、モード
設定信号MSはLレベルに設定され、インバータ47b
の出力信号ZMSがHレベルとなる。したがって、IO
線切換信号BUSSEL<0>およびBUSSEL<1
>がともにHレベルとなり、図22に示すトランスファ
ゲート49aおよび49bがともにオン状態となる。一
方、NOR回路47eは、その両入力にHレベルの信号
ZMSを受けており、IO線切換信号BUSSEL<2
>はLレベルとなる。したがって、図22に示すトラン
スファゲート49cがオフ状態となり、データ線IO<
2i>およびIO<2i+1>は分離される。
設定信号MSはLレベルに設定され、インバータ47b
の出力信号ZMSがHレベルとなる。したがって、IO
線切換信号BUSSEL<0>およびBUSSEL<1
>がともにHレベルとなり、図22に示すトランスファ
ゲート49aおよび49bがともにオン状態となる。一
方、NOR回路47eは、その両入力にHレベルの信号
ZMSを受けており、IO線切換信号BUSSEL<2
>はLレベルとなる。したがって、図22に示すトラン
スファゲート49cがオフ状態となり、データ線IO<
2i>およびIO<2i+1>は分離される。
【0129】一方、ノーマルページモード時において
は、モード設定信号MSが、Hレベルに設定され、イン
バータ47bの出力信号ZMSがLレベルとなる。した
がって、OR回路47cおよび47dからのIO線切換
信号BUSSEL<0>およびBUSSEL<1>は、
列アドレスビットADD<j>に従って変化する。一
方、NOR回路47eからのIO線切換信号BUSSE
L<2>はHレベルとなり、図22に示すトランスファ
ゲート49cがオン状態となり、データ線IO<2i>
およびIO<2i+1>が結合される。
は、モード設定信号MSが、Hレベルに設定され、イン
バータ47bの出力信号ZMSがLレベルとなる。した
がって、OR回路47cおよび47dからのIO線切換
信号BUSSEL<0>およびBUSSEL<1>は、
列アドレスビットADD<j>に従って変化する。一
方、NOR回路47eからのIO線切換信号BUSSE
L<2>はHレベルとなり、図22に示すトランスファ
ゲート49cがオン状態となり、データ線IO<2i>
およびIO<2i+1>が結合される。
【0130】このノーマルページモード時においては、
OR回路47cおよび47dが、バッファ回路として動
作するため、データアクセス時IO線切換信号BUSS
EL<0>およびBUSSEL<1>の一方がHレベル
他方がLレベルとなる。したがって、図22に示すトラ
ンスファゲート49aおよび49bの一方がオン状態と
なり、データ線IO<2i>およびIO<2i+1>に
データが伝達される。ノーマルページモードの場合、配
線により固定的に、このデータ線IO<2i>が、ロジ
ック回路のデータ入出力ノードに結合される。したがっ
て、IOセレクタ7aおよび7bが同一構成を有し同じ
選択動作を実現する場合においても、この動作モードが
固定的に定められるため、配線により、データの衝突を
行なうことなく、Nビットのデータを転送することがで
きる。
OR回路47cおよび47dが、バッファ回路として動
作するため、データアクセス時IO線切換信号BUSS
EL<0>およびBUSSEL<1>の一方がHレベル
他方がLレベルとなる。したがって、図22に示すトラ
ンスファゲート49aおよび49bの一方がオン状態と
なり、データ線IO<2i>およびIO<2i+1>に
データが伝達される。ノーマルページモードの場合、配
線により固定的に、このデータ線IO<2i>が、ロジ
ック回路のデータ入出力ノードに結合される。したがっ
て、IOセレクタ7aおよび7bが同一構成を有し同じ
選択動作を実現する場合においても、この動作モードが
固定的に定められるため、配線により、データの衝突を
行なうことなく、Nビットのデータを転送することがで
きる。
【0131】[IOセレクタの変更例]図24は、IO
セレクタの変更例の構成を概略的に示す図である。図2
4において、IOセレクタ7aおよび7bの対応するI
O選択回路48lおよび48rを示す。IO選択回路4
8lは、内部データ線DBA<2i>に結合され、IO
線切換信号BUSSEL<0>に応答して導通するトラ
ンスファゲート49alと、内部データ線DBA<2i
+>に結合され、IO線切換信号BUSSEL<1>に
応答して導通するトランスファゲート49blと、IO
線切換信号BUSSEL<2>に応答して導通し、トラ
ンスファゲート49alおよび49blを結合するトラ
ンスファゲート49clと、電源電圧VDDに従って常
時導通し、データ線IO<2i>をトランスファゲート
49clおよび49alに結合するトランスファゲート
49dlと、IO線切換信号BUSSEL<2>に応答
してトランスファゲート49clと相補的に導通し、デ
ータ線IO<2i+1>をトランスファゲート40cl
および49blに結合するトランスファゲート49el
を含む。
セレクタの変更例の構成を概略的に示す図である。図2
4において、IOセレクタ7aおよび7bの対応するI
O選択回路48lおよび48rを示す。IO選択回路4
8lは、内部データ線DBA<2i>に結合され、IO
線切換信号BUSSEL<0>に応答して導通するトラ
ンスファゲート49alと、内部データ線DBA<2i
+>に結合され、IO線切換信号BUSSEL<1>に
応答して導通するトランスファゲート49blと、IO
線切換信号BUSSEL<2>に応答して導通し、トラ
ンスファゲート49alおよび49blを結合するトラ
ンスファゲート49clと、電源電圧VDDに従って常
時導通し、データ線IO<2i>をトランスファゲート
49clおよび49alに結合するトランスファゲート
49dlと、IO線切換信号BUSSEL<2>に応答
してトランスファゲート49clと相補的に導通し、デ
ータ線IO<2i+1>をトランスファゲート40cl
および49blに結合するトランスファゲート49el
を含む。
【0132】IOセレクタ7bに含まれるIO選択回路
48rは、データ線DB<2i>に結合され、IO線選
択信号BUSSEL<0>に応答して導通するトランス
ファゲート49arと、データバス線DBB<2i+1
>に結合され、IO線切換信号BUSSEL<1>に応
答して導通するトランスファゲート49blと、IO線
切換信号BUSSEL<2>に応答して導通しトランス
ファゲート49arおよび49brを結合するトランス
ファゲート49crと、IO線切換信号BUSSEL<
2>に応答してトランスファゲート49crと相補的に
導通し、データ線IO<2i>をトランスファゲート4
9arおよび49brに結合するトランスファゲート4
9drと、電源電圧VDDに従って常時導通しデータ線
IO<2i+1>をトランスファゲート49crおよび
49brに結合するトランスファゲート49erを含
む。
48rは、データ線DB<2i>に結合され、IO線選
択信号BUSSEL<0>に応答して導通するトランス
ファゲート49arと、データバス線DBB<2i+1
>に結合され、IO線切換信号BUSSEL<1>に応
答して導通するトランスファゲート49blと、IO線
切換信号BUSSEL<2>に応答して導通しトランス
ファゲート49arおよび49brを結合するトランス
ファゲート49crと、IO線切換信号BUSSEL<
2>に応答してトランスファゲート49crと相補的に
導通し、データ線IO<2i>をトランスファゲート4
9arおよび49brに結合するトランスファゲート4
9drと、電源電圧VDDに従って常時導通しデータ線
IO<2i+1>をトランスファゲート49crおよび
49brに結合するトランスファゲート49erを含
む。
【0133】ノーマルページモード時においては、IO
選択回路48lおよび48rにおいてトランスファゲー
ト49clおよび49crがオン状態である。この場
合、トランスファゲート49elおよび49drがオフ
状態となる。したがって、ノーマルページモード時にお
いては、データ線IO<2i>はトランスファゲート4
9alおよび49blに結合され、データ線IO<2i
+1>は、トランスファゲート49arおよび49br
に結合される。したがって、データ線DBA<2i>お
よびDBA<2i+1>の一方がIO線切換信号BUS
SEL<1:0>に従って選択された場合、選択データ
線はデータ線IO<2i>に結合される。一方、データ
線DBB<2i>およびDBB<2i+1>の一方がI
O線切換信号BUSSEL<1:0>に従ってデータ線
IO<2i+1>に結合される。したがって、この場
合、データバスDBAは、偶数データバス線IO<2i
>に結合され、データバスDBBは、奇数データバス線
IO<2i+1>に結合され、データの衝突を生じるこ
となく、ロジック回路とDRAMマクロの間でNビット
のデータの転送を行なうことができる。
選択回路48lおよび48rにおいてトランスファゲー
ト49clおよび49crがオン状態である。この場
合、トランスファゲート49elおよび49drがオフ
状態となる。したがって、ノーマルページモード時にお
いては、データ線IO<2i>はトランスファゲート4
9alおよび49blに結合され、データ線IO<2i
+1>は、トランスファゲート49arおよび49br
に結合される。したがって、データ線DBA<2i>お
よびDBA<2i+1>の一方がIO線切換信号BUS
SEL<1:0>に従って選択された場合、選択データ
線はデータ線IO<2i>に結合される。一方、データ
線DBB<2i>およびDBB<2i+1>の一方がI
O線切換信号BUSSEL<1:0>に従ってデータ線
IO<2i+1>に結合される。したがって、この場
合、データバスDBAは、偶数データバス線IO<2i
>に結合され、データバスDBBは、奇数データバス線
IO<2i+1>に結合され、データの衝突を生じるこ
となく、ロジック回路とDRAMマクロの間でNビット
のデータの転送を行なうことができる。
【0134】ハーフページモード時においては、トラン
スファゲート49clおよび49crがオフ状態とな
り、応じてトランスファゲート49elおよび49dr
もオン状態となる。したがって、ブロック選択信号IO
BS<1:0>に従って選択されたメモリサブアレイ
が、NビットのデータバスIO<N−1:0>に結合さ
れる。非選択メモリサブアレイは、入出力回路がハイイ
ンピーダンス状態となるため、IOセレクタにおいてト
ランスファゲートが短絡用のトランスファゲート49c
lおよび49crを除いてすべてオン状態となる場合に
おいても、正確に、Nビットのデータを、メモリサブア
レイに対し転送することができる。
スファゲート49clおよび49crがオフ状態とな
り、応じてトランスファゲート49elおよび49dr
もオン状態となる。したがって、ブロック選択信号IO
BS<1:0>に従って選択されたメモリサブアレイ
が、NビットのデータバスIO<N−1:0>に結合さ
れる。非選択メモリサブアレイは、入出力回路がハイイ
ンピーダンス状態となるため、IOセレクタにおいてト
ランスファゲートが短絡用のトランスファゲート49c
lおよび49crを除いてすべてオン状態となる場合に
おいても、正確に、Nビットのデータを、メモリサブア
レイに対し転送することができる。
【0135】したがって、この場合、メモリサブアレイ
に、偶数データ線のデータおよび奇数データ線のデータ
をそれぞれ分割して格納することができる(ノーマルペ
ージモード時)。
に、偶数データ線のデータおよび奇数データ線のデータ
をそれぞれ分割して格納することができる(ノーマルペ
ージモード時)。
【0136】このモード設定信号MSをロジック回路か
ら与え、動作モードに応じてページサイズを切換えるこ
とができる。したがって、たとえば、画像処理用途など
において、処理単位となるデータのブロック(たとえば
16・16画素または8・8画素)のサイズが切換えら
れる場合、その処理対象となる画像領域の単位ブロック
のサイズに応じてページサイズを切換えることにより、
ページ切替のオーバーヘッドを低減して効率的にデータ
処理を行なうことができる。
ら与え、動作モードに応じてページサイズを切換えるこ
とができる。したがって、たとえば、画像処理用途など
において、処理単位となるデータのブロック(たとえば
16・16画素または8・8画素)のサイズが切換えら
れる場合、その処理対象となる画像領域の単位ブロック
のサイズに応じてページサイズを切換えることにより、
ページ切替のオーバーヘッドを低減して効率的にデータ
処理を行なうことができる。
【0137】なお、この図22および図24に示す構成
においては、隣接するメモリ外部データバス線が結合さ
れている。しかしながら、短絡用のトランスファゲート
49c(49cl,49cr)を、データ線の上位ビッ
ト群および下位ビット群に分け、それぞれ対応のデータ
線を結合するように構成した場合、Nビットの内部デー
タブロックのうち、上位/下位のN/2ビット単位のデ
ータをメモリ外部のIOデータバスIOの上位ビット側
および下位ビット側に振り分けることができる。この場
合、列アドレス信号ADD<j>として、Nビットのデ
ータブロックを上位/下位に2分割するアドレスビット
を利用すればよい。偶数/奇数列を選択する場合、この
列アドレスビットは、Nビットの裂を指定する列アドレ
スのうちの最下位列アドレスビットに相当する。
においては、隣接するメモリ外部データバス線が結合さ
れている。しかしながら、短絡用のトランスファゲート
49c(49cl,49cr)を、データ線の上位ビッ
ト群および下位ビット群に分け、それぞれ対応のデータ
線を結合するように構成した場合、Nビットの内部デー
タブロックのうち、上位/下位のN/2ビット単位のデ
ータをメモリ外部のIOデータバスIOの上位ビット側
および下位ビット側に振り分けることができる。この場
合、列アドレス信号ADD<j>として、Nビットのデ
ータブロックを上位/下位に2分割するアドレスビット
を利用すればよい。偶数/奇数列を選択する場合、この
列アドレスビットは、Nビットの裂を指定する列アドレ
スのうちの最下位列アドレスビットに相当する。
【0138】なお、IOセレクタは、DRAMマクロ外
部に設けられていてもよい。バスの接続が、ページサイ
ズに応じて切換えられればよく、たとえばDRAMマク
ロがチップ単体で構成される場合、このチップ外部に、
IOセレクタが設けられてもよい。IOセレクタをDR
AMマクロ外部に設ける場合、DRAMマクロのレイア
ウト面積を低減することができる。したがって、チップ
単体で利用するDRAMのチップ面積を低減することが
できる。
部に設けられていてもよい。バスの接続が、ページサイ
ズに応じて切換えられればよく、たとえばDRAMマク
ロがチップ単体で構成される場合、このチップ外部に、
IOセレクタが設けられてもよい。IOセレクタをDR
AMマクロ外部に設ける場合、DRAMマクロのレイア
ウト面積を低減することができる。したがって、チップ
単体で利用するDRAMのチップ面積を低減することが
できる。
【0139】[他の適用例]上述の説明においては、ロ
ジックと同じ半導体チップ上に集積化される混載DRA
Mを示している。しかしながら、このDRAMは、チッ
プ単体で用いられるDRAMであってもよい。またバン
クの数は、2つではなく、4、8など他のバンクの数で
あってもよい。
ジックと同じ半導体チップ上に集積化される混載DRA
Mを示している。しかしながら、このDRAMは、チッ
プ単体で用いられるDRAMであってもよい。またバン
クの数は、2つではなく、4、8など他のバンクの数で
あってもよい。
【0140】また、メモリサブアレイの数は2に限定さ
れず、さらに増加されてもよい。データビットの数が応
じて増加されるだけであり、そのIO選択構成は異なら
ない。この場合、ブロック選択信号により、複数のメモ
リサブアレイ、または1つのメモリサブアレイまたは全
体のメモリサブアレイ単位でのアクセス動作(行または
列選択動作)が行なわれてもよい。
れず、さらに増加されてもよい。データビットの数が応
じて増加されるだけであり、そのIO選択構成は異なら
ない。この場合、ブロック選択信号により、複数のメモ
リサブアレイ、または1つのメモリサブアレイまたは全
体のメモリサブアレイ単位でのアクセス動作(行または
列選択動作)が行なわれてもよい。
【0141】
【発明の効果】以上のように、この発明に従えば、モー
ド設定信号に従って低消費電力モード(ハーフページモ
ード)と、長ページモード(ノーマルページモード)を
内部回路構成を変更せずに対応することができ、1つの
レイアウトで複数の動作モードに対応することができ、
設計効率を上げることができる。
ド設定信号に従って低消費電力モード(ハーフページモ
ード)と、長ページモード(ノーマルページモード)を
内部回路構成を変更せずに対応することができ、1つの
レイアウトで複数の動作モードに対応することができ、
設計効率を上げることができる。
【0142】すなわち、複数のバンクを有するマルチバ
ンク構成において、モード指示信号に従ってメモリブロ
ック単位またはバンク単位でアクセスするように構成し
ており、内部構成を変更することなく複数の動作モード
に応じてアクセス構成を変更することができ、個々の動
作モードに応じて内部回路を設計する必要がなく、設計
効率が改善される。
ンク構成において、モード指示信号に従ってメモリブロ
ック単位またはバンク単位でアクセスするように構成し
ており、内部構成を変更することなく複数の動作モード
に応じてアクセス構成を変更することができ、個々の動
作モードに応じて内部回路を設計する必要がなく、設計
効率が改善される。
【0143】メモリブロック単位でのアクセス時におい
ては、バンクアドレスとブロックアドレスとに従ってメ
モリブロックのメモリセル選択を行なうように構成して
おり、容易に、選択バンクにおいてメモリブロック単位
でメモリセルの選択を行なうことができる。
ては、バンクアドレスとブロックアドレスとに従ってメ
モリブロックのメモリセル選択を行なうように構成して
おり、容易に、選択バンクにおいてメモリブロック単位
でメモリセルの選択を行なうことができる。
【0144】モード指示信号を外部から与えるように構
成することにより、動作モードに応じてこの半導体記憶
装置の内部構成を変更することができ、動作処理の進行
に応じて容易に動作モードを変更して効率的に処理を行
なうことができる。
成することにより、動作モードに応じてこの半導体記憶
装置の内部構成を変更することができ、動作処理の進行
に応じて容易に動作モードを変更して効率的に処理を行
なうことができる。
【0145】モード指示信号を内部で固定的に発生した
場合、この半導体記憶装置を動作モードが固定された製
品として利用することができ、複数種類の品種の製品を
1つのレイアウトの半導体チップで容易に実現すること
ができる。
場合、この半導体記憶装置を動作モードが固定された製
品として利用することができ、複数種類の品種の製品を
1つのレイアウトの半導体チップで容易に実現すること
ができる。
【0146】内部データバスと外部の複数のデータノー
ドとの対応をモード指示信号に応じて切換えるように構
成した場合、この内部の動作モードに応じて選択メモリ
ブロックに対し正確に、アクセスすることができる。
ドとの対応をモード指示信号に応じて切換えるように構
成した場合、この内部の動作モードに応じて選択メモリ
ブロックに対し正確に、アクセスすることができる。
【0147】また、モード指示信号に従って、メモリブ
ロック指示信号を縮退状態または有効状態にすることに
より、容易にメモリブロック単位またはバンク単位での
アクセスを実現することができる。
ロック指示信号を縮退状態または有効状態にすることに
より、容易にメモリブロック単位またはバンク単位での
アクセスを実現することができる。
【0148】また、データ入出力ノードと内部データバ
スのバス線の接続をモード指示信号に従って変更するこ
とにより、動作処理時において動作モードを切換えた場
合においても、データの衝突を行なうことなく正確に必
要とされるデータの転送を行なうことができ、処理の進
行状況に応じて効率的に最適な動作モードに応じてデー
タ転送を行なうことができる。
スのバス線の接続をモード指示信号に従って変更するこ
とにより、動作処理時において動作モードを切換えた場
合においても、データの衝突を行なうことなく正確に必
要とされるデータの転送を行なうことができ、処理の進
行状況に応じて効率的に最適な動作モードに応じてデー
タ転送を行なうことができる。
【0149】この半導体記憶装置をロジックと同一半導
体チップに形成することにより、仕様が種々に設定され
るシステムLSIにおいて各種仕様に応じて最適な動作
モードを有する半導体記憶装置を複雑な設計変更を伴う
ことなく容易に実現することができる。
体チップに形成することにより、仕様が種々に設定され
るシステムLSIにおいて各種仕様に応じて最適な動作
モードを有する半導体記憶装置を複雑な設計変更を伴う
ことなく容易に実現することができる。
【0150】また、バス選択において、1対1または多
対1のデータ線接続を行なうことにより、容易に動作モ
ードに応じて必要な数の内部データ線と外部のデータノ
ードとの接続を行なうことができる。
対1のデータ線接続を行なうことにより、容易に動作モ
ードに応じて必要な数の内部データ線と外部のデータノ
ードとの接続を行なうことができる。
【図1】 この発明に従う半導体記憶装置の第1の動作
モード時におけるデータ線接続を概略的に示す図であ
る。
モード時におけるデータ線接続を概略的に示す図であ
る。
【図2】 この発明に従う半導体記憶装置の第2の動作
モード時におけるデータ線接続を概略的に示す図であ
る。
モード時におけるデータ線接続を概略的に示す図であ
る。
【図3】 この発明に従う半導体記憶装置の要部の構成
を概略的に示す図である。
を概略的に示す図である。
【図4】 この発明に従う半導体記憶装置の第1の動作
モード時における選択メモリセルの状態を概略的に示す
図である。
モード時における選択メモリセルの状態を概略的に示す
図である。
【図5】 この発明に従う半導体記憶装置の第2の動作
モード時における選択メモリセルの状態を概略的に示す
図である。
モード時における選択メモリセルの状態を概略的に示す
図である。
【図6】 図3に示すロウデコーダ/ロウ系制御回路に
含まれるロウデコーダの構成の一例を示す図である。
含まれるロウデコーダの構成の一例を示す図である。
【図7】 図3に示すロウデコーダ/ロウ系制御回路に
含まれるセンスアンプの制御回路の構成を概略的に示す
図である。
含まれるセンスアンプの制御回路の構成を概略的に示す
図である。
【図8】 図3に示すワード線・SAドライバに含まれ
るワード線ドライバの構成の一例を示す図である。
るワード線ドライバの構成の一例を示す図である。
【図9】 図3に示すワード線・SAドライバに含まれ
るSAドライバの構成の一例を示す図である。
るSAドライバの構成の一例を示す図である。
【図10】 この発明に従う半導体記憶装置の第1の動
作モード時におけるセンスアンプの活性状態を概略的に
示す図である。
作モード時におけるセンスアンプの活性状態を概略的に
示す図である。
【図11】 ブロック選択信号発生部の構成の一例を示
す図である。
す図である。
【図12】 ブロック選択信号発生部の変更例1の構成
を示す図である。
を示す図である。
【図13】 (A)および(B)は、ブロック選択信号
発生部の変更例2の構成を示す図である。
発生部の変更例2の構成を示す図である。
【図14】 この発明に従う半導体記憶装置の入出力バ
ッファおよび入出力制御部の構成を概略的に示す図であ
る。
ッファおよび入出力制御部の構成を概略的に示す図であ
る。
【図15】 図14に示すリードアンプ、ライトドライ
バおよび入出力バッファ回路の構成を概略的に示す図で
ある。
バおよび入出力バッファ回路の構成を概略的に示す図で
ある。
【図16】 図14に示す入出力ブロック制御回路の構
成を示す図である。
成を示す図である。
【図17】 この発明に従う半導体記憶装置のハーフペ
ージモード時におけるデータ読出動作を示すタイミング
チャート図である。
ージモード時におけるデータ読出動作を示すタイミング
チャート図である。
【図18】 この発明に従う半導体記憶装置のハーフペ
ージモード時のデータ書込時の動作を示すタイミングチ
ャート図である。
ージモード時のデータ書込時の動作を示すタイミングチ
ャート図である。
【図19】 (A)および(B)は、図3に示すIOセ
レクタの構成を概略的に示す図である。
レクタの構成を概略的に示す図である。
【図20】 (A)は、第1の動作モード時におけるI
Oセレクタによるデータ線接続を概略的に示し、(B)
は、第2の動作モード時におけるデータ線接続を概略的
に示す図である。
Oセレクタによるデータ線接続を概略的に示し、(B)
は、第2の動作モード時におけるデータ線接続を概略的
に示す図である。
【図21】 図1および2に示すI/Oセレクタの構成
を概略的に示す図である。
を概略的に示す図である。
【図22】 図21に示すIO選択回路の構成を概略的
に示す図である。
に示す図である。
【図23】 図21に示すIO線切換信号生成回路の構
成の一例を示す図である。
成の一例を示す図である。
【図24】 I/Oセレクタの変更例を示す図である。
【図25】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図26】 従来の半導体記憶装置の他の構成を概略的
に示す図である。
に示す図である。
【図27】 この発明の出発点をなす半導体記憶装置の
全体の構成を概略的に示す図である。
全体の構成を概略的に示す図である。
1 半導体集積回路装置、2a−2d メモリサブアレ
イ、3a−3d センスアンプ、4a,4b ロウデコ
ーダ、5a−5d ワード線・SAドライバ、6a,6
b 入出力バッファ、7a,7b IOセレクタ、IO
B データバス、10 DRAMマクロ、20 ロジッ
ク回路、2♯0,2♯1 メモリサブアレイ、32a,
32b 入出力バッファ回路、33a,33b リード
アンプ、34a,34b ライトドライバ、32 入出
力バッファ回路、33 レイテンシシフト回路、33
リードアンプ、34 ライトドライバ、8a 入出力ブ
ロック制御回路、7 IOセレクタ、47 IO線切換
信号生成回路、48a−48t IO選択回路、49a
−49c,49al−49el,49ar−49er
トランスファゲート。
イ、3a−3d センスアンプ、4a,4b ロウデコ
ーダ、5a−5d ワード線・SAドライバ、6a,6
b 入出力バッファ、7a,7b IOセレクタ、IO
B データバス、10 DRAMマクロ、20 ロジッ
ク回路、2♯0,2♯1 メモリサブアレイ、32a,
32b 入出力バッファ回路、33a,33b リード
アンプ、34a,34b ライトドライバ、32 入出
力バッファ回路、33 レイテンシシフト回路、33
リードアンプ、34 ライトドライバ、8a 入出力ブ
ロック制御回路、7 IOセレクタ、47 IO線切換
信号生成回路、48a−48t IO選択回路、49a
−49c,49al−49el,49ar−49er
トランスファゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴山 晃徳 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5B024 AA01 AA15 BA21 BA23 BA29 CA07 CA16 CA21
Claims (9)
- 【請求項1】 各々が複数のメモリブロックに分割さ
れ、かつ互いに独立に活性化される複数のバンク、およ
び前記複数のバンクに共通に設けられ、前記バンクへの
アクセスを制御するための制御回路を備え、前記制御回
路は、モード指示信号に従って、第1のモードのときに
は前記バンクへのアクセスを前記メモリブロック単位で
制御し、かつ第2のモードにおいては前記バンク単位で
アクセスを制御する、半導体記憶装置。 - 【請求項2】 前記複数のバンクの各々は、行方向に整
列して配置される複数のメモリブロックを有し、前記複
数のバンクは、列方向に整列して配置され、 前記制御回路は、前記第1のモードのとき、バンクを特
定するバンクアドレス信号と複数のメモリブロックのう
ちのメモリブロックを指定するブロックアドレス信号と
に従って、選択されたメモリブロックのメモリセル選択
動作を活性化する、請求項1記載の半導体記憶装置。 - 【請求項3】 前記モード指示信号は外部から与えられ
る、請求項1記載の半導体記憶装置。 - 【請求項4】 前記モード指示信号は、内部で固定的に
発生される、請求項1記載の半導体記憶装置。 - 【請求項5】 前記複数のバンクは第1の方向に沿って
整列して配置され、各前記バンクのメモリブロックは前
記第1の方向と直交する第2の方向に沿って整列して配
置され、 前記半導体記憶装置は、さらに、 各々が前記第2の方向に沿って整列するメモリブロック
に共通に配置される複数ビットの幅を有する複数の内部
データバスと、 前記半導体記憶装置の外部の装置と結合される前記複数
ビットの幅を有する複数のデータノードと、 前記複数の内部データバス各々に対応して設けられ、前
記モード指示信号に従って、前記複数のデータノードと
対応の内部データバスの接続の対応関係を切換えるため
の複数のバス選択回路をさらに備える、請求項1記載の
半導体記憶装置。 - 【請求項6】 各々が前記第2の方向に整列するメモリ
ブロックに共通に配置される複数のグローバルデータバ
スと、 データアクセス指示とメモリブロック指示信号とに従っ
て前記グローバルデータバスと前記内部データバスとの
間でのデータの転送を行なうためのデータアクセス回路
をさらに備え、 前記制御回路は、前記メモリブロック指示信号を前記モ
ード指示信号に従って選択的に縮退状態または有効状態
の一方に設定し、前記縮退状態時においては複数のメモ
リブロックにおいて複数のメモリブロックが指定され、
かつ有効状態のときには前記メモリブロック指示信号に
より指定されたメモリブロックのみが選択される、請求
項5記載の半導体記憶装置。 - 【請求項7】 各前記バス選択回路は、対応の内部デー
タバスに結合され、前記複数のデータノードと対応の内
部データバスのバス線との接続を前記モード指示信号に
従って変更するための手段をさらに備える、請求項5記
載の半導体記憶装置。 - 【請求項8】 前記複数のデータノードは、前記半導体
記憶装置と同じ半導体チップに形成されるロジックに結
合される、請求項5記載の半導体記憶装置。 - 【請求項9】 前記バス選択回路は、前記第1のモード
のときには1対1のデータ線とデータノードの接続を行
ない、前記第2のモードのときには多対1のデータ線と
データノードとの接続を行なう、請求項5記載の半導体
記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP2000273629A JP2002093159A (ja) | 2000-09-08 | 2000-09-08 | 半導体記憶装置 |
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