JP2002093159A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 低消費電力モードおよび長ページサイズモー
ドをいずれも容易に実現することのできる半導体記憶装
置を提供する。 【解決手段】 モード設定信号（ＭＳ）に従って、メモ
リサブアレイ（２ａ−２ｄ）単位でアクセス制御するか
またはバンク（ＢＫ♯０，ＢＫ♯１）でアクセスを制御
する。
ドをいずれも容易に実現することのできる半導体記憶装
置を提供する。 【解決手段】 モード設定信号（ＭＳ）に従って、メモ
リサブアレイ（２ａ−２ｄ）単位でアクセス制御するか
またはバンク（ＢＫ♯０，ＢＫ♯１）でアクセスを制御
する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、複数のバンクを有する多バンク半導体記憶
装置に関する。より特定的には、この発明は、マルチバ
ンクＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）に関する。
関し、特に、複数のバンクを有する多バンク半導体記憶
装置に関する。より特定的には、この発明は、マルチバ
ンクＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）などの半導体記憶装置においては、デ
ータのアクセス効率を改善するために、複数のバンクが
設けられる。
クセス・メモリ）などの半導体記憶装置においては、デ
ータのアクセス効率を改善するために、複数のバンクが
設けられる。
【０００３】図２５は、従来の多バンクＤＲＡＭの全体
の構成を概略的に示す図である。図２５において、ＤＲ
ＡＭ９００は、バンクＢＫ♯ＡおよびＢＫ♯Ｂを含む。
バンクＢＫ♯Ａは、行列状に配列されるメモリセル（図
示せず）とメモリセル各行に対応して配置されるワード
線ＷＬ（０）−ＷＬ（ｍ）を有するメモリアレイ９０２
ａと、メモリアレイ９０２ａの行を指定するロウデコー
ド信号を生成するロウデコーダ９０３ａと、ロウデコー
ダ９０３ａからのロウデコード信号に従ってアドレス指
定された行に対応するワード線を選択状態へ駆動するワ
ード線ドライバ９０４ａを含む。メモリアレイ９０２ａ
においては、ワード線ＷＬ（０）−ＷＬ（ｍ）と交差す
る方向にグローバルデータバスＧＤＢが配設される。こ
のグローバルデータバスＧＤＢは入出力バッファ９０６
ａに結合される。
の構成を概略的に示す図である。図２５において、ＤＲ
ＡＭ９００は、バンクＢＫ♯ＡおよびＢＫ♯Ｂを含む。
バンクＢＫ♯Ａは、行列状に配列されるメモリセル（図
示せず）とメモリセル各行に対応して配置されるワード
線ＷＬ（０）−ＷＬ（ｍ）を有するメモリアレイ９０２
ａと、メモリアレイ９０２ａの行を指定するロウデコー
ド信号を生成するロウデコーダ９０３ａと、ロウデコー
ダ９０３ａからのロウデコード信号に従ってアドレス指
定された行に対応するワード線を選択状態へ駆動するワ
ード線ドライバ９０４ａを含む。メモリアレイ９０２ａ
においては、ワード線ＷＬ（０）−ＷＬ（ｍ）と交差す
る方向にグローバルデータバスＧＤＢが配設される。こ
のグローバルデータバスＧＤＢは入出力バッファ９０６
ａに結合される。
【０００４】バンクＢＫ♯Ｂも同様、行列状に配列され
るメモリセル（図示せず）とメモリセル各行に対応して
配置されるワード線ＷＬ（０）−ＷＬ（ｍ）とを有する
メモリアレイ９０２ｂと、ロウアドレス信号をデコード
し、アドレス指定された行を特定するロウデコード信号
を生成するロウデコーダ９０３ｂと、このロウデコーダ
９０３ｂからのロウデコード信号に従ってメモリアレイ
９０２ｂのアドレス指定された行に対応するワード線を
選択状態へ駆動するワード線ドライバ９０４ｂを含む。
メモリアレイ９０２ｂにおいても、また、ワード線ＷＬ
（０）−ＷＬ（ｍ）と交差する方向にグローバルデータ
バスＧＤＢが配設される。このグローバルデータバスＧ
ＤＢは入出力バッファ９０６ｂに結合される。
るメモリセル（図示せず）とメモリセル各行に対応して
配置されるワード線ＷＬ（０）−ＷＬ（ｍ）とを有する
メモリアレイ９０２ｂと、ロウアドレス信号をデコード
し、アドレス指定された行を特定するロウデコード信号
を生成するロウデコーダ９０３ｂと、このロウデコーダ
９０３ｂからのロウデコード信号に従ってメモリアレイ
９０２ｂのアドレス指定された行に対応するワード線を
選択状態へ駆動するワード線ドライバ９０４ｂを含む。
メモリアレイ９０２ｂにおいても、また、ワード線ＷＬ
（０）−ＷＬ（ｍ）と交差する方向にグローバルデータ
バスＧＤＢが配設される。このグローバルデータバスＧ
ＤＢは入出力バッファ９０６ｂに結合される。
【０００５】入出力バッファ９０６ａおよび９０６ｂ
は、ともに、ＮビットのＩＯ線ＩＯ（０）−ＩＯ（Ｎ−
１）に結合され、Ｎビットのデータの入出力を行なう。
入出力バッファ９０６ａおよび９０６ｂのそれぞれに結
合するＩＯ線は、内部データ伝達線ＩＬ（０）−ＩＬ
（Ｎ−１）により相互結合される。これらの内部データ
伝達線ＩＬ（０）−ＩＬ（Ｎ−１）は、負荷回路９０７
に結合され、所定の電圧レベルにプリチャージされる。
は、ともに、ＮビットのＩＯ線ＩＯ（０）−ＩＯ（Ｎ−
１）に結合され、Ｎビットのデータの入出力を行なう。
入出力バッファ９０６ａおよび９０６ｂのそれぞれに結
合するＩＯ線は、内部データ伝達線ＩＬ（０）−ＩＬ
（Ｎ−１）により相互結合される。これらの内部データ
伝達線ＩＬ（０）−ＩＬ（Ｎ−１）は、負荷回路９０７
に結合され、所定の電圧レベルにプリチャージされる。
【０００６】また、入出力バッファ９０６ａおよび９０
６ｂは、Ｎビットのデータ入出力端子を有するデータ入
出力端子群９１０に結合される。
６ｂは、Ｎビットのデータ入出力端子を有するデータ入
出力端子群９１０に結合される。
【０００７】バンクＢＫ♯ＡおよびＢＫ♯Ｂに対し共通
に制御回路９０５が設けられる。制御回路９０５は、ア
ドレス端子９０８に与えられるアドレス信号（多ビット
アドレス）ＡＤＤとコマンド入力端子９０９に与えられ
るコマンドＣＭＤに従って、バンクＢＫ♯ＡおよびＢＫ
♯Ｂの動作を制御する。すなわち、アドレス信号ＡＤＤ
に含まれるバンクアドレスが、たとえばバンクＢＫ♯Ａ
を指定するとき、制御回路９０５は、コマンドＣＭＤが
指定する動作に必要な制御信号を生成してバンクＢＫ♯
Ａへ与える。たとえばコマンドＣＭＤが、アレイ活性化
（ワード線選択）を指定する場合において、制御回路９
０５は、アドレス信号ＡＤＤに含まれるバンクアドレス
がバンクＢＫ♯Ａを指定するときには、このバンクＢＫ
♯Ａに対して設けられたロウデコーダ９０３ａおよびワ
ード線ドライバ９０４ａを活性化する。応じて、メモリ
アレイ９０２ａにおいて、アドレス信号ＡＤＤが指定す
る行に対応するワード線が選択状態へ駆動される。
に制御回路９０５が設けられる。制御回路９０５は、ア
ドレス端子９０８に与えられるアドレス信号（多ビット
アドレス）ＡＤＤとコマンド入力端子９０９に与えられ
るコマンドＣＭＤに従って、バンクＢＫ♯ＡおよびＢＫ
♯Ｂの動作を制御する。すなわち、アドレス信号ＡＤＤ
に含まれるバンクアドレスが、たとえばバンクＢＫ♯Ａ
を指定するとき、制御回路９０５は、コマンドＣＭＤが
指定する動作に必要な制御信号を生成してバンクＢＫ♯
Ａへ与える。たとえばコマンドＣＭＤが、アレイ活性化
（ワード線選択）を指定する場合において、制御回路９
０５は、アドレス信号ＡＤＤに含まれるバンクアドレス
がバンクＢＫ♯Ａを指定するときには、このバンクＢＫ
♯Ａに対して設けられたロウデコーダ９０３ａおよびワ
ード線ドライバ９０４ａを活性化する。応じて、メモリ
アレイ９０２ａにおいて、アドレス信号ＡＤＤが指定す
る行に対応するワード線が選択状態へ駆動される。
【０００８】バンクＢＫ♯Ａに対するデータアクセス
（データの書込または読出）が、アドレス信号ＡＤＤお
よびコマンドＣＭＤにより指定されたときには、制御回
路９０５は、バンクＢＫ♯Ａの入出力バッファ９０６ａ
を活性化し、対応のグローバルデータバスＧＤＢとデー
タ入出力端子群９１０の間でデータの転送（書込／読
出）を行なうように制御信号を生成する。
（データの書込または読出）が、アドレス信号ＡＤＤお
よびコマンドＣＭＤにより指定されたときには、制御回
路９０５は、バンクＢＫ♯Ａの入出力バッファ９０６ａ
を活性化し、対応のグローバルデータバスＧＤＢとデー
タ入出力端子群９１０の間でデータの転送（書込／読
出）を行なうように制御信号を生成する。
【０００９】この図２５に示すＤＲＡＭにおいては、バ
ンクＢＫ♯ＡおよびＢＫ♯Ｂそれぞれに、行を選択する
ためのロウデコーダおよびワード線ドライバと、データ
の入出力をするための入出力バッファが別々に設けられ
る。このように、各バンクごとに行を選択するための回
路および列を選択するための回路（図示せず）およびデ
ータの入出力を行なうための回路を設けた場合、バンク
の数が増加した場合、このＤＲＡＭ９００のチップ面積
が増大するという問題が生じる。
ンクＢＫ♯ＡおよびＢＫ♯Ｂそれぞれに、行を選択する
ためのロウデコーダおよびワード線ドライバと、データ
の入出力をするための入出力バッファが別々に設けられ
る。このように、各バンクごとに行を選択するための回
路および列を選択するための回路（図示せず）およびデ
ータの入出力を行なうための回路を設けた場合、バンク
の数が増加した場合、このＤＲＡＭ９００のチップ面積
が増大するという問題が生じる。
【００１０】このようなバンクごとに行選択／列選択／
データ入出力回路を別々に設ける構成によるチップ面積
の増大の問題を解消するために、たとえばロジックと同
一半導体チップに形成される混載ＤＲＡＭにおいては、
図２６に示すようなバンク構成が用いられる。
データ入出力回路を別々に設ける構成によるチップ面積
の増大の問題を解消するために、たとえばロジックと同
一半導体チップに形成される混載ＤＲＡＭにおいては、
図２６に示すようなバンク構成が用いられる。
【００１１】図２６は、従来の混載ＤＲＡＭの全体の構
成を概略的に示す図である。図２６において、この混載
ＤＲＡＭ９５０は、バンクＢＫ♯０およびＢＫ♯１を含
む。バンクＢＫ♯０は、行方向に整列するメモリサブア
レイ９５２ａおよび９５２ｂと、これらのメモリサブア
レイ９５２ａおよび９５２ｂそれぞれにおいて行を選択
する行選択回路９５４ａを含む。行選択回路９５４ａ
は、ロウデコーダおよびワード線ドライバを含む。
成を概略的に示す図である。図２６において、この混載
ＤＲＡＭ９５０は、バンクＢＫ♯０およびＢＫ♯１を含
む。バンクＢＫ♯０は、行方向に整列するメモリサブア
レイ９５２ａおよび９５２ｂと、これらのメモリサブア
レイ９５２ａおよび９５２ｂそれぞれにおいて行を選択
する行選択回路９５４ａを含む。行選択回路９５４ａ
は、ロウデコーダおよびワード線ドライバを含む。
【００１２】バンクＢＫ♯１は、行方向に整列して配置
されるメモリサブアレイ９５２ｃおよび９５２ｄと、こ
れらのメモリサブアレイ９５２ｃおよび９５２ｄの間に
配設され、これらのメモリサブアレイ９５２ｃおよび９
５２ｄの行を選択する行選択回路９５４ｂを含む。この
行選択回路９５４ｂも、ロウデコーダおよびワード線ド
ライバを含む。メモリサブアレイ９５２ａ−９５２ｄの
各々は、（ｍ／２）＋１本のワード線ＷＬ（０）−ＷＬ
（ｍ／２）を含む。
されるメモリサブアレイ９５２ｃおよび９５２ｄと、こ
れらのメモリサブアレイ９５２ｃおよび９５２ｄの間に
配設され、これらのメモリサブアレイ９５２ｃおよび９
５２ｄの行を選択する行選択回路９５４ｂを含む。この
行選択回路９５４ｂも、ロウデコーダおよびワード線ド
ライバを含む。メモリサブアレイ９５２ａ−９５２ｄの
各々は、（ｍ／２）＋１本のワード線ＷＬ（０）−ＷＬ
（ｍ／２）を含む。
【００１３】列方向に整列して配置されるメモリサブア
レイに対し共通に、列方向に延在するグローバルデータ
バスＧＤＢが設けられる。すなわち、メモリサブアレイ
９５２ａおよび９５２ｃに対し、共通に、入出力バッフ
ァ９５６ａに結合されるグローバルデータバスＧＤＢが
配置され、またメモリサブアレイ９５２ｂおよび９５２
ｄに対し共通に、入出力バッファ９５６ｂに結合される
グローバルデータバスＧＤＢが配置される。これらのグ
ローバルデータバスＧＤＢの各々は、Ｎ／２のビット幅
を有する。
レイに対し共通に、列方向に延在するグローバルデータ
バスＧＤＢが設けられる。すなわち、メモリサブアレイ
９５２ａおよび９５２ｃに対し、共通に、入出力バッフ
ァ９５６ａに結合されるグローバルデータバスＧＤＢが
配置され、またメモリサブアレイ９５２ｂおよび９５２
ｄに対し共通に、入出力バッファ９５６ｂに結合される
グローバルデータバスＧＤＢが配置される。これらのグ
ローバルデータバスＧＤＢの各々は、Ｎ／２のビット幅
を有する。
【００１４】入出力バッファ９５０ａは、ビット幅Ｎ／
２のデータ入出力ノード群９６０ａに結合され、また、
入出力バッファ９５６ｂは、ビット幅Ｎ／２のデータ入
出力ノード群９６０ｂに結合される。
２のデータ入出力ノード群９６０ａに結合され、また、
入出力バッファ９５６ｂは、ビット幅Ｎ／２のデータ入
出力ノード群９６０ｂに結合される。
【００１５】これらのバンクＢＫ♯０およびＢＫ♯１の
動作を制御するために、バンクＢＫ♯０およびＢＫ♯１
に対し共通に制御回路９５８が設けられる。この制御回
路９５８は、アドレス入力ノード９６２に与えられるア
ドレス信号ＡＤＤおよびコマンド入力ノード９６４に与
えられるコマンドＣＭＤを受け、このコマンドＣＭＤが
指定する動作に必要な制御信号を生成する。
動作を制御するために、バンクＢＫ♯０およびＢＫ♯１
に対し共通に制御回路９５８が設けられる。この制御回
路９５８は、アドレス入力ノード９６２に与えられるア
ドレス信号ＡＤＤおよびコマンド入力ノード９６４に与
えられるコマンドＣＭＤを受け、このコマンドＣＭＤが
指定する動作に必要な制御信号を生成する。
【００１６】この図２６に示す混載ＤＲＡＭの構成にお
いては、バンクＢＫ♯０およびＢＫ♯１に対し共通に入
出力バッファ９５６ａおよび９５６ｂが設けられる。ま
た、グローバルデータバスＧＤＢもバンクＢＫ♯０およ
びＢＫ♯１に共通に設けられる。グローバルデータバス
ＧＤＢのビット幅はＮ／２である。したがって、列方向
にバンクＢＫ♯０およびＢＫ♯１を整列して配置するこ
とにより、各バンクに共通に入出力バッファおよびグロ
ーバルデータバスを配置することができ、混載ＤＲＡＭ
のチップ面積を低減することができる。
いては、バンクＢＫ♯０およびＢＫ♯１に対し共通に入
出力バッファ９５６ａおよび９５６ｂが設けられる。ま
た、グローバルデータバスＧＤＢもバンクＢＫ♯０およ
びＢＫ♯１に共通に設けられる。グローバルデータバス
ＧＤＢのビット幅はＮ／２である。したがって、列方向
にバンクＢＫ♯０およびＢＫ♯１を整列して配置するこ
とにより、各バンクに共通に入出力バッファおよびグロ
ーバルデータバスを配置することができ、混載ＤＲＡＭ
のチップ面積を低減することができる。
【００１７】
【発明が解決しようとする課題】図２６に示すバンク構
成の場合、行方向に整列する２つのメモリサブアレイに
おいてワード線を選択する必要がある。したがって、図
２５に示すバンク構成の場合と異なり、ワード線の合計
の長さが長くなり、また同時に活性化されるセンスアン
プの数も増加し、行選択時の消費電流が増加し、また選
択ワード線上に伝達されるワード線駆動信号に用いられ
る昇圧電圧を生成する昇圧電源回路の負荷が大きくなる
という問題が生じる。
成の場合、行方向に整列する２つのメモリサブアレイに
おいてワード線を選択する必要がある。したがって、図
２５に示すバンク構成の場合と異なり、ワード線の合計
の長さが長くなり、また同時に活性化されるセンスアン
プの数も増加し、行選択時の消費電流が増加し、また選
択ワード線上に伝達されるワード線駆動信号に用いられ
る昇圧電圧を生成する昇圧電源回路の負荷が大きくなる
という問題が生じる。
【００１８】この図２６に示すような混載ＤＲＡＭの消
費電力を低減する場合、選択バンクにおいて１つのメモ
リサブアレイのみを活性化することにより、消費電力を
低減することが考えられる。
費電力を低減する場合、選択バンクにおいて１つのメモ
リサブアレイのみを活性化することにより、消費電力を
低減することが考えられる。
【００１９】すなわち、図２７に示すように、入出力バ
ッファ９５６ａおよび９５６ｂを、共通にデータ入出力
ノード群９６６に結合する。メモリサブアレイ９５２ａ
および９５２ｂの一方またはメモリサブアレイ９５２ｃ
および９５２ｄの一方は、アドレス信号ビットにより特
定する。このような構成の場合、選択されたバンクにお
いて１つのメモリサブアレイが活性化されるだけであ
り、図２６に示すバンク構成に比べて行選択時の消費電
流を低減することができる。
ッファ９５６ａおよび９５６ｂを、共通にデータ入出力
ノード群９６６に結合する。メモリサブアレイ９５２ａ
および９５２ｂの一方またはメモリサブアレイ９５２ｃ
および９５２ｄの一方は、アドレス信号ビットにより特
定する。このような構成の場合、選択されたバンクにお
いて１つのメモリサブアレイが活性化されるだけであ
り、図２６に示すバンク構成に比べて行選択時の消費電
流を低減することができる。
【００２０】しかしながら、この図２７に示すように、
このような低消費電流を意図する混載ＤＲＡＭ９５０の
構成において、データ入出力ビット数を同じＮビットと
する場合、１つのメモリサブアレイにおいてＮビットの
メモリセルを選択する必要があり、グローバルデータバ
スＧＤＢのビット幅もＮビットとする必要がある。メモ
リサブアレイにおける列の数が同じであれば、１つのメ
モリサブアレイにおけるカラムのページ長（１ページに
含まれるコラムアドレスの数）が半減する。
このような低消費電流を意図する混載ＤＲＡＭ９５０の
構成において、データ入出力ビット数を同じＮビットと
する場合、１つのメモリサブアレイにおいてＮビットの
メモリセルを選択する必要があり、グローバルデータバ
スＧＤＢのビット幅もＮビットとする必要がある。メモ
リサブアレイにおける列の数が同じであれば、１つのメ
モリサブアレイにおけるカラムのページ長（１ページに
含まれるコラムアドレスの数）が半減する。
【００２１】したがって、図２６および図２７に示す混
載ＤＲＡＭの場合、個々に仕様に合せて最適設計する必
要があり、これらの図２６および図２７に示す混載ＤＲ
ＡＭにおける互換性は存在しない。
載ＤＲＡＭの場合、個々に仕様に合せて最適設計する必
要があり、これらの図２６および図２７に示す混載ＤＲ
ＡＭにおける互換性は存在しない。
【００２２】したがって、仕様に応じてＤＲＡＭを最適
設計する必要があり、また、仕様変更に応じて個々にＤ
ＲＡＭの設計変更をする必要があり、設計効率が悪いと
いう問題があった。
設計する必要があり、また、仕様変更に応じて個々にＤ
ＲＡＭの設計変更をする必要があり、設計効率が悪いと
いう問題があった。
【００２３】それゆえ、この発明の目的は、仕様変更に
柔軟に対応することのできる半導体記憶装置を提供する
ことである。
柔軟に対応することのできる半導体記憶装置を提供する
ことである。
【００２４】この発明の他の目的は、異なるページサイ
ズいずれにも対応することのできるＤＲＡＭを提供する
ことである。
ズいずれにも対応することのできるＤＲＡＭを提供する
ことである。
【００２５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々が複数のメモリブロックに分割され、か
つ互いに独立に活性化される複数のバンクと、これら複
数のバンクに共通に設けられ、バンクへのアクセスを制
御するための制御回路を備える。この制御回路は、モー
ド指示信号に従って第１のモードのときにはバンクをメ
モリブロック単位でアクセスするとともに第２のモード
のときにはバンク単位でアクセスする。
憶装置は、各々が複数のメモリブロックに分割され、か
つ互いに独立に活性化される複数のバンクと、これら複
数のバンクに共通に設けられ、バンクへのアクセスを制
御するための制御回路を備える。この制御回路は、モー
ド指示信号に従って第１のモードのときにはバンクをメ
モリブロック単位でアクセスするとともに第２のモード
のときにはバンク単位でアクセスする。
【００２６】複数のバンクの各々は、行方向に整列する
メモリブロックを有し、複数のバンクは列方向に整列し
て配置される。
メモリブロックを有し、複数のバンクは列方向に整列し
て配置される。
【００２７】制御回路は、好ましくは、第１のモードの
ときには、バンクを特定するバンクアドレス信号と複数
のメモリブロックのうちのメモリブロックを指定するブ
ロックアドレス信号とに従って、選択されたメモリブロ
ックのメモリセル選択動作を活性化する。
ときには、バンクを特定するバンクアドレス信号と複数
のメモリブロックのうちのメモリブロックを指定するブ
ロックアドレス信号とに従って、選択されたメモリブロ
ックのメモリセル選択動作を活性化する。
【００２８】好ましくはモード指示信号は外部から与え
られる。またこれに代えて、モード指示信号は、内部で
固定的に発生される。
られる。またこれに代えて、モード指示信号は、内部で
固定的に発生される。
【００２９】複数のバンクは、第１の方向に沿って整列
して配置され、かつバンクのメモリブロックは第１の方
向と直交する第２の方向に沿って整列して配置される。
して配置され、かつバンクのメモリブロックは第１の方
向と直交する第２の方向に沿って整列して配置される。
【００３０】好ましくは、さらに、各々が第２の方向に
沿って整列するメモリブロックに共通に配置される複数
ビットの幅を有する複数の内部データバスと、半導体記
憶装置の外部の装置と結合される複数ビットの幅を有す
る複数のデータノードと、複数の内部データバス各々に
対応して設けられ、モード指示信号に従って複数のデー
タノードと対応の内部データバスの接続の対応関係を切
換えるためのバス選択回路が設けられる。
沿って整列するメモリブロックに共通に配置される複数
ビットの幅を有する複数の内部データバスと、半導体記
憶装置の外部の装置と結合される複数ビットの幅を有す
る複数のデータノードと、複数の内部データバス各々に
対応して設けられ、モード指示信号に従って複数のデー
タノードと対応の内部データバスの接続の対応関係を切
換えるためのバス選択回路が設けられる。
【００３１】また、好ましくは、さらに、第２の方向に
整列するメモリブロックに共通に配置される複数のグロ
ーバルデータバスと、データアクセス指示とメモリブロ
ック指示信号とに従ってグローバルデータバスと内部デ
ータバスとの間でのデータ転送を行なうためのデータア
クセス回路が設けられる。制御回路は、メモリブロック
指示信号とモード指示信号に従って選択的に縮退状態ま
たは有効状態の一方に設定する。縮退状態時には、複数
のメモリブロックにおいて、複数のメモリブロックが同
時に指定され、また有効状態のときにはこのメモリブロ
ック指示信号が指定するメモリブロックのみが選択され
る。
整列するメモリブロックに共通に配置される複数のグロ
ーバルデータバスと、データアクセス指示とメモリブロ
ック指示信号とに従ってグローバルデータバスと内部デ
ータバスとの間でのデータ転送を行なうためのデータア
クセス回路が設けられる。制御回路は、メモリブロック
指示信号とモード指示信号に従って選択的に縮退状態ま
たは有効状態の一方に設定する。縮退状態時には、複数
のメモリブロックにおいて、複数のメモリブロックが同
時に指定され、また有効状態のときにはこのメモリブロ
ック指示信号が指定するメモリブロックのみが選択され
る。
【００３２】また、好ましくは、バス選択回路は、内部
データバスに結合され、データノードと対応の内部デー
タバスのバス線の接続をモード指示信号に従って変更す
る手段を含む。
データバスに結合され、データノードと対応の内部デー
タバスのバス線の接続をモード指示信号に従って変更す
る手段を含む。
【００３３】好ましくは、データノードは、この半導体
記憶装置と同じ半導体チップに形成されるロジックに結
合される。
記憶装置と同じ半導体チップに形成されるロジックに結
合される。
【００３４】好ましくは、バス選択回路は、第１のモー
ドのときには、１対１のデータ線接続を行ない、第２の
モードのときには、多対１のデータ線接続を行なう。
ドのときには、１対１のデータ線接続を行ない、第２の
モードのときには、多対１のデータ線接続を行なう。
【００３５】モード指示信号により、バンクへのアクセ
ス単位をメモリブロック単位またはバンク単位に変更す
る。低消費電力モード時においては、メモリブロック単
位でアクセスし、またページサイズを大きくする場合に
は、このバンク単位でアクセスすることにより、この半
導体記憶装置の適用用途に応じて内部バンク構成を容易
に変更することができる。また、モード指示信号のみ
で、この動作態様を切換え、また内部データ線の接続態
様をも切換えることにより、容易に同じチップレイアウ
トで、複数の動作モードに対応することができる。
ス単位をメモリブロック単位またはバンク単位に変更す
る。低消費電力モード時においては、メモリブロック単
位でアクセスし、またページサイズを大きくする場合に
は、このバンク単位でアクセスすることにより、この半
導体記憶装置の適用用途に応じて内部バンク構成を容易
に変更することができる。また、モード指示信号のみ
で、この動作態様を切換え、また内部データ線の接続態
様をも切換えることにより、容易に同じチップレイアウ
トで、複数の動作モードに対応することができる。
【００３６】
【発明の実施の形態】［実施の形態１］図１はこの発明
の実施の形態１に従う半導体集積回路装置の全体の構成
を概略的に示す図である。この図１において、半導体集
積回路装置１は、ＤＲＡＭマクロ１０と、このＤＲＡＭ
マクロ１０にアクセスして必要なデータの書込／読出を
行なうロジック回路２０を含む。これらのＤＲＡＭマク
ロ１０およびロジック回路２０は、同じ半導体チップ上
に集積化される。ロジック回路２０は、所定の処理を実
行し、必要なデータを、ＤＲＡＭマクロに対しアクセス
する。これらのＤＲＡＭマクロ１０とロジック回路２０
は、Ｎビット幅のＩＯデータバスＩＯＢ＃により結合さ
れる。このＩＯデータバスＩＯＢ＃は、バス線ＩＯ
（０）−ＩＯ（Ｎ−１）、すなわちＩＯ＜Ｎ−１：０＞
を有する。
の実施の形態１に従う半導体集積回路装置の全体の構成
を概略的に示す図である。この図１において、半導体集
積回路装置１は、ＤＲＡＭマクロ１０と、このＤＲＡＭ
マクロ１０にアクセスして必要なデータの書込／読出を
行なうロジック回路２０を含む。これらのＤＲＡＭマク
ロ１０およびロジック回路２０は、同じ半導体チップ上
に集積化される。ロジック回路２０は、所定の処理を実
行し、必要なデータを、ＤＲＡＭマクロに対しアクセス
する。これらのＤＲＡＭマクロ１０とロジック回路２０
は、Ｎビット幅のＩＯデータバスＩＯＢ＃により結合さ
れる。このＩＯデータバスＩＯＢ＃は、バス線ＩＯ
（０）−ＩＯ（Ｎ−１）、すなわちＩＯ＜Ｎ−１：０＞
を有する。
【００３７】ＤＲＡＭマクロ１０は、それぞれが行列状
に配列される複数のメモリセル（ＤＲＡＭセル）を有す
るメモリサブアレイ２ａ−２ｄを含む。メモリサブアレ
イ２ａおよび２ｂが行方向に整列して配置され、バンク
ＢＫ♯１を構成し、メモリサブアレイ２ｃおよび２ｄ
が、行方向に整列して配置され、バンクＢＫ♯０を構成
する。メモリサブアレイ２ａおよび２ｃが列方向に整列
して配置され、メモリサブアレイ２ｂおよび２ｄが列方
向に整列して配置される。これらのメモリサブアレイ２
ａ−２ｄそれぞれに対応して、対応のメモリサブアレイ
の選択列上のメモリセルデータの検知、増幅およびラッ
チを行なうセンスアンプ３ａ−３ｄが設けられる。メモ
リサブアレイ２ａ−２ｄがそれぞれブロック分割構造を
有する場合、センスアンプ３ａ−３ｄの各々は、それぞ
れ対応のメモリサブアレイのメモリブロックに対応して
配置される。メモリサブアレイ２ａ−２ｄの各々は、メ
モリセル行それぞれに対応して配置されるワード線ＷＬ
（０）−ＷＬ（ｍ／２）を含む。
に配列される複数のメモリセル（ＤＲＡＭセル）を有す
るメモリサブアレイ２ａ−２ｄを含む。メモリサブアレ
イ２ａおよび２ｂが行方向に整列して配置され、バンク
ＢＫ♯１を構成し、メモリサブアレイ２ｃおよび２ｄ
が、行方向に整列して配置され、バンクＢＫ♯０を構成
する。メモリサブアレイ２ａおよび２ｃが列方向に整列
して配置され、メモリサブアレイ２ｂおよび２ｄが列方
向に整列して配置される。これらのメモリサブアレイ２
ａ−２ｄそれぞれに対応して、対応のメモリサブアレイ
の選択列上のメモリセルデータの検知、増幅およびラッ
チを行なうセンスアンプ３ａ−３ｄが設けられる。メモ
リサブアレイ２ａ−２ｄがそれぞれブロック分割構造を
有する場合、センスアンプ３ａ−３ｄの各々は、それぞ
れ対応のメモリサブアレイのメモリブロックに対応して
配置される。メモリサブアレイ２ａ−２ｄの各々は、メ
モリセル行それぞれに対応して配置されるワード線ＷＬ
（０）−ＷＬ（ｍ／２）を含む。
【００３８】メモリサブアレイ２ａおよび２ｂの間に、
ロウアドレス信号をデコードするロウデコーダ４ａが配
置され、メモリサブアレイ２ｃおよび２ｄの間に、ロウ
アドレス信号をデコードするロウデコーダ４ｂが配置さ
れる。メモリサブアレイ２ａとロウデコーダ４ａの間に
は、ワード線・ＳＡ（センスアンプ）ドライバ５ａが配
置され、ロウデコーダ４ａとのメモリサブアレイ２ｂの
間にワード線・ＳＡ（センスアンプ）ドライバ５ｂが配
置される。ワード線・ＳＡドライバ５ａおよび５ｂの各
々は、ロウデコーダ４ａからのロウデコード信号に従っ
て、対応のメモリサブアレイのアドレス指定されたワー
ド線を選択状態へ駆動するワード線ドライバと、センス
アンプ活性化信号に従って、対応のセンスアンプを活性
化するセンスアンプ駆動回路（ドライバ）を含む。
ロウアドレス信号をデコードするロウデコーダ４ａが配
置され、メモリサブアレイ２ｃおよび２ｄの間に、ロウ
アドレス信号をデコードするロウデコーダ４ｂが配置さ
れる。メモリサブアレイ２ａとロウデコーダ４ａの間に
は、ワード線・ＳＡ（センスアンプ）ドライバ５ａが配
置され、ロウデコーダ４ａとのメモリサブアレイ２ｂの
間にワード線・ＳＡ（センスアンプ）ドライバ５ｂが配
置される。ワード線・ＳＡドライバ５ａおよび５ｂの各
々は、ロウデコーダ４ａからのロウデコード信号に従っ
て、対応のメモリサブアレイのアドレス指定されたワー
ド線を選択状態へ駆動するワード線ドライバと、センス
アンプ活性化信号に従って、対応のセンスアンプを活性
化するセンスアンプ駆動回路（ドライバ）を含む。
【００３９】メモリサブアレイ２ｃおよび２ｄに対して
も、同様、ロウデコーダ４ｂ、ワード線・ＳＡドライバ
５ｃ、およびワード線・ＳＡドライバ５ｄが設けられ
る。
も、同様、ロウデコーダ４ｂ、ワード線・ＳＡドライバ
５ｃ、およびワード線・ＳＡドライバ５ｄが設けられ
る。
【００４０】メモリサブアレイ２ａおよび２ｃに共通に
列方向に延在するグローバルデータバスＧＤＢＡが配置
され、メモリサブアレイ２ｂおよび２ｄに共通のグロー
バルデータバスＧＤＢＢが配置される。これらのグロー
バルデータバスＧＤＢＡおよびＧＤＢＢは、それぞれ、
入出力バッファ６ａおよび６ｂに結合される。これらの
入出力バッファ６ａおよび６ｂには、グローバルデータ
バスとＩＯデータバスＩＯＢ＃との接続を動作モードに
応じて切換えるためのＩＯセレクタ７ａおよび７ｂが設
けられる。また、ロジック回路２０からのモード設定信
号ＭＳ、コマンドＣＭＤ、アドレスＡＤＤおよびバンク
指定信号ＢＡＳに従って、指定されたバンクを活性化
し、コマンドＣＭＤが指定する動作に必要な制御信号を
発生する制御回路８がバンクＢＫ♯１およびＢＫ♯０に
共通に設けられる。
列方向に延在するグローバルデータバスＧＤＢＡが配置
され、メモリサブアレイ２ｂおよび２ｄに共通のグロー
バルデータバスＧＤＢＢが配置される。これらのグロー
バルデータバスＧＤＢＡおよびＧＤＢＢは、それぞれ、
入出力バッファ６ａおよび６ｂに結合される。これらの
入出力バッファ６ａおよび６ｂには、グローバルデータ
バスとＩＯデータバスＩＯＢ＃との接続を動作モードに
応じて切換えるためのＩＯセレクタ７ａおよび７ｂが設
けられる。また、ロジック回路２０からのモード設定信
号ＭＳ、コマンドＣＭＤ、アドレスＡＤＤおよびバンク
指定信号ＢＡＳに従って、指定されたバンクを活性化
し、コマンドＣＭＤが指定する動作に必要な制御信号を
発生する制御回路８がバンクＢＫ♯１およびＢＫ♯０に
共通に設けられる。
【００４１】この図１に示す配置において、ＩＯセレク
タ７ａおよび７ｂが共通にＩＯデータバスＩＯＢ＃に結
合される。ＩＯセレクタ７ａおよび７ｂは、Ｎビット幅
を有し、対応の入出力バッファ６ａおよび６ｂからのＮ
ビットの入出力回路をＮビットのＩＯバスＩＯＢ＃のバ
ス線ＩＯ＜Ｎ−１：０＞に結合する。
タ７ａおよび７ｂが共通にＩＯデータバスＩＯＢ＃に結
合される。ＩＯセレクタ７ａおよび７ｂは、Ｎビット幅
を有し、対応の入出力バッファ６ａおよび６ｂからのＮ
ビットの入出力回路をＮビットのＩＯバスＩＯＢ＃のバ
ス線ＩＯ＜Ｎ−１：０＞に結合する。
【００４２】この図１に示す構成において、入出力バッ
ファ６ａおよび６ｂはＮビット幅を有しており、Ｎビッ
トの入出力バッファ６ａおよび６ｂの一方のみが活性化
されてデータアクセス（リード／ライト）が行なわれ
る。すなわち、バンクＢＫ♯１およびＢＫ♯０におい
て、メモリサブアレイ単位で活性／非活性が行なわれ
る。選択メモリサブアレイに対しＮビットのデータのア
クセスが行なわれる。したがって、メモリサブアレイ２
ａ−２ｄの各々においては、Ｎビットのメモリセルを選
択する必要がある。すなわち、メモリサブアレイ２ａ−
２ｄにおいては、メモリセル列の数がＭであれば、１ペ
ージに含まれるコラムの数は、Ｍ／Ｎとなる。メモリサ
ブアレイ単位でのアクセス時においては、したがって、
メモリサブアレイを特定するブロック選択信号（アドレ
ス）が用いられ、選択バンクにおいてメモリサブアレイ
を特定する。このメモリサブアレイ特定用のブロック選
択信号は、アドレス信号ＡＤＤに含まれる。
ファ６ａおよび６ｂはＮビット幅を有しており、Ｎビッ
トの入出力バッファ６ａおよび６ｂの一方のみが活性化
されてデータアクセス（リード／ライト）が行なわれ
る。すなわち、バンクＢＫ♯１およびＢＫ♯０におい
て、メモリサブアレイ単位で活性／非活性が行なわれ
る。選択メモリサブアレイに対しＮビットのデータのア
クセスが行なわれる。したがって、メモリサブアレイ２
ａ−２ｄの各々においては、Ｎビットのメモリセルを選
択する必要がある。すなわち、メモリサブアレイ２ａ−
２ｄにおいては、メモリセル列の数がＭであれば、１ペ
ージに含まれるコラムの数は、Ｍ／Ｎとなる。メモリサ
ブアレイ単位でのアクセス時においては、したがって、
メモリサブアレイを特定するブロック選択信号（アドレ
ス）が用いられ、選択バンクにおいてメモリサブアレイ
を特定する。このメモリサブアレイ特定用のブロック選
択信号は、アドレス信号ＡＤＤに含まれる。
【００４３】したがって、この場合においては、選択バ
ンクにおいて１つのメモリサブアレイが選択されるた
め、消費電流を低減することができる。ただしページサ
イズが小さくなる。
ンクにおいて１つのメモリサブアレイが選択されるた
め、消費電流を低減することができる。ただしページサ
イズが小さくなる。
【００４４】モード設定信号ＭＳにより、低消費電力モ
ードが指定される。このモード設定信号ＭＳは、ロジッ
ク回路２０から発生されるが、これは、使用用途に応じ
て予め固定的にたとえばボンディングパッドなどより設
定されてもよく、またロジック回路の処理の進行状況に
応じてロジック回路２０からダイナミックにモード設定
信号ＭＳが発生されてもよい。これについては後に詳細
に説明する。
ードが指定される。このモード設定信号ＭＳは、ロジッ
ク回路２０から発生されるが、これは、使用用途に応じ
て予め固定的にたとえばボンディングパッドなどより設
定されてもよく、またロジック回路の処理の進行状況に
応じてロジック回路２０からダイナミックにモード設定
信号ＭＳが発生されてもよい。これについては後に詳細
に説明する。
【００４５】図２は、この発明に従う半導体集積回路装
置のノーマルページモード時のバス配置を示す図であ
る。この図２に示す構成においては、ＩＯセレクタ７ａ
が、Ｎ／２ビットのＩＯデータバスＩＯＢＡを介してロ
ジック回路２０に結合され、ＩＯセレクタ７ｂが、Ｎ／
２ビットのバス幅のＩＯデータバスＩＯＢＢを介してロ
ジック回路２０に結合される。これらのＩＯデータバス
ＩＯＢＡおよびＩＯＢＢは、並列にデータビットを転送
する。したがって、ロジック回路２０とＤＲＡＭマクロ
１０とは、図１に示す構成と同様、Ｎビットのデータを
転送する。
置のノーマルページモード時のバス配置を示す図であ
る。この図２に示す構成においては、ＩＯセレクタ７ａ
が、Ｎ／２ビットのＩＯデータバスＩＯＢＡを介してロ
ジック回路２０に結合され、ＩＯセレクタ７ｂが、Ｎ／
２ビットのバス幅のＩＯデータバスＩＯＢＢを介してロ
ジック回路２０に結合される。これらのＩＯデータバス
ＩＯＢＡおよびＩＯＢＢは、並列にデータビットを転送
する。したがって、ロジック回路２０とＤＲＡＭマクロ
１０とは、図１に示す構成と同様、Ｎビットのデータを
転送する。
【００４６】この場合、バンクＢＫ♯０およびＢＫ♯１
の一方に対し、２つのメモリサブアレイに対し並列にデ
ータアクセスが行なわれる。したがって、ページサイズ
を大きくすることができ（図１の構成に比べて２倍）、
ページ切換時のオーバーヘッドを少なくして高速のアク
セスを行なうことができる。
の一方に対し、２つのメモリサブアレイに対し並列にデ
ータアクセスが行なわれる。したがって、ページサイズ
を大きくすることができ（図１の構成に比べて２倍）、
ページ切換時のオーバーヘッドを少なくして高速のアク
セスを行なうことができる。
【００４７】図１および図２に示すように、ＤＲＡＭマ
クロ１０の構成は同じであり、ＩＯセレクタ７ａおよび
７ｂにおいてバス接続を切換える。これにより、単にメ
モリサブアレイ特定信号およびモード設定信号に従っ
て、図１に示す動作モード（ハーフページモードと以下
称す）と図２に示す動作モード（ノーマルページモード
と以下称す）を同一のＤＲＡＭマクロを用いて実現する
ことができる。この半導体集積回路装置１（システムＬ
ＳＩ）の用途が定められており、ロジック回路２０とＤ
ＲＡＭマクロ１０の接続が一意的に定められるときに
は、ＩＯデータバスＩＯＢの接続が固定的に定められ
る。種類（用途）に応じて、ＩＯデータバスの接続をマ
スク配線により決定するだけでよく、容易に必要とされ
る仕様を満足するシステムＬＳＩを実現することができ
る。以下、各部の構成について説明する。
クロ１０の構成は同じであり、ＩＯセレクタ７ａおよび
７ｂにおいてバス接続を切換える。これにより、単にメ
モリサブアレイ特定信号およびモード設定信号に従っ
て、図１に示す動作モード（ハーフページモードと以下
称す）と図２に示す動作モード（ノーマルページモード
と以下称す）を同一のＤＲＡＭマクロを用いて実現する
ことができる。この半導体集積回路装置１（システムＬ
ＳＩ）の用途が定められており、ロジック回路２０とＤ
ＲＡＭマクロ１０の接続が一意的に定められるときに
は、ＩＯデータバスＩＯＢの接続が固定的に定められ
る。種類（用途）に応じて、ＩＯデータバスの接続をマ
スク配線により決定するだけでよく、容易に必要とされ
る仕様を満足するシステムＬＳＩを実現することができ
る。以下、各部の構成について説明する。
【００４８】図３は、図１および２に示す行系制御回路
の構成をより具体的に示す図である。図３において、バ
ンクＢＫ♯１に対しロウデコーダ／ロウ系制御回路１４
ａが設けられ、バンクＢＫ♯０に対し、ロウデコーダ／
ロウ系制御回路１４ｂが設けられる。これらのロウデコ
ーダ／ロウ系制御回路１４ａおよび１４ｂは、図１およ
び２に示すロウデコーダ４ａおよび４ｂにそれぞれ対応
する。これらのロウデコーダ／ロウ系制御回路１４ａお
よび１４ｂの各々は、図１および２に示す制御回路８か
らのバンク指定信号（バンクアドレス）ＢＡとロウアド
レス信号ＡＤＤ＜ｋ：０＞とアレイ活性化信号ＡＣＴと
に従って行選択に必要な制御信号を生成する。図３にお
いては、ロウデコーダ／ロウ系制御回路１４ａおよび１
４ｂからは、ロウアドレス信号ＡＤＤ＜ｋ：０＞をデコ
ード（プリデコード）して生成されるロウデコード（プ
リデコード）信号ＸＤＡおよびＸＤＢと、アレイ活性化
信号ＡＣＴに従って活性化されるセンスアンプ活性化信
号ＬＳＡＥおよびＲＳＡＥが出力される。ロウデコーダ
／ロウ系制御回路１４ａおよび１４ｂは、バンク指定信
号ＢＡに従って選択的に活性化される。アレイ活性化信
号ＡＣＴは、ロジックからの行選択を指示するコマンド
（アクティブコマンド）が与えられたときに、制御回路
８により活性化される。
の構成をより具体的に示す図である。図３において、バ
ンクＢＫ♯１に対しロウデコーダ／ロウ系制御回路１４
ａが設けられ、バンクＢＫ♯０に対し、ロウデコーダ／
ロウ系制御回路１４ｂが設けられる。これらのロウデコ
ーダ／ロウ系制御回路１４ａおよび１４ｂは、図１およ
び２に示すロウデコーダ４ａおよび４ｂにそれぞれ対応
する。これらのロウデコーダ／ロウ系制御回路１４ａお
よび１４ｂの各々は、図１および２に示す制御回路８か
らのバンク指定信号（バンクアドレス）ＢＡとロウアド
レス信号ＡＤＤ＜ｋ：０＞とアレイ活性化信号ＡＣＴと
に従って行選択に必要な制御信号を生成する。図３にお
いては、ロウデコーダ／ロウ系制御回路１４ａおよび１
４ｂからは、ロウアドレス信号ＡＤＤ＜ｋ：０＞をデコ
ード（プリデコード）して生成されるロウデコード（プ
リデコード）信号ＸＤＡおよびＸＤＢと、アレイ活性化
信号ＡＣＴに従って活性化されるセンスアンプ活性化信
号ＬＳＡＥおよびＲＳＡＥが出力される。ロウデコーダ
／ロウ系制御回路１４ａおよび１４ｂは、バンク指定信
号ＢＡに従って選択的に活性化される。アレイ活性化信
号ＡＣＴは、ロジックからの行選択を指示するコマンド
（アクティブコマンド）が与えられたときに、制御回路
８により活性化される。
【００４９】ロウデコーダ／ロウ系制御回路１４ａの出
力するロウデコード（プリデコード）信号ＸＤＡおよび
ＸＤＢとセンスアンプ活性化信号ＳＡＥ（ＬＳＡＥ１，
ＲＳＡＥ１）は、ワード線・ＳＡドライバ５ａおよび５
ｂへ与えられ、ロウデコーダ／ロウ系制御回路１４ｂの
出力するロウデコード（プリデコード）信号ＸＤＡおよ
びＸＤＢとセンスアンプ活性化信号ＳＡＥ（ＬＳＡＥ
０，ＲＳＡＥ０）は、ワード線・ＳＡドライバ５ｃおよ
び５ｄへ与えられる。ワード線・ＳＡドライバ５ａおよ
び５ｃには、また、メモリサブアレイを活性化するため
のブロック選択信号ＩＯＢＳ＜０＞が与えられる。
力するロウデコード（プリデコード）信号ＸＤＡおよび
ＸＤＢとセンスアンプ活性化信号ＳＡＥ（ＬＳＡＥ１，
ＲＳＡＥ１）は、ワード線・ＳＡドライバ５ａおよび５
ｂへ与えられ、ロウデコーダ／ロウ系制御回路１４ｂの
出力するロウデコード（プリデコード）信号ＸＤＡおよ
びＸＤＢとセンスアンプ活性化信号ＳＡＥ（ＬＳＡＥ
０，ＲＳＡＥ０）は、ワード線・ＳＡドライバ５ｃおよ
び５ｄへ与えられる。ワード線・ＳＡドライバ５ａおよ
び５ｃには、また、メモリサブアレイを活性化するため
のブロック選択信号ＩＯＢＳ＜０＞が与えられる。
【００５０】ワード線・ＳＡドライバ５ａおよび５ｃ
は、ロウデコード（プリデコード）信号ＸＤＡおよびＸ
ＤＢとブロック選択信号ＩＯＢＳ＜０＞とに従って、ワ
ード線駆動信号ＬＷＬ（ＬＷＬ１，ＬＷＬ０）を生成す
るワード線ドライバと、センスアンプ活性化信号ＬＳＡ
Ｅ（ＬＳＡＥ１，ＬＳＡＥ０）とブロック選択信号ＩＯ
ＢＳ＜０＞に従ってセンスアンプ回路制御信号回路ＳＡ
ＣＴＬを生成するセンスアンプドライバ（制御回路）を
含む。
は、ロウデコード（プリデコード）信号ＸＤＡおよびＸ
ＤＢとブロック選択信号ＩＯＢＳ＜０＞とに従って、ワ
ード線駆動信号ＬＷＬ（ＬＷＬ１，ＬＷＬ０）を生成す
るワード線ドライバと、センスアンプ活性化信号ＬＳＡ
Ｅ（ＬＳＡＥ１，ＬＳＡＥ０）とブロック選択信号ＩＯ
ＢＳ＜０＞に従ってセンスアンプ回路制御信号回路ＳＡ
ＣＴＬを生成するセンスアンプドライバ（制御回路）を
含む。
【００５１】ワード線駆動信号ＬＷＬ１，ＬＷＬ０に従
って、メモリサブアレイ２ａおよび２ｃにおいてアドレ
ス指定された行に対応するワード線が選択状態へ駆動さ
れる。また、センスアンプ（３ａ，３ｃ）が、センスア
ンプ回路制御信号ＳＡＣＴＬ（ＳＡＣＴＬ１，ＳＡＣＴ
Ｌ０）に従って活性化される。センスアンプは、対応の
メモリサブアレイの各列に対応して設けられており、交
差結合されるＮチャネルＭＯＳトランジスタを含むＮセ
ンスアンプと、交差結合されるＰチャネルＭＯＳトラン
ジスタで構成されるＰセンスアンプを含む、このセンス
アンプ回路制御信号ＳＡＣＴＬは、Ｎセンスアンプを活
性化する信号ＳＯＮおよびＰセンスアンプを活性化する
信号ＳＯＰを含む。
って、メモリサブアレイ２ａおよび２ｃにおいてアドレ
ス指定された行に対応するワード線が選択状態へ駆動さ
れる。また、センスアンプ（３ａ，３ｃ）が、センスア
ンプ回路制御信号ＳＡＣＴＬ（ＳＡＣＴＬ１，ＳＡＣＴ
Ｌ０）に従って活性化される。センスアンプは、対応の
メモリサブアレイの各列に対応して設けられており、交
差結合されるＮチャネルＭＯＳトランジスタを含むＮセ
ンスアンプと、交差結合されるＰチャネルＭＯＳトラン
ジスタで構成されるＰセンスアンプを含む、このセンス
アンプ回路制御信号ＳＡＣＴＬは、Ｎセンスアンプを活
性化する信号ＳＯＮおよびＰセンスアンプを活性化する
信号ＳＯＰを含む。
【００５２】ワード線・ＳＡドライバ５ｂおよび５ｄ
は、それぞれロウデコーダ／ロウ系制御回路１４ａおよ
び１４ｂからのロウデコード（プリデコード）信号ＸＤ
ＡおよびＸＤＢとセンスアンプ活性化信号ＲＳＡＥ（Ｒ
ＳＡＥ１，ＲＳＡＥ０）とブロック選択信号ＩＯＢＳ＜
１＞を受ける。これらのワード線・ＳＡドライバ５ｄお
よび５ｂも同様、ワード線駆動信号ＲＷＬをロウデコー
ド（プリデコード）信号ＸＤＡ，ＸＤＢに従って生成す
るワード線ドライバと、センスアンプ活性化信号ＲＳＡ
Ｅに従ってセンスアンプ回路制御信号ＳＡＣＴＲ（ＳＡ
ＣＴＲ１，ＳＡＣＴＲ０）を生成するセンスアンプドラ
イバ（制御回路）を含む。
は、それぞれロウデコーダ／ロウ系制御回路１４ａおよ
び１４ｂからのロウデコード（プリデコード）信号ＸＤ
ＡおよびＸＤＢとセンスアンプ活性化信号ＲＳＡＥ（Ｒ
ＳＡＥ１，ＲＳＡＥ０）とブロック選択信号ＩＯＢＳ＜
１＞を受ける。これらのワード線・ＳＡドライバ５ｄお
よび５ｂも同様、ワード線駆動信号ＲＷＬをロウデコー
ド（プリデコード）信号ＸＤＡ，ＸＤＢに従って生成す
るワード線ドライバと、センスアンプ活性化信号ＲＳＡ
Ｅに従ってセンスアンプ回路制御信号ＳＡＣＴＲ（ＳＡ
ＣＴＲ１，ＳＡＣＴＲ０）を生成するセンスアンプドラ
イバ（制御回路）を含む。
【００５３】ブロック選択信号ＩＯＢＳ＜０＞およびＩ
ＯＢＳ＜１＞は、活性化時、対応のメモリサブアレイを
指定する。このブロック選択信号ＩＯＢＳ＜０＞および
ＩＯＢＳ＜１＞の発生方法については後に詳細に説明す
るが、アドレス信号およびモード設定信号に従って生成
され、メモリサブアレイ単位でのアクセス時において
は、ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞が、それぞ
れ、アドレス信号ＡＤＤ＜ｋ＋１＞に従って生成され
る。一方、ノーマルページモード時においては、これら
のブロック選択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１
＞がともに選択状態に駆動され、バンク単位でのアクセ
スが行なわれる。
ＯＢＳ＜１＞は、活性化時、対応のメモリサブアレイを
指定する。このブロック選択信号ＩＯＢＳ＜０＞および
ＩＯＢＳ＜１＞の発生方法については後に詳細に説明す
るが、アドレス信号およびモード設定信号に従って生成
され、メモリサブアレイ単位でのアクセス時において
は、ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞が、それぞ
れ、アドレス信号ＡＤＤ＜ｋ＋１＞に従って生成され
る。一方、ノーマルページモード時においては、これら
のブロック選択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１
＞がともに選択状態に駆動され、バンク単位でのアクセ
スが行なわれる。
【００５４】メモリサブアレイ２ａおよび２ｃに対して
は、グローバルデータバスＧＤＢＡが設けられ、メモリ
サブアレイ２ｂおよび２Ｄに対しては、グローバルデー
タバスＧＤＢＢが設けられる。グローバルデータバスＧ
ＤＢＡは、Ｎビットのグローバルデータ線群ＬＧＩＯ＜
Ｎ−１：０＞と補のグローバルデータ線群／ＬＧＩＯ＜
Ｎ−１：０＞を含む。グローバルデータバスＧＤＢＢ
は、Ｎビットのグローバルデータ線群ＲＧＩＯ＜Ｎ−
１：０＞と補のグローバルデータ線群／ＲＧＩＯ＜Ｎ−
１：０＞を含む。ノーマルページモード時およびハーフ
ページモード時いずれにおいても、グローバルデータバ
スＧＤＢＡおよび／またはＧＤＢＢにＮビットのデータ
が転送される。
は、グローバルデータバスＧＤＢＡが設けられ、メモリ
サブアレイ２ｂおよび２Ｄに対しては、グローバルデー
タバスＧＤＢＢが設けられる。グローバルデータバスＧ
ＤＢＡは、Ｎビットのグローバルデータ線群ＬＧＩＯ＜
Ｎ−１：０＞と補のグローバルデータ線群／ＬＧＩＯ＜
Ｎ−１：０＞を含む。グローバルデータバスＧＤＢＢ
は、Ｎビットのグローバルデータ線群ＲＧＩＯ＜Ｎ−
１：０＞と補のグローバルデータ線群／ＲＧＩＯ＜Ｎ−
１：０＞を含む。ノーマルページモード時およびハーフ
ページモード時いずれにおいても、グローバルデータバ
スＧＤＢＡおよび／またはＧＤＢＢにＮビットのデータ
が転送される。
【００５５】図４は、ハーフページモード時における選
択メモリセルを概略的に示す図である。図４において
は、バンクＢＫ♯（ＢＫ♯０またはＢＫ♯１）の２つの
メモリサブアレイ２♯０および２♯１を示す。今、ブロ
ック選択信号ＩＯＢＳ＜０＞が選択状態の場合を考え
る。ハーフページモード時においては、メモリサブアレ
イ単位でのアクセスが行なわれるため、ブロック選択信
号ＩＯＢＳ＜１＞は、非選択状態にある。この状態にお
いて、メモリサブアレイ２♯０においてワード線ＬＷＬ
が選択され、この選択ワード線ＬＷＬ上のＮビットのメ
モリセルが図示しない列選択回路を介してグローバルデ
ータバスＧＤＢＡに並列に結合される。メモリサブアレ
イ２♯１においては、行選択またはデータアクセスは行
なわれない。このＮビットの選択メモリセルに対し、グ
ローバルデータバスＧＤＢＡを介してデータアクセスが
行なわれる。
択メモリセルを概略的に示す図である。図４において
は、バンクＢＫ♯（ＢＫ♯０またはＢＫ♯１）の２つの
メモリサブアレイ２♯０および２♯１を示す。今、ブロ
ック選択信号ＩＯＢＳ＜０＞が選択状態の場合を考え
る。ハーフページモード時においては、メモリサブアレ
イ単位でのアクセスが行なわれるため、ブロック選択信
号ＩＯＢＳ＜１＞は、非選択状態にある。この状態にお
いて、メモリサブアレイ２♯０においてワード線ＬＷＬ
が選択され、この選択ワード線ＬＷＬ上のＮビットのメ
モリセルが図示しない列選択回路を介してグローバルデ
ータバスＧＤＢＡに並列に結合される。メモリサブアレ
イ２♯１においては、行選択またはデータアクセスは行
なわれない。このＮビットの選択メモリセルに対し、グ
ローバルデータバスＧＤＢＡを介してデータアクセスが
行なわれる。
【００５６】図５は、ノーマルページモード時における
選択メモリセルの状態を概略的に示す図である。この図
５に示すように、ノーマルページモード時においては、
ブロック選択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞
は、ともに選択状態に駆動される。したがって、メモリ
サブアレイ２♯０および２♯１においてワード線ＬＷＬ
およびＲＷＬがともにロウアドレス信号に従って選択状
態に駆動された後、これらのメモリサブアレイ２♯０お
よび２♯１それぞれにおいてＮビットのメモリセルが選
択されてグローバルデータバスＧＤＢＡおよびＧＤＢＢ
に結合される。したがって、内部においては、２・Ｎビ
ットのデータの転送が行なわれる。外部のデータビット
幅がＮビットの場合、ＩＯセレクタにより、２・Ｎビッ
トのデータからＮビットのデータを選択する。したがっ
て、ハーフページモード時においては、１つのメモリサ
ブアレイにおいてワード線が選択されるだけであり、ペ
ージサイズが、図５に示すノーマルページモード時の２
つのメモリサブアレイにおいてワード線が選択される状
態に比べて、半減される。しかしながら、選択ワード線
が接続されるメモリセルの数が、ハーフページモード時
においては、ノーマルページモード時に比べて１／２倍
となり、消費電力が低減される。
選択メモリセルの状態を概略的に示す図である。この図
５に示すように、ノーマルページモード時においては、
ブロック選択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞
は、ともに選択状態に駆動される。したがって、メモリ
サブアレイ２♯０および２♯１においてワード線ＬＷＬ
およびＲＷＬがともにロウアドレス信号に従って選択状
態に駆動された後、これらのメモリサブアレイ２♯０お
よび２♯１それぞれにおいてＮビットのメモリセルが選
択されてグローバルデータバスＧＤＢＡおよびＧＤＢＢ
に結合される。したがって、内部においては、２・Ｎビ
ットのデータの転送が行なわれる。外部のデータビット
幅がＮビットの場合、ＩＯセレクタにより、２・Ｎビッ
トのデータからＮビットのデータを選択する。したがっ
て、ハーフページモード時においては、１つのメモリサ
ブアレイにおいてワード線が選択されるだけであり、ペ
ージサイズが、図５に示すノーマルページモード時の２
つのメモリサブアレイにおいてワード線が選択される状
態に比べて、半減される。しかしながら、選択ワード線
が接続されるメモリセルの数が、ハーフページモード時
においては、ノーマルページモード時に比べて１／２倍
となり、消費電力が低減される。
【００５７】なお、このバンクＢＫ♯の指定は、バンク
指定信号ＢＡにより行なわれ、バンク指定信号ＢＡが指
定するバンクに対するロウデコーダ／ロウ系制御回路が
活性化される。
指定信号ＢＡにより行なわれ、バンク指定信号ＢＡが指
定するバンクに対するロウデコーダ／ロウ系制御回路が
活性化される。
【００５８】［ロウデコーダの構成］図６は、図３に示
すロウデコーダ／ロウ系制御回路１４ａおよび１４ｂに
含まれるロウデコーダ４ａおよび４ｂの構成を概略的に
示す図である。この図６においては、ロウデコーダ４ａ
および４ｂが、アドレスビットＡＤＤ＜ｋ：０＞として
４ビットのロウアドレスＡＤＤ＜３：０＞をプリデコー
ドする（デコードする）場合の構成を一例として示す。
図６において、ロウデコーダ４（４ａ，４ｂ）は、アド
レスビットＡＤＤ０，／ＡＤＤ０，ＡＤＤ１，／ＡＤＤ
１に従ってプリデコード信号（デコード信号以下、単に
デコード信号と称す）ＸＤＡ（０）−ＸＤＡ（３）を生
成するＡＮＤ型デコード回路２４ａ−２４ｄと、アドレ
スビットＡＤＤ２，／ＡＤＤ２，ＡＤＤ３，／ＡＤＤ３
に従ってロウデコード（プリデコード）信号ＸＤＢ
（０）−ＸＤＢ（３）を生成するＡＮＤ型デコード回路
２４ｅ−２４ｈを含む。デコード回路２４ａは、アドレ
スビットＡＤＤ０および／ＡＤＤ１を受けてデコード信
号ＸＤＡ（０）を生成する。デコード回路２４ｂはアド
レスビット／ＡＤＤ１および／ＡＤＤ０を受けてデコー
ド信号ＸＤＡ（１）を生成する。デコード回路２４ｃは
アドレスビットＡＤＤ０およびＡＤＤ１を受けてデコー
ド信号ＸＤＡ（２）を生成する。デコード回路２４ｄ
は、アドレスビット／ＡＤＤ０およびＡＤＤ１を受けて
デコード信号ＸＤＡ（３）を生成する。
すロウデコーダ／ロウ系制御回路１４ａおよび１４ｂに
含まれるロウデコーダ４ａおよび４ｂの構成を概略的に
示す図である。この図６においては、ロウデコーダ４ａ
および４ｂが、アドレスビットＡＤＤ＜ｋ：０＞として
４ビットのロウアドレスＡＤＤ＜３：０＞をプリデコー
ドする（デコードする）場合の構成を一例として示す。
図６において、ロウデコーダ４（４ａ，４ｂ）は、アド
レスビットＡＤＤ０，／ＡＤＤ０，ＡＤＤ１，／ＡＤＤ
１に従ってプリデコード信号（デコード信号以下、単に
デコード信号と称す）ＸＤＡ（０）−ＸＤＡ（３）を生
成するＡＮＤ型デコード回路２４ａ−２４ｄと、アドレ
スビットＡＤＤ２，／ＡＤＤ２，ＡＤＤ３，／ＡＤＤ３
に従ってロウデコード（プリデコード）信号ＸＤＢ
（０）−ＸＤＢ（３）を生成するＡＮＤ型デコード回路
２４ｅ−２４ｈを含む。デコード回路２４ａは、アドレ
スビットＡＤＤ０および／ＡＤＤ１を受けてデコード信
号ＸＤＡ（０）を生成する。デコード回路２４ｂはアド
レスビット／ＡＤＤ１および／ＡＤＤ０を受けてデコー
ド信号ＸＤＡ（１）を生成する。デコード回路２４ｃは
アドレスビットＡＤＤ０およびＡＤＤ１を受けてデコー
ド信号ＸＤＡ（２）を生成する。デコード回路２４ｄ
は、アドレスビット／ＡＤＤ０およびＡＤＤ１を受けて
デコード信号ＸＤＡ（３）を生成する。
【００５９】デコード回路２４ｅは、アドレスビットＡ
ＤＤ２および／ＡＤＤ３を受けてデコード信号ＸＤＢ
（３）を生成する。デコード回路２４ｆは、アドレスビ
ット／ＡＤＤ３および／ＡＤＤ２を受けてデコード信号
ＸＤＢ（１）を生成する。デコード回路２４ｇはアドレ
スビットＡＤＤ２およびＡＤＤ３を受けてデコード信号
ＸＤＢ（２）を生成する。デコード回路２４ｈはアドレ
スビット／ＡＤＤ２およびＡＤＤ３を受けてデコード信
号ＸＤＢ（３）を生成する。これらのデコード回路２４
ａ−２４ｈはバンク指定信号ＢＡが活性状態のときに活
性化されて対応のアドレスビットのデコード動作を行な
う。
ＤＤ２および／ＡＤＤ３を受けてデコード信号ＸＤＢ
（３）を生成する。デコード回路２４ｆは、アドレスビ
ット／ＡＤＤ３および／ＡＤＤ２を受けてデコード信号
ＸＤＢ（１）を生成する。デコード回路２４ｇはアドレ
スビットＡＤＤ２およびＡＤＤ３を受けてデコード信号
ＸＤＢ（２）を生成する。デコード回路２４ｈはアドレ
スビット／ＡＤＤ２およびＡＤＤ３を受けてデコード信
号ＸＤＢ（３）を生成する。これらのデコード回路２４
ａ−２４ｈはバンク指定信号ＢＡが活性状態のときに活
性化されて対応のアドレスビットのデコード動作を行な
う。
【００６０】これらの４ビットのアドレスに従って、デ
コード信号ＸＤＡ（０）−ＸＤＡ（３）の１つがＨレベ
ルの選択状態となり、またデコード信号ＸＤＢ（０）−
ＸＤＢ（３）の１つが選択状態となる。デコード信号Ｘ
ＤＡ（０）−ＸＤＡ（３）とデコード信号ＸＤＢ（０）
−ＸＤＢ（３）の組合せに従って、１６本のワード線の
うち１つが指定される。
コード信号ＸＤＡ（０）−ＸＤＡ（３）の１つがＨレベ
ルの選択状態となり、またデコード信号ＸＤＢ（０）−
ＸＤＢ（３）の１つが選択状態となる。デコード信号Ｘ
ＤＡ（０）−ＸＤＡ（３）とデコード信号ＸＤＢ（０）
−ＸＤＢ（３）の組合せに従って、１６本のワード線の
うち１つが指定される。
【００６１】アドレスビットの数が増大した場合、この
デコード回路の数も応じて増大する。
デコード回路の数も応じて増大する。
【００６２】［センスアンプ制御回路の構成］図７は、
図３に示すロウデコーダ／ロウ系制御回路１４ａおよび
１４ｂに含まれるセンスアンプ制御回路の構成を概略的
に示す図である。図７において、センスアンプ制御回路
は、ロウ系制御回路に含まれ、バンク指定信号ＢＡ（ま
たは／ＢＡ）とアレイ活性化信号ＡＣＴを受けるＡＮＤ
回路２４ｐと、ＡＮＤ回路２４ｐの出力信号の立上がり
を所定時間遅延する立上がり遅延回路２４ｑを含む。こ
の遅延回路２４ｑからセンスアンプ活性化信号ＳＡＥ
（ＲＳＡＥ，ＬＳＡＥ）が出力される。
図３に示すロウデコーダ／ロウ系制御回路１４ａおよび
１４ｂに含まれるセンスアンプ制御回路の構成を概略的
に示す図である。図７において、センスアンプ制御回路
は、ロウ系制御回路に含まれ、バンク指定信号ＢＡ（ま
たは／ＢＡ）とアレイ活性化信号ＡＣＴを受けるＡＮＤ
回路２４ｐと、ＡＮＤ回路２４ｐの出力信号の立上がり
を所定時間遅延する立上がり遅延回路２４ｑを含む。こ
の遅延回路２４ｑからセンスアンプ活性化信号ＳＡＥ
（ＲＳＡＥ，ＬＳＡＥ）が出力される。
【００６３】バンク指定信号ＢＡ（または／ＢＡ）が選
択状態のＨレベルのときには、アレイ活性化信号ＡＣＴ
に従って対応のバンクにおいてワード線選択が行なわ
れ、次いでセンス動作が行なわれる。遅延回路２４ｑ
は、このワード線が選択され、メモリセルデータがビッ
ト線上に伝達されて電圧差が十分に拡大されるまでの時
間を決定する。アレイ活性化信号ＡＣＴがＬレベルの非
活性状態となると、遅延回路２４ｑは、立上がり遅延回
路であり、アレイ活性化信号ＡＣＴの非活性化に応答し
て、センスアンプ活性化信号ＳＡＥを非活性化する。
択状態のＨレベルのときには、アレイ活性化信号ＡＣＴ
に従って対応のバンクにおいてワード線選択が行なわ
れ、次いでセンス動作が行なわれる。遅延回路２４ｑ
は、このワード線が選択され、メモリセルデータがビッ
ト線上に伝達されて電圧差が十分に拡大されるまでの時
間を決定する。アレイ活性化信号ＡＣＴがＬレベルの非
活性状態となると、遅延回路２４ｑは、立上がり遅延回
路であり、アレイ活性化信号ＡＣＴの非活性化に応答し
て、センスアンプ活性化信号ＳＡＥを非活性化する。
【００６４】したがって、図３に示すロウデコーダ／ロ
ウ系制御回路１４（１４ａ，１４ｂ）において、ロウ系
制御回路は、バンク指定信号ＢＡ（または／ＢＡ）が選
択状態のときにロウ選択動作に必要な制御信号を順次所
定のシーケンスで活性化する。このロウ系制御回路が駆
動する他のロウ系制御信号としては、通常のＤＲＡＭに
おいて知られているように、ビット線イコライズ指示信
号、ビット線分離指示信号などがある。
ウ系制御回路１４（１４ａ，１４ｂ）において、ロウ系
制御回路は、バンク指定信号ＢＡ（または／ＢＡ）が選
択状態のときにロウ選択動作に必要な制御信号を順次所
定のシーケンスで活性化する。このロウ系制御回路が駆
動する他のロウ系制御信号としては、通常のＤＲＡＭに
おいて知られているように、ビット線イコライズ指示信
号、ビット線分離指示信号などがある。
【００６５】［ワード線ドライバの構成］図８は、図３
に示すワード線・ＳＡドライバ５ａ−５ｄに含まれるワ
ード線ドライバの構成の一例を示す図である。ワード線
・ＳＡドライバ５ａ−５ｄに含まれるワード線ドライバ
の構成はすべて同じであり、与えられるブロック選択信
号が異なるだけであり、図８においては、１つのワード
線ドライバを代表的に示す。図８において、ワード線ド
ライバは、ロウデコード信号ＸＤＡ（ｊ）を受けるイン
バータ２５ａと、インバータ２５ａの出力信号をロウデ
コード信号ＸＤＢ（ｊ）に従って伝達するトランスファ
ーゲート２５ｂと、ブロック選択信号ＩＯＢＳ（０）
（またはＩＯＢＳ（１））に従って導通し、トランスフ
ァーゲート２５ｂをノード２５ｈに結合するトランスフ
ァーゲート２５ｃと、ブロック選択信号ＩＯＢＳ（０）
（またはＩＯＢＳ（１））を振幅ＶＰＰレベルの信号に
変換するレベルシフタ２５ｄと、レベルシフタ２５ｄの
出力信号がＬレベルのとき導通し、高電圧ＶＰＰをノー
ド２５ｈに伝達するＰチャネルＭＯＳトランジスタ２５
ｅと、ノード２５ｈの出力信号を反転してワード線駆動
信号ＬＷＬ（ｎ）（またはＲＷＬ（ｎ））を生成するＣ
ＭＯＳインバータ２５ｆと、このワード線駆動信号ＬＷ
Ｌ（ｎ）（またはＲＷＬ（ｎ））に従ってノード２５ｈ
に高電圧ＶＰＰを伝達するＰチャネルＭＯＳトランジス
タ２５ｇを含む。インバータ２５ａは動作電源電圧とし
て、高電圧ＶＰＰよりも低い電圧（周辺電源電圧）ＶＤ
Ｄを受ける。次に、この図８に示すワード線ドライバの
動作について簡単に説明する。
に示すワード線・ＳＡドライバ５ａ−５ｄに含まれるワ
ード線ドライバの構成の一例を示す図である。ワード線
・ＳＡドライバ５ａ−５ｄに含まれるワード線ドライバ
の構成はすべて同じであり、与えられるブロック選択信
号が異なるだけであり、図８においては、１つのワード
線ドライバを代表的に示す。図８において、ワード線ド
ライバは、ロウデコード信号ＸＤＡ（ｊ）を受けるイン
バータ２５ａと、インバータ２５ａの出力信号をロウデ
コード信号ＸＤＢ（ｊ）に従って伝達するトランスファ
ーゲート２５ｂと、ブロック選択信号ＩＯＢＳ（０）
（またはＩＯＢＳ（１））に従って導通し、トランスフ
ァーゲート２５ｂをノード２５ｈに結合するトランスフ
ァーゲート２５ｃと、ブロック選択信号ＩＯＢＳ（０）
（またはＩＯＢＳ（１））を振幅ＶＰＰレベルの信号に
変換するレベルシフタ２５ｄと、レベルシフタ２５ｄの
出力信号がＬレベルのとき導通し、高電圧ＶＰＰをノー
ド２５ｈに伝達するＰチャネルＭＯＳトランジスタ２５
ｅと、ノード２５ｈの出力信号を反転してワード線駆動
信号ＬＷＬ（ｎ）（またはＲＷＬ（ｎ））を生成するＣ
ＭＯＳインバータ２５ｆと、このワード線駆動信号ＬＷ
Ｌ（ｎ）（またはＲＷＬ（ｎ））に従ってノード２５ｈ
に高電圧ＶＰＰを伝達するＰチャネルＭＯＳトランジス
タ２５ｇを含む。インバータ２５ａは動作電源電圧とし
て、高電圧ＶＰＰよりも低い電圧（周辺電源電圧）ＶＤ
Ｄを受ける。次に、この図８に示すワード線ドライバの
動作について簡単に説明する。
【００６６】ブロック選択信号ＩＯＢＳ（０）またはＩ
ＯＢＳ（１）がＬレベルのときには、レベルシフタ２５
ｄの出力信号はＬレベルであり、ＰチャネルＭＯＳトラ
ンジスタ２５ｅが導通し、ノード２５ｈは高電圧ＶＰＰ
レベルに充電される。このとき、トランスファーゲート
２５ｃはオフ状態であり、ロウデコード信号ＸＤＡ
（ｊ）およびＸＤＢ（ｊ）の状態にかかわらず、ノード
２５ｈは高電圧ＶＰＰレベルであり、ワード線駆動信号
ＬＷＬ（ｎ）またはＲＷＬ（ｎ）は非選択状態を維持す
る。
ＯＢＳ（１）がＬレベルのときには、レベルシフタ２５
ｄの出力信号はＬレベルであり、ＰチャネルＭＯＳトラ
ンジスタ２５ｅが導通し、ノード２５ｈは高電圧ＶＰＰ
レベルに充電される。このとき、トランスファーゲート
２５ｃはオフ状態であり、ロウデコード信号ＸＤＡ
（ｊ）およびＸＤＢ（ｊ）の状態にかかわらず、ノード
２５ｈは高電圧ＶＰＰレベルであり、ワード線駆動信号
ＬＷＬ（ｎ）またはＲＷＬ（ｎ）は非選択状態を維持す
る。
【００６７】ブロック選択信号ＩＯＢＳ（０）（または
ＩＯＢＳ（１））がＨレベルのときには、レベルシフタ
２５ｄの出力信号が高電圧ＶＰＰレベルのＨレベルとな
り、応じて、ＰチャネルＭＯＳトランジスタ２５ｅがオ
フ状態となる。また、トランスファーゲート２５ｃがオ
ン状態となり、トランスファーゲート２５ｂが、ノード
２５ｈに結合される。したがって、ロウデコード信号Ｘ
ＤＡ（ｊ）およびＸＤＢ（ｊ）の組合せに従って、ノー
ド２５ｇの電圧レベルが決定される。
ＩＯＢＳ（１））がＨレベルのときには、レベルシフタ
２５ｄの出力信号が高電圧ＶＰＰレベルのＨレベルとな
り、応じて、ＰチャネルＭＯＳトランジスタ２５ｅがオ
フ状態となる。また、トランスファーゲート２５ｃがオ
ン状態となり、トランスファーゲート２５ｂが、ノード
２５ｈに結合される。したがって、ロウデコード信号Ｘ
ＤＡ（ｊ）およびＸＤＢ（ｊ）の組合せに従って、ノー
ド２５ｇの電圧レベルが決定される。
【００６８】ロウデコード信号ＸＤＡ（ｊ）およびＸＤ
Ｂ（ｊ）がともにＨレベルのときには、ノード２５ｈ
は、インバータ２５ａにより、Ｌレベルに駆動され、応
じて、ワード線駆動信号ＬＷＬ（ｎ）（またはＲＷＬ
（ｎ））が高電圧ＶＰＰレベルに駆動され。一方、ロウ
デコード信号ＸＤＢ（ｊ）がＨレベルであり、ロウデコ
ード信号ＸＤＡ（ｊ）がＬレベルのときには、ノード２
５ｈは、Ｈレベルとなり、ワード線駆動信号ＬＷＬ
（ｎ）またはＲＷＬ（ｎ））はＬレベルを維持し、ノー
ド２５ｈは、ＭＯＳトランジスタ２５ｅにより、高電圧
ＶＰＰレベルに維持される。同様、ロウデコード信号Ｘ
ＤＢ（ｊ）がＬレベルのときには、トランスファーゲー
ト２５ｂがオフ状態であり、ワード線駆動信号ＬＷＬ
（ｎ）（またはＲＷＬ））はスタンバイ状態時のＬレベ
ルを維持する（ＭＯＳトランジスタ２５ｅがオン状態で
あり、ノード２５ｈは高電圧ＶＰＰレベルにある）。
Ｂ（ｊ）がともにＨレベルのときには、ノード２５ｈ
は、インバータ２５ａにより、Ｌレベルに駆動され、応
じて、ワード線駆動信号ＬＷＬ（ｎ）（またはＲＷＬ
（ｎ））が高電圧ＶＰＰレベルに駆動され。一方、ロウ
デコード信号ＸＤＢ（ｊ）がＨレベルであり、ロウデコ
ード信号ＸＤＡ（ｊ）がＬレベルのときには、ノード２
５ｈは、Ｈレベルとなり、ワード線駆動信号ＬＷＬ
（ｎ）またはＲＷＬ（ｎ））はＬレベルを維持し、ノー
ド２５ｈは、ＭＯＳトランジスタ２５ｅにより、高電圧
ＶＰＰレベルに維持される。同様、ロウデコード信号Ｘ
ＤＢ（ｊ）がＬレベルのときには、トランスファーゲー
ト２５ｂがオフ状態であり、ワード線駆動信号ＬＷＬ
（ｎ）（またはＲＷＬ））はスタンバイ状態時のＬレベ
ルを維持する（ＭＯＳトランジスタ２５ｅがオン状態で
あり、ノード２５ｈは高電圧ＶＰＰレベルにある）。
【００６９】したがって、選択バンクにおいてブロック
選択信号ＩＯＢＳ（０）およびＩＯＢＳ（１）により指
定されるメモリサブアレイにおいてワード線選択が行な
われる。ハーフページモード時においては、このブロッ
ク選択信号ＩＯＢＳ（０）およびＩＯＢＳ（１）の一方
が選択状態へ駆動される。ノーマルページモード時にお
いては、ブロック選択信号ＩＯＢＳ（０）およびＩＯＢ
Ｓ（１）がともにＨレベルの選択状態に設定される。
選択信号ＩＯＢＳ（０）およびＩＯＢＳ（１）により指
定されるメモリサブアレイにおいてワード線選択が行な
われる。ハーフページモード時においては、このブロッ
ク選択信号ＩＯＢＳ（０）およびＩＯＢＳ（１）の一方
が選択状態へ駆動される。ノーマルページモード時にお
いては、ブロック選択信号ＩＯＢＳ（０）およびＩＯＢ
Ｓ（１）がともにＨレベルの選択状態に設定される。
【００７０】図９は、ワード線・ＳＡドライバ５ａ−５
ｄに含まれるＳＡドライバの構成の一例を示す図であ
る。図９においては、このワード線・ＳＡドライバ５ａ
−５ｄ（５）に含まれるＳＡドライバの構成は同じであ
り、図９においては、１つのＳＡドライバの構成を代表
的に示す。図９において、ＳＡドライバは、ブロック選
択信号ＩＯＢＳ（０）（またはＩＯＢＳ（１））と対応
のロウデコーダ／ロウ系制御回路１４（１４ａ，１４
ｂ）からのセンスアンプ活性化信号ＳＡＥを受けるＡＮ
Ｄ回路２５ｐを含む。このＡＮＤ回路２５ｐからセンス
アンプ回路活性化信号ＳＡＣＴＬ（またはＳＡＣＴＲ）
が出力される。
ｄに含まれるＳＡドライバの構成の一例を示す図であ
る。図９においては、このワード線・ＳＡドライバ５ａ
−５ｄ（５）に含まれるＳＡドライバの構成は同じであ
り、図９においては、１つのＳＡドライバの構成を代表
的に示す。図９において、ＳＡドライバは、ブロック選
択信号ＩＯＢＳ（０）（またはＩＯＢＳ（１））と対応
のロウデコーダ／ロウ系制御回路１４（１４ａ，１４
ｂ）からのセンスアンプ活性化信号ＳＡＥを受けるＡＮ
Ｄ回路２５ｐを含む。このＡＮＤ回路２５ｐからセンス
アンプ回路活性化信号ＳＡＣＴＬ（またはＳＡＣＴＲ）
が出力される。
【００７１】ブロック選択信号ＩＯＢＳ（０）がＬレベ
ルのときには、センスアンプ活性化信号ＳＡＥの状態に
かかわらず、センスアンプ回路制御信号ＳＡＣＴＬ（Ｓ
ＡＣＴＲ）はＬレベルの非活性状態を維持し、対応のメ
モリサブアレイのセンスアンプは非活性状態を維持す
る。
ルのときには、センスアンプ活性化信号ＳＡＥの状態に
かかわらず、センスアンプ回路制御信号ＳＡＣＴＬ（Ｓ
ＡＣＴＲ）はＬレベルの非活性状態を維持し、対応のメ
モリサブアレイのセンスアンプは非活性状態を維持す
る。
【００７２】ブロック選択信号ＩＯＢＳ（０）（または
ＩＯＢＳ（１））がＨレベルの選択状態のときには、セ
ンスアンプ活性化信号ＳＡＥに従って、センスアンプ回
路制御信号ＳＡＣＴＬ（ＳＡＣＴＲ）が活性化される。
ＩＯＢＳ（１））がＨレベルの選択状態のときには、セ
ンスアンプ活性化信号ＳＡＥに従って、センスアンプ回
路制御信号ＳＡＣＴＬ（ＳＡＣＴＲ）が活性化される。
【００７３】図１０は、ハーフページモード時における
選択ワード線およびセンスアンプの状態を概略的に示す
図である。図１０においては、メモリサブアレイ２♯０
および２♯１をバンクＢＫ♯に含まれるメモリサブアレ
イとして示す。今、ブロック選択信号ＩＯＢＳ（０）が
選択状態であり、ブロック選択信号ＩＯＢＳ（１）が非
選択状態の場合を考える。この状態においては、メモリ
サブアレイ２♯０においては、ワード線駆動信号ＬＷＬ
に従って対応のワード線が選択状態へ駆動され、またセ
ンスアンプ３♯０は、センスアンプ回路制御信号ＳＡＣ
ＴＬに従って活性化されてこの選択ワード線ＬＷＬに選
択されるメモリセルデータの検知、増幅およびラッチを
行なう。センスアンプ３♯０にラッチされたデータのう
ち、Ｎビットが、データ読出モード時にはグローバルデ
ータバスＧＤＢＡに伝達される。ブロック選択信号ＩＯ
ＢＳ（１）は非選択状態であり、ワード線駆動信号ＲＷ
Ｌおよびセンスアンプ回路制御信号ＳＡＣＴＲが非活性
状態にあり、メモリサブアレイ２♯１およびセンスアン
プ３♯１は、プリチャージ状態を維持する。ノーマルペ
ージモード時においては、ブロック選択信号ＩＯＢＳ
（０）およびＩＯＢＳ（１）はともに選択状態に駆動さ
れ、メモリサブアレイ２♯０および２♯１において、ワ
ード線駆動信号ＬＷＬおよびＲＷＬに従って行選択が行
なわれ、またセンスアンプ３♯０および３♯１がセンス
アンプ回路制御信号ＳＡＣＴＬおよびＳＡＣＴＲに従っ
てセンス動作を行なう。
選択ワード線およびセンスアンプの状態を概略的に示す
図である。図１０においては、メモリサブアレイ２♯０
および２♯１をバンクＢＫ♯に含まれるメモリサブアレ
イとして示す。今、ブロック選択信号ＩＯＢＳ（０）が
選択状態であり、ブロック選択信号ＩＯＢＳ（１）が非
選択状態の場合を考える。この状態においては、メモリ
サブアレイ２♯０においては、ワード線駆動信号ＬＷＬ
に従って対応のワード線が選択状態へ駆動され、またセ
ンスアンプ３♯０は、センスアンプ回路制御信号ＳＡＣ
ＴＬに従って活性化されてこの選択ワード線ＬＷＬに選
択されるメモリセルデータの検知、増幅およびラッチを
行なう。センスアンプ３♯０にラッチされたデータのう
ち、Ｎビットが、データ読出モード時にはグローバルデ
ータバスＧＤＢＡに伝達される。ブロック選択信号ＩＯ
ＢＳ（１）は非選択状態であり、ワード線駆動信号ＲＷ
Ｌおよびセンスアンプ回路制御信号ＳＡＣＴＲが非活性
状態にあり、メモリサブアレイ２♯１およびセンスアン
プ３♯１は、プリチャージ状態を維持する。ノーマルペ
ージモード時においては、ブロック選択信号ＩＯＢＳ
（０）およびＩＯＢＳ（１）はともに選択状態に駆動さ
れ、メモリサブアレイ２♯０および２♯１において、ワ
ード線駆動信号ＬＷＬおよびＲＷＬに従って行選択が行
なわれ、またセンスアンプ３♯０および３♯１がセンス
アンプ回路制御信号ＳＡＣＴＬおよびＳＡＣＴＲに従っ
てセンス動作を行なう。
【００７４】［ブロック選択信号発生部の構成］図１１
は、ブロック選択信号を発生する部分の構成の一例を示
す図である。図１１において、ブロック選択信号発生部
は、アドレスビットＡＤＤ＜ｋ＋１＞を受けるインバー
タ３０ａと、インバータ３０ａの出力信号とモード設定
信号ＭＳとを受けてブロック選択信号ＩＯＢＳ＜０＞を
生成するＯＲ回路３０ｂと、アドレスビットＡＤＤ＜ｋ
＋１＞とモード設定信号ＭＳを受けてブロック選択信号
ＩＯＢＳ＜１＞を生成するＯＲ回路３０ｃを含む。モー
ド設定信号ＭＳは、図１および図２に示すように、ロジ
ック回路２０から与えられる。
は、ブロック選択信号を発生する部分の構成の一例を示
す図である。図１１において、ブロック選択信号発生部
は、アドレスビットＡＤＤ＜ｋ＋１＞を受けるインバー
タ３０ａと、インバータ３０ａの出力信号とモード設定
信号ＭＳとを受けてブロック選択信号ＩＯＢＳ＜０＞を
生成するＯＲ回路３０ｂと、アドレスビットＡＤＤ＜ｋ
＋１＞とモード設定信号ＭＳを受けてブロック選択信号
ＩＯＢＳ＜１＞を生成するＯＲ回路３０ｃを含む。モー
ド設定信号ＭＳは、図１および図２に示すように、ロジ
ック回路２０から与えられる。
【００７５】モード設定信号ＭＳがＬレベルであり、ハ
ーフページモードを指定するときには、このブロック選
択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞は、アドレ
スビットＡＤＤ＜ｋ＋１＞に従って生成される。一方、
ノーマルページモードが指定され、モード設定信号ＭＳ
がＨレベルのときには、アドレスビットＡＤＤ＜ｋ＋１
＞の論理レベルにかかわらず、ブロック選択信号ＩＯＢ
Ｓ＜０＞およびＩＯＢＳ＜１＞がともにＨレベルとな
る。すなわち、モード設定信号ＭＳにより、ハーフペー
ジモードおよびノーマルページモードを切換えることが
できる。
ーフページモードを指定するときには、このブロック選
択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞は、アドレ
スビットＡＤＤ＜ｋ＋１＞に従って生成される。一方、
ノーマルページモードが指定され、モード設定信号ＭＳ
がＨレベルのときには、アドレスビットＡＤＤ＜ｋ＋１
＞の論理レベルにかかわらず、ブロック選択信号ＩＯＢ
Ｓ＜０＞およびＩＯＢＳ＜１＞がともにＨレベルとな
る。すなわち、モード設定信号ＭＳにより、ハーフペー
ジモードおよびノーマルページモードを切換えることが
できる。
【００７６】アドレスビットＡＤＤ＜ｋ＋１＞は、最上
位アドレスビットであり、たとえばアドレスビットＡＤ
Ｄ＜４＞である。
位アドレスビットであり、たとえばアドレスビットＡＤ
Ｄ＜４＞である。
【００７７】［ブロック選択信号発生部の変更例１］図
１２は、ブロック選択信号発生部の変更例１の構成を示
す図である。図１２においては、ＯＲ回路３０ｂおよび
３０ｃ各々の一方入力がボンディングパッド３０ｄに結
合される。このボンディングパッド３０ｄは、ボンディ
ングワイヤまたはマスク配線３０ｅを介して電源電圧ま
たは接地電圧を受ける。したがって、このモード設定信
号ＭＳは、ボンディングパッド３０ｄの電圧レベルによ
り、固定的に定められる。したがって、この図１２に示
す構成の場合、ハーフページモード製品およびノーマル
ページモード製品に作り分けることができる。
１２は、ブロック選択信号発生部の変更例１の構成を示
す図である。図１２においては、ＯＲ回路３０ｂおよび
３０ｃ各々の一方入力がボンディングパッド３０ｄに結
合される。このボンディングパッド３０ｄは、ボンディ
ングワイヤまたはマスク配線３０ｅを介して電源電圧ま
たは接地電圧を受ける。したがって、このモード設定信
号ＭＳは、ボンディングパッド３０ｄの電圧レベルによ
り、固定的に定められる。したがって、この図１２に示
す構成の場合、ハーフページモード製品およびノーマル
ページモード製品に作り分けることができる。
【００７８】なお、図１２に示す構成において、このボ
ンディングパッド３０ｄの電圧レベルに従って、バッフ
ァ回路などにより、モード設定信号ＭＳが生成されても
よい。また、ヒューズプログラム回路などを用いて、こ
のモード設定信号ＭＳが生成されてもよい。すなわちヒ
ューズプログラムにおいてヒューズ素子の溶断／非溶断
により、モード設定信号ＭＳの論理レベルが決定されて
もよい。さらに、このモード設定信号ＭＳは、ボンディ
ングパッド３０ｄに結合されて、単にマスク配線により
その電圧レベルが設定されてもよい（内部の電源線また
は接地線に結合される）。
ンディングパッド３０ｄの電圧レベルに従って、バッフ
ァ回路などにより、モード設定信号ＭＳが生成されても
よい。また、ヒューズプログラム回路などを用いて、こ
のモード設定信号ＭＳが生成されてもよい。すなわちヒ
ューズプログラムにおいてヒューズ素子の溶断／非溶断
により、モード設定信号ＭＳの論理レベルが決定されて
もよい。さらに、このモード設定信号ＭＳは、ボンディ
ングパッド３０ｄに結合されて、単にマスク配線により
その電圧レベルが設定されてもよい（内部の電源線また
は接地線に結合される）。
【００７９】［ブロック選択信号発生部の変更例２］図
１３（Ａ）および（Ｂ）は、ブロック選択信号発生部の
変更例２の構成を示す図である。図１３（Ａ）におい
て、ハーフページモード時においては、アドレスビット
ＡＤＤ＜ｋ＋１＞をインバータ３０ａに与える。インバ
ータ３０ａからブロック選択信号ＩＯＢＳ＜０＞が生成
される。アドレスビットＡＤＤ＜ｋ＋１＞を、ブロック
選択信号ＩＯＢＳ＜１＞として用いる。したがって、こ
の場合、ブロック選択信号ＩＯＢＳ＜０＞およびＩＯＢ
Ｓ＜１＞は、アドレスビットＡＤＤ＜ｋ＋１＞に従って
生成される。
１３（Ａ）および（Ｂ）は、ブロック選択信号発生部の
変更例２の構成を示す図である。図１３（Ａ）におい
て、ハーフページモード時においては、アドレスビット
ＡＤＤ＜ｋ＋１＞をインバータ３０ａに与える。インバ
ータ３０ａからブロック選択信号ＩＯＢＳ＜０＞が生成
される。アドレスビットＡＤＤ＜ｋ＋１＞を、ブロック
選択信号ＩＯＢＳ＜１＞として用いる。したがって、こ
の場合、ブロック選択信号ＩＯＢＳ＜０＞およびＩＯＢ
Ｓ＜１＞は、アドレスビットＡＤＤ＜ｋ＋１＞に従って
生成される。
【００８０】図１３（Ｂ）は、この変更例２のノーマル
ページモード時の構成を示す図である。図１３（Ｂ）に
おいて、ノーマルページモード時において、アドレスビ
ットＡＤＤ＜ｋ＋１＞は未使用状態とされる。インバー
タ３０ａの入力はＬレベルに配線により固定し、このイ
ンバータ３０ａの出力から、ブロック選択信号ＩＯＢＳ
＜０＞およびＩＯＢＳ＜１＞を生成する。したがって、
このノーマルページモード時においては、ブロック選択
信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞は常に、Ｈレ
ベルに固定される。単なるマスク配線の切換により、こ
のハーフページモードおよびノーマルページモードを切
換える。
ページモード時の構成を示す図である。図１３（Ｂ）に
おいて、ノーマルページモード時において、アドレスビ
ットＡＤＤ＜ｋ＋１＞は未使用状態とされる。インバー
タ３０ａの入力はＬレベルに配線により固定し、このイ
ンバータ３０ａの出力から、ブロック選択信号ＩＯＢＳ
＜０＞およびＩＯＢＳ＜１＞を生成する。したがって、
このノーマルページモード時においては、ブロック選択
信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞は常に、Ｈレ
ベルに固定される。単なるマスク配線の切換により、こ
のハーフページモードおよびノーマルページモードを切
換える。
【００８１】なお、ブロック選択信号ＩＯＢＳ＜０＞お
よびＩＯＢＳ＜１＞は、アドレス信号ビットと、アレイ
活性化信号ＡＣＴとの論理積により生成されてもよい。
ブロック選択信号を使用する回路において、スタンバイ
サイクル時、確実に、このアレイ活性化信号と組合せる
ことにより、プリチャージ状態に設定することができ
る。
よびＩＯＢＳ＜１＞は、アドレス信号ビットと、アレイ
活性化信号ＡＣＴとの論理積により生成されてもよい。
ブロック選択信号を使用する回路において、スタンバイ
サイクル時、確実に、このアレイ活性化信号と組合せる
ことにより、プリチャージ状態に設定することができ
る。
【００８２】［入出力バッファの構成］図１４は、図１
および２に示す入出力バッファ６ａおよび６ｂの構成を
概略的に示す図である。図１４において、入出力バッフ
ァ６ａは、グローバルデータバスＧＤＢＡに結合される
リードアンプ３３ａおよびライトドライバ３４ａと、こ
れらのリードアンプ３３ａおよびライトドライバ３４ａ
に結合されて内部データの転送を行なう入出力バッファ
回路３２ａを含む。リードアンプ３３ａはリードイネー
ブル信号ＲＥＬに従って活性化され、ライトドライバ３
４ａはライトイネーブル信号ＷＥＬに従って活性化され
る。この入出力バッファ回路３２ａは、リードアンプ３
３ａからの内部読出データＲＤＬを出力イネーブル信号
ＯＥＬの活性化時出力する出力回路と、外部からのデー
タを受けて、バッファ処理して内部書込データＷＤＬを
生成してライトドライバ３４ａへ与える入力回路を含
む。グローバルデータバスＧＤＢＡは、Ｎビットのグロ
ーバルデータ線対ＬＧＩＯおよび／ＬＧＩＯを含む。
および２に示す入出力バッファ６ａおよび６ｂの構成を
概略的に示す図である。図１４において、入出力バッフ
ァ６ａは、グローバルデータバスＧＤＢＡに結合される
リードアンプ３３ａおよびライトドライバ３４ａと、こ
れらのリードアンプ３３ａおよびライトドライバ３４ａ
に結合されて内部データの転送を行なう入出力バッファ
回路３２ａを含む。リードアンプ３３ａはリードイネー
ブル信号ＲＥＬに従って活性化され、ライトドライバ３
４ａはライトイネーブル信号ＷＥＬに従って活性化され
る。この入出力バッファ回路３２ａは、リードアンプ３
３ａからの内部読出データＲＤＬを出力イネーブル信号
ＯＥＬの活性化時出力する出力回路と、外部からのデー
タを受けて、バッファ処理して内部書込データＷＤＬを
生成してライトドライバ３４ａへ与える入力回路を含
む。グローバルデータバスＧＤＢＡは、Ｎビットのグロ
ーバルデータ線対ＬＧＩＯおよび／ＬＧＩＯを含む。
【００８３】入出力バッファ６ｂは、グローバルデータ
バスＧＤＢＢに結合されるリードアンプ３３ｂおよびラ
イトドライバ３４ｂと、外部とのデータの転送を行なう
入出力バッファ回路３２ｂを含む。このリードアンプ３
３ａはリードイネーブル信号ＲＥＲの活性化に応答して
活性化され、ライトドライバ３４ｂは、ライトイネーブ
ル信号ＷＥＲの活性化に応答して活性化される。入出力
バッファ回路３２ｂは、出力イネーブル信号ＯＥＲの活
性化に応答してリードアンプ３３ｂからの内部読出デー
タＲＤＲをバッファ処理して出力する。また、この入出
力バッファ回路３２ｂは、外部からのデータをバッファ
処理してライトドライバ３４ｂへ内部書込データＷＤＲ
を転送する。グローバルデータバスＧＤＢＢは、Ｎビッ
トのグローバルデータ線対ＲＧＩＯおよび／ＲＧＩＯを
含む。
バスＧＤＢＢに結合されるリードアンプ３３ｂおよびラ
イトドライバ３４ｂと、外部とのデータの転送を行なう
入出力バッファ回路３２ｂを含む。このリードアンプ３
３ａはリードイネーブル信号ＲＥＲの活性化に応答して
活性化され、ライトドライバ３４ｂは、ライトイネーブ
ル信号ＷＥＲの活性化に応答して活性化される。入出力
バッファ回路３２ｂは、出力イネーブル信号ＯＥＲの活
性化に応答してリードアンプ３３ｂからの内部読出デー
タＲＤＲをバッファ処理して出力する。また、この入出
力バッファ回路３２ｂは、外部からのデータをバッファ
処理してライトドライバ３４ｂへ内部書込データＷＤＲ
を転送する。グローバルデータバスＧＤＢＢは、Ｎビッ
トのグローバルデータ線対ＲＧＩＯおよび／ＲＧＩＯを
含む。
【００８４】入出力バッファ回路３２ａおよび３２ｂ
は、それぞれＮビットの内部データバスＤＢＬ＜Ｎ−
１：０＞およびＤＢＲ＜Ｎ−１：０＞に結合される。こ
れらの内部データバスＤＢＬ＜Ｎ−１：０＞およびＤＢ
Ｒ＜Ｎ−１：０＞は、それぞれＩＯセレクタに結合され
る。
は、それぞれＮビットの内部データバスＤＢＬ＜Ｎ−
１：０＞およびＤＢＲ＜Ｎ−１：０＞に結合される。こ
れらの内部データバスＤＢＬ＜Ｎ−１：０＞およびＤＢ
Ｒ＜Ｎ−１：０＞は、それぞれＩＯセレクタに結合され
る。
【００８５】制御回路８は、バンク指定信号ＢＡ、ブロ
ック選択信号ＩＯＢＳ＜１：０＞、読出指示信号ＲＥＡ
Ｄ、書込指示信号ＷＲＩＴＥおよびアレイ活性化信号Ａ
ＣＴに従って、出力イネーブル信号ＯＥＬおよびＯＥ
Ｒ、リードイネーブル信号ＲＥＬおよびＲＥＲ、および
ライトイネーブル信号ＷＥＬおよびＷＥＲを形成する入
出力ブロック制御回路３ａを含む。
ック選択信号ＩＯＢＳ＜１：０＞、読出指示信号ＲＥＡ
Ｄ、書込指示信号ＷＲＩＴＥおよびアレイ活性化信号Ａ
ＣＴに従って、出力イネーブル信号ＯＥＬおよびＯＥ
Ｒ、リードイネーブル信号ＲＥＬおよびＲＥＲ、および
ライトイネーブル信号ＷＥＬおよびＷＥＲを形成する入
出力ブロック制御回路３ａを含む。
【００８６】図１５は、入出力バッファ６ａおよび６ｂ
のより具体的構成を示す図である。図１４においては、
１ビットの入出力バッファの構成を示す。図１５におい
て、入出力バッファ回路３２は、出力イネーブル信号Ｏ
Ｅ（ＯＥＬ，ＯＥＲ）の活性化に応答して内部読出デー
タＲＤをバッファ処理して出力する出力バッファ３２ｃ
ａと、データバス線ＤＢ上の信号をバッファ処理して内
部書込データＷＤを生成する入力バッファ３２ｃｂを含
む。
のより具体的構成を示す図である。図１４においては、
１ビットの入出力バッファの構成を示す。図１５におい
て、入出力バッファ回路３２は、出力イネーブル信号Ｏ
Ｅ（ＯＥＬ，ＯＥＲ）の活性化に応答して内部読出デー
タＲＤをバッファ処理して出力する出力バッファ３２ｃ
ａと、データバス線ＤＢ上の信号をバッファ処理して内
部書込データＷＤを生成する入力バッファ３２ｃｂを含
む。
【００８７】リードアンプ３３（３３ａ，３３ｂ）は、
リードイネーブル信号ＲＥ（ＲＥＬ，ＲＥＲ）の活性化
に応答してグローバルデータ線ＧＩＯ，／ＧＩＯ上のデ
ータを差動増幅して内部読出データを生成する。このリ
ードアンプ３３と出力バッファ３２ａの間には、読出ク
ロック信号ＲＤＣＬＫの立上がりに応答して転送するレ
イテンシシフト回路３５が設けられる。図１５において
は、このレイテンシシフト回路３５は、２段のＤフリッ
プフロップで構成される場合を一例として示す。レイテ
ンシシフタは、リードコマンドが与えられてから実際に
データが外部に読出されるまでに必要とされるクロック
サイクル期間に応じて、必要な期間内部読出データのシ
フト動作を行なう。
リードイネーブル信号ＲＥ（ＲＥＬ，ＲＥＲ）の活性化
に応答してグローバルデータ線ＧＩＯ，／ＧＩＯ上のデ
ータを差動増幅して内部読出データを生成する。このリ
ードアンプ３３と出力バッファ３２ａの間には、読出ク
ロック信号ＲＤＣＬＫの立上がりに応答して転送するレ
イテンシシフト回路３５が設けられる。図１５において
は、このレイテンシシフト回路３５は、２段のＤフリッ
プフロップで構成される場合を一例として示す。レイテ
ンシシフタは、リードコマンドが与えられてから実際に
データが外部に読出されるまでに必要とされるクロック
サイクル期間に応じて、必要な期間内部読出データのシ
フト動作を行なう。
【００８８】ライトドライバ３４（３４ａ，３４ｂ）
は、ライトイネーブル信号ＷＥ（ＷＥＬ，ＷＥＲ）の活
性化に応答して入力バッファ３２ｃｂからの内部書込デ
ータＷＤに従って相補書込データを生成してグローバル
データ線ＧＩＯおよび／ＧＩＯ上に伝達する。この図１
５に示す構成は、グローバルデータバスの各バス線対そ
れぞれに対応して設けられ、Ｎビットのデータの転送が
行なわれる。
は、ライトイネーブル信号ＷＥ（ＷＥＬ，ＷＥＲ）の活
性化に応答して入力バッファ３２ｃｂからの内部書込デ
ータＷＤに従って相補書込データを生成してグローバル
データ線ＧＩＯおよび／ＧＩＯ上に伝達する。この図１
５に示す構成は、グローバルデータバスの各バス線対そ
れぞれに対応して設けられ、Ｎビットのデータの転送が
行なわれる。
【００８９】なお、図１５に示すレイテンシシフト回路
３５は、リードクロック信号ＲＤＣＬＫの１クロックサ
イクルのシフト動作を行なっている。このレイテンシシ
フト回路３５のＤフリップフロップの段数は、ＤＲＡＭ
（ＤＲＡＭマクロ）のリードレイテンシに合わせて適当
に定められればよい。
３５は、リードクロック信号ＲＤＣＬＫの１クロックサ
イクルのシフト動作を行なっている。このレイテンシシ
フト回路３５のＤフリップフロップの段数は、ＤＲＡＭ
（ＤＲＡＭマクロ）のリードレイテンシに合わせて適当
に定められればよい。
【００９０】［入出力ブロック制御回路８ａの構成］図
１６は、図１４に示す入出力ブロック制御回路８ａの構
成を概略的に示す図である。図１６において、入出力ブ
ロック制御回路８ａは、アレイ活性化信号ＡＣＴとバン
ク指定信号ＢＡを受けるＡＮＤ回路３８ａと、アレイ活
性化信号ＡＣＴとバンク指定信号／ＢＡを受けるＡＮＤ
回路３８ｂと、読出指示信号ＲＥＡＤとバンク指定信号
ＢＡを受けるＡＮＤ回路３８ｃと、読出指示信号ＲＥＡ
Ｄとバンク指定信号／ＢＡを受けるＡＮＤ回路３８ｄ
と、書込指示信号ＷＲＩＴＥとバンク指定信号ＢＡを受
けるＡＮＤ回路３８ｅと、書込指示信号ＷＲＩＴＥとバ
ンク指定信号／ＢＡを受けるＡＮＤ回路３８ｆと、アレ
イ活性化信号ＡＣＴとバンク指定信号／ＢＡを受けるＡ
ＮＤ回路３８ｇと、アレイ活性化信号ＡＣＴとバンク指
定信号ＢＡを受けるＡＮＤ回路３８ｈを含む。バンク指
定信号ＢＡは、活性化時（Ｈレベルのとき）、バンクＢ
Ｋ♯０を指定し、バンク指定信号／ＢＡは、活性化時、
バンクＢＫ♯１を指定する。
１６は、図１４に示す入出力ブロック制御回路８ａの構
成を概略的に示す図である。図１６において、入出力ブ
ロック制御回路８ａは、アレイ活性化信号ＡＣＴとバン
ク指定信号ＢＡを受けるＡＮＤ回路３８ａと、アレイ活
性化信号ＡＣＴとバンク指定信号／ＢＡを受けるＡＮＤ
回路３８ｂと、読出指示信号ＲＥＡＤとバンク指定信号
ＢＡを受けるＡＮＤ回路３８ｃと、読出指示信号ＲＥＡ
Ｄとバンク指定信号／ＢＡを受けるＡＮＤ回路３８ｄ
と、書込指示信号ＷＲＩＴＥとバンク指定信号ＢＡを受
けるＡＮＤ回路３８ｅと、書込指示信号ＷＲＩＴＥとバ
ンク指定信号／ＢＡを受けるＡＮＤ回路３８ｆと、アレ
イ活性化信号ＡＣＴとバンク指定信号／ＢＡを受けるＡ
ＮＤ回路３８ｇと、アレイ活性化信号ＡＣＴとバンク指
定信号ＢＡを受けるＡＮＤ回路３８ｈを含む。バンク指
定信号ＢＡは、活性化時（Ｈレベルのとき）、バンクＢ
Ｋ♯０を指定し、バンク指定信号／ＢＡは、活性化時、
バンクＢＫ♯１を指定する。
【００９１】入出力ブロック制御回路８ａは、さらに、
ＡＮＤ回路３８ａの出力信号の立上がりに応答してブロ
ック選択信号ＩＯＢＳ＜０＞を取込み出力するＤフリッ
プフロップ３９ａと、ＡＮＤ回路３８ｂの出力信号の立
上がりに応答してブロック選択信号ＩＯＢＳ＜０＞を取
込みかつ出力するＤフリップフロップ３９ｂと、ＡＮＤ
回路３８ｇの出力信号の立上がりに応答してブロック選
択信号ＩＯＢＳ＜１＞を取込みかつ出力するＤフリップ
フロップ３９ｃと、ＡＮＤ回路３８ｈの出力信号の立上
がりに応答してブロック選択信号ＩＯＢＳ＜１＞を取込
みかつ出力するＤフリップフロップ３９ｄを含む。これ
らのＤフリップフロップ３９ａ−３９ｄにより、アクテ
ィブコマンドが与えられアレイ活性化指示信号ＡＣＴが
活性状態とされたときに、ブロック選択信号ＩＯＢＳ＜
０＞およびＩＯＢＳ＜１＞を取込む。これにより、指定
バンクにおいて、活性化信号に従って行選択が行なわれ
センスアンプにより選択メモリセルのデータがラッチさ
れているメモリサブアレイに対してデータの書込／読出
を行なうことができる。また、これらのＤフリップフロ
ップ３９ａ−３９ｄは、プリチャージコマンドが与えら
れて、バンクの選択サブアレイを非選択状態へ駆動する
プリチャージ動作を行なうときには、そのラッチデータ
がリセットされる（この経路は示さず）。
ＡＮＤ回路３８ａの出力信号の立上がりに応答してブロ
ック選択信号ＩＯＢＳ＜０＞を取込み出力するＤフリッ
プフロップ３９ａと、ＡＮＤ回路３８ｂの出力信号の立
上がりに応答してブロック選択信号ＩＯＢＳ＜０＞を取
込みかつ出力するＤフリップフロップ３９ｂと、ＡＮＤ
回路３８ｇの出力信号の立上がりに応答してブロック選
択信号ＩＯＢＳ＜１＞を取込みかつ出力するＤフリップ
フロップ３９ｃと、ＡＮＤ回路３８ｈの出力信号の立上
がりに応答してブロック選択信号ＩＯＢＳ＜１＞を取込
みかつ出力するＤフリップフロップ３９ｄを含む。これ
らのＤフリップフロップ３９ａ−３９ｄにより、アクテ
ィブコマンドが与えられアレイ活性化指示信号ＡＣＴが
活性状態とされたときに、ブロック選択信号ＩＯＢＳ＜
０＞およびＩＯＢＳ＜１＞を取込む。これにより、指定
バンクにおいて、活性化信号に従って行選択が行なわれ
センスアンプにより選択メモリセルのデータがラッチさ
れているメモリサブアレイに対してデータの書込／読出
を行なうことができる。また、これらのＤフリップフロ
ップ３９ａ−３９ｄは、プリチャージコマンドが与えら
れて、バンクの選択サブアレイを非選択状態へ駆動する
プリチャージ動作を行なうときには、そのラッチデータ
がリセットされる（この経路は示さず）。
【００９２】入出力ブロック制御回路８ａは、さらに、
ＡＮＤ回路３８ｃの出力信号の活性化時活性化され、Ｄ
フリップフロップ３９ａの出力Ｑからの信号をバッファ
処理してリードイネーブル信号ＲＥＬを生成するトライ
ステートバッファ４０ａと、ＡＮＤ回路３８ｄの出力信
号が活性状態のときに活性化され、Ｄフリップフロップ
３９ｂの出力Ｑからの信号をバッファ処理してリードイ
ネーブル信号ＲＥＬを生成するトライステートバッファ
４０ｂと、トライステートバッファ４０ａおよび４０ｂ
の出力信号を、リードクロック信号ＲＤＣＬＫに従って
転送して出力イネーブル信号ＯＥＬを生成するシフト回
路４１ａを含む。このシフト回路４１ａは、２段のＤフ
リップフロップを含み、これらの２段のＤフリップフロ
ップは、そのクロック入力Ｔに、リードクロック信号Ｒ
ＤＣＬＫを受ける。このシフト回路４１ａにより、図１
５に示すレイテンシシフト回路３５のデータ転送に合わ
せて、リードアンプ３３が活性化された後に、出力バッ
ファ３２ｃａを活性化する。
ＡＮＤ回路３８ｃの出力信号の活性化時活性化され、Ｄ
フリップフロップ３９ａの出力Ｑからの信号をバッファ
処理してリードイネーブル信号ＲＥＬを生成するトライ
ステートバッファ４０ａと、ＡＮＤ回路３８ｄの出力信
号が活性状態のときに活性化され、Ｄフリップフロップ
３９ｂの出力Ｑからの信号をバッファ処理してリードイ
ネーブル信号ＲＥＬを生成するトライステートバッファ
４０ｂと、トライステートバッファ４０ａおよび４０ｂ
の出力信号を、リードクロック信号ＲＤＣＬＫに従って
転送して出力イネーブル信号ＯＥＬを生成するシフト回
路４１ａを含む。このシフト回路４１ａは、２段のＤフ
リップフロップを含み、これらの２段のＤフリップフロ
ップは、そのクロック入力Ｔに、リードクロック信号Ｒ
ＤＣＬＫを受ける。このシフト回路４１ａにより、図１
５に示すレイテンシシフト回路３５のデータ転送に合わ
せて、リードアンプ３３が活性化された後に、出力バッ
ファ３２ｃａを活性化する。
【００９３】入出力ブロック制御回路８ａは、さらに、
ＡＮＤ回路３８ｃの出力信号の活性化時活性化され、Ｄ
フリップフロップ３９ｄの出力信号をバッファ処理して
リードイネーブル信号ＲＥＲを生成するトライステート
バッファ４０ｃと、ＡＮＤ回路３８ｄの出力信号の活性
化時活性化され、Ｄフリップフロップ３９ｃの出力信号
をバッファ処理してリードイネーブル信号ＲＥＲを生成
するトライステートバッファ４０ｄと、ＡＮＤ回路３８
ｅの出力信号の活性化時活性化され、それぞれ、Ｄフリ
ップフロップ３９ａおよび３９ｄの出力信号をバッファ
処理して、ライトイネーブル信号ＷＥＬおよびＷＥＲを
生成するトライステートバッファ４０ｅおよび４０ｈ
と、ＡＮＤ回路３８ｆの出力信号の活性化時活性化さ
れ、それぞれ、Ｄフリップフロップ３９ｂおよび３９ｃ
の出力信号をバッファ処理してライトイネーブル信号Ｗ
ＥＬおよびＷＥＲを生成するトライステートバッファ４
０ｆおよび４０ｇを含む。
ＡＮＤ回路３８ｃの出力信号の活性化時活性化され、Ｄ
フリップフロップ３９ｄの出力信号をバッファ処理して
リードイネーブル信号ＲＥＲを生成するトライステート
バッファ４０ｃと、ＡＮＤ回路３８ｄの出力信号の活性
化時活性化され、Ｄフリップフロップ３９ｃの出力信号
をバッファ処理してリードイネーブル信号ＲＥＲを生成
するトライステートバッファ４０ｄと、ＡＮＤ回路３８
ｅの出力信号の活性化時活性化され、それぞれ、Ｄフリ
ップフロップ３９ａおよび３９ｄの出力信号をバッファ
処理して、ライトイネーブル信号ＷＥＬおよびＷＥＲを
生成するトライステートバッファ４０ｅおよび４０ｈ
と、ＡＮＤ回路３８ｆの出力信号の活性化時活性化さ
れ、それぞれ、Ｄフリップフロップ３９ｂおよび３９ｃ
の出力信号をバッファ処理してライトイネーブル信号Ｗ
ＥＬおよびＷＥＲを生成するトライステートバッファ４
０ｆおよび４０ｇを含む。
【００９４】リードイネーブル信号ＲＥＬを、シフト回
路４１ａにより、リードクロック信号ＲＤＣＬＫの１ク
ロックサイクル期間遅延して、出力イネーブル信号ＯＥ
Ｌを生成し、リードイネーブル信号ＲＥＲをシフト回路
４１ｂにより、リードクロック信号ＲＤＣＬＫの１クロ
ックサイクル期間遅延して、出力イネーブル信号ＯＥＲ
を生成する。これらのシフト回路４１ａおよび４１ｂ
は、２段のＤフリップフロップで構成され、これらのＤ
フリップフロップはリードクロック信号ＲＤＣＬＫの立
上がりに応答して、それぞれ与えられた信号を取込みラ
ッチする。
路４１ａにより、リードクロック信号ＲＤＣＬＫの１ク
ロックサイクル期間遅延して、出力イネーブル信号ＯＥ
Ｌを生成し、リードイネーブル信号ＲＥＲをシフト回路
４１ｂにより、リードクロック信号ＲＤＣＬＫの１クロ
ックサイクル期間遅延して、出力イネーブル信号ＯＥＲ
を生成する。これらのシフト回路４１ａおよび４１ｂ
は、２段のＤフリップフロップで構成され、これらのＤ
フリップフロップはリードクロック信号ＲＤＣＬＫの立
上がりに応答して、それぞれ与えられた信号を取込みラ
ッチする。
【００９５】今、バンク指定信号ＢＡに従ってバンクＢ
Ｋ♯１に対するアレイ活性化信号ＡＣＴが与えられ、バ
ンクＢＫ♯１において、ワード線選択およびメモリセル
のデータのセンス動作が行なわれている状態を考える。
この状態において、ブロック選択信号ＩＯＢＳ＜０＞が
Ｈレベルのときには、Ｄフリップフロップ３９ａの出力
信号がＨレベルとなる。Ｄフリップフロップ３９ｂの出
力信号は、バンク指定信号／ＢＡが指定するバンクＢＫ
♯０の状態により異なる。バンクＢＫ♯０がプリチャー
ジ状態のときには、Ｄフリップフロップ３９ｂの出力信
号はＬレベルである（プリチャージ時にリセットされる
ため）。
Ｋ♯１に対するアレイ活性化信号ＡＣＴが与えられ、バ
ンクＢＫ♯１において、ワード線選択およびメモリセル
のデータのセンス動作が行なわれている状態を考える。
この状態において、ブロック選択信号ＩＯＢＳ＜０＞が
Ｈレベルのときには、Ｄフリップフロップ３９ａの出力
信号がＨレベルとなる。Ｄフリップフロップ３９ｂの出
力信号は、バンク指定信号／ＢＡが指定するバンクＢＫ
♯０の状態により異なる。バンクＢＫ♯０がプリチャー
ジ状態のときには、Ｄフリップフロップ３９ｂの出力信
号はＬレベルである（プリチャージ時にリセットされる
ため）。
【００９６】この状態で、バンク指定信号ＢＡと読出指
示信号ＲＥＡＤが与えられた場合、ＡＮＤ回路３８ｃの
出力信号がＨレベルとなり、トライステートバッファ４
０ａが活性化され、Ｄフリップフロップ３９ａの出力信
号に従って、リードイネーブル信号ＲＥＬが活性化さ
れ、このバンクＢＫ♯１のメモリサブアレイ２ａの選択
メモリセルのデータの読出が行なわれる。リードクロッ
ク信号ＲＤＣＬＫの１クロックサイクル経過後、出力イ
ネーブル信号ＯＥＬが活性化される。
示信号ＲＥＡＤが与えられた場合、ＡＮＤ回路３８ｃの
出力信号がＨレベルとなり、トライステートバッファ４
０ａが活性化され、Ｄフリップフロップ３９ａの出力信
号に従って、リードイネーブル信号ＲＥＬが活性化さ
れ、このバンクＢＫ♯１のメモリサブアレイ２ａの選択
メモリセルのデータの読出が行なわれる。リードクロッ
ク信号ＲＤＣＬＫの１クロックサイクル経過後、出力イ
ネーブル信号ＯＥＬが活性化される。
【００９７】ここで、リードクロック信号ＲＤＣＬＫ
は、制御回路へ与えられるクロック信号ＣＬＫに従って
データ読出指示の印加時、所定期間活性化され、このク
ロック信号ＣＬＫに従って生成されてもよく、常時生成
されてもよい。一方、このとき、バンク指定信号／ＢＡ
とともに読出指示信号ＲＥＡＤが与えられた場合、Ｄフ
リップフロップ３９ｂの出力信号がＬレベルのときに
は、トライステートバッファ４０ｂの出力信号はＬレベ
ルであり、リードイネーブル信号ＲＥＬは非活性状態を
維持する。したがって、非選択（プリチャージ状態の）
バンクに対するデータ読出指示が与えられた場合、正確
に、そのアクセスを禁止することができる。この動作
は、データ書込時においても同様であり、１つのバンク
についてアクティブコマンドが与えられた後に、リード
コマンドまたはライトコマンドが与えられたときにの
み、データの書込／読出が行なわれる。ハーフページモ
ード時においては、ブロック選択信号ＩＯＢＳ＜０＞お
よびＩＯＢＳ＜１＞の一方が選択状態へ駆動される。ノ
ーマルページモード時においては、ブロック選択信号Ｉ
ＯＢＳ＜０＞およびＩＯＢＳ＜１＞の両者がＨレベルの
活性状態となる。１つのバンクについて、アクティブコ
マンドが与えられた後にリードコマンドまたはライトコ
マンドが与えられたときには、Ｄフリップフロップ３９
ａ−３９ｄの出力信号に従って、トライステートバッフ
ァ４０ａ−４０ｈに従ってリードイネーブル信号ＲＥＬ
およびＲＥＲまたはライトイネーブル信号ＷＥＬおよび
ＷＥＲが活性化される。
は、制御回路へ与えられるクロック信号ＣＬＫに従って
データ読出指示の印加時、所定期間活性化され、このク
ロック信号ＣＬＫに従って生成されてもよく、常時生成
されてもよい。一方、このとき、バンク指定信号／ＢＡ
とともに読出指示信号ＲＥＡＤが与えられた場合、Ｄフ
リップフロップ３９ｂの出力信号がＬレベルのときに
は、トライステートバッファ４０ｂの出力信号はＬレベ
ルであり、リードイネーブル信号ＲＥＬは非活性状態を
維持する。したがって、非選択（プリチャージ状態の）
バンクに対するデータ読出指示が与えられた場合、正確
に、そのアクセスを禁止することができる。この動作
は、データ書込時においても同様であり、１つのバンク
についてアクティブコマンドが与えられた後に、リード
コマンドまたはライトコマンドが与えられたときにの
み、データの書込／読出が行なわれる。ハーフページモ
ード時においては、ブロック選択信号ＩＯＢＳ＜０＞お
よびＩＯＢＳ＜１＞の一方が選択状態へ駆動される。ノ
ーマルページモード時においては、ブロック選択信号Ｉ
ＯＢＳ＜０＞およびＩＯＢＳ＜１＞の両者がＨレベルの
活性状態となる。１つのバンクについて、アクティブコ
マンドが与えられた後にリードコマンドまたはライトコ
マンドが与えられたときには、Ｄフリップフロップ３９
ａ−３９ｄの出力信号に従って、トライステートバッフ
ァ４０ａ−４０ｈに従ってリードイネーブル信号ＲＥＬ
およびＲＥＲまたはライトイネーブル信号ＷＥＬおよび
ＷＥＲが活性化される。
【００９８】［全体の読出動作］図１７は、この発明に
従うＤＲＡＭのデータ読出時の動作を示すタイミングチ
ャート図である。図１７に示すタイミングチャート図を
参照してデータ読出時の動作について簡単に説明する。
従うＤＲＡＭのデータ読出時の動作を示すタイミングチ
ャート図である。図１７に示すタイミングチャート図を
参照してデータ読出時の動作について簡単に説明する。
【００９９】クロック信号ＣＬＫのサイクル♯１におい
て、アクティブコマンドＣＭＤが与えられる。このアク
ティブコマンドに従ってアレイ活性化指示信号ＡＣＴが
活性化される。このとき、アドレス信号ＡＤＤ＜０：ｋ
＞およびブロック指定信号ＡＤＤ＜ｋ＋１＞およびバン
ク選択信号ＢＡ（ＢＡ０，ＢＡ１）が与えられる。バン
クＢＫ♯０が指定され、またアドレスビットＡＤＤ＜ｋ
＋１＞に従って、ブロック選択信号ＩＯＢＳ＜１＞が活
性化される（ハーフページモードの動作について説明す
る）。また、リードクロック信号ＲＤＣＬＫは、クロッ
ク信号ＣＬＫと相補な信号である。
て、アクティブコマンドＣＭＤが与えられる。このアク
ティブコマンドに従ってアレイ活性化指示信号ＡＣＴが
活性化される。このとき、アドレス信号ＡＤＤ＜０：ｋ
＞およびブロック指定信号ＡＤＤ＜ｋ＋１＞およびバン
ク選択信号ＢＡ（ＢＡ０，ＢＡ１）が与えられる。バン
クＢＫ♯０が指定され、またアドレスビットＡＤＤ＜ｋ
＋１＞に従って、ブロック選択信号ＩＯＢＳ＜１＞が活
性化される（ハーフページモードの動作について説明す
る）。また、リードクロック信号ＲＤＣＬＫは、クロッ
ク信号ＣＬＫと相補な信号である。
【０１００】ここで、アドレスビットＡＤＤ＜ｋ＋１＞
の反転信号がブロック選択信号ＩＯＢＳ＜０＞である
（図１３（Ａ）参照）。このバンクＢＫ♯０において、
アドレス信号Ｘａに従ってワード線ＲＷＬ０（ｊ）がワ
ード線・ＳＡドライバ５ｄ（図３参照）により活性化さ
れ、メモリサブアレイ２ｄにおいてワード線ＲＷＬ０
（ｉ）が選択状態へ駆動される。
の反転信号がブロック選択信号ＩＯＢＳ＜０＞である
（図１３（Ａ）参照）。このバンクＢＫ♯０において、
アドレス信号Ｘａに従ってワード線ＲＷＬ０（ｊ）がワ
ード線・ＳＡドライバ５ｄ（図３参照）により活性化さ
れ、メモリサブアレイ２ｄにおいてワード線ＲＷＬ０
（ｉ）が選択状態へ駆動される。
【０１０１】クロックサイクル♯２において再びアクテ
ィブコマンドが与えられアレイ活性化指示信号ＡＣＴが
活性化される。このとき、アドレスビットＡＤＤ＜ｋ＋
１＞が“１”になり、ブロック選択信号ＩＯＢＳ＜０＞
が選択状態へ駆動される。バンクアドレスＢＡ（ＢＡ
０，ＢＡ１）がバンクＢＫ♯１を指定する。したがっ
て、図３に示すロウデコーダ／ロウ系制御回路１４ａの
制御の下に、ワード線駆動信号ＬＷＬ１が活性化され、
メモリサブアレイ２ａにおいてワード線ＬＷＬ１（ｊ）
が選択状態へ駆動される。また、ワード線ＲＷＬ０
（ａ）およびＬＷＬ１（ｊ）の選択時、ロウデコーダ／
ロウ系制御回路１４ｂおよび１４ａに従ってセンスアン
プ活性化信号ＲＳＡＥ０およびＬＳＡＥ１が活性化され
る。これにより、バンクＢＫ♯０およびＢＫ♯１におい
て、メモリサブアレイ２ｄおよび２ａにおいてメモリセ
ルのデータの検知、増幅およびラッチが行なわれてい
る。
ィブコマンドが与えられアレイ活性化指示信号ＡＣＴが
活性化される。このとき、アドレスビットＡＤＤ＜ｋ＋
１＞が“１”になり、ブロック選択信号ＩＯＢＳ＜０＞
が選択状態へ駆動される。バンクアドレスＢＡ（ＢＡ
０，ＢＡ１）がバンクＢＫ♯１を指定する。したがっ
て、図３に示すロウデコーダ／ロウ系制御回路１４ａの
制御の下に、ワード線駆動信号ＬＷＬ１が活性化され、
メモリサブアレイ２ａにおいてワード線ＬＷＬ１（ｊ）
が選択状態へ駆動される。また、ワード線ＲＷＬ０
（ａ）およびＬＷＬ１（ｊ）の選択時、ロウデコーダ／
ロウ系制御回路１４ｂおよび１４ａに従ってセンスアン
プ活性化信号ＲＳＡＥ０およびＬＳＡＥ１が活性化され
る。これにより、バンクＢＫ♯０およびＢＫ♯１におい
て、メモリサブアレイ２ｄおよび２ａにおいてメモリセ
ルのデータの検知、増幅およびラッチが行なわれてい
る。
【０１０２】続いて、クロックサイクル♯３において、
リードコマンドを与え読出指示信号ＲＥＡＤを活性化す
る。このとき、バンクＢＫ♯０が指定される。データ読
出時においては、アドレスビットＡＤＤ＜ｋ＋１＞は任
意である（図１６に示すように、アレイ活性化指示信号
に従って、Ｄフリップフロップ３９ａ−３９ｄにより、
データアクセス動作（データの読出／書込）を行なうメ
モリサブアレイは特定されるため）。
リードコマンドを与え読出指示信号ＲＥＡＤを活性化す
る。このとき、バンクＢＫ♯０が指定される。データ読
出時においては、アドレスビットＡＤＤ＜ｋ＋１＞は任
意である（図１６に示すように、アレイ活性化指示信号
に従って、Ｄフリップフロップ３９ａ−３９ｄにより、
データアクセス動作（データの読出／書込）を行なうメ
モリサブアレイは特定されるため）。
【０１０３】ＹアドレスＹａに従って、バンクＢＫ♯０
において、ブロック選択信号ＩＯＢＳ＜０＞が選択状態
にあり、このメモリサブアレイ２ｃにおいてメモリセル
選択が行なわれ、読出データＱａ０およびＱａ１が、グ
ローバルデータバスＲＧＩＯ上に伝達される。ここで、
バースト長２の動作を示しており、ＮビットのデータＱ
ａ０およびＱａ１が、順次選択される。
において、ブロック選択信号ＩＯＢＳ＜０＞が選択状態
にあり、このメモリサブアレイ２ｃにおいてメモリセル
選択が行なわれ、読出データＱａ０およびＱａ１が、グ
ローバルデータバスＲＧＩＯ上に伝達される。ここで、
バースト長２の動作を示しており、ＮビットのデータＱ
ａ０およびＱａ１が、順次選択される。
【０１０４】このグローバルデータバスＲＧＩＯ上にデ
ータが読出された場合、図１６に示すトライステートバ
ッファ４０ｄによりリードイネーブル信号ＲＥＲが活性
化され、図１４に示すリードアンプ３３ｂが活性化さ
れ、続いて出力イネーブル信号ＯＥＲが活性化される。
ここで、出力イネーブル信号ＯＥＲが、リードイネーブ
ル信号ＲＥＲに対して１．５クロックサイクル遅延して
いる状態を一例として示す。この出力イネーブル信号Ｏ
ＥＲの活性化に応答して、データＱａ０およびＱａ１が
順次出力される。このデータＱａ０およびＱａ１は、リ
ードクロック信号ＲＤＣＬＫの従って転送されており、
このリードクロック信号ＲＤＣＬＫはクロック信号ＣＬ
Ｋと相補なクロック信号であり、したがって、クロック
信号ＣＬＫの立上がりエッジにおいては、データＱａ０
およびＱａ１は確定状態にある。
ータが読出された場合、図１６に示すトライステートバ
ッファ４０ｄによりリードイネーブル信号ＲＥＲが活性
化され、図１４に示すリードアンプ３３ｂが活性化さ
れ、続いて出力イネーブル信号ＯＥＲが活性化される。
ここで、出力イネーブル信号ＯＥＲが、リードイネーブ
ル信号ＲＥＲに対して１．５クロックサイクル遅延して
いる状態を一例として示す。この出力イネーブル信号Ｏ
ＥＲの活性化に応答して、データＱａ０およびＱａ１が
順次出力される。このデータＱａ０およびＱａ１は、リ
ードクロック信号ＲＤＣＬＫの従って転送されており、
このリードクロック信号ＲＤＣＬＫはクロック信号ＣＬ
Ｋと相補なクロック信号であり、したがって、クロック
信号ＣＬＫの立上がりエッジにおいては、データＱａ０
およびＱａ１は確定状態にある。
【０１０５】続いて、クロックサイクル♯４において再
びリードコマンドを与え、読出指示信号ＲＥＡＤに従っ
てバンクＢＫ♯１に対するデータのアクセスが行なわ
れ、バンクＢＫ♯１のメモリサブアレイ２ａにおいてグ
ローバルデータ線ＬＧＩＯおよびデータＱｂ０およびＱ
ｂ１が順次読出される。このリードコマンドに従って、
再びリードイネーブル信号ＲＥＬおよび出力イネーブル
信号ＯＥＬが順次活性化され、ＮビットデータＱｂ０お
よびＱｂ１が順次出力される。
びリードコマンドを与え、読出指示信号ＲＥＡＤに従っ
てバンクＢＫ♯１に対するデータのアクセスが行なわ
れ、バンクＢＫ♯１のメモリサブアレイ２ａにおいてグ
ローバルデータ線ＬＧＩＯおよびデータＱｂ０およびＱ
ｂ１が順次読出される。このリードコマンドに従って、
再びリードイネーブル信号ＲＥＬおよび出力イネーブル
信号ＯＥＬが順次活性化され、ＮビットデータＱｂ０お
よびＱｂ１が順次出力される。
【０１０６】クロックサイクル♯５においてプリチャー
ジコマンドＰＲＥＡを与え、全バンクをプリチャージ状
態に復帰させる。
ジコマンドＰＲＥＡを与え、全バンクをプリチャージ状
態に復帰させる。
【０１０７】これにより、選択ワード線およびセンスア
ンプがすべて非活性状態に駆動される。
ンプがすべて非活性状態に駆動される。
【０１０８】図１８は、このハーフページモード時にお
けるデータ書込動作を示すタイミングチャート図であ
る。このデータ書込時においても、クロックサイクル♯
０および♯１において、図１７に示すデータ読出時と同
様、アクティブコマンドが与えられバンクＢＫ♯０およ
びＢＫ♯１それぞれにおいて、行選択動作が行なわれ
る。アドレスビットＡＤＤ＜ｋ＋１＞に従ってブロック
選択信号ＩＯＢＳ＜１＞およびＩＯＢＳ＜０＞がバンク
ＢＫ♯０およびＢＫ♯１それぞれに対して活性化され
る。
けるデータ書込動作を示すタイミングチャート図であ
る。このデータ書込時においても、クロックサイクル♯
０および♯１において、図１７に示すデータ読出時と同
様、アクティブコマンドが与えられバンクＢＫ♯０およ
びＢＫ♯１それぞれにおいて、行選択動作が行なわれ
る。アドレスビットＡＤＤ＜ｋ＋１＞に従ってブロック
選択信号ＩＯＢＳ＜１＞およびＩＯＢＳ＜０＞がバンク
ＢＫ♯０およびＢＫ♯１それぞれに対して活性化され
る。
【０１０９】このアクティブコマンドに従ってバンクＢ
Ｋ♯０およびＢＫ♯１において、ブロック選択信号ＩＯ
ＢＳ＜１＞およびＩＯＢＳ＜０＞が指定するメモリサブ
アレイ２ｄおよび２ａにおいてセンス動作が完了する
と、クロックサイクル♯ａにおいてデータ書込を示すラ
イトコマンドが与えられ書込指示信号ＷＲＩＴＥが活性
化される。このデータ書込時においては、同時に書込デ
ータＤａ０およびＤａ１がそれぞれクロック信号ＣＬＫ
に同期して与えられ、ライトコマンドに従って、図１６
に示すトライステートバッファ４０ｇに従ってライトイ
ネーブル信号ＷＥＲが活性化され、Ｎビットの書込デー
タＤａ０およびＤａ１が、ライトドライバ３４ｂを介し
てグローバルデータ線ＲＧＩＯ（ＧＤＢＢ）に伝達され
る。ここで、図１８において、グローバルデータ線ＲＧ
ＩＯ０は、バンクＢＫ♯０に対して設けられており、グ
ローバルデータ線ＲＧＩＯ１は、バンクＢＫ♯１に対し
て設けられており、これらは、連続的に延在している。
バンクＢＫ♯０に対する書込データが伝達されることを
示すため、これらのグローバルデータ線ＲＧＩＯ０およ
びＲＧＩＯ１を別々に示す。
Ｋ♯０およびＢＫ♯１において、ブロック選択信号ＩＯ
ＢＳ＜１＞およびＩＯＢＳ＜０＞が指定するメモリサブ
アレイ２ｄおよび２ａにおいてセンス動作が完了する
と、クロックサイクル♯ａにおいてデータ書込を示すラ
イトコマンドが与えられ書込指示信号ＷＲＩＴＥが活性
化される。このデータ書込時においては、同時に書込デ
ータＤａ０およびＤａ１がそれぞれクロック信号ＣＬＫ
に同期して与えられ、ライトコマンドに従って、図１６
に示すトライステートバッファ４０ｇに従ってライトイ
ネーブル信号ＷＥＲが活性化され、Ｎビットの書込デー
タＤａ０およびＤａ１が、ライトドライバ３４ｂを介し
てグローバルデータ線ＲＧＩＯ（ＧＤＢＢ）に伝達され
る。ここで、図１８において、グローバルデータ線ＲＧ
ＩＯ０は、バンクＢＫ♯０に対して設けられており、グ
ローバルデータ線ＲＧＩＯ１は、バンクＢＫ♯１に対し
て設けられており、これらは、連続的に延在している。
バンクＢＫ♯０に対する書込データが伝達されることを
示すため、これらのグローバルデータ線ＲＧＩＯ０およ
びＲＧＩＯ１を別々に示す。
【０１１０】クロックサイクル♯ｂにおいて、再びライ
トコマンドが与えられ、バンクＢＫ♯１が同時に指定さ
れる。この場合、アドレス信号Ｙｂに従って、内部で列
選択が行なわれ、また、図１６に示すトライステートバ
ッファ４０ｅにより、ライトイネーブル信号ＷＥＬが活
性化され、このときの書込データＤｂ０およびＤｂ１が
それぞれ、グローバルデータ線ＬＧＩＯ１（ＧＤＢＡ）
に伝達され、バンクＢＫ♯１のメモリサブアレイ２ａに
書込データが伝達される。
トコマンドが与えられ、バンクＢＫ♯１が同時に指定さ
れる。この場合、アドレス信号Ｙｂに従って、内部で列
選択が行なわれ、また、図１６に示すトライステートバ
ッファ４０ｅにより、ライトイネーブル信号ＷＥＬが活
性化され、このときの書込データＤｂ０およびＤｂ１が
それぞれ、グローバルデータ線ＬＧＩＯ１（ＧＤＢＡ）
に伝達され、バンクＢＫ♯１のメモリサブアレイ２ａに
書込データが伝達される。
【０１１１】なお、この図１７および図１８に示す読出
／書込動作においては、クロック信号ＣＬＫの立上がり
に同期してデータの転送が行なわれている。しかしなが
ら、このクロック信号ＣＬＫの立上がりエッジおよび立
下がりエッジ両者に同期してデータが転送されてもよ
い。また、この図１７および図１８において、バースト
長が２の場合を示しているが、バースト長は１であって
もよく、また４などの他の値であってもよい。
／書込動作においては、クロック信号ＣＬＫの立上がり
に同期してデータの転送が行なわれている。しかしなが
ら、このクロック信号ＣＬＫの立上がりエッジおよび立
下がりエッジ両者に同期してデータが転送されてもよ
い。また、この図１７および図１８において、バースト
長が２の場合を示しているが、バースト長は１であって
もよく、また４などの他の値であってもよい。
【０１１２】また、ロジック回路２０からは、動作モー
ドを指定するコマンドＣＭＤとして、複数の制御信号の
組合せが与えられてもよく、また、既にこれらの複数の
信号をデコードした動作モード指示信号がコマンドとし
てＤＲＡＭマクロへ与えられてもよい。
ドを指定するコマンドＣＭＤとして、複数の制御信号の
組合せが与えられてもよく、また、既にこれらの複数の
信号をデコードした動作モード指示信号がコマンドとし
てＤＲＡＭマクロへ与えられてもよい。
【０１１３】なお、ノーマルページモード時の動作にお
いても、図１７および図１８に示す構成と同様の動作が
行なわれる。ノーマルページモードにおいては、アドレ
スビットＡＤＤ＜ｋ＋１＞の状態が、ドントケア（Ｘ）
の状態に設定されるだけである。
いても、図１７および図１８に示す構成と同様の動作が
行なわれる。ノーマルページモードにおいては、アドレ
スビットＡＤＤ＜ｋ＋１＞の状態が、ドントケア（Ｘ）
の状態に設定されるだけである。
【０１１４】なお、列選択時の動作については、特に説
明していない。この列選択においては、列アドレスにし
たがって列選択が行なわれるだけであるが、列選択信号
を生成するコラムデコーダの構成により、このコラムデ
コーダの制御態様が異なる。すなわち、列方向に整列す
るメモリサブアレイに共通にコラムデコーダが配置され
る場合、列選択信号は、列方向に延在する列選択線上を
伝達される。この構成においては、バンクＢＫ＃０およ
びバンクＢＫ＃１に共通にコラムデコーダが配置される
ため、まず、ブロック選択信号ＩＯＢＳ＜０＞およびＩ
ＯＢＳ＜１＞に従ってコラムデコーダを活性化する。つ
いでバンクアドレスに従って生成されるバンク指定信号
と列選択信号との合成（論理積）信号に従ってメモリセ
ル列（センスアンプ）とグローバルデータ線とを接続す
る列選択ゲートの導通／非導通を制御する。
明していない。この列選択においては、列アドレスにし
たがって列選択が行なわれるだけであるが、列選択信号
を生成するコラムデコーダの構成により、このコラムデ
コーダの制御態様が異なる。すなわち、列方向に整列す
るメモリサブアレイに共通にコラムデコーダが配置され
る場合、列選択信号は、列方向に延在する列選択線上を
伝達される。この構成においては、バンクＢＫ＃０およ
びバンクＢＫ＃１に共通にコラムデコーダが配置される
ため、まず、ブロック選択信号ＩＯＢＳ＜０＞およびＩ
ＯＢＳ＜１＞に従ってコラムデコーダを活性化する。つ
いでバンクアドレスに従って生成されるバンク指定信号
と列選択信号との合成（論理積）信号に従ってメモリセ
ル列（センスアンプ）とグローバルデータ線とを接続す
る列選択ゲートの導通／非導通を制御する。
【０１１５】一方、ロウデコーダと整列してコラムデコ
ーダが配置される場合、列選択信号は、行方向に延在す
る列選択線上を伝達される。コラムデコーダはバンク個
々に配置される。したがって、この構成の場合には、バ
ンクアドレスに基づいて生成されるバンク指定信号とブ
ロック選択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞と
に従って、コラムデコーダの活性／非活性を制御する。
選択バンクにおいてブロック選択信号ＩＯＢＳ＜ｉ＞が
指定するメモリサブアレイに対応して設けられたコラム
デコーダが活性化される。
ーダが配置される場合、列選択信号は、行方向に延在す
る列選択線上を伝達される。コラムデコーダはバンク個
々に配置される。したがって、この構成の場合には、バ
ンクアドレスに基づいて生成されるバンク指定信号とブ
ロック選択信号ＩＯＢＳ＜０＞およびＩＯＢＳ＜１＞と
に従って、コラムデコーダの活性／非活性を制御する。
選択バンクにおいてブロック選択信号ＩＯＢＳ＜ｉ＞が
指定するメモリサブアレイに対応して設けられたコラム
デコーダが活性化される。
【０１１６】なお、列選択時のバンクアドレスは、列ア
クセス時（データの書込／読出し時）に列アクセスコマ
ンド（リードコマンドまたはライトコマンド）と共に与
えられる。このコラムでコーダ活性化用のバンクアドレ
スに基づいて生成される列選択動作活性化信号は、アク
ティブコマンド印加時のバンクアドレスを取り込んでラ
ッチしておき、このラッチアドレスが対応のバンクを指
定している時に、列アクセス時に印可されるバンクアド
レスによる列選択動作活性化信号を有効としてもよい。
アクティブコマンドと列アクセスコマンドがひとつのバ
ンクについて正しい順序で印可された時に列選択を行な
うことができる。
クセス時（データの書込／読出し時）に列アクセスコマ
ンド（リードコマンドまたはライトコマンド）と共に与
えられる。このコラムでコーダ活性化用のバンクアドレ
スに基づいて生成される列選択動作活性化信号は、アク
ティブコマンド印加時のバンクアドレスを取り込んでラ
ッチしておき、このラッチアドレスが対応のバンクを指
定している時に、列アクセス時に印可されるバンクアド
レスによる列選択動作活性化信号を有効としてもよい。
アクティブコマンドと列アクセスコマンドがひとつのバ
ンクについて正しい順序で印可された時に列選択を行な
うことができる。
【０１１７】［ＩＯセレクタの構成］図１９（Ａ）は、
ハーフページモード時におけるＩＯセレクタの接続を概
略的に示す図である。図１９（Ａ）において、ＩＯセレ
クタ７（７ａまたは７ｂ）は、対応の入出力バッファの
内部データバスＤＢ＜Ｎ−１：０＞を、データバスＩＯ
＜Ｎ−１：０＞に１対１に接続する。したがって、１つ
のメモリサブアレイにおいて選択されたＮビットのメモ
リセルに対するデータアクセスが行なわれる。
ハーフページモード時におけるＩＯセレクタの接続を概
略的に示す図である。図１９（Ａ）において、ＩＯセレ
クタ７（７ａまたは７ｂ）は、対応の入出力バッファの
内部データバスＤＢ＜Ｎ−１：０＞を、データバスＩＯ
＜Ｎ−１：０＞に１対１に接続する。したがって、１つ
のメモリサブアレイにおいて選択されたＮビットのメモ
リセルに対するデータアクセスが行なわれる。
【０１１８】一方、ノーマルページモード時において、
図１９（Ｂ）に示すように、モード設定信号ＭＳは
“１”に設定され、ＩＯセレクタ７は、内部データ線Ｄ
Ｂ＜２ｉ＞およびＤＢ＜２ｉ＋１＞の一方を選択してデ
ータ伝達線ＩＯ＜２ｉ＞に接続する。すなわち、ノーマ
ルページモード時においては、ＩＯセレクタ７は、２対
１の選択を行なっており、１つのメモリサブアレイにお
いて選択されたＮビットのメモリセルのうち、さらに選
択が行なわれ、Ｎ／２のメモリセルが選択される。した
がって、ノーマルページモード時においては、１つのメ
モリサブアレイに対しＮ／２ビットのデータアクセスが
行なわれ、２つのメモリサブアレイが同時にデータアク
セスされるため、合計Ｎビットのデータアクセスが行な
われる。外部のロジックは、ノーマルページモード時お
よびハーフページモード時いずれにおいても、Ｎビット
のデータ転送を行なう。
図１９（Ｂ）に示すように、モード設定信号ＭＳは
“１”に設定され、ＩＯセレクタ７は、内部データ線Ｄ
Ｂ＜２ｉ＞およびＤＢ＜２ｉ＋１＞の一方を選択してデ
ータ伝達線ＩＯ＜２ｉ＞に接続する。すなわち、ノーマ
ルページモード時においては、ＩＯセレクタ７は、２対
１の選択を行なっており、１つのメモリサブアレイにお
いて選択されたＮビットのメモリセルのうち、さらに選
択が行なわれ、Ｎ／２のメモリセルが選択される。した
がって、ノーマルページモード時においては、１つのメ
モリサブアレイに対しＮ／２ビットのデータアクセスが
行なわれ、２つのメモリサブアレイが同時にデータアク
セスされるため、合計Ｎビットのデータアクセスが行な
われる。外部のロジックは、ノーマルページモード時お
よびハーフページモード時いずれにおいても、Ｎビット
のデータ転送を行なう。
【０１１９】図２０（Ａ）は、このハーフページモード
時の選択メモリセルとメモリ外部データバス（データバ
ス）との接続態様を概略的に示す図である。図２０
（Ａ）において、データアクセス時においては、選択ワ
ード線ＬＷＬのメモリセルのうちＮビットのメモリセル
が列選択回路により選択されてグローバルデータバスＧ
ＤＢＡに結合され、さらに入出力バッファ６ａを介して
内部データバスＤＢＡに結合される。ＩＯセレクタ７ａ
は、ハーフページモード時においては、入出力バッファ
６ａに接続するＮビットの内部データバスＤＢＡを、Ｎ
ビットのＩＯデータバスＩＯ＜Ｎ−１：０＞に結合す
る。このハーフページモード時においては、メモリサブ
アレイ２♯１は非選択状態であり、入出力バッファ６ｂ
は、出力ハイインピーダンス状態である。したがって、
ＩＯセレクタ７ｂがたとえばトランスミッションゲート
で構成されても、何らデータ読出時、このＩＯセレクタ
７ａから読出されたデータに対し、非選択の入出力バッ
ファ６ｂが悪影響は及ぼさない。
時の選択メモリセルとメモリ外部データバス（データバ
ス）との接続態様を概略的に示す図である。図２０
（Ａ）において、データアクセス時においては、選択ワ
ード線ＬＷＬのメモリセルのうちＮビットのメモリセル
が列選択回路により選択されてグローバルデータバスＧ
ＤＢＡに結合され、さらに入出力バッファ６ａを介して
内部データバスＤＢＡに結合される。ＩＯセレクタ７ａ
は、ハーフページモード時においては、入出力バッファ
６ａに接続するＮビットの内部データバスＤＢＡを、Ｎ
ビットのＩＯデータバスＩＯ＜Ｎ−１：０＞に結合す
る。このハーフページモード時においては、メモリサブ
アレイ２♯１は非選択状態であり、入出力バッファ６ｂ
は、出力ハイインピーダンス状態である。したがって、
ＩＯセレクタ７ｂがたとえばトランスミッションゲート
で構成されても、何らデータ読出時、このＩＯセレクタ
７ａから読出されたデータに対し、非選択の入出力バッ
ファ６ｂが悪影響は及ぼさない。
【０１２０】図２０（Ｂ）は、ノーマルページモード時
の選択メモリセルとメモリ外部データバスとの対応を概
略的に示す図である。このノーマルページモード時にお
いては、メモリサブアレイ２♯０および２♯１において
ワード線ＬＷＬおよびＲＷＬが選択される。これらのワ
ード線ＬＷＬおよびＲＷＬのメモリセルのうちＮビット
のメモリセルがそれぞれ選択されてグローバルデータバ
スＧＤＢＡおよびＧＤＢＢに結合される。入出力バッフ
ァ６ａおよび６ｂは、Ｎビットのグローバルデータバス
ＧＤＢＡおよびＧＤＢＢとＮビットの内部データバスＤ
ＢＡおよびＤＢＢとそれぞれ１対１のデータ転送を行な
う。ＩＯセレクタ７ａおよび７ｂは、それぞれ２：１選
択を行ない、サブデータバスＩＯＡおよびＩＯＢにそれ
ぞれ結合する。これらのサブデータバスＩＯＡおよびＩ
ＯＢの各々は、ビット幅Ｎ／２であり、これらのサブデ
ータバスＩＯＡおよびＩＯＢにより、ＮビットのＩＯデ
ータバスＩＯ＜Ｎ−１：０＞が形成される。ＩＯセレク
タ７ａおよび７ｂを設けることにより、モード設定信号
ＭＳに従って、ページサイズを設定することができる。
サブデータバスＩＯＡおよびＩＯＢは、ＩＯデータバス
ＩＯ＜Ｎ−１，０＞の偶数データ線および奇数データ線
であってもよく、また上位データ線および下位データ線
であってもよい。
の選択メモリセルとメモリ外部データバスとの対応を概
略的に示す図である。このノーマルページモード時にお
いては、メモリサブアレイ２♯０および２♯１において
ワード線ＬＷＬおよびＲＷＬが選択される。これらのワ
ード線ＬＷＬおよびＲＷＬのメモリセルのうちＮビット
のメモリセルがそれぞれ選択されてグローバルデータバ
スＧＤＢＡおよびＧＤＢＢに結合される。入出力バッフ
ァ６ａおよび６ｂは、Ｎビットのグローバルデータバス
ＧＤＢＡおよびＧＤＢＢとＮビットの内部データバスＤ
ＢＡおよびＤＢＢとそれぞれ１対１のデータ転送を行な
う。ＩＯセレクタ７ａおよび７ｂは、それぞれ２：１選
択を行ない、サブデータバスＩＯＡおよびＩＯＢにそれ
ぞれ結合する。これらのサブデータバスＩＯＡおよびＩ
ＯＢの各々は、ビット幅Ｎ／２であり、これらのサブデ
ータバスＩＯＡおよびＩＯＢにより、ＮビットのＩＯデ
ータバスＩＯ＜Ｎ−１：０＞が形成される。ＩＯセレク
タ７ａおよび７ｂを設けることにより、モード設定信号
ＭＳに従って、ページサイズを設定することができる。
サブデータバスＩＯＡおよびＩＯＢは、ＩＯデータバス
ＩＯ＜Ｎ−１，０＞の偶数データ線および奇数データ線
であってもよく、また上位データ線および下位データ線
であってもよい。
【０１２１】ＩＯセレクタ７ａおよび７ｂとロジック回
路２０との間の（メモリ外部）ＩＯデータバスＩＯ＜Ｎ
−１：０＞の配線は、ページサイズに応じて固定的に定
められてもよい。すなわち、ハーフページモード時にお
いては、ＩＯセレクタ７ａおよび７ｂの入出力ノードが
共通にロジック回路のデータ入出力ノードに１対１に結
合される。ノーマルモード時においては、このＩＯセレ
クタ７ａおよび７ｂの入出力ノードが、互いに衝突しな
いようにロジック回路のデータ入出力ノードに結合され
る。たとえば、サブデータバスＩＯＡを偶数データバス
線または上位データバス線として用い、サブデータバス
ＩＯＢを奇数データバス線または下位データバス線とし
て使用する。
路２０との間の（メモリ外部）ＩＯデータバスＩＯ＜Ｎ
−１：０＞の配線は、ページサイズに応じて固定的に定
められてもよい。すなわち、ハーフページモード時にお
いては、ＩＯセレクタ７ａおよび７ｂの入出力ノードが
共通にロジック回路のデータ入出力ノードに１対１に結
合される。ノーマルモード時においては、このＩＯセレ
クタ７ａおよび７ｂの入出力ノードが、互いに衝突しな
いようにロジック回路のデータ入出力ノードに結合され
る。たとえば、サブデータバスＩＯＡを偶数データバス
線または上位データバス線として用い、サブデータバス
ＩＯＢを奇数データバス線または下位データバス線とし
て使用する。
【０１２２】図２１は、ＩＯセレクタ７の具体的構成を
概略的に示す図である。図２１において、ＩＯセレクタ
７（７ａ，７ｂ）は、モード設定信号ＭＳと列アクセス
時に与えられるアドレスビットＡＤＤ＜ｊ＞に従ってＩ
Ｏ線切換信号ＢＵＳＳＥＬ＜２：０＞を生成するＩＯ線
切換信号生成回路４７と、内部データバスＤＢ（ＤＢ
Ａ，ＤＢＢ）の対をなすデータ線に対応して設けられ、
ＩＯ線切換信号ＢＵＳＳＥＬ＜２：０＞に従って内部デ
ータ線と対応のデータ線ＩＯとの接続を切換えるＩＯ選
択回路４８ａ−４８ｔを含む。これらのＩＯ選択回路４
８ａ−４８ｔは、合計Ｎ／２個設けられる。
概略的に示す図である。図２１において、ＩＯセレクタ
７（７ａ，７ｂ）は、モード設定信号ＭＳと列アクセス
時に与えられるアドレスビットＡＤＤ＜ｊ＞に従ってＩ
Ｏ線切換信号ＢＵＳＳＥＬ＜２：０＞を生成するＩＯ線
切換信号生成回路４７と、内部データバスＤＢ（ＤＢ
Ａ，ＤＢＢ）の対をなすデータ線に対応して設けられ、
ＩＯ線切換信号ＢＵＳＳＥＬ＜２：０＞に従って内部デ
ータ線と対応のデータ線ＩＯとの接続を切換えるＩＯ選
択回路４８ａ−４８ｔを含む。これらのＩＯ選択回路４
８ａ−４８ｔは、合計Ｎ／２個設けられる。
【０１２３】ＩＯ選択回路４８（４８ａ−４８ｔ）は、
対応の内部データバス線ＤＢ＜２ｉ＞およびＤＢ＜２ｉ
＋１＞を選択的に対応のデータバス線ＩＯ＜２ｉ＞およ
びＩＯ＜２ｉ＋１＞に接続する。内部データバス線ＤＢ
＜２ｉ＞およびＤＢ＜２ｉ＋１＞の一方がハーフページ
モード時に選択されて内部データ線ＩＯ＜２ｉ＞に接続
される。ノーマルページモード時においては、ＩＯ選択
回路４８ａ−４８ｔは、それぞれデータバス線ＤＢ＜０
＞−ＤＢ＜Ｎ−１＞を、対応のデータバス線ＩＯ＜０＞
−ＩＯ＜Ｎ−１＞に１対１で接続する。
対応の内部データバス線ＤＢ＜２ｉ＞およびＤＢ＜２ｉ
＋１＞を選択的に対応のデータバス線ＩＯ＜２ｉ＞およ
びＩＯ＜２ｉ＋１＞に接続する。内部データバス線ＤＢ
＜２ｉ＞およびＤＢ＜２ｉ＋１＞の一方がハーフページ
モード時に選択されて内部データ線ＩＯ＜２ｉ＞に接続
される。ノーマルページモード時においては、ＩＯ選択
回路４８ａ−４８ｔは、それぞれデータバス線ＤＢ＜０
＞−ＤＢ＜Ｎ−１＞を、対応のデータバス線ＩＯ＜０＞
−ＩＯ＜Ｎ−１＞に１対１で接続する。
【０１２４】図２２は、図２１に示すＩＯ選択回路４８
ａ−４８ｔの構成を概略的に示す図である。図２２にお
いては、ＩＯ選択回路４８ａ−４８ｔは同一構成を有す
るため、１つのＩＯ選択回路４８を代表的に示す。図２
２において、ＩＯ選択回路４８は、バス選択信号ＢＵＳ
ＳＥＬ＜０＞に従ってデータ線ＤＢ＜２ｉ＞およびＩＯ
＜２ｉ＞を結合するトランスファゲート（ＴＧ）４９ａ
と、ＩＯ線切換信号ＢＵＳＳＥＬ＜１＞に従ってデータ
線ＤＢ＜２ｉ＋１＞およびＩＯ＜２ｉ＋１＞を結合する
トランスファゲート（ＴＧ）４９ｂと、ＩＯ線切換信号
ＢＵＳＳＥＬ＜２＞に従ってデータ線ＩＯ＜２ｉ＞およ
びＩＯ＜２ｉ＋１＞を結合するトランスファゲート（Ｔ
Ｇ）４９ｃを含む。
ａ−４８ｔの構成を概略的に示す図である。図２２にお
いては、ＩＯ選択回路４８ａ−４８ｔは同一構成を有す
るため、１つのＩＯ選択回路４８を代表的に示す。図２
２において、ＩＯ選択回路４８は、バス選択信号ＢＵＳ
ＳＥＬ＜０＞に従ってデータ線ＤＢ＜２ｉ＞およびＩＯ
＜２ｉ＞を結合するトランスファゲート（ＴＧ）４９ａ
と、ＩＯ線切換信号ＢＵＳＳＥＬ＜１＞に従ってデータ
線ＤＢ＜２ｉ＋１＞およびＩＯ＜２ｉ＋１＞を結合する
トランスファゲート（ＴＧ）４９ｂと、ＩＯ線切換信号
ＢＵＳＳＥＬ＜２＞に従ってデータ線ＩＯ＜２ｉ＞およ
びＩＯ＜２ｉ＋１＞を結合するトランスファゲート（Ｔ
Ｇ）４９ｃを含む。
【０１２５】ハーフページモード時においては、トラン
スファゲート４９ｃはオフ状態であり、トランスファゲ
ート４９ａおよび４９ｂがともに導通状態となる。した
がって、ハーフページモード時においては、データ線Ｄ
Ｂ＜２ｉ＞およびＤＢ＜２ｉ＋１＞が、データ線ＩＯ＜
２ｉ＞およびＩＯ＜２ｉ＋１＞に結合される。一方、ノ
ーマルページモード時においては、トランスファゲート
４９ｃがオン状態となり、データ線ＩＯ＜２ｉ＞および
ＩＯ＜２ｉ＋１＞が短絡される。トランスファゲート４
９ａおよび４９ｂが、ＩＯ線切換信号ＢＵＳＳＥＬ＜
１：０＞に従って選択的に導通する。このノーマルペー
ジモード時においては、ＩＯ線切換信号ＢＵＳＳＥＬ＜
１：０＞は、コラムアクセス時に与えられるアドレスビ
ットＡＤＤ＜ｊ＞に従って生成される。
スファゲート４９ｃはオフ状態であり、トランスファゲ
ート４９ａおよび４９ｂがともに導通状態となる。した
がって、ハーフページモード時においては、データ線Ｄ
Ｂ＜２ｉ＞およびＤＢ＜２ｉ＋１＞が、データ線ＩＯ＜
２ｉ＞およびＩＯ＜２ｉ＋１＞に結合される。一方、ノ
ーマルページモード時においては、トランスファゲート
４９ｃがオン状態となり、データ線ＩＯ＜２ｉ＞および
ＩＯ＜２ｉ＋１＞が短絡される。トランスファゲート４
９ａおよび４９ｂが、ＩＯ線切換信号ＢＵＳＳＥＬ＜
１：０＞に従って選択的に導通する。このノーマルペー
ジモード時においては、ＩＯ線切換信号ＢＵＳＳＥＬ＜
１：０＞は、コラムアクセス時に与えられるアドレスビ
ットＡＤＤ＜ｊ＞に従って生成される。
【０１２６】メタル配線で、このＤＲＡＭのページサイ
ズを決定する場合、ＩＯセレクタ７ａからのデータ線Ｉ
Ｏ＜２ｉ＞が、ロジック回路のたとえば偶数データノー
ドに接続され、他方のＩＯセレクタ７ｂからの内部デー
タ線ＩＯ＜２ｉ＞が、ロジック回路の他方たとえば奇数
のデータ入出力ノードに結合される。これにより、ノー
マルページモード時においても、データの衝突が生じる
ことなく、データ転送を行なうことができる。ハーフペ
ージモード時においては、これらのＩＯセレクタ７ａお
よび７ｂ各々の入出力ノードが、ロジック回路のデータ
入出力ノードに１対１に結合される。すなわち、ＩＯセ
レクタ７ａのデータ線ＩＯ＜ｉ＞およびＩＯセレクタ７
ｂのデータ線ＩＯ＜ｉ＞がロジック回路の同じデータ入
出力ノードに結合される。
ズを決定する場合、ＩＯセレクタ７ａからのデータ線Ｉ
Ｏ＜２ｉ＞が、ロジック回路のたとえば偶数データノー
ドに接続され、他方のＩＯセレクタ７ｂからの内部デー
タ線ＩＯ＜２ｉ＞が、ロジック回路の他方たとえば奇数
のデータ入出力ノードに結合される。これにより、ノー
マルページモード時においても、データの衝突が生じる
ことなく、データ転送を行なうことができる。ハーフペ
ージモード時においては、これらのＩＯセレクタ７ａお
よび７ｂ各々の入出力ノードが、ロジック回路のデータ
入出力ノードに１対１に結合される。すなわち、ＩＯセ
レクタ７ａのデータ線ＩＯ＜ｉ＞およびＩＯセレクタ７
ｂのデータ線ＩＯ＜ｉ＞がロジック回路の同じデータ入
出力ノードに結合される。
【０１２７】図２３は、図２１に示すＩＯ線切換信号生
成回路４７の構成の一例を示す図である。図２３におい
て、ＩＯ線切換信号生成回路４７は、列アドレスビット
ＡＤＤ＜ｊ＞を反転するインバータ４７ａと、モード設
定信号ＭＳを反転するインバータ４７ｂと、インバータ
４７ａおよび４７ｂの出力信号を受けてＩＯ線切換信号
ＢＵＳＳＥＬ＜０＞を生成するＯＲ回路４７ｃと、列ア
ドレスビットＡＤＤ＜ｊ＞とインバータ４７ｂの出力信
号を受けてＩＯ線切換信号ＢＵＳＳＥＬ＜１＞を生成す
るＯＲ回路４７ｄと、インバータ４７ｂの出力信号ＺＭ
Ｓをその２入力に受けてＩＯ線切換信号ＢＵＳＳＥＬ＜
２＞を生成するＮＯＲ回路４７ｅを含む。
成回路４７の構成の一例を示す図である。図２３におい
て、ＩＯ線切換信号生成回路４７は、列アドレスビット
ＡＤＤ＜ｊ＞を反転するインバータ４７ａと、モード設
定信号ＭＳを反転するインバータ４７ｂと、インバータ
４７ａおよび４７ｂの出力信号を受けてＩＯ線切換信号
ＢＵＳＳＥＬ＜０＞を生成するＯＲ回路４７ｃと、列ア
ドレスビットＡＤＤ＜ｊ＞とインバータ４７ｂの出力信
号を受けてＩＯ線切換信号ＢＵＳＳＥＬ＜１＞を生成す
るＯＲ回路４７ｄと、インバータ４７ｂの出力信号ＺＭ
Ｓをその２入力に受けてＩＯ線切換信号ＢＵＳＳＥＬ＜
２＞を生成するＮＯＲ回路４７ｅを含む。
【０１２８】ハーフページモード時においては、モード
設定信号ＭＳはＬレベルに設定され、インバータ４７ｂ
の出力信号ＺＭＳがＨレベルとなる。したがって、ＩＯ
線切換信号ＢＵＳＳＥＬ＜０＞およびＢＵＳＳＥＬ＜１
＞がともにＨレベルとなり、図２２に示すトランスファ
ゲート４９ａおよび４９ｂがともにオン状態となる。一
方、ＮＯＲ回路４７ｅは、その両入力にＨレベルの信号
ＺＭＳを受けており、ＩＯ線切換信号ＢＵＳＳＥＬ＜２
＞はＬレベルとなる。したがって、図２２に示すトラン
スファゲート４９ｃがオフ状態となり、データ線ＩＯ＜
２ｉ＞およびＩＯ＜２ｉ＋１＞は分離される。
設定信号ＭＳはＬレベルに設定され、インバータ４７ｂ
の出力信号ＺＭＳがＨレベルとなる。したがって、ＩＯ
線切換信号ＢＵＳＳＥＬ＜０＞およびＢＵＳＳＥＬ＜１
＞がともにＨレベルとなり、図２２に示すトランスファ
ゲート４９ａおよび４９ｂがともにオン状態となる。一
方、ＮＯＲ回路４７ｅは、その両入力にＨレベルの信号
ＺＭＳを受けており、ＩＯ線切換信号ＢＵＳＳＥＬ＜２
＞はＬレベルとなる。したがって、図２２に示すトラン
スファゲート４９ｃがオフ状態となり、データ線ＩＯ＜
２ｉ＞およびＩＯ＜２ｉ＋１＞は分離される。
【０１２９】一方、ノーマルページモード時において
は、モード設定信号ＭＳが、Ｈレベルに設定され、イン
バータ４７ｂの出力信号ＺＭＳがＬレベルとなる。した
がって、ＯＲ回路４７ｃおよび４７ｄからのＩＯ線切換
信号ＢＵＳＳＥＬ＜０＞およびＢＵＳＳＥＬ＜１＞は、
列アドレスビットＡＤＤ＜ｊ＞に従って変化する。一
方、ＮＯＲ回路４７ｅからのＩＯ線切換信号ＢＵＳＳＥ
Ｌ＜２＞はＨレベルとなり、図２２に示すトランスファ
ゲート４９ｃがオン状態となり、データ線ＩＯ＜２ｉ＞
およびＩＯ＜２ｉ＋１＞が結合される。
は、モード設定信号ＭＳが、Ｈレベルに設定され、イン
バータ４７ｂの出力信号ＺＭＳがＬレベルとなる。した
がって、ＯＲ回路４７ｃおよび４７ｄからのＩＯ線切換
信号ＢＵＳＳＥＬ＜０＞およびＢＵＳＳＥＬ＜１＞は、
列アドレスビットＡＤＤ＜ｊ＞に従って変化する。一
方、ＮＯＲ回路４７ｅからのＩＯ線切換信号ＢＵＳＳＥ
Ｌ＜２＞はＨレベルとなり、図２２に示すトランスファ
ゲート４９ｃがオン状態となり、データ線ＩＯ＜２ｉ＞
およびＩＯ＜２ｉ＋１＞が結合される。
【０１３０】このノーマルページモード時においては、
ＯＲ回路４７ｃおよび４７ｄが、バッファ回路として動
作するため、データアクセス時ＩＯ線切換信号ＢＵＳＳ
ＥＬ＜０＞およびＢＵＳＳＥＬ＜１＞の一方がＨレベル
他方がＬレベルとなる。したがって、図２２に示すトラ
ンスファゲート４９ａおよび４９ｂの一方がオン状態と
なり、データ線ＩＯ＜２ｉ＞およびＩＯ＜２ｉ＋１＞に
データが伝達される。ノーマルページモードの場合、配
線により固定的に、このデータ線ＩＯ＜２ｉ＞が、ロジ
ック回路のデータ入出力ノードに結合される。したがっ
て、ＩＯセレクタ７ａおよび７ｂが同一構成を有し同じ
選択動作を実現する場合においても、この動作モードが
固定的に定められるため、配線により、データの衝突を
行なうことなく、Ｎビットのデータを転送することがで
きる。
ＯＲ回路４７ｃおよび４７ｄが、バッファ回路として動
作するため、データアクセス時ＩＯ線切換信号ＢＵＳＳ
ＥＬ＜０＞およびＢＵＳＳＥＬ＜１＞の一方がＨレベル
他方がＬレベルとなる。したがって、図２２に示すトラ
ンスファゲート４９ａおよび４９ｂの一方がオン状態と
なり、データ線ＩＯ＜２ｉ＞およびＩＯ＜２ｉ＋１＞に
データが伝達される。ノーマルページモードの場合、配
線により固定的に、このデータ線ＩＯ＜２ｉ＞が、ロジ
ック回路のデータ入出力ノードに結合される。したがっ
て、ＩＯセレクタ７ａおよび７ｂが同一構成を有し同じ
選択動作を実現する場合においても、この動作モードが
固定的に定められるため、配線により、データの衝突を
行なうことなく、Ｎビットのデータを転送することがで
きる。
【０１３１】［ＩＯセレクタの変更例］図２４は、ＩＯ
セレクタの変更例の構成を概略的に示す図である。図２
４において、ＩＯセレクタ７ａおよび７ｂの対応するＩ
Ｏ選択回路４８ｌおよび４８ｒを示す。ＩＯ選択回路４
８ｌは、内部データ線ＤＢＡ＜２ｉ＞に結合され、ＩＯ
線切換信号ＢＵＳＳＥＬ＜０＞に応答して導通するトラ
ンスファゲート４９ａｌと、内部データ線ＤＢＡ＜２ｉ
＋＞に結合され、ＩＯ線切換信号ＢＵＳＳＥＬ＜１＞に
応答して導通するトランスファゲート４９ｂｌと、ＩＯ
線切換信号ＢＵＳＳＥＬ＜２＞に応答して導通し、トラ
ンスファゲート４９ａｌおよび４９ｂｌを結合するトラ
ンスファゲート４９ｃｌと、電源電圧ＶＤＤに従って常
時導通し、データ線ＩＯ＜２ｉ＞をトランスファゲート
４９ｃｌおよび４９ａｌに結合するトランスファゲート
４９ｄｌと、ＩＯ線切換信号ＢＵＳＳＥＬ＜２＞に応答
してトランスファゲート４９ｃｌと相補的に導通し、デ
ータ線ＩＯ＜２ｉ＋１＞をトランスファゲート４０ｃｌ
および４９ｂｌに結合するトランスファゲート４９ｅｌ
を含む。
セレクタの変更例の構成を概略的に示す図である。図２
４において、ＩＯセレクタ７ａおよび７ｂの対応するＩ
Ｏ選択回路４８ｌおよび４８ｒを示す。ＩＯ選択回路４
８ｌは、内部データ線ＤＢＡ＜２ｉ＞に結合され、ＩＯ
線切換信号ＢＵＳＳＥＬ＜０＞に応答して導通するトラ
ンスファゲート４９ａｌと、内部データ線ＤＢＡ＜２ｉ
＋＞に結合され、ＩＯ線切換信号ＢＵＳＳＥＬ＜１＞に
応答して導通するトランスファゲート４９ｂｌと、ＩＯ
線切換信号ＢＵＳＳＥＬ＜２＞に応答して導通し、トラ
ンスファゲート４９ａｌおよび４９ｂｌを結合するトラ
ンスファゲート４９ｃｌと、電源電圧ＶＤＤに従って常
時導通し、データ線ＩＯ＜２ｉ＞をトランスファゲート
４９ｃｌおよび４９ａｌに結合するトランスファゲート
４９ｄｌと、ＩＯ線切換信号ＢＵＳＳＥＬ＜２＞に応答
してトランスファゲート４９ｃｌと相補的に導通し、デ
ータ線ＩＯ＜２ｉ＋１＞をトランスファゲート４０ｃｌ
および４９ｂｌに結合するトランスファゲート４９ｅｌ
を含む。
【０１３２】ＩＯセレクタ７ｂに含まれるＩＯ選択回路
４８ｒは、データ線ＤＢ＜２ｉ＞に結合され、ＩＯ線選
択信号ＢＵＳＳＥＬ＜０＞に応答して導通するトランス
ファゲート４９ａｒと、データバス線ＤＢＢ＜２ｉ＋１
＞に結合され、ＩＯ線切換信号ＢＵＳＳＥＬ＜１＞に応
答して導通するトランスファゲート４９ｂｌと、ＩＯ線
切換信号ＢＵＳＳＥＬ＜２＞に応答して導通しトランス
ファゲート４９ａｒおよび４９ｂｒを結合するトランス
ファゲート４９ｃｒと、ＩＯ線切換信号ＢＵＳＳＥＬ＜
２＞に応答してトランスファゲート４９ｃｒと相補的に
導通し、データ線ＩＯ＜２ｉ＞をトランスファゲート４
９ａｒおよび４９ｂｒに結合するトランスファゲート４
９ｄｒと、電源電圧ＶＤＤに従って常時導通しデータ線
ＩＯ＜２ｉ＋１＞をトランスファゲート４９ｃｒおよび
４９ｂｒに結合するトランスファゲート４９ｅｒを含
む。
４８ｒは、データ線ＤＢ＜２ｉ＞に結合され、ＩＯ線選
択信号ＢＵＳＳＥＬ＜０＞に応答して導通するトランス
ファゲート４９ａｒと、データバス線ＤＢＢ＜２ｉ＋１
＞に結合され、ＩＯ線切換信号ＢＵＳＳＥＬ＜１＞に応
答して導通するトランスファゲート４９ｂｌと、ＩＯ線
切換信号ＢＵＳＳＥＬ＜２＞に応答して導通しトランス
ファゲート４９ａｒおよび４９ｂｒを結合するトランス
ファゲート４９ｃｒと、ＩＯ線切換信号ＢＵＳＳＥＬ＜
２＞に応答してトランスファゲート４９ｃｒと相補的に
導通し、データ線ＩＯ＜２ｉ＞をトランスファゲート４
９ａｒおよび４９ｂｒに結合するトランスファゲート４
９ｄｒと、電源電圧ＶＤＤに従って常時導通しデータ線
ＩＯ＜２ｉ＋１＞をトランスファゲート４９ｃｒおよび
４９ｂｒに結合するトランスファゲート４９ｅｒを含
む。
【０１３３】ノーマルページモード時においては、ＩＯ
選択回路４８ｌおよび４８ｒにおいてトランスファゲー
ト４９ｃｌおよび４９ｃｒがオン状態である。この場
合、トランスファゲート４９ｅｌおよび４９ｄｒがオフ
状態となる。したがって、ノーマルページモード時にお
いては、データ線ＩＯ＜２ｉ＞はトランスファゲート４
９ａｌおよび４９ｂｌに結合され、データ線ＩＯ＜２ｉ
＋１＞は、トランスファゲート４９ａｒおよび４９ｂｒ
に結合される。したがって、データ線ＤＢＡ＜２ｉ＞お
よびＤＢＡ＜２ｉ＋１＞の一方がＩＯ線切換信号ＢＵＳ
ＳＥＬ＜１：０＞に従って選択された場合、選択データ
線はデータ線ＩＯ＜２ｉ＞に結合される。一方、データ
線ＤＢＢ＜２ｉ＞およびＤＢＢ＜２ｉ＋１＞の一方がＩ
Ｏ線切換信号ＢＵＳＳＥＬ＜１：０＞に従ってデータ線
ＩＯ＜２ｉ＋１＞に結合される。したがって、この場
合、データバスＤＢＡは、偶数データバス線ＩＯ＜２ｉ
＞に結合され、データバスＤＢＢは、奇数データバス線
ＩＯ＜２ｉ＋１＞に結合され、データの衝突を生じるこ
となく、ロジック回路とＤＲＡＭマクロの間でＮビット
のデータの転送を行なうことができる。
選択回路４８ｌおよび４８ｒにおいてトランスファゲー
ト４９ｃｌおよび４９ｃｒがオン状態である。この場
合、トランスファゲート４９ｅｌおよび４９ｄｒがオフ
状態となる。したがって、ノーマルページモード時にお
いては、データ線ＩＯ＜２ｉ＞はトランスファゲート４
９ａｌおよび４９ｂｌに結合され、データ線ＩＯ＜２ｉ
＋１＞は、トランスファゲート４９ａｒおよび４９ｂｒ
に結合される。したがって、データ線ＤＢＡ＜２ｉ＞お
よびＤＢＡ＜２ｉ＋１＞の一方がＩＯ線切換信号ＢＵＳ
ＳＥＬ＜１：０＞に従って選択された場合、選択データ
線はデータ線ＩＯ＜２ｉ＞に結合される。一方、データ
線ＤＢＢ＜２ｉ＞およびＤＢＢ＜２ｉ＋１＞の一方がＩ
Ｏ線切換信号ＢＵＳＳＥＬ＜１：０＞に従ってデータ線
ＩＯ＜２ｉ＋１＞に結合される。したがって、この場
合、データバスＤＢＡは、偶数データバス線ＩＯ＜２ｉ
＞に結合され、データバスＤＢＢは、奇数データバス線
ＩＯ＜２ｉ＋１＞に結合され、データの衝突を生じるこ
となく、ロジック回路とＤＲＡＭマクロの間でＮビット
のデータの転送を行なうことができる。
【０１３４】ハーフページモード時においては、トラン
スファゲート４９ｃｌおよび４９ｃｒがオフ状態とな
り、応じてトランスファゲート４９ｅｌおよび４９ｄｒ
もオン状態となる。したがって、ブロック選択信号ＩＯ
ＢＳ＜１：０＞に従って選択されたメモリサブアレイ
が、ＮビットのデータバスＩＯ＜Ｎ−１：０＞に結合さ
れる。非選択メモリサブアレイは、入出力回路がハイイ
ンピーダンス状態となるため、ＩＯセレクタにおいてト
ランスファゲートが短絡用のトランスファゲート４９ｃ
ｌおよび４９ｃｒを除いてすべてオン状態となる場合に
おいても、正確に、Ｎビットのデータを、メモリサブア
レイに対し転送することができる。
スファゲート４９ｃｌおよび４９ｃｒがオフ状態とな
り、応じてトランスファゲート４９ｅｌおよび４９ｄｒ
もオン状態となる。したがって、ブロック選択信号ＩＯ
ＢＳ＜１：０＞に従って選択されたメモリサブアレイ
が、ＮビットのデータバスＩＯ＜Ｎ−１：０＞に結合さ
れる。非選択メモリサブアレイは、入出力回路がハイイ
ンピーダンス状態となるため、ＩＯセレクタにおいてト
ランスファゲートが短絡用のトランスファゲート４９ｃ
ｌおよび４９ｃｒを除いてすべてオン状態となる場合に
おいても、正確に、Ｎビットのデータを、メモリサブア
レイに対し転送することができる。
【０１３５】したがって、この場合、メモリサブアレイ
に、偶数データ線のデータおよび奇数データ線のデータ
をそれぞれ分割して格納することができる（ノーマルペ
ージモード時）。
に、偶数データ線のデータおよび奇数データ線のデータ
をそれぞれ分割して格納することができる（ノーマルペ
ージモード時）。
【０１３６】このモード設定信号ＭＳをロジック回路か
ら与え、動作モードに応じてページサイズを切換えるこ
とができる。したがって、たとえば、画像処理用途など
において、処理単位となるデータのブロック（たとえば
１６・１６画素または８・８画素）のサイズが切換えら
れる場合、その処理対象となる画像領域の単位ブロック
のサイズに応じてページサイズを切換えることにより、
ページ切替のオーバーヘッドを低減して効率的にデータ
処理を行なうことができる。
ら与え、動作モードに応じてページサイズを切換えるこ
とができる。したがって、たとえば、画像処理用途など
において、処理単位となるデータのブロック（たとえば
１６・１６画素または８・８画素）のサイズが切換えら
れる場合、その処理対象となる画像領域の単位ブロック
のサイズに応じてページサイズを切換えることにより、
ページ切替のオーバーヘッドを低減して効率的にデータ
処理を行なうことができる。
【０１３７】なお、この図２２および図２４に示す構成
においては、隣接するメモリ外部データバス線が結合さ
れている。しかしながら、短絡用のトランスファゲート
４９ｃ（４９ｃｌ，４９ｃｒ）を、データ線の上位ビッ
ト群および下位ビット群に分け、それぞれ対応のデータ
線を結合するように構成した場合、Ｎビットの内部デー
タブロックのうち、上位／下位のＮ／２ビット単位のデ
ータをメモリ外部のＩＯデータバスＩＯの上位ビット側
および下位ビット側に振り分けることができる。この場
合、列アドレス信号ＡＤＤ＜ｊ＞として、Ｎビットのデ
ータブロックを上位／下位に２分割するアドレスビット
を利用すればよい。偶数／奇数列を選択する場合、この
列アドレスビットは、Ｎビットの裂を指定する列アドレ
スのうちの最下位列アドレスビットに相当する。
においては、隣接するメモリ外部データバス線が結合さ
れている。しかしながら、短絡用のトランスファゲート
４９ｃ（４９ｃｌ，４９ｃｒ）を、データ線の上位ビッ
ト群および下位ビット群に分け、それぞれ対応のデータ
線を結合するように構成した場合、Ｎビットの内部デー
タブロックのうち、上位／下位のＮ／２ビット単位のデ
ータをメモリ外部のＩＯデータバスＩＯの上位ビット側
および下位ビット側に振り分けることができる。この場
合、列アドレス信号ＡＤＤ＜ｊ＞として、Ｎビットのデ
ータブロックを上位／下位に２分割するアドレスビット
を利用すればよい。偶数／奇数列を選択する場合、この
列アドレスビットは、Ｎビットの裂を指定する列アドレ
スのうちの最下位列アドレスビットに相当する。
【０１３８】なお、ＩＯセレクタは、ＤＲＡＭマクロ外
部に設けられていてもよい。バスの接続が、ページサイ
ズに応じて切換えられればよく、たとえばＤＲＡＭマク
ロがチップ単体で構成される場合、このチップ外部に、
ＩＯセレクタが設けられてもよい。ＩＯセレクタをＤＲ
ＡＭマクロ外部に設ける場合、ＤＲＡＭマクロのレイア
ウト面積を低減することができる。したがって、チップ
単体で利用するＤＲＡＭのチップ面積を低減することが
できる。
部に設けられていてもよい。バスの接続が、ページサイ
ズに応じて切換えられればよく、たとえばＤＲＡＭマク
ロがチップ単体で構成される場合、このチップ外部に、
ＩＯセレクタが設けられてもよい。ＩＯセレクタをＤＲ
ＡＭマクロ外部に設ける場合、ＤＲＡＭマクロのレイア
ウト面積を低減することができる。したがって、チップ
単体で利用するＤＲＡＭのチップ面積を低減することが
できる。
【０１３９】［他の適用例］上述の説明においては、ロ
ジックと同じ半導体チップ上に集積化される混載ＤＲＡ
Ｍを示している。しかしながら、このＤＲＡＭは、チッ
プ単体で用いられるＤＲＡＭであってもよい。またバン
クの数は、２つではなく、４、８など他のバンクの数で
あってもよい。
ジックと同じ半導体チップ上に集積化される混載ＤＲＡ
Ｍを示している。しかしながら、このＤＲＡＭは、チッ
プ単体で用いられるＤＲＡＭであってもよい。またバン
クの数は、２つではなく、４、８など他のバンクの数で
あってもよい。
【０１４０】また、メモリサブアレイの数は２に限定さ
れず、さらに増加されてもよい。データビットの数が応
じて増加されるだけであり、そのＩＯ選択構成は異なら
ない。この場合、ブロック選択信号により、複数のメモ
リサブアレイ、または１つのメモリサブアレイまたは全
体のメモリサブアレイ単位でのアクセス動作（行または
列選択動作）が行なわれてもよい。
れず、さらに増加されてもよい。データビットの数が応
じて増加されるだけであり、そのＩＯ選択構成は異なら
ない。この場合、ブロック選択信号により、複数のメモ
リサブアレイ、または１つのメモリサブアレイまたは全
体のメモリサブアレイ単位でのアクセス動作（行または
列選択動作）が行なわれてもよい。
【０１４１】
【発明の効果】以上のように、この発明に従えば、モー
ド設定信号に従って低消費電力モード（ハーフページモ
ード）と、長ページモード（ノーマルページモード）を
内部回路構成を変更せずに対応することができ、１つの
レイアウトで複数の動作モードに対応することができ、
設計効率を上げることができる。
ド設定信号に従って低消費電力モード（ハーフページモ
ード）と、長ページモード（ノーマルページモード）を
内部回路構成を変更せずに対応することができ、１つの
レイアウトで複数の動作モードに対応することができ、
設計効率を上げることができる。
【０１４２】すなわち、複数のバンクを有するマルチバ
ンク構成において、モード指示信号に従ってメモリブロ
ック単位またはバンク単位でアクセスするように構成し
ており、内部構成を変更することなく複数の動作モード
に応じてアクセス構成を変更することができ、個々の動
作モードに応じて内部回路を設計する必要がなく、設計
効率が改善される。
ンク構成において、モード指示信号に従ってメモリブロ
ック単位またはバンク単位でアクセスするように構成し
ており、内部構成を変更することなく複数の動作モード
に応じてアクセス構成を変更することができ、個々の動
作モードに応じて内部回路を設計する必要がなく、設計
効率が改善される。
【０１４３】メモリブロック単位でのアクセス時におい
ては、バンクアドレスとブロックアドレスとに従ってメ
モリブロックのメモリセル選択を行なうように構成して
おり、容易に、選択バンクにおいてメモリブロック単位
でメモリセルの選択を行なうことができる。
ては、バンクアドレスとブロックアドレスとに従ってメ
モリブロックのメモリセル選択を行なうように構成して
おり、容易に、選択バンクにおいてメモリブロック単位
でメモリセルの選択を行なうことができる。
【０１４４】モード指示信号を外部から与えるように構
成することにより、動作モードに応じてこの半導体記憶
装置の内部構成を変更することができ、動作処理の進行
に応じて容易に動作モードを変更して効率的に処理を行
なうことができる。
成することにより、動作モードに応じてこの半導体記憶
装置の内部構成を変更することができ、動作処理の進行
に応じて容易に動作モードを変更して効率的に処理を行
なうことができる。
【０１４５】モード指示信号を内部で固定的に発生した
場合、この半導体記憶装置を動作モードが固定された製
品として利用することができ、複数種類の品種の製品を
１つのレイアウトの半導体チップで容易に実現すること
ができる。
場合、この半導体記憶装置を動作モードが固定された製
品として利用することができ、複数種類の品種の製品を
１つのレイアウトの半導体チップで容易に実現すること
ができる。
【０１４６】内部データバスと外部の複数のデータノー
ドとの対応をモード指示信号に応じて切換えるように構
成した場合、この内部の動作モードに応じて選択メモリ
ブロックに対し正確に、アクセスすることができる。
ドとの対応をモード指示信号に応じて切換えるように構
成した場合、この内部の動作モードに応じて選択メモリ
ブロックに対し正確に、アクセスすることができる。
【０１４７】また、モード指示信号に従って、メモリブ
ロック指示信号を縮退状態または有効状態にすることに
より、容易にメモリブロック単位またはバンク単位での
アクセスを実現することができる。
ロック指示信号を縮退状態または有効状態にすることに
より、容易にメモリブロック単位またはバンク単位での
アクセスを実現することができる。
【０１４８】また、データ入出力ノードと内部データバ
スのバス線の接続をモード指示信号に従って変更するこ
とにより、動作処理時において動作モードを切換えた場
合においても、データの衝突を行なうことなく正確に必
要とされるデータの転送を行なうことができ、処理の進
行状況に応じて効率的に最適な動作モードに応じてデー
タ転送を行なうことができる。
スのバス線の接続をモード指示信号に従って変更するこ
とにより、動作処理時において動作モードを切換えた場
合においても、データの衝突を行なうことなく正確に必
要とされるデータの転送を行なうことができ、処理の進
行状況に応じて効率的に最適な動作モードに応じてデー
タ転送を行なうことができる。
【０１４９】この半導体記憶装置をロジックと同一半導
体チップに形成することにより、仕様が種々に設定され
るシステムＬＳＩにおいて各種仕様に応じて最適な動作
モードを有する半導体記憶装置を複雑な設計変更を伴う
ことなく容易に実現することができる。
体チップに形成することにより、仕様が種々に設定され
るシステムＬＳＩにおいて各種仕様に応じて最適な動作
モードを有する半導体記憶装置を複雑な設計変更を伴う
ことなく容易に実現することができる。
【０１５０】また、バス選択において、１対１または多
対１のデータ線接続を行なうことにより、容易に動作モ
ードに応じて必要な数の内部データ線と外部のデータノ
ードとの接続を行なうことができる。
対１のデータ線接続を行なうことにより、容易に動作モ
ードに応じて必要な数の内部データ線と外部のデータノ
ードとの接続を行なうことができる。
【図１】 この発明に従う半導体記憶装置の第１の動作
モード時におけるデータ線接続を概略的に示す図であ
る。
モード時におけるデータ線接続を概略的に示す図であ
る。
【図２】 この発明に従う半導体記憶装置の第２の動作
モード時におけるデータ線接続を概略的に示す図であ
る。
モード時におけるデータ線接続を概略的に示す図であ
る。
【図３】 この発明に従う半導体記憶装置の要部の構成
を概略的に示す図である。
を概略的に示す図である。
【図４】 この発明に従う半導体記憶装置の第１の動作
モード時における選択メモリセルの状態を概略的に示す
図である。
モード時における選択メモリセルの状態を概略的に示す
図である。
【図５】 この発明に従う半導体記憶装置の第２の動作
モード時における選択メモリセルの状態を概略的に示す
図である。
モード時における選択メモリセルの状態を概略的に示す
図である。
【図６】 図３に示すロウデコーダ／ロウ系制御回路に
含まれるロウデコーダの構成の一例を示す図である。
含まれるロウデコーダの構成の一例を示す図である。
【図７】 図３に示すロウデコーダ／ロウ系制御回路に
含まれるセンスアンプの制御回路の構成を概略的に示す
図である。
含まれるセンスアンプの制御回路の構成を概略的に示す
図である。
【図８】 図３に示すワード線・ＳＡドライバに含まれ
るワード線ドライバの構成の一例を示す図である。
るワード線ドライバの構成の一例を示す図である。
【図９】 図３に示すワード線・ＳＡドライバに含まれ
るＳＡドライバの構成の一例を示す図である。
るＳＡドライバの構成の一例を示す図である。
【図１０】 この発明に従う半導体記憶装置の第１の動
作モード時におけるセンスアンプの活性状態を概略的に
示す図である。
作モード時におけるセンスアンプの活性状態を概略的に
示す図である。
【図１１】 ブロック選択信号発生部の構成の一例を示
す図である。
す図である。
【図１２】 ブロック選択信号発生部の変更例１の構成
を示す図である。
を示す図である。
【図１３】 （Ａ）および（Ｂ）は、ブロック選択信号
発生部の変更例２の構成を示す図である。
発生部の変更例２の構成を示す図である。
【図１４】 この発明に従う半導体記憶装置の入出力バ
ッファおよび入出力制御部の構成を概略的に示す図であ
る。
ッファおよび入出力制御部の構成を概略的に示す図であ
る。
【図１５】 図１４に示すリードアンプ、ライトドライ
バおよび入出力バッファ回路の構成を概略的に示す図で
ある。
バおよび入出力バッファ回路の構成を概略的に示す図で
ある。
【図１６】 図１４に示す入出力ブロック制御回路の構
成を示す図である。
成を示す図である。
【図１７】 この発明に従う半導体記憶装置のハーフペ
ージモード時におけるデータ読出動作を示すタイミング
チャート図である。
ージモード時におけるデータ読出動作を示すタイミング
チャート図である。
【図１８】 この発明に従う半導体記憶装置のハーフペ
ージモード時のデータ書込時の動作を示すタイミングチ
ャート図である。
ージモード時のデータ書込時の動作を示すタイミングチ
ャート図である。
【図１９】 （Ａ）および（Ｂ）は、図３に示すＩＯセ
レクタの構成を概略的に示す図である。
レクタの構成を概略的に示す図である。
【図２０】 （Ａ）は、第１の動作モード時におけるＩ
Ｏセレクタによるデータ線接続を概略的に示し、（Ｂ）
は、第２の動作モード時におけるデータ線接続を概略的
に示す図である。
Ｏセレクタによるデータ線接続を概略的に示し、（Ｂ）
は、第２の動作モード時におけるデータ線接続を概略的
に示す図である。
【図２１】 図１および２に示すＩ／Ｏセレクタの構成
を概略的に示す図である。
を概略的に示す図である。
【図２２】 図２１に示すＩＯ選択回路の構成を概略的
に示す図である。
に示す図である。
【図２３】 図２１に示すＩＯ線切換信号生成回路の構
成の一例を示す図である。
成の一例を示す図である。
【図２４】 Ｉ／Ｏセレクタの変更例を示す図である。
【図２５】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図２６】 従来の半導体記憶装置の他の構成を概略的
に示す図である。
に示す図である。
【図２７】 この発明の出発点をなす半導体記憶装置の
全体の構成を概略的に示す図である。
全体の構成を概略的に示す図である。
１ 半導体集積回路装置、２ａ−２ｄ メモリサブアレ
イ、３ａ−３ｄ センスアンプ、４ａ，４ｂ ロウデコ
ーダ、５ａ−５ｄ ワード線・ＳＡドライバ、６ａ，６
ｂ 入出力バッファ、７ａ，７ｂ ＩＯセレクタ、ＩＯ
Ｂ データバス、１０ ＤＲＡＭマクロ、２０ ロジッ
ク回路、２♯０，２♯１ メモリサブアレイ、３２ａ，
３２ｂ 入出力バッファ回路、３３ａ，３３ｂ リード
アンプ、３４ａ，３４ｂ ライトドライバ、３２ 入出
力バッファ回路、３３ レイテンシシフト回路、３３
リードアンプ、３４ ライトドライバ、８ａ 入出力ブ
ロック制御回路、７ ＩＯセレクタ、４７ ＩＯ線切換
信号生成回路、４８ａ−４８ｔ ＩＯ選択回路、４９ａ
−４９ｃ，４９ａｌ−４９ｅｌ，４９ａｒ−４９ｅｒ
トランスファゲート。
イ、３ａ−３ｄ センスアンプ、４ａ，４ｂ ロウデコ
ーダ、５ａ−５ｄ ワード線・ＳＡドライバ、６ａ，６
ｂ 入出力バッファ、７ａ，７ｂ ＩＯセレクタ、ＩＯ
Ｂ データバス、１０ ＤＲＡＭマクロ、２０ ロジッ
ク回路、２♯０，２♯１ メモリサブアレイ、３２ａ，
３２ｂ 入出力バッファ回路、３３ａ，３３ｂ リード
アンプ、３４ａ，３４ｂ ライトドライバ、３２ 入出
力バッファ回路、３３ レイテンシシフト回路、３３
リードアンプ、３４ ライトドライバ、８ａ 入出力ブ
ロック制御回路、７ ＩＯセレクタ、４７ ＩＯ線切換
信号生成回路、４８ａ−４８ｔ ＩＯ選択回路、４９ａ
−４９ｃ，４９ａｌ−４９ｅｌ，４９ａｒ−４９ｅｒ
トランスファゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴山 晃徳 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA21 BA23 BA29 CA07 CA16 CA21
Claims (9)
- 【請求項１】 各々が複数のメモリブロックに分割さ
れ、かつ互いに独立に活性化される複数のバンク、およ
び前記複数のバンクに共通に設けられ、前記バンクへの
アクセスを制御するための制御回路を備え、前記制御回
路は、モード指示信号に従って、第１のモードのときに
は前記バンクへのアクセスを前記メモリブロック単位で
制御し、かつ第２のモードにおいては前記バンク単位で
アクセスを制御する、半導体記憶装置。 - 【請求項２】 前記複数のバンクの各々は、行方向に整
列して配置される複数のメモリブロックを有し、前記複
数のバンクは、列方向に整列して配置され、 前記制御回路は、前記第１のモードのとき、バンクを特
定するバンクアドレス信号と複数のメモリブロックのう
ちのメモリブロックを指定するブロックアドレス信号と
に従って、選択されたメモリブロックのメモリセル選択
動作を活性化する、請求項１記載の半導体記憶装置。 - 【請求項３】 前記モード指示信号は外部から与えられ
る、請求項１記載の半導体記憶装置。 - 【請求項４】 前記モード指示信号は、内部で固定的に
発生される、請求項１記載の半導体記憶装置。 - 【請求項５】 前記複数のバンクは第１の方向に沿って
整列して配置され、各前記バンクのメモリブロックは前
記第１の方向と直交する第２の方向に沿って整列して配
置され、 前記半導体記憶装置は、さらに、 各々が前記第２の方向に沿って整列するメモリブロック
に共通に配置される複数ビットの幅を有する複数の内部
データバスと、 前記半導体記憶装置の外部の装置と結合される前記複数
ビットの幅を有する複数のデータノードと、 前記複数の内部データバス各々に対応して設けられ、前
記モード指示信号に従って、前記複数のデータノードと
対応の内部データバスの接続の対応関係を切換えるため
の複数のバス選択回路をさらに備える、請求項１記載の
半導体記憶装置。 - 【請求項６】 各々が前記第２の方向に整列するメモリ
ブロックに共通に配置される複数のグローバルデータバ
スと、 データアクセス指示とメモリブロック指示信号とに従っ
て前記グローバルデータバスと前記内部データバスとの
間でのデータの転送を行なうためのデータアクセス回路
をさらに備え、 前記制御回路は、前記メモリブロック指示信号を前記モ
ード指示信号に従って選択的に縮退状態または有効状態
の一方に設定し、前記縮退状態時においては複数のメモ
リブロックにおいて複数のメモリブロックが指定され、
かつ有効状態のときには前記メモリブロック指示信号に
より指定されたメモリブロックのみが選択される、請求
項５記載の半導体記憶装置。 - 【請求項７】 各前記バス選択回路は、対応の内部デー
タバスに結合され、前記複数のデータノードと対応の内
部データバスのバス線との接続を前記モード指示信号に
従って変更するための手段をさらに備える、請求項５記
載の半導体記憶装置。 - 【請求項８】 前記複数のデータノードは、前記半導体
記憶装置と同じ半導体チップに形成されるロジックに結
合される、請求項５記載の半導体記憶装置。 - 【請求項９】 前記バス選択回路は、前記第１のモード
のときには１対１のデータ線とデータノードの接続を行
ない、前記第２のモードのときには多対１のデータ線と
データノードとの接続を行なう、請求項５記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000273629A JP2002093159A (ja) | 2000-09-08 | 2000-09-08 | 半導体記憶装置 |
| US09/791,778 US6597621B2 (en) | 2000-09-08 | 2001-02-26 | Multi-bank semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000273629A JP2002093159A (ja) | 2000-09-08 | 2000-09-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093159A true JP2002093159A (ja) | 2002-03-29 |
Family
ID=18759536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000273629A Pending JP2002093159A (ja) | 2000-09-08 | 2000-09-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6597621B2 (ja) |
| JP (1) | JP2002093159A (ja) |
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| JP2014222559A (ja) * | 2007-03-21 | 2014-11-27 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | Ｄｒａｍアーキテクチャのアドレッシング中に節電を実施するための構造及び方法 |
| WO2018163252A1 (ja) * | 2017-03-06 | 2018-09-13 | ゼンテルジャパン株式会社 | 半導体記憶システム |
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|---|---|---|---|---|
| JP3534681B2 (ja) * | 2000-06-01 | 2004-06-07 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6889304B2 (en) * | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
| US7610447B2 (en) * | 2001-02-28 | 2009-10-27 | Rambus Inc. | Upgradable memory system with reconfigurable interconnect |
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