JP3828249B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置 Download PDFInfo
- Publication number
- JP3828249B2 JP3828249B2 JP20325997A JP20325997A JP3828249B2 JP 3828249 B2 JP3828249 B2 JP 3828249B2 JP 20325997 A JP20325997 A JP 20325997A JP 20325997 A JP20325997 A JP 20325997A JP 3828249 B2 JP3828249 B2 JP 3828249B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- word line
- sense amplifier
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば６４ＭビットＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）以降のシンクロナス（Synchronous ）ＤＲＡＭ、ランバス（Rambus ＤＲＡＭ、シンクリンク（SynchLink ）ＤＲＡＭ等の高速にデータを転送することが可能なＤＲＡＭに適用され、独立に動作が可能な複数のバンクを有するダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭにバンク（Bank）の概念が導入されたのは１６ＭビットのシンクロナスＤＲＡＭからである。このシンクロナスＤＲＡＭは、図４２に示すように、チップＣＰ内に２個の大きなメモリセルアレイＭ０、Ｍ１が配置され、これらメモリセルアレイＭ０、Ｍ１はそれぞれバンクＢＫ０、ＢＫ１として割り付けられている。各メモリセルアレイＭ０、Ｍ１の中央部には、共有ローデコーダ（ＳＲＤＣ）とワード線駆動回路（ＷＬＤ）がそれぞれ配置され、これら共有ローデコーダとワード線駆動回路の両側に複数のメモリブロックＭＢＬＫが配置されている。各サブアレイＭＢＬＫの相互間には、隣り合うメモリブロックで共有される共有センスアンプ（ＳＳ／Ａ）が配置されている。各メモリセルアレイＭ０、Ｍ１にはカラムデコーダ（ＣＤＣ）がそれぞれ設けられ、これらカラムデコーダの相互間には周辺回路が配置されている。このような構成の場合、比較的容易に各回路を配置できる。尚、以降の図において、図４２と同一部分には同一符号を付す。
【０００３】
【発明が解決しようとする課題】
図４３は、６４ＭビットシンクロナスＤＲＡＭのバンク構成を示している。このＤＲＡＭは４個のバンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３を有している。この構成の場合、チップ内のメモリセルアレイが配置される領域を４等分し、これらの領域に各バンクを設定している。このため、各メモリセルアレイに自然にバンクを割り付けることができる。
【０００４】
図４４は、２５６ＭビットシンクロナスＤＲＡＭのバンク構成を示している。このＤＲＡＭでは、メモリセルアレイの分割数より多い８バンク構成が標準的になると考えられる。また、パッケージのピンの割付は、図４５に示すように、パッケージの長手方向両端部の両側に入出力用のＩ／Ｏピンが例えば８ピンずつ配置され、中央部両側にローアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ等のコマンド、及びアドレスＡｄｄを入力するためのピンが配置されることが標準化されつつある。これに伴い、同一のバンクをチップの中央部に対して左右対称に割り付けるようになっている。
【０００５】
すなわち、図４４において、チップＣＰのメモリセルアレイが配置される領域は２等分され、チップＣＰの中央部には長手方向に沿って周辺回路３４１が配置されている。この周辺回路３４１の図示上側の領域に左側から順にバンクＢＫ０〜ＢＫ７が配置され、周辺回路３４１の図示下側の領域に右側から順にバンクＢＫ０〜ＢＫ７が配置されている。この構成の場合、同一のバンクのメモリブロックが周辺回路３４１に沿って隣接して配置されていないため、共有ローデコーダを採用することができない。このため、各バンクを独立にアクセス可能とするため、各バンクの両側にはローデコーダＲＤＣとワード線駆動回路（図示せず）がそれぞれ配置されている。したがって、隣接するバンクの相互間に２個ずつローデコーダとワード線駆動回路を配置する必要があるため、これらを配置するための領域が大きくなるという問題を有している。
【０００６】
そこで、図４６に示すように、センスアンプの並び方向にバンクを割り付ける方法も考えられている。この構成の場合、同一のバンクのメモリブロックが周辺回路３４１に沿って隣接して配置されているため、共有ローデコーダＳＲＤＣを使用できる。しかし、バンクの境界において、共有センスアンプＳＳ／Ａを使用できないため、バンクの境界部（太線で示す）に各バンクで使用される２個のセンスアンプＳ／Ａそれぞれ配置しなければならない。したがって、バンクの境界部のセンスアンプ領域が大きくなり、バンクの並び方向にチップサイズが大きくなる。
【０００７】
また、図４６に示すようにバンクを割り付けた場合、フレキシブルリダンダンシ方式による不良ローの救済効率が低下するという欠点を有している。ここで、フレキシブルリダンダンシ方式とは、複数のセルアレイに対して、リダンダンシワード線を配置する方式である。
【０００８】
図４７（ａ）は、従来のバンクが割り付けられていない場合のセルアレイに対するフレキシブルリダンダンシ方式を示しており、１６Ｍビットのセルアレイを示している。このように、１ＭビットのセルアレイＣＡが１６個配列され、各セルアレイの相互間に共有センスアンプＳＳ／Ａが配置されている。また、カラムデコーダＣＤＣの近傍には複数のリダンダンシワード線を有するリダンダンシ専用のリダンダンシセルアレイＲ／Ｄが配置されている。このリダンダンシセルアレイＲ／Ｄの規模は、例えば１２８Ｋビット程度であり、このリダンダンシセルアレイＲ／Ｄの両側にはセンスアンプＳ／Ａが配置されている。
【０００９】
上記のように、１６個のセルアレイに対して、リダンダンシセルアレイＲ／Ｄを配置することにより、１６個のセルアレイのどのセルアレイに不良ワード線がある場合においても、リダンダンシセルアレイＲ／Ｄ内のリダンダンシワード線に置き換えることができる。このようにフレキシブルリダンダンシ方式の場合、１Ｍビット単位毎にリダンダンシワード線を設けた場合に比べて、トータルのリダンダンシワード線の数が等しくても不良ワード線の救済能力が向上する。
【００１０】
例えば１Ｍビット単位に１本のリダンダンシワード線を配置した場合と、１６Ｍビット全体で１６本のワード線を配置した場合とでは、トータルのリダンダンシワード線の数は等しい。しかし、１Ｍビット単位に１本のリダンダンシワード線を配置した場合、１Ｍビット単位に複数の不良が発生すると、救済が不可能となるのに対して、１６Ｍビット全体で１６本のワード線を配置した場合は、救済が可能である。
【００１１】
ところで、図４６に示すようにバンクを配置した場合、各バンクを独立に動作可能とするために、各バンクごとにリダンダンシセルアレイＲ／Ｄが配置されていなければならない。すなわち、図４６に示す構成にフレキシブルリダンダンシ方式を採用する場合、図４７（ｂ）に示すように、１つのカラムデコーダで選択される１６個のセルアレイについて、各バンクに対応した４個のリダンダンシセルアレイＲ／Ｄを設ける必要がある。この構成の場合、トータルのリダンダンシワード線の本数が図４７（ａ）の場合と同様であっても、各リダンダンシセルアレイＲ／Ｄの両側にセンスアンプが配置されているため、センスアンプの領域が大きくなり、チップサイズの増大が危惧される。
【００１２】
上記のように、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合、共有ローデコーダや、共有センスアンプ、フレキシブルリダンダンシ方式を有効に使用することが困難となり、チップサイズが増大することが予想される。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合においても、チップサイズの増大を抑えることが可能なダイナミック型半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明のダイナミック型半導体記憶装置の態様は、ワード線及び前記ワード線と直交するビット線を含むメモリセルブロックと、前記メモリセルブロックの前記ビット線方向両側に設けられているセンスアンプ領域と、前記メモリセルブロックの前記ワード線方向両側に設けられているデコーダ回路領域と、前記センスアンプ領域と前記デコーダ回路領域との交差する位置に設けられている信号発生回路領域とを具備する前記ワード線方向に配置された複数のバンクと、前記複数のバンクに共有され、ローアドレスをデコードするデコーダ部と、前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されたパルス状の第１の選択信号を伝搬する複数のメインワード線と、前記デコーダ回路領域に配置され、前記メモリセルブロック内の前記ワード線を駆動するワード線駆動回路と、前記デコーダ回路領域に配置され、バンク活性化信号に応じて前記メインワード線を伝搬するパルス状の前記第１の選択信号をラッチし、前記ワード線駆動回路を駆動する第１のラッチ回路と、前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されるパルス状の第２の選択信号を伝搬する複数のワード線駆動線と、前記信号発生回路領域に配置され、前記バンク活性化信号に応じて前記ワード線駆動線を伝搬するパルス状の前記第２の選択信号をラッチする第２のラッチ回路と、前記信号発生回路領域に配置され、前記第２のラッチ回路の出力信号に応じて前記ワード線の駆動電圧を生成し、前記ワード線駆動回路に供給するワード線駆動電圧生成回路とを具備している。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２７】
図１は、この発明の第１の実施の形態を示すものであり、半導体チップのレイアウトを概略的に示している。この例は図４４と同様に、バンクがロー方向に割り付けられている。この場合、単純にバンクを割り付けると、前述したように、ローデコーダが共有できず、各バンクの両端にそれぞれローデコーダを配置することとなり、チップサイズが増大する。そこで、この発明では、ローデコーダを構成するデコード部とワード線駆動回路とを分離し、ローデコーダをチップの中央部に配置し、ワード線駆動回路を各バンクの両側に配置している。
【００２８】
すなわち、図１において、チップ１１内には４個のセルアレイＭ０、Ｍ１、Ｍ２、Ｍ３が配置され、各セルアレイＭ０〜Ｍ３にはそれぞれ４個のバンクが割り付けられている。例えばセルアレイＭ０には、図示左側から順にバンクＢＫ０〜ＢＫ３が割り付けられ、セルアレイＭ１には、図示右側から順にバンクＢＫ０〜ＢＫ３が割り付けられている。セルアレイＭ２には、図示左側から順にバンクＢＫ４〜ＢＫ７が割り付けられ、セルアレイＭ３には、図示右側から順にバンクＢＫ４〜ＢＫ７が割り付けられている。各バンクのチップ中央側にはカラムデコーダＣＤＣが配置されている。バンクＢＫ０〜ＢＫ３の各カラムデコーダＣＤＣとバンクＢＫ４〜ＢＫ７の各カラムデコーダＣＤＣの相互間には、周辺回路１２が配置されている。
【００２９】
前記セルアレイＭ０とセルアレイＭ１の相互間、及び前記セルアレイＭ２とセルアレイＭ３の相互間には、それぞれローデコーダ部ＲＤＣ０、ＲＤＣ１が配置されている。ローデコーダ部ＲＤＣ０は、ＢＫ０〜ＢＫ３で共有され、ローデコーダ部ＲＤＣ１は、ＢＫ４〜ＢＫ７で共有されている。ローデコーダ部ＲＤＣ０、ＲＤＣ１はデコード部のみを有し、ワード線駆動回路ＷＬＤは各バンクの両側に配置されている。これらワード線駆動回路ＷＬＤは、後述するように、ローデコーダ部ＲＤＣ０、ＲＤＣ１から出力される信号を保持するラッチ回路ＬＴを有している。
【００３０】
各バンクは、例えば１６個のメモリブロックＭＢＬＫ、及びリダンダンシセルアレイ（図１には図示していない）を含み、各メモリブロックＭＢＬＫの相互間には共有センスアンプＳＳ／Ａが配置されている。
【００３１】
前記周辺回路１２は、アドレスバッファ回路、バンク活性化信号ＢＡＣＴを発生するバンク活性化信号発生回路、バンクプリチャージ信号ＢＰＲＣＨを発生するバンクプリチャージ信号発生回路等を含んでいる。
【００３２】
図２は、図１のバンクＢＫｂ（例えばｂ＝１）とローデコーダ部ＲＤＣ０の構成を示している。その他のバンクの構成もバンクＢＫｂと殆ど同様である。さらに、ローデコーダ部ＲＤＣ１側の構成も図２と同様である。図３は、図２に示すバンクＢＫｂにおける１つのメモリブロック及びその周辺の構成を示している。
【００３３】
ローデコーダ部ＲＤＣ０には、各バンクのメモリブロックＭＢＬＫに対応してローデコーダＲＤＣが配置されている。各ローデコーダＲＤＣはアドレス信号に応じて複数のメインワード線ＭＷＬｎの中から１本を選択する。これらメインワード線ＭＷＬｎは、各バンクＢＫ０〜ＢＫ３の各メモリブロック上に配置されている。各メモリブロックＭＢＬＫには６４本のメインワード線、５１２本のワード線が配置されている。
【００３４】
前記各ローデコーダＲＤＣの両側には各バンクの共有センスアンプＳＳ／Ａに対応して、デコーダ領域２１が配置されている。これらデコーダ領域２１には、後述するワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダが配置される。前記ワード線駆動回路デコーダは、複数のワード線駆動電圧ＷＤＲＶｎｂｊを生成するためのメインワード線駆動パルス信号ＭＷＤＲＶｎｊを生成する。前記センスアンプデコーダは、センスアンプを活性化するためのセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１を生成する。前記イコライズ信号デコーダは、ビット線をイコライズするためのイコライズパルス信号ＥＱＬＰｎを生成する。
【００３５】
各デコーダ領域２１には配線群２２が接続され、これら配線群２２は各バンクＢＫ０〜ＢＫ３の各共有センスアンプＳＳ／Ａ、及び信号発生回路領域２３上に配置されている。各デコーダから出力される前記メインワード線駆動パルス信号ＭＷＤＲＶｎｊ、ＭＷＤＲＶｎ＋１ｊ、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス信号ＥＱＬＰｎは配線群２２を介して、共有センスアンプＳＳ／Ａ、ワード線駆動電圧発生回路に供給される。
【００３６】
尚、ビット線とセンスアンプとの相互間に接続され、ビット線とセンスアンプとを接続したり、切り離すためのアイソレーショントランジスタを制御するためのタイミング信号φＴは、後述するようにイコライズパルス信号ＥＱＬＰｎから生成される。
【００３７】
ローデコーダＲＤＣ０の周辺回路１２側の端部には、ローアドレスプリデコーダＲＡＰＤが配置され、このローアドレスプリデコーダＲＡＰＤ、各デコーダ領域２１、及び各ローデコーダＲＤＣ上には配線群２６、２７が配置されている。
【００３８】
前記ローアドレスプリデコーダＲＡＰＤは、前記周辺回路１２から供給されるアドレス信号Ａ３Ｒ、／Ａ３Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒをプリデコードする。このデコード出力信号、及びアドレス信号Ａ０Ｒ、／Ａ０Ｒ〜Ａ２Ｒ、／Ａ２Ｒ、メモリブロックを選択するローブロック選択信号ＲＳＬｎは、配線群２６を介して前記ローデコーダＲＤＣやデコーダ領域２１に設けられた各種デコーダに供給される。前記周辺回路１２から供給されるプリチャージ信号ＰＲＣＨ、センスアンプ活性化信号ＳＥＮ、ＳＥＰは、前記配線群２７を介して前記デコーダ領域２１に設けられた各種デコーダに供給される。
【００３９】
前記配線群２６には、前記周辺回路１２からプリチャージ信号ＰＲＣＨ、Ｎチャネルトランジスタにより構成されたセンスアンプを活性化するためのセンスアンプ活性化信号ＳＥＮ、Ｐチャネルトランジスタにより構成されたセンスアンプを活性化するためのセンスアンプ活性化信号ＳＥＰが供給されている。これらの信号は、前記ローデコーダＲＤＣやデコーダ領域２１に設けられた各種デコーダに供給される。
【００４０】
一方、図２、図３に示すように、バンクＢＫｂにおいて、各メモリブロックＭＢＬＫのメインワード線ＭＷＬｎ方向両側には、前記ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴが配置されている。これらラッチ回路ＬＴは前記メインワード線ＭＷＬｎを介して前記ローデコーダ部ＲＤＣ０から供給されるメインワード線選択信号を保持し、前記ワード線駆動回路ＷＬＤは前記ラッチ回路ＬＴに記憶されたメインワード線選択信号に応じて、対応する複数本のワード線ＷＬを選択する。各メモリブロックＭＢＬＫは所謂ダブルエンドワード線方式が採用され、ワード線ＷＬはメモリブロックＭＢＬＫの両端に配置されたワード線駆動回路ＷＬＤに、１本おきに交互に接続されている。
【００４１】
各ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴの前記メインワード線ＭＷＬｎと直交する方向の両側には信号発生回路領域２３が配置されている。各信号発生回路領域２３には、ワード線駆動電圧発生回路、センスアンプ駆動回路、イコライズ信号ＥＱＬとタイミング信号φＴを発生するＥＱＬ、φＴ信号発生回路が配置されている。これらワード線駆動電圧発生回路、センスアンプ駆動回路、ＥＱＬ、φＴ信号発生回路は前記配線群２２を介して前記デコーダ領域２１から出力されるメインワード線駆動パルス信号ＭＷＤＲＶｎｊ、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス信号ＥＱＬｎに応じて、後述するワード線駆動電圧ＷＤＲＶｎｂｊ、センスアンプ活性化信号、イコライズ信号ＥＱＬｎ、タイミング信号φＴｎを発生する。前記ワード線駆動電圧ＷＤＲＶｎｂｊは隣接する前記ワード線駆動回路ＷＬＤに供給され、センスアンプ活性化信号、イコライズ信号ＥＱＬｎ、タイミング信号φＴｎは隣接する共有センスアンプＳＳ／Ａに供給される。
【００４２】
バンクＢＫｂの各メモリブロックＭＢＬＫ、及び共有センスアンプＳＳ／Ａ上には、複数のカラム選択線ＣＳＬが配置され、これらカラム選択線ＣＳＬは前記カラムデコーダＣＤＣにより選択される。このカラムデコーダＣＤＣには周辺回路１２からアドレス信号が供給されている。各メモリブロックＭＢＬＫ内には前記カラム選択線ＣＳＬに沿ってビット線対ＢＬ、／ＢＬが配置され、これらビット線と前記ワード線ＷＬの交点にメモリセルが配置されている。
【００４３】
各メモリブロックＭＢＬＫにおいて、ビット線対ＢＬ、／ＢＬと直交する方向には、これらビット線対ＢＬ、／ＢＬに選択的に接続され、ビット線対ＢＬ、／ＢＬに読み出されたデータを伝送するデータ線ＤＱ、／ＤＱが配置されている。さらにバンクＢＫｂ内には、前記データ線ＤＱ、／ＤＱと直交方向にメインデータ線ＭＤＱ、／ＭＤＱが配置されている。これらメインデータ線ＭＤＱ、／ＭＤＱは前記データ線ＤＱ、／ＤＱに選択的に接続され、データ線ＤＱ、／ＤＱのデータはＤＱバッファ２８に伝送される。
【００４４】
前記カラムデコーダＣＤＣのワード線方向両端部にはデコーダ領域２４が配置されている。このデコーダ領域２４には後述するカラムアドレスプリデコーダ、バンク選択信号発生回路が設けられている。
【００４５】
前記カラムデコーダＣＤＣの近傍には、バンクＢＫｂ内の不良ワード線を救済するためのリダンダンシセルアレイＲ／Ｄが設けられている。このリダンダンシセルアレイＲ／Ｄのワード線方向両端部には、リダンダンシワード線を駆動するためのリダンダンシワード線駆動回路ＲＷＬＤが配置され、カラム選択線方向両端部には、リダンダンシセルアレイ専用のセンスアンプＲＳ／Ａが配置されている。
【００４６】
不良アドレス記憶部２９は、例えばヒューズからなる記憶素子を含み、不良ローアドレスを記憶している。この不良アドレス記憶部２９には、アドレス比較回路３０が接続されている。このアドレス比較回路３０は前記周辺回路から供給されるローアドレスと不良アドレス記憶部２９に記憶されている不良ローアドレスとを比較し、これらが一致した場合、前記リダンダンシワード線駆動回路ＲＷＬＤを介してリダンダンシセルアレイＲ／Ｄのワード線を活性化する。これとともに、メモリブロックＭＢＬＫを非選択とする。
【００４７】
前記デコーダ領域２４、前記リダンダンシワード線駆動回路ＲＷＬＤ、信号発生回路領域２３、ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴの上には配線群２５が配置されており、これら配線群２５には、前記周辺回路１２よりバンク活性化信号ＢＡＣＴ、及びバンクプリチャージ信号ＢＰＲＣＨが供給されている。
【００４８】
図２、図３において、ビット線対ＢＬ、／ＢＬは、例えばタングステンからなる第１層メタル配線（Ｍ０）により形成され、メモリセルに接続されたワード線ＷＬは、ポリシリコンと、これにシャントされた第２層メタル配線（Ｍ１）により構成され、データ線ＤＱ、／ＤＱは第２層メタル配線（Ｍ１）により構成されている。また、カラム選択線ＣＳＬ、メインデータ線ＭＤＱ、／ＭＤＱ、配線群２６、２７は第３層メタル配線（Ｍ２）により構成され、メインワード線ＭＷＬｎ、配線群２２は第４層メタル配線（Ｍ３）により構成されている。第２乃至第４層メタル配線（Ｍ１、Ｍ２、Ｍ３）は例えばアルミニウムである。配線構成は、これに限定されるものではなく、例えば配線（Ｍ２、Ｍ３）を入替えて使用することも可能である。
【００４９】
図４は、前記ローデコーダ部を構成するローデコーダＲＤＣの構成を示している。図４において、電源Ｖccが供給される端子４１ａと接地間にはＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）４１ｂ、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタと称す）４１ｃ、４１ｄ、４１ｅが直列接続されている。前記ＰＭＯＳトランジスタ４１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ４１ｃ、４１ｄのゲートには、前記ローアドレスプリデコーダＲＡＰＤ出力される信号ＸＡｉ，ＸＢｊがそれぞれ供給される。前記ｎチャネルトランジスタ４１ｅのゲートには、前記ローブロック選択信号ＲＳＬｎが供給されている。
【００５０】
前記ＰＭＯＳトランジスタ４１ｂとＮＭＯＳトランジスタ４１ｃの接続ノードＮ１は、ノア回路４１ｆの一方入力端に接続されている。この接続ノードＮ１とノア回路４１ｆの他方入力端の相互間にはインバータ回路４１ｇ、４１ｈ、４１ｉが直列接続されている。電源Ｖccが供給される端子４１ｊと前記接続ノードＮ１の相互間にはＰＭＯＳトランジスタ４１ｋの電流通路が接続され、このトランジスタ４１ｋのゲートは、前記インバータ回路４１ｇと４１ｈの接続ノードに接続されている。前記インバータ回路４１ｇ、４１ｈは遅延回路４１ｌを構成し、ＰＭＯＳトランジスタ４１ｋはインバータ回路４１ｇとともに、ラッチ回路を構成している。
【００５１】
上記構成において、図５を参照して動作について説明する。図５は、この実施の形態をシンクロナスＤＲＡＭでバンクを連続して活性化する場合を示している。
【００５２】
クロック信号ＣＬＫに同期して各バンクに対するコマンドが順次供給される。このコマンドは、例えばクロック信号ＣＬＫに同期してチップ外部から供給される／ＲＡＳ、／ＣＡＳのレベルにより設定される。バンクＢＫ０に対する活性化のコマンドＢＡ０が供給される前の状態において、プリチャージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳトランジスタ４１ｂはオンとなっている。このため、ノア回路４１ｆの一方入力端はハイレベル、他方入力端はローレベルとなっており、出力信号ＭＷＬｎｋはローレベルとなっている。
【００５３】
この状態において、先ず、バンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、プリチャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳトランジスタ４１ｂがオフとなる。ローデコーダ部において、各ローデコーダＲＤＣは、バンクＢＫ０に対するローブロック選択信号ＲＳＬｎがハイレベルとなり、ローアドレスプリデコーダＲＡＰＤから出力される信号ＸＡｉ，ＸＢｊが共にハイレベルとなると、ＮＭＯＳトランジスタ４１ｃ、４１ｄ、４１ｅが全てオンとなり、ノア回路４１ｆの一方入力端がローレベルとなる。この時、ノア回路４１ｆの他方入力端は遅延回路４１ｌの作用によりローレベルに保持されているため、ノア回路４１ｆの出力端から出力される信号ＭＷＬｎｋは、ハイレベルとなる。この後、ノア回路４１ｆの出力信号ＭＷＬｎｋは、遅延回路４１ｌに設定された遅延時間ＤＴが経過するとローレベルとなる。
【００５４】
このようにして、ローアドレスプリデコーダＲＡＰＤにより選択されたローデコーダＲＤＣからメインワード線ＭＷＬｎにパルス状の選択信号ＭＷＬｎｋが出力される。つまり、メインワード線ＭＷＬｎはバンクを活性化している間中常時選択状態とはなっていず、短時間だけ選択される。前記選択信号ＭＷＬｎｋのレベルは電源電圧Ｖccである。
【００５５】
この後、例えばバンクＢＫ１を活性化するためのコマンドＢＡ１が供給されると、バンクＢＫ１のメインワード線が選択信号ＭＷＬｍｌに応じて選択される。前記バンクＢＫ０に対するデータの読み出し動作は、例えばバンクＢＫ１の活性化の後、バンクＢＫ０のプリチャージ前に実行される。
【００５６】
図６は、例えばバンクＢＫ０とバンクＢＫ１の境界部に設けられたワード線駆動回路ＷＬＤとラッチ回路ＬＴの一部の回路構成を示している。バンクＢＫ０のワード線駆動回路ＷＬＤ０において、インバータ回路Ｉ００、Ｉ０１、Ｉ０２、Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄのソースには前記ワード線駆動電圧発生回路により発生されたワード線駆動電圧ＷＤＲＶｎｂ０〜ＷＤＲＶｎｂ３がそれぞれ供給されている。これらＰＭＯＳトランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄのドレインは、ワード線ＷＬ００〜ＷＬ０３に接続されるとともに、ＮＭＯＳトランジスタ６１ｅ、６１ｆ、６１ｇ、６１ｈのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタ６１ｅ、６１ｆ、６１ｇ、６１ｈのソースはそれぞれ接地されている。前記ワード線ＷＬ００〜ＷＬ０３にはＮＭＯＳトランジスタ６１ｉ、６１ｊ、６１ｋ、６１ｌのドレインが接続されている。これらＮＭＯＳトランジスタ６１ｉ、６１ｊ、６１ｋ、６１ｌのソースは接地され、ゲートには前記ワード線駆動電圧ＷＤＲＶｎｂ０〜ＷＤＲＶｎｂ３と相補的なワード線駆動電圧／ＷＤＲＶｎｂ０〜／ＷＤＲＶｎｂ３がそれぞれ供給されている。前記ワード線ＷＬ００〜ＷＬ０３の相互間には、ワード線ＷＬ０４〜ＷＬ０７がそれぞれ配置されている。これらワード線ＷＬ０４〜ＷＬ０７はバンクＢＫ０に設けられた図示せぬワード線駆動回路により駆動される。
【００５７】
また、バンクＢＫ０のラッチ回路ＬＴ０において、インバータ回路Ｉ０４とＩ０５は直列接続されている。このインバータ回路Ｉ０４の入力端と、インバータ回路Ｉ０５の出力端は前記インバータ回路Ｉ００〜Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１ｄ、ＮＭＯＳトランジスタ６１ｅ〜６１ｈの各ゲートに接続されている。また、ＰＭＯＳトランジスタ６１ｍのソースには電源電圧ＶＰＰが供給される。この電源電圧ＶＰＰは電源電圧Ｖccを昇圧した電圧である。このＰＭＯＳトランジスタ６１ｍのゲートには、バンクプリチャージ信号ＢＰＲＣＨｂが供給され、ドレインは前記インバータ回路Ｉ０４の入力端に接続されている。このＰＭＯＳトランジスタ６１ｍのドレインとインバータ回路Ｉ０４の入力端が接続される接続ノードＮ００と接地間には、ＮＭＯＳトランジスタ６１ｎ、６１ｏが直列接続される。ＮＭＯＳトランジスタ６１ｎのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ６１ｏのゲートには前記メインワード線ＭＷＬ０が接続されている。
【００５８】
尚、以降の図面において、インバータ回路Ｉ０４、Ｉ０５のように、出力端に二重丸を記載した論理回路は電源がＶＰＰである。
【００５９】
一方、バンクＢＫ１のワード線駆動回路ＷＬＤ１において、インバータ回路Ｉ１０、Ｉ１１、Ｉ１２、Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ、６２ｂ、６２ｃ、６２ｄのソースには前記ワード線駆動電圧発生回路により発生されたワード線駆動電圧ＷＤＲＶｎｂ’０〜ＷＤＲＶｎｂ’３がそれぞれ供給されている。これらＰＭＯＳトランジスタ６２ａ、６２ｂ、６２ｃ、６２ｄのドレインは、ワード線ＷＬ１０〜ＷＬ１３に接続されるとともに、ＮＭＯＳトランジスタ６２ｅ、６２ｆ、６２ｇ、６２ｈのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタ６２ｅ、６２ｆ、６２ｇ、６２ｈのソースはそれぞれ接地されている。前記ワード線ＷＬ１０〜ＷＬ１３にはＮＭＯＳトランジスタ６２ｉ、６２ｊ、６２ｋ、６２ｌのドレインが接続されている。これらＮＭＯＳトランジスタ６２ｉ、６２ｊ、６２ｋ、６２ｌのソースは接地され、ゲートには前記ワード線駆動電圧ＷＤＲＶｎｂ’０〜ＷＤＲＶｎｂ’３と相補的なワード線駆動電圧／ＷＤＲＶｎｂ’０〜／ＷＤＲＶｎｂ’３がそれぞれ供給されている。前記ワード線ＷＬ１０〜ＷＬ１３の相互間には、ワード線ＷＬ１４〜ＷＬ１７がそれぞれ配置されている。これらワード線ＷＬ１４〜ＷＬ１７はバンクＢＫ１に設けられた図示せぬワード線駆動回路により駆動される。
【００６０】
また、バンクＢＫ１のラッチ回路ＬＴ１において、インバータ回路Ｉ１４とＩ１５は直列接続されている。このインバータ回路Ｉ１４の入力端と、インバータ回路Ｉ１５の出力端は前記インバータ回路Ｉ１０〜Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ〜６２ｄ、ＮＭＯＳトランジスタ６２ｅ〜６２ｈの各ゲートに接続されている。また、ＰＭＯＳトランジスタ６２ｍのソースには電源電圧ＶＰＰが供給されている。このＰＭＯＳトランジスタ６２ｍのゲートには、バンクプリチャージ信号ＢＰＲＣＨｂ’が供給され、ドレインは前記インバータ回路Ｉ１４の入力端に接続されている。このＰＭＯＳトランジスタ６２ｍのドレインとインバータ回路Ｉ１４の入力端が接続される接続ノードＮ１０と接地間には、ＮＭＯＳトランジスタ６２ｎ、６２ｏが直列接続される。ＮＭＯＳトランジスタ６２ｎのゲートにはバンク活性化信号ＢＡＣＴｂ’が供給され、ＮＭＯＳトランジスタ６２ｏのゲートには前記メインワード線ＭＷＬ０が接続されている。
【００６１】
上記構成において、図７を参照して、ワード線駆動回路とラッチ回路の動作について説明する。クロック信号ＣＬＫに同期して、例えばバンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、前述したように、ローデコーダＲＤＣは、プリチャージ信号ＰＲＣＨ、アドレス信号ＸＡｉ、ＸＢｊに応じてメインワード線ＭＷＬｎｋ（この場合、ＭＷＬ０）が選択される。
【００６２】
この時、バンクプリチャージ信号ＢＰＲＣＨｂはハイレベル、ＢＰＲＣＨｂ’はローレベルであるため、ＰＭＯＳトランジスタ６１ｍはオフ、ＰＭＯＳトランジスタ６２ｍはオンであり、バンク活性化信号ＢＡＣＴｂはハイレベル、ＢＡＣＴｂ’はローレベルであるため、ＮＭＯＳトランジスタ６１ｎ、６１ｏがオンとなり、接続ノードＮ００がローレベルとなる。このため、ラッチ回路ＬＴ０は反転し、インバータ回路Ｉ０５の出力端がローレベルとなる。また、ＮＭＯＳトランジスタ６２ｎはオフ状態のままであるため、接続ノードＮ１０はハイレベルに保持される。
【００６３】
前記インバータ回路Ｉ０５の出力端がローレベルとなると、インバータ回路Ｉ００〜Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１ｄがオンとなる。この時、ワード線駆動電圧発生回路によりワード線駆動電圧ＷＤＲＶｎｂｊ（ｊ＝０〜３）のうちの１つがハイレベルとなっており、このワード線駆動電圧ＷＤＲＶｎｂｊがオン状態のＰＭＯＳトランジスタ６１ａ〜６１ｄを介してワード線に供給される。したがって、１つのメモリブロック内において、１つのワード線が選択される。
【００６４】
この状態において、後述するビット線が選択され、これらワード線及びビット線により選択されたメモリセルに対してデータの読み出しが実行される。続いて、バンクＢＫ１に対して同様の動作が行われた後、バンクＢＫ０に対するプリチャージのコマンドＢＰ０が制御部に供給されると、バンクプリチャージ信号ＢＰＲＣＨｂがローレベルとなる。すると、ＰＭＰＳトランジスタ６１ｍがオンとなり、ラッチ回路ＬＴ０が反転し、インバータ回路Ｉ０５のハイレベルとなる。このため、ＰＭＯＳトランジスタ６１ａ〜６１ｄがオフとなり、ワード線が非選択状態となる。これとともに、ワード線駆動電圧発生回路により発生されるワード線駆動電圧ＷＤＲＶｎｂｊ（ｊ＝０〜３）がローレベル、／ＷＤＲＶｎｂｊ（ｊ＝０〜３）がハイレベルとされる。このため、ＮＭＯＳトランジスタ６１ｉ〜６１ｌがオンとされ、ワード線の電位が放電される。
【００６５】
図８は、前記ローデコーダ部に設けられ、メインワード線駆動パルス信号ＭＷＤＲＶｎｊを生成するワード線駆動回路デコーダ８１を示している。図８において、電源Ｖccが供給される端子８１ａと接地間にはＰＭＯＳトランジスタ８１ｂ、ＮＭＯＳトランジスタ８１ｃ、８１ｄ、８１ｅ、８１ｆが直列接続されている。前記ＰＭＯＳトランジスタ８１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ８１ｃ〜８１ｇのゲートには、アドレス信号Ａ０Ｒ、Ａ１Ｒ、Ａ２Ｒ、がそれぞれ供給される。前記ｎチャネルトランジスタ８１ｆのゲートには、前記ローブロック選択信号ＲＳＬｎが供給されている。
【００６６】
前記ＰＭＯＳトランジスタ８１ｂとＮＭＯＳトランジスタ８１ｃの接続ノードＮ８は、ノア回路８１ｇの一方入力端に接続されている。この接続ノードＮ８とノア回路８１ｇの他方入力端の相互間にはインバータ回路８１ｈ、８１ｉ、８１ｊが直列接続されている。電源Ｖccが供給される端子８１ｋと前記接続ノードＮ８の相互間にはＰＭＯＳトランジスタ８１ｌの電流通路が接続され、このトランジスタ８１ｌのゲートは、前記インバータ回路８１ｈと８１ｉの接続ノードに接続されている。前記インバータ回路８１ｈ、８１ｉは遅延回路８１ｍを構成し、ＰＭＯＳトランジスタ８１ｌはインバータ回路８１ｈとともに、ラッチ回路を構成している。
【００６７】
図９は、前記信号発生回路領域２３に設けられたワード線駆動電圧発生回路９１の構成を示している。
【００６８】
ラッチ回路ＬＴＷＤを構成するインバータ回路Ｉ９１とＩ９２は直列接続されている。これらインバータ回路Ｉ９１、Ｉ９２は電源電圧ＶＰＰレベルの信号を出力する。端子９１ａには電源電圧ＶＰＰが供給される。この端子９１ａと前記インバータ回路Ｉ９１の出力端に接続された接続ノードＮ９１との間にはＰＭＯＳトランジスタ９１ｂが接続されている。このＰＭＯＳトランジスタ９１ｂのゲートには、バンクプリチャージ信号ＢＰＲＣＨｂｊが供給されている。前記接続ノードＮ９１と接地間には、ＮＭＯＳトランジスタ９１ｃ、９１ｄが直列接続されている。ＮＭＯＳトランジスタ９１ｃのゲートにはバンク活性化信号ＢＡＣＴｂｊが供給され、ＮＭＯＳトランジスタ９１ｄのゲートには前記メインワード線駆動パルス信号ＭＷＤＲＶｎｊが供給されている。
【００６９】
電源電圧ＶＰＰが供給される端子９１ｅと接地間にはインバータ回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆ、ＮＭＯＳトランジスタ９１ｇが直列接続されている。これらトランジスタ９１ｆ、９１ｇのゲートは前記接続ノードＮ９１に接続されている。また、トランジスタ９１ｆ、９１ｇの接続ノードからはワード線駆動電圧ＷＤＲＶｎｂｊが出力されるとともに、インバータ回路Ｉ９４を介してワード線駆動電圧／ＷＤＲＶｎｂｊが出力される。
【００７０】
次に、図１０を参照して図８に示すワード線駆動回路デコーダ８１と図９に示すワード線駆動電圧発生回路９１の動作について説明する。
【００７１】
ワード線駆動回路デコーダ８１の動作は、前述したローデコーダとほぼ同様である。すなわち、クロック信号ＣＬＫに同期して各バンクに対するコマンドが順次供給される。例えばバンクＢＫ０を活性化するコマンドＢＡ０が供給される前の状態において、プリチャージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳトランジスタ８１ｂはオンとなっている。このため、ノア回路８１ｇの一方入力端はハイレベル、他方入力端はローレベルとなっており、出力信号ＭＷＤＲＶｎｊはローレベルとなっている。
【００７２】
この状態において、先ず、バンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、プリチャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳトランジスタ８１ｂがオフとなる。ローブロック選択信号ＲＳＬｎがハイレベルとなり、アドレス信号Ａ０Ｒ、Ａ１Ｒ、Ａ２Ｒが共にハイレベルとなると、ＮＭＯＳトランジスタ８１ｃ、８１ｄ、８１ｅ、８１ｆが全てオンとなり、ノア回路８１ｇの一方入力端がローレベルとなる。この時、ノア回路８１ｇの他方入力端は遅延回路８１ｍの作用によりローレベルに保持されているため、ノア回路８１ｇの出力端から出力されるメインワード線駆動パルス信号ＭＷＤＲＶｎｊは、ハイレベルとなる。この後、ノア回路８１ｇから出力されるメインワード線駆動パルス信号ＭＷＤＲＶｎｊは、遅延回路８１ｍに設定された遅延時間ＤＴが経過するとローレベルとなる。
【００７３】
このようにして、アドレス信号に応じてメインワード線駆動パルス信号ＭＷＤＲＶｎｊが出力され、このメインワード線駆動パルス信号ＭＷＤＲＶｎｊは前記配線群２２を介して、各バンクのワード線駆動電圧発生回路に供給される。このメインワード線駆動パルス信号ＭＷＤＲＶｎｊは、バンクを活性化している間中常時発生されていず、メインワード線ＭＷＬと同様に、短時間だけ発生される。前記メインワード線駆動パルス信号ＭＷＤＲＶｎｊのレベルは電源電圧Ｖccである。
【００７４】
一方、ワード線駆動電圧発生回路９１は、バンクを活性化するためのコマンドＢＡ０が供給される以前は、バンク活性化信号ＢＡＣＴｂｊ、及びメインワード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれローレベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがハイレベルとなっている。このため、ＮＭＯＳトランジスタ９１ｃ、９１ｄがオフ、ＰＭＯＳトランジスタ９１ｂがオンとなっており、ラッチ回路を構成するインバータ回路Ｉ９１の出力信号はハイレベルとなっている。したがって、インバータ回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆはオフ、ＮＭＯＳトランジスタ９１ｇはオンとなり、ワード線駆動電圧ＭＷＤＲＶｎｊはローレベル、／ＭＷＤＲＶｎｊはハイレベルとなっている。
【００７５】
上記状態において、コマンドＢＡ０が供給されると、バンク活性化信号ＢＡＣＴｂｊ、及びメインワード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれがハイレベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがローレベルとなる。このため、ＮＭＯＳトランジスタ９１ｃ、９１ｄがオン、ＰＭＯＳトランジスタ９１ｂがオフとなり、ラッチ回路を構成するインバータ回路Ｉ９１の出力信号はローレベルとなる。したがって、インバータ回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆはオン、ＮＭＯＳトランジスタ９１ｇはオフとなり、ワード線駆動電圧ＭＷＤＲＶｎｊはハイレベル、／ＭＷＤＲＶｎｊはローレベルとなる。このワード線駆動電圧ＭＷＤＲＶｎｊは電源電圧ＶＰＰレベルである。この状態は、バンクをプリチャージするためのコマンドＢＰ０が供給されるまで保持される。
【００７６】
図１１は、ＮＭＯＳトランジスタにより構成されたセンスアンプを選択するためのセンスアンプデコーダ１１０の構成を示し、図１２は、ＭＯＳトランジスタにより構成されたセンスアンプを選択するためのセンスアンプデコーダ１２０の構成を示している。
【００７７】
図１１において、電源Ｖccが供給される端子１１１ａと接地間にはＰＭＯＳトランジスタ１１１ｂ、ＮＭＯＳトランジスタ１１１ｃ、１１１ｄが直列接続され、前記ＮＭＯＳトランジスタ１１１ｃにはＮＭＯＳトランジスタ１１１ｅが並列接続されている。前記ＰＭＯＳトランジスタ１１１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ１１１ｄのゲートには、センスアンプイネーブル信号ＳＥＮが供給されている。ＮＭＯＳトランジスタ１１１ｃのゲートには、前記ローブロック選択信号ＲＳＬｎが供給され、ＮＭＯＳトランジスタ１１１ｅのゲートには、前記ローブロック選択信号ＲＳＬｎと隣接するローブロックを選択するためのローブロック選択信号ＲＳＬｎ＋１が供給されている。
【００７８】
前記ＰＭＯＳトランジスタ１１１ｂとＮＭＯＳトランジスタ１１１ｃの接続ノードＮ１１は、ノア回路１１１ｆの一方入力端に接続されている。この接続ノードＮ１１とノア回路１１１ｆの他方入力端の相互間にはインバータ回路１１１ｇ、１１１ｈ、１１１ｉが直列接続されている。電源Ｖccが供給される端子１１１ｊと前記接続ノードＮ１１の相互間にはＰＭＯＳトランジスタ１１１ｋの電流通路が接続され、このトランジスタ１１１ｋのゲートは、前記インバータ回路１１１ｇと１１１ｈの接続ノードに接続されている。前記インバータ回路１１１ｇ、１１１ｈは遅延回路１１１ｌを構成し、ＰＭＯＳトランジスタ１１１ｋはインバータ回路１１１ｇとともに、ラッチ回路を構成している。前記ノア回路１１１ｆの出力端からセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が出力される。このセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１は前記配線群２２を介して各バンクに伝達される。
【００７９】
図１２は、図１１の構成と殆ど同一であり、異なる部分についてのみ説明する。図１２において、図１１と異なるのは、ＮＭＯＳトランジスタ１２１ｃのゲートにセンスアンプイネーブル信号ＳＥＰが供給され、ＮＭＯＳトランジスタ１２１ｄのゲートにローブロック選択信号ＲＳＬｎが供給される点である。ノア回路１２１ｆの出力端からはセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋１が出力される。これらセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は前記配線群２２を介して各バンクに伝達される。
【００８０】
ここで、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、ｎ番目のメモリブロックとｎ＋１番目のメモリブロックの間に位置するセンスアンプに供給されることを意味している。
【００８１】
上記構成において、図１５を参照してセンスアンプデコーダ１１０、１２０の動作について説明する。センスアンプデコーダ１２０の動作は、センスアンプデコーダ１１０と殆ど同一であるため、センスアンプデコーダ１１０を中心に説明する。
【００８２】
クロック信号ＣＬＫに同期して各バンクに対するコマンドが順次供給される。バンクＢＫ０を活性化するためのコマンドＢＡ０が供給される前の状態において、プリチャージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳトランジスタ１１１ｂはオンとなっている。このため、ノア回路１１１ｆの一方入力端はハイレベル、他方入力端はローレベルとなっており、ノア回路１１１ｆから出力されるセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１はローレベルとなっている。
【００８３】
この状態において、先ず、バンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、プリチャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳトランジスタ１１１ｂがオフとなる。これとともに、ローブロック選択信号ＲＳＬｎ、又はＲＳＬｎ＋１がハイレベルとなり、センスアンプイネーブル信号ＳＥＮがハイレベルとなると、ＮＭＯＳトランジスタ１１１ｃ、又は１１１ｄ、及びＮＭＯＳトランジスタ１１１ｅがオンとなり、ノア回路１１１ｆの一方入力端がローレベルとなる。この時、ノア回路１１１ｆの他方入力端は遅延回路１１１ｌの作用によりローレベルに保持されているため、ノア回路１１１ｆの出力端から出力される信号ＳＥＮＰｎ，ｎ＋１は、ハイレベルとなる。この後、ノア回路１１１ｆの出力信号ＳＥＮＰｎ，ｎ＋１は、遅延回路１１１ｌに設定された遅延時間ＤＴが経過するとローレベルとなる。
【００８４】
このようにして、センスアンプデコーダ１１０からセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が出力される。センスアンプデコーダ１２０から出力されるセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋１は、センスアンプイネーブル信号ＳＥＰに応じて、パルス信号ＳＥＮＰｎ，ｎ＋１より若干遅れて出力される。センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、バンクを活性化している間中常時出力されてはいず、短時間だけ選択される。この信号のレベルは電源電圧Ｖccである。
【００８５】
この後、例えばバンクＢＫ１を活性化するためのコマンドＢＡ１が供給されると、バンクＢＫ１のメインワード線が選択信号ＭＷＬｍｌに応じて選択される。前記バンクＢＫ０に対するデータの読み出し動作は、例えばバンクＢＫ１の活性化後、バンクＢＫ０のプリチャージ前に実行される。
【００８６】
図１３は、各バンクの信号発生回路領域２３に設けられるセンスアンプ活性化信号発生回路１３０を示している。この回路は、ＮＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路１３１と、ＰＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路１３２と、これら信号発生回路１３１、１３２の出力電圧をイコライズするイコライズ回路１３３とから構成されている。
【００８７】
センスアンプ活性化信号発生回路１３１において、端子１３１ａには電源電圧Ｖccが供給される。この端子１３１ａと接地間には、ＰＭＯＳトランジスタ１３１ｂ、ＮＭＯＳトランジスタ１３１ｃ、１３１ｄが直列接続されている。ＰＭＯＳトランジスタ１３１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１３１ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ１３１ｄのゲートには前記配線群２２を介してセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が供給されている。
【００８８】
前記ＰＭＯＳトランジスタ１３１ｂとＮＭＯＳトランジスタ１３１ｃの接続ノードＮ１３１にはインバータ回路１３１ｅの出力端とインバータ回路１３１ｆの入力端が接続されている。前記インバータ回路１３１ｅの入力端とインバータ回路１３１ｆの出力端はＮＭＯＳトランジスタ１３１ｇのゲートに接続されている。このＮＭＯＳトランジスタ１３１ｇのソースは接地され、ドレインからセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂが出力される。前記インバータ回路１３１ｅ、１３１ｆはラッチ回路１３１ｈを構成している。
【００８９】
また、センスアンプ活性化信号発生回路１３２において、端子１３２ａには電源電圧Ｖccが供給される。この端子１３２ａと接地間には、ＰＭＯＳトランジスタ１３２ｂ、ＮＭＯＳトランジスタ１３２ｃ、１３２ｄが直列接続されている。ＰＭＯＳトランジスタ１３２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１３２ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ１３２ｄのゲートには前記配線群２２を介してセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋１が供給されている。
【００９０】
前記ＰＭＯＳトランジスタ１３２ｂとＮＭＯＳトランジスタ１３２ｃの接続ノードＮ１３２は、インバータ回路１３２ｅの入力端に接続されている。このインバータ回路１３２ｅの出力端はインバータ回路１３２ｆの入力端に接続され、このインバータ回路１３２ｆの出力端は前記接続ノードＮ１３２に接続されている。この接続ノードＮ１３２はＰＭＯＳトランジスタ１３２ｇのゲートに接続されている。このＰＭＯＳトランジスタ１３２ｇのソースには電圧ＶＢＬＨが供給され、ドレインからセンスアンプ活性化信号ＳＡＰｎ，ｎ＋１ｂが出力される。前記インバータ回路１３２ｅ、１３２ｆはラッチ回路１３２ｈを構成している。
【００９１】
前記イコライズ回路１３３において、イコライズ信号ＥＱＬｎｂ、ＥＱＬｎ＋１ｂはアンド回路１３３ａの入力端に供給される。このアンド回路１３３ａの出力端はＮＭＯＳトランジスタ１３３ｂ、１３３ｃ、１３３ｄのゲートに接続されている。ＮＭＯＳトランジスタ１３３ｄの電流通路は前記ＮＭＯＳトランジスタ１３１ｇのドレインとＰＭＯＳトランジスタ１３２ｇのドレインの相互間に接続されている。前記ＮＭＯＳトランジスタ１３３ｂの電流通路の一端は前記ＮＭＯＳトランジスタ１３１ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。前記ＮＭＯＳトランジスタ１３３ｃの電流通路の一端は前記ＰＭＯＳトランジスタ１３２ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。
【００９２】
図１４は、共有センスアンプ（ＳＳ／Ａ）を示しており、図１３と同一部分には同一符号を付す。前記センスアンプ活性化信号発生回路１３１から出力されるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂは、ＮＭＯＳトランジスタにより構成された複数のセンスアンプ１４１に供給され、前記センスアンプ活性化信号発生回路１３２から出力されるセンスアンプ活性化信号／ＳＡＰｎ，ｎ＋１ｂは、ＰＭＯＳトランジスタにより構成された複数のセンスアンプ１４２に供給される。
【００９３】
各ビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１〜ＢＬ1023、／ＢＬ1023にはビット線対と前記センスアンプを接続したり切り離すアイソレーショントランジスタ１４３、各ビット線対をイコライズするイコライズ回路１４４が接続されている。また、ビット線とワード線の交点にはメモリセルＭＣが接続されている。前記アイソレーショントランジスタ１４３を活性化する信号φＴ、及びイコライズ回路１４４を活性化するイコライズ信号ＥＱＬの生成については後述する。次に、図１５、図１６を参照して図１３に示すセンスアンプ活性化信号発生回路１３０の動作について説明する。
【００９４】
バンクが活性化される以前において、バンクがプリチャージされ、ラッチ回路１３１ｈが接続されたノードＮ１３１、及びラッチ回路１３２ｈが接続されたノードＮ１３２は共にハイレベルとなっている。このため、ラッチ回路１３１ｈの出力端に接続されたＮＭＯＳトランジスタ１３１ｇ、及びラッチ回路１３２ｈの出力端に接続されたＰＭＯＳトランジスタ１３２ｇは共にオフとなっている。この時、イコライズ信号ＥＱＬｎｂ、ＥＱＬｎ＋１ｂは共にハイレベルとなっており、イコライズ回路１３３が活性化されている。このため、センスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂ、ＳＡＰｎ，ｎ＋１ｂは共にＶＢＬＨ／２（例えばＶcc／２）とされている。
【００９５】
この状態において、コマンドに応じてバンク活性化信号ＢＡＣＴｂがハイレベルとなり、図１１、図１２に示すセンスアンプデコーダ１１０、１２０からセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＮＰｎ，ｎ＋１が供給され、イコライズ信号ＥＱＬｎｂがローレベルとなると、ＮＭＯＳトランジスタ１３１ｃ、１３１ｄ、１３２ｃ、１３２ｄがオンするため、前記ノードＮ１３１、Ｎ１３２が共にローレベルとなる。このため、ラッチ回路１３１ｈ、１３２ｈの保持データが反転し、ＮＭＯＳトランジスタ１３１ｇ、ＰＭＯＳトランジスタ１３２ｇが共にオンとなる。したがって、センスアンプ活性化信号発生回路１３１から出力されるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂはローレベル（接地電位：ＧＮＤ）、センスアンプ活性化信号発生回路１３２から出力されるセンスアンプ活性化信号ＳＡＰｎ，ｎ＋１ｂはハイレベル（ＶＢＬＨ：例えばＶcc）となる。これらセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂ、ＳＡＰｎ，ｎ＋１ｂは、それぞれＮＭＯＳトランジスタからなるセンスアンプ１４１、ＰＭＯＳトランジスタからなるセンスアンプ１４２に供給される。
【００９６】
図１７は、前記ローデコーダ部ＲＤＣ０に配置されたイコライズ信号デコーダ１７０を示している。電源Ｖccが供給される端子１７１ａと接地間にはＰＭＯＳトランジスタ１７１ｂ、ＮＭＯＳトランジスタ１７１ｃが直列接続されている。前記ＰＭＯＳトランジスタ１７１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ１７１ｃのゲートには、前記ローブロック選択信号ＲＳＬｎが供給されている。
【００９７】
前記ＰＭＯＳトランジスタ１７１ｂとＮＭＯＳトランジスタ１７１ｃの接続ノードＮ１７１は、ノア回路１７１ｄの一方入力端に接続されている。この接続ノードＮ１７１とノア回路１７１ｄの他方入力端との間にはインバータ回路１７１ｅ、１７１ｆ、１７１ｇが直列接続されている。電源Ｖccが供給される端子１７１ｈと前記接続ノードＮ１７１の相互間にはＰＭＯＳトランジスタ１７１ｉの電流通路が接続され、このトランジスタ１７１ｉのゲートは、前記インバータ回路１７１ｅと１７１ｆの接続ノードに接続されている。前記インバータ回路１７１ｅ、１７１ｆは遅延回路１７１ｊを構成し、ＰＭＯＳトランジスタ１７１ｉはインバータ回路１７１ｅとともに、ラッチ回路を構成している。前記ノア回路１７１ｄの出力端からイコライズパルス信号ＥＱＬＰｎが出力される。このイコライズパルス信号ＥＱＬＰｎは前記配線群２２を介して各バンクに伝達される。
【００９８】
図１８は各バンクに配置されたイコライズ信号ＥＱＬｎｂとタイミング信号φＴを発生するＥＱＬ、φＴ信号発生回路１８０を示している。イコライズ信号ＥＱＬｎｂとタイミング信号φＴは前記イコライズパルス信号ＥＱＬＰｎに基づいて発生される。
【００９９】
ＥＱＬ、φＴ信号発生回路１８０において、端子１８２ａには電源電圧Ｖccから昇圧された電圧ＶＰＰが供給される。この端子１８２ａと接地間には、ＰＭＯＳトランジスタ１８２ｂ、ＮＭＯＳトランジスタ１８２ｃ、１８２ｄが直列接続されている。ＰＭＯＳトランジスタ１８２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１８２ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ１８２ｄのゲートには前記配線群２２を介してイコライズパルス信号ＥＱＬＰｎが供給されている。
【０１００】
前記ＰＭＯＳトランジスタ１８２ｂとＮＭＯＳトランジスタ１８２ｃの接続ノードＮ１８２は、インバータ回路１８２ｅの入力端に接続されている。このインバータ回路１８２ｅの出力端はインバータ回路１８２ｆの入力端に接続され、このインバータ回路１８２ｆの出力端は前記接続ノードＮ１８２に接続されている。これらインバータ回路１８２ｅ、１８２ｆはラッチ回路１８２ｇを構成している。前記接続ノードＮ１８２には、直列接続されたインバータ回路１８２ｈ、１８２ｉが接続され、インバータ回路１８２ｉの出力端からイコライズ信号ＥＱＬｎ、φＴｎ−１、φＴｎ＋１が出力される。前記インバータ回路１８２ｅ、１８２ｆ、１８２ｈ、１８２ｉは電源電圧Ｖccから昇圧された電圧ＶＰＰにより駆動される。
【０１０１】
図１９は、前記イコライズ信号ＥＱＬｎとタイミング信号φＴを各メモリブロックの相互間に位置するセンスアンプに供給する配線の配置を示している。この配線は各メモリブロックに対して同一であるため、３つのメモリブロックｎ、ｎ＋１、ｎ＋２について説明する。
【０１０２】
前述したように、メモリブロックＭＢＬＫｎ−１とメモリブロックＭＢＬＫｎとの間、メモリブロックＭＢＬＫｎとメモリブロックＭＢＬＫｎ＋１との間、及びメモリブロックＭＢＬＫｎ＋１とメモリブロックＭＢＬＫｎ＋２との間には、共有センスアンプＳＳ／Ａを構成する複数のセンスアンプＳ／Ａｎ−１，ｎ、Ｓ／Ａｎ，ｎ＋１、Ｓ／Ａｎ＋１，ｎ＋２がそれぞれ配置されている。各センスアンプには、隣接するメモリブロック内のビット線対ＢＬ、／ＢＬが接続されている。
【０１０３】
イコライズ信号ＥＱＬｎはメモリブロックＭＢＬＫｎ内の各ビット線対に接続されたイコライズ回路に供給され、このイコライズ信号ＥＱＬｎと同一の信号からなるタイミング信号φＴｎ−１、φＴｎ＋１は、メモリブロックＭＢＬＫｎ−１とメモリブロックＭＢＬＫｎ＋１内のビット線対に接続されたアイソレーショントランジスタに供給される。
【０１０４】
また、イコライズ信号ＥＱＬｎ＋１はメモリブロックＭＢＬＫｎ＋１内の各ビット線対に接続されたイコライズ回路に供給され、このイコライズ信号ＥＱＬｎ＋１と同一の信号からなるタイミング信号φＴｎ、φＴｎ＋２は、メモリブロックＭＢＬＫｎとメモリブロックＭＢＬＫｎ＋２内のビット線対に接続されたアイソレーショントランジスタに供給される。
【０１０５】
図２０は、１つのセンスアンプＳ／Ａｎ，ｎ＋１とメモリブロックＭＢＬＫｎ、ＭＢＬＫｎ＋１を示している。メモリブロックＭＢＬＫｎのイコライズ回路２０１にはイコライズ信号ＥＱＬｎが供給され、１対のアイソレーショントランジスタ２０２にはタイミング信号φＴｎが供給されている。また、メモリブロックｎ＋１のイコライズ回路２０３にはイコライズ信号ＥＱＬｎ＋１が供給され、１対のアイソレーショントランジスタ２０４にはタイミング信号φＴｎ＋１が供給されている。尚、２０５はセンスアンプとデータ線ＤＱ、／ＤＱとを接続する１対のトランジスタを示している。このトランジスタ２０５はカラム選択信号ＣＳＬにより駆動される。
【０１０６】
図２１は、イコライズ信号デコーダ１７０、ＥＱｌ、φＴ信号発生回路１８０の動作を示している。バンクＢＫ０を活性化するコマンドに応じてプリチャージ信号ＰＲＣＨ、及びブロック選択信号ＲＳＬｎがハイレベルとなると、イコライズ信号デコーダ１７０からイコライズパルス信号ＥＱＬＰｎが発生される。このパルス信号ＥＱＬＰｎは配線群２２を介してＥＱｌ、φＴ信号発生回路１８０に供給される。
【０１０７】
ＥＱｌ、φＴ信号発生回路１８０は、非選択時、ラッチ回路１８２ｇがハイレベルをラッチしており、インバータ回路１８２ｉから出力されるイコライズ信号ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ＋１は共にハイレベルとなっている。このため、イコライズ信号ＥＱＬｎが供給されるメモリブロックのイコライズ回路はビット線をイコライズし、このメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタはオンとなり、センスアンプとビット線とを接続する。
【０１０８】
この状態において、バンクプリチャージ信号ＢＰＲＣＨｂがハイレベル、バンク活性化信号ＢＡＣＴｂがハイレベルとなり、イコライズ信号デコーダ１７０からイコライズパルス信号ＥＱＬＰｎが供給されると、ＰＭＯＳトランジスタ１８２ｂがオフ、ＮＭＯＳトランジスタ１８２ｃ、１８２ｄがオンとなる。このため、ラッチ回路１８２ｇの出力はローレベルに反転し、インバータ回路１８２ｉから出力されるイコライズ信号ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ＋１は共にローレベルとなる。したがって、イコライズ信号ＥＱＬｎが供給されるメモリブロックのイコライズ回路はビット線のイコライズを停止し、このメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタはオフとなり、センスアンプとビット線とを切り離す。
【０１０９】
上記のように、イコライズ信号が供給されるイコライズ回路を有するメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタにイコライズ信号と同一のタイミング信号を供給している。したがって、イコライズ回路の動作とアイソレーショントランジスタの動作とを連動できるため、共有センスアンプ構成において、イコライズ回路とアイソレーショントランジスタとを容易且つ確実に制御できる。
【０１１０】
図２２、図２３、図２４は、前記ローデコーダ部に設けられたローアドレスプリデコーダの動作を示すものであり、２５６ＭＤＲＡＭのローアドレス及びカラムアドレスの割付を示している。この割付によりフレキシブルリダンダンシを有効に作用させることができる。
【０１１１】
カラムアドレスはＡ０Ｃ〜Ａ１１Ｃの１２ビットにより構成されている。図２２に示すように、カラムアドレスＡ１１Ｃによりチップのカラム方向に二等分されたブロックのうちの一方が選択され、カラムアドレスＡ０Ｃ〜Ａ１０Ｃにより各バンク内の２０４８本のうちから１本のビット線が選択される。
【０１１２】
一方、ローアドレスはＡ０Ｒ〜Ａ１５Ｒの１６ビットにより構成されている。図２３に示すように、ローアドレスＡ１３Ｒ〜Ａ１５Ｒにより８個のバンクのうちから１つが選択される。ローアドレスＡ１２Ｒにより、ロー方向の２／４の領域が選択され、ローアドレスＡ１１Ｒにより、ローアドレスＡ１２Ｒにより選択された領域の１／２の領域が選択される。ローアドレスＡ０Ｒ〜Ａ１０Ｒにより選択された１／８の領域内の２０４８本のワード線のうちから１本のワード線が選択される。
【０１１３】
図２４は、ローアドレスのデコード方式を示している。リダンダンシ単位では１つのメモリブロックＭＢＬＫが前記ローブロック選択信号ＲＳＬ０〜ＲＳＬ１５により選択される。前記ローブロック選択信号ＲＳＬ０〜ＲＳＬ１５はローアドレスＡ９Ｒ〜Ａ１２Ｒから生成される。
【０１１４】
次に、１つのメモリブロックＭＢＬＫ内の５１２本のワード線のデコード方式を示す。
【０１１５】
図２５は、ローアドレスプリデコーダＲＡＰＤを示している。ローアドレスプリデコーダＲＡＰＤには、ローアドレスＡ０Ｒ〜Ａ１５Ｒと、これらの反転信号／Ａ０Ｒ〜／Ａ１５Ｒ、プリチャージ信号ＰＲＣＨ、センスアンプ活性化信号ＳＥＮ、ＳＥＰ、バンクプリチャージ信号ＢＰＲＣＨが供給されている。同図（ａ）（ｅ）に示すように、ローアドレスＡ０Ｒ〜Ａ２Ｒ、／Ａ０Ｒ〜／Ａ２Ｒ、プリチャージ信号ＰＲＣＨ、センスアンプ活性化信号ＳＥＮ、ＳＥＰは、ローアドレスプリデコーダＲＡＰＤをスルーし、前記ローデコーダＲＤＣに供給される。
【０１１６】
同図（ｂ）に示すように、デコード回路２５１ａは、ローアドレスＡ３Ｒ〜Ａ５Ｒ、／Ａ３Ｒ〜／Ａ５Ｒからアドレス信号ＸＡ０〜ＸＡ７を生成し、同図（ｃ）に示すように、デコード回路２５１ｂは、ローアドレスＡ６Ｒ〜Ａ８Ｒ、／Ａ６Ｒ〜／Ａ８Ｒからアドレス信号ＸＢ０〜ＸＢ７を生成する。
【０１１７】
同図（ｄ）は、図２４に示す前記ローブロック選択信号ＲＳＬ０〜ＲＳＬ１５を生成する構成を示している。このローブロック選択信号ＲＳＬ０〜ＲＳＬ１５は、デコード回路２５１ｃにより、ローアドレスＡ９Ｒ〜Ａ１２Ｒから生成される。
【０１１８】
図２６（ａ）は、バンク活性化信号発生回路を示し、図２６（ｂ）は、バンクプリチャージ信号発生回路を示している。これらの回路は、例えば前記周辺回路に配置されている。
【０１１９】
図２６（ａ）のバンク活性化信号発生回路は、前記バンク活性化信号ＢＡＣＴ０〜７とリダンダンシバンク活性化信号ＲＢＡＣＴ０〜７を生成するデコード回路を示している。デコード回路２６１ａはローアドレスＡ１３Ｒ〜Ａ１５Ｒ、／Ａ１３Ｒ〜／Ａ１５Ｒからリダンダンシバンク活性化信号ＲＢＡＣＴ０〜７を生成する。デコード回路２６１ｂは前記リダンダンシバンク活性化信号ＲＢＡＣＴ０〜７と一致検出信号／ＲＳＰｂｌｋとからバンク活性化信号ＢＡＣＴ０〜７を生成する。前記一致検出信号／ＲＳＰｂｌｋは、図２に示す不良アドレス記憶部２９に記憶された不良ローアドレスと入力されたローアドレスとが一致した場合に発生される信号である。
【０１２０】
前記一致検出信号／ＲＳＰｂｌｋは、プリチャージ状態においてハイレベルであり、不良ローアドレスと入力されたローアドレスとが一致した場合ローレベルとなる。一致検出信号／ＲＳＰｂｌｋがローレベルの時、バンク活性化信号ＢＡＣＴ０〜７はローレベルとなる。このため、リダンダンシワード線が選択されている場合、メモリブロックの正常なワード線、センスアンプ、イコライズ回路は活性化されない。
【０１２１】
このように、一致検出信号／ＲＳＰｂｌｋを用いてバンク活性化信号ＢＡＣＴ０〜７を制御することにより、回路構成を簡単化できる。
【０１２２】
図２６（ｂ）のバンクプリチャージ信号発生回路において、デコード回路２６１ｃはローアドレスＡ１１Ｒ〜Ａ１３Ｒ、／Ａ１１Ｒ〜／Ａ１３Ｒと、後述するバンクプリチャージ信号ＢＰＲＣＨとから、バンクプリチャージ信号ＢＰＲＣＨ０〜７を生成する。すなわち、プリチャージはローアドレスＡ１１Ｒ〜Ａ１３Ｒ、／Ａ１１Ｒ〜／Ａ１３Ｒによりバンクを指定した状態で行われる。
【０１２３】
図２７は、ローアドレスプリデコーダＲＡＰＤの概略的な動作を示している。同図において、クロック信号ＣＬＫに同期して、バンクＢＫ０を活性化するためのコマンドＢＡ０が入力されると、ローアドレスバッファにより、ローアドレスＡｉＲ、／ＡｉＲ（ｉ≠１３、１４、１５）とＡｊＲ、／ＡｊＲ（ｊ＝１３、１４、１５）がパルス駆動される。これに伴いバンク活性化信号ＢＡＣＴｂ（ｂ＝０〜７）がハイレベルとなる。また、前記バンクプリチャージ信号ＢＰＲＣＨは、プリチャージコマンドに応じて生成される。
【０１２４】
上記のように、この実施の形態の場合、ローアドレスは×１ビット構成でＡ０Ｒ〜Ａ１５ＲとＡ０Ｃ〜Ａ１１Ｃのように、ロー対カラムの割合を非対称としている。この構成は、８バンクの２５６ＭＤＲＡＭに対してフレキシブルリダンダンシを効率よく作用させるため、及び消費電力を削減するためのアドレス配分である。しかし、必ずしもデバイスの仕様がこのように決まるとは限らない。これはメモリ制御部の仕様に依存しているため、メモリ制御部の仕様によっては必ずしもこのようにはならない。例えばローアドレスＡ０Ｒ〜Ａ１４Ｒ、カラムアドレスＡ０Ｃ〜Ａ１２Ｃ（これでもまだ非対称）や、ローアドレスＡ０Ｒ〜Ａ１３Ｒ、カラムアドレスＡ０Ｃ〜Ａ１３Ｃ（アドレス対称）なども有り得る。このような場合には、フレキシブルリダンダンシの単位が上図のように１６Ｍビット単位ではなく、８Ｍビット単位、さらには４Ｍビット単位となる。このため、この実施の形態と同数のリダンダンシワード線を設けても、不良ワード線の救済効率は低下する。したがって、この実施の形態と同じ歩留まりを維持するためには、より多くのリダンダンシワード線を設けねばならず、チップサイズが増大する欠点がある。
【０１２５】
尚、上記３種類のアドレス配分は全て×１ビット構成の場合であるが、例えば×１６ビット構成の場合は、それぞれＡ０Ｒ〜Ａ１５Ｒ、Ａ０Ｃ〜Ａ７Ｃ、Ａ０Ｒ〜Ａ１４Ｒ、Ａ０Ｃ〜Ａ８Ｃ、Ａ０Ｒ〜Ａ１３Ｃ、Ａ０Ｃ〜Ａ９Ｃのようにカラムアドレスを削減することで対応すればよい。
【０１２６】
図２８は、図２に示す前記不良アドレス記憶部２９の一部を示している。電源電圧Ｖccが供給される端子２８１ａと接地間には、ＰＭＯＳトランジスタ２８１ｂ、記憶素子としての例えばヒューズＦＳ、ＮＭＯＳトランジスタ２８１ｃが直列接続されている。前記ＰＭＯＳトランジスタ２８１ｂのゲートには、ＤＲＡＭに電源が投入された時点で発生されるパワーオン信号ＰＷＲＯＮが供給されている。前記ＮＭＯＳトランジスタ２８１ｃのゲートには、ヒューズＦＳの状態を設定するための信号ＦＳＥＴが供給されている。前記ＰＭＯＳトランジスタ２８１ｂとヒューズＦＳの接続ノードにはインバータ２８１ｄ、２８１ｅからなるラッチ回路２８１ｆの入力端が接続され、このラッチ回路２８１ｆの出力端からヒューズＦＳにプログラムされたローの不良アドレスＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。さらに、不良アドレスＡｉＲＰｂｌｋとヒューズイネーブル信号ＦＥＮＢＬｂｌｋはノア回路２８１ｇの入力端に供給され、このノア回路２８１ｇの出力端から不良アドレス／ＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。
【０１２７】
１本のリダンダンシワード線に対して、図２８に示す回路が１３セット存在する。前記ヒューズイネーブル信号ＦＥＮＢＬｂｌｋはヒューズをプログラムするか否かよってローレベル、又はハイレベルとなる信号であり、このヒューズイネーブル信号ＦＥＮＢＬｂｌｋは、次に示す回路により生成される。
【０１２８】
図２９は、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋの生成回路である。電源電圧Ｖccが供給される端子２９１ａと接地間には、ＰＭＯＳトランジスタ２９１ｂ、記憶素子としての例えばマスタヒューズＭＦＳ、ＮＭＯＳトランジスタ２９１ｃが直列接続されている。前記ＰＭＯＳトランジスタ２９１ｂのゲートには前記パワーオン信号ＰＷＲＯＮが供給され、前記ＮＭＯＳトランジスタ２９１ｃのゲートには、マスタヒューズＭＦＳの状態を設定するための信号ＦＳＥＴが供給されている。前記ＰＭＯＳトランジスタ２９１ｂとマスタヒューズＭＦＳの接続ノードにはインバータ２９１ｄ、２９１ｅからなるラッチ回路２９１ｆの入力端が接続され、このラッチ回路２９１ｆの出力端からヒューズイネーブル信号ＦＥＮＢＬｂｌｋが出力される。
【０１２９】
このヒューズイネーブル信号ＦＥＮＢＬｂｌｋの生成回路を含めると、１本のリダンダンシワード線に対して１４セットのヒューズを有する回路が存在し、マスタヒューズＭＦＳを切断するか否かにより、リダンダンシ回路を使用するか否かが決定される。
【０１３０】
図３０は、不良ローアドレス記憶回路の動作を示している。ＤＲＡＭの電源が投入され、電源電圧Ｖccが一定電圧となると、パワーオン信号ＰＷＲＯＮがハイレベルとなる。図２９において、ラッチ回路２９１ｆは電源電圧Ｖccが一定電位となり、パワーオン信号ＰＷＲＯＮがローレベルの時、ハイレベルをラッチする。この状態において、信号ＦＳＥＴが供給されると、ＮＭＯＳトランジスタ２９１ｃがオンするる。このとき、マスタヒューズＭＳＦが切断されている場合、ラッチ回路２９１ｆの出力信号が反転し、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋがローレベルとなり、マスタヒューズＭＳＦが切断されていない場合、ラッチ回路２９１ｆから出力されるヒューズイネーブル信号ＦＥＮＢＬｂｌｋはハイレベルを保持する。
【０１３１】
図２８に示す回路も図２９に示す回路と同様の動作をし、信号ＦＳＥＴに応じて、ヒューズＳＦが切断されている場合、ラッチ回路２８１ｆから出力されるアドレス信号ＡｉＲＰｂｌｋがローレベルとなり、ヒューズＳＦが切断されていない場合、アドレス信号ＡｉＲＰｂｌｋはハイレベルを保持する。
【０１３２】
また、前記マスタヒューズＭＦＳが切断されている場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋはローレベルであるため、ノア回路２８１ｇから出力されるアドレス信号／ＡｉＲＰｂｌｋは、ラッチ回路２８１ｆの出力信号に応じてハイレベル、又はローレベルとなる。また、前記マスタヒューズＭＦＳが切断されていない場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋはハイレベルであるため、ノア回路２８１ｇから出力されるアドレス信号／ＡｉＲＰｂｌｋは、常にローレベルとなる。
【０１３３】
すなわち、前記マスタヒューズＭＦＳが切断されていず、ヒューズＦＳも切断されていない場合、アドレス信号Ａ０ＲＰｂｌｋ〜Ａ１２ＲＰｂｌｋ、／Ａ０ＲＰｂｌｋ〜／Ａ１２ＲＰｂｌｋは、全てローレベルとなる。このため、信号／ＲＳＰｂｌｋはハイレベルを保持する。
【０１３４】
図３１は、図２に示すアドレス比較回路３０の一部を示している。図３１に示す回路は、各バンクのリダンダンシワード線１本につき１つずつ設けられている。
【０１３５】
昇圧された電源ＶＰＰが供給される端子３０１ａには、ＰＭＯＳトランジスタ３０１ｂの電流通路の一端が接続されている。このＰＭＯＳトランジスタ３０１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給されている。このＰＭＯＳトランジスタ３０１ｂの電流通路の他端には、ＮＭＯＳトランジスタ３０１ｃの電流通路の一端が接続されている。このＮＭＯＳトランジスタ３０１ｃのゲートには、前記ローアドレスプリデコーダＲＡＰＤから供給されるリダンダンシバンク活性化信号ＲＢＡＣＴｂが供給されている。前記ＮＭＯＳトランジスタ３０１ｃの電流通路の他端と接地間には、直列接続された２つのＮＭＯＳトランジスタからなる複数のアドレス入力回路３０１ｄが接続されている。これらアドレス入力回路３０１ｄを構成するトランジスタの各ゲートには、ローアドレスＡ０Ｒ〜Ａ１２Ｒ、／Ａ０Ｒ〜／Ａ１２Ｒと、Ａ０ＲＰ〜Ａ１２ＲＰ、／Ａ０ＲＰ〜／Ａ１２ＲＰが供給されている。ここで、Ａ０ＲＰ〜Ａ１２ＲＰ、／Ａ０ＲＰ〜／Ａ１２ＲＰは、前記不良アドレス記憶部２９から出力される信号Ａ０ＲＰｂｌｋ〜／Ａ１２ＲＰｂｌｋである。
【０１３６】
前記ＰＭＯＳトランジスタ３０１ｂとＮＭＯＳトランジスタ３０１ｃの接続ノードは、直列接続されたインバータ回路３０１ｅ、３０１ｆを介してフリップフロップ回路３０１ｉを構成するナンド回路３０１ｇの１の入力端に接続されるとともに、直接第１の入力端に接続されている。このナンド回路３０１ｇの第２の入力端には前記バンクプリチャージ信号ＢＰＲＣＨｂが供給され、第３の入力端はナンド回路３０１ｈの出力端に接続されている。このナンド回路３０１ｈの第１の入力端にはインバータ回路３０１ｊを介して前記リダンダンシバンク活性化信号ＲＢＡＣＴｂが供給され、第２の入力端は前記ナンド回路３０１ｇの出力端に接続されている。このナンド回路３０１ｇの出力端から一致検出信号／ＲＳＰｂｌｋが出力される。ここで、バンクの数ｂ＝０〜７、ブロックの数ｌ＝０、１、リダンダンシワード線の数ｋ＝０〜３２である。
【０１３７】
図３２は、アドレス比較回路３０の動作を示している。アドレス比較回路３０において、フリップフロップ回路３０１ｉから出力される一致検出信号／ＲＳＰｂｌｋは、バンクを活性化するコマンドＢＡが供給される以前のプリチャージ状態にいて、ハイレベルされている。この状態において、バンクを活性化するコマンドＢＡが供給されると、リダンダンシバンク活性化信号ＲＢＡＣＴｂがハイレベルとなり、ＮＭＯＳトランジスタ３０１ｃがオンとなるとともに、複数のアドレス入力回路３０１ｄにローアドレスＡ０Ｒ〜／Ａ１２Ｒと、不良アドレスＡ０ＲＰ〜／Ａ１２ＲＰが供給される。
【０１３８】
ここで、ローアドレスとローアドレスが一致した場合、アドレス入力回路３０１ｄを構成するＮＭＯＳトランジスタは共にオフする。このため、フリップフロップ回路３０１ｉを構成するナンド回路３０１ｄの入力条件が満足され、フリップフロップ回路３０１ｉが反転し、一致検出信号／ＲＳＰｂｌｋは、ローレベルとなる。
【０１３９】
一方、ローアドレスとローアドレスが不一致の場合、アドレス入力回路３０１ｄを構成するＮＭＯＳトランジスタが共にオンする。このため、フリップフロップ回路３０１ｉは反転せず、一致検出信号／ＲＳＰｂｌｋはハイレベルを保持する。
【０１４０】
上記一致検出信号／ＲＳＰｂｌｋは、前記リダンダンシワード線駆動回路ＲＷＬＤに供給される。
【０１４１】
図３３は、リダンダンシワード線駆動回路ＲＷＬＤの構成を示している。このリダンダンシワード線駆動回路ＲＷＬＤは昇圧された電圧ＶＰＰにより駆動されるインバータ回路３３１により構成されている。このインバータ回路３３１の入力端には一致検出信号／ＲＳＰｂｌｋが供給され、出力端はリダンダンシワード線ＲＷＬｂｌｋに接続されている。したがって、このリダンダンシワード線駆動回路ＲＷＬＤは一致検出信号／ＲＳＰｂｌｋがローレベルとなると、リダンダンシワード線ＲＷＬｂｌｋを電圧ＶＰＰにより駆動する。
【０１４２】
図３４は、リダンダンシセルアレイ専用のセンスアンプＲＳ／Ａに配置されたリダンダンシセルアレイ用のイコライズ信号発生回路３４１を示している。このイコライズ信号発生回路３４１において、電圧ＶＰＰが供給される端子３４１ａと接地間にはＰＭＯＳトランジスタ３４１ｂとＮＭＯＳトランジスタ３４１ｃが直列接続されている。前記ＰＭＯＳトランジスタ３４１ｂのゲートには前記バンクプリチャージ信号ＢＰＲＣＨｂが供給され、前記ＮＭＯＳトランジスタ３４１ｃには、前記リダンダンシバンク活性化信号ＲＢＡＣＴｂが供給されている。前記ＰＭＯＳトランジスタ３４１ｂとＮＭＯＳトランジスタ３４１ｃの接続ノードには、直列接続されたインバータ回路３４１ｄ、３４１ｅからなるラッチ回路３４１ｆが接続され、この接続ノードからリダンダンシ用イコライズ信号ＲＥＱＬｂｌが出力される。
【０１４３】
上記リダンダンシイコライズ信号発生回路３４１において、ＰＭＯＳトランジスタ３４１ｂはバンクプリチャージ信号ＢＰＲＣＨｂが一瞬ローレベルとなるとオンし、ラッチ回路３４１ｆはハイレベルを保持する。このため、リダンダンシ用イコライズ信号ＲＥＱＬｂｌは、プリチャージ時、ハイレベルとなる。
【０１４４】
この状態において、リダンダンシバンク活性化信号ＲＢＡＣＴｂがハイレベルとなると、ＮＭＯＳトランジスタ３４１ｃがオンし、ラッチ回路３４１ｆはローレベルをラッチする。このため、リダンダンシ用イコライズ信号ＲＥＱＬｂｌは、バンクが活性化された場合、常にハイレベルとなり、ビット線のイコライズを停止する。
【０１４５】
尚、上記イコライズの停止は、アドレス比較回路の比較結果に応じて、３２本のリダンダンシワード線のうちの１が選択される時に行う方法も考えられる。しかし、この場合、３２本のアドレス比較結果の論理和を演算するために長時間を必要とするため、動作速度が低下し得策ではない。この実施の形態では動作速度を優先している。
【０１４６】
図３５は、リダンダンシ用センスアンプ駆動回路３５０を示している。この回路は、ＮＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路３５１と、ＰＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路３５２と、これら信号発生回路３５１、３５２の出力電圧をイコライズするイコライズ回路３５３とから構成されている。
【０１４７】
センスアンプ活性化信号発生回路３５１において、端子３５１ａには電源電圧Ｖccが供給される。この端子３５１ａと接地間には、ＰＭＯＳトランジスタ３５１ｂ、ＮＭＯＳトランジスタ３５１ｃ、３５１ｊ、３５１ｄが直列接続されている。ＰＭＯＳトランジスタ３５１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ３５１ｃのゲートにはリダンダンシバンク活性化信号ＲＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ３５１ｊのゲートには信号ＲＳＯＲｂｌが供給され、ＮＭＯＳトランジスタ３５１ｄのゲートには前記センスアンプイネーブル信号ＳＥＮが供給されている。前記信号ＲＳＯＲｂｌは、３２本のアドレス比較結果の論理和の演算出力である。センスアンプの活性化までには時間があるため、３２本のアドレス比較結果の論理和を演算することが可能である。
【０１４８】
前記ＰＭＯＳトランジスタ３５１ｂとＮＭＯＳトランジスタ３５１ｃの接続ノードＮ３５１にはインバータ回路３５１ｅの出力端とインバータ回路３５１ｆの入力端が接続されている。前記インバータ回路３５１ｅの入力端とインバータ回路３５１ｆの出力端はＮＭＯＳトランジスタ３５１ｇのゲートに接続されている。このＮＭＯＳトランジスタ３５１ｇのソースは接地され、ドレインからリダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌが出力される。前記インバータ回路３５１ｅ、３５１ｆはラッチ回路３５１ｈを構成している。
【０１４９】
また、センスアンプ活性化信号発生回路３５２において、端子３５２ａには電源電圧Ｖccが供給される。この端子３５２ａと接地間には、ＰＭＯＳトランジスタ３５２ｂ、ＮＭＯＳトランジスタ３５２ｃ、３５２ｊ、３５２ｄが直列接続されている。ＰＭＯＳトランジスタ３５２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ３５２ｃのゲートにはリダンダンシバンク活性化信号ＲＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ３５２ｊのゲートには前記信号ＲＳＯＲｂｌが供給され、前記ＮＭＯＳトランジスタ３５２ｄのゲートにはセンスアンプイネーブル信号ＳＥＰが供給されている。
【０１５０】
前記ＰＭＯＳトランジスタ３５２ｂとＮＭＯＳトランジスタ３５２ｃの接続ノードＮ３５２は、インバータ回路３５２ｅの入力端に接続されている。このインバータ回路３５２ｅの出力端はインバータ回路３５２ｆの入力端に接続され、このインバータ回路３５２ｆの出力端は前記接続ノードＮ３５２に接続されている。この接続ノードＮ３５２はＰＭＯＳトランジスタ３５２ｇのゲートに接続されている。このＰＭＯＳトランジスタ３５２ｇのソースには電圧ＶＢＬＨが供給され、ドレインからリダンダンシセンスアンプ活性化信号ＲＳＡＰｂｌが出力される。前記インバータ回路３５２ｅ、３５２ｆはラッチ回路３５２ｈを構成している。
【０１５１】
前記イコライズ回路３５３において、リダンダンシイ用コライズ信号ＲＥＱＬｂはＮＭＯＳトランジスタ３５３ａ、３５３ｂ、３５３ｃのゲートに供給されている。ＮＭＯＳトランジスタ３５３ａの電流通路は前記ＮＭＯＳトランジスタ３５１ｇのドレインとＰＭＯＳトランジスタ３５２ｇのドレインの相互間に接続されている。前記ＮＭＯＳトランジスタ３５３ｂの電流通路の一端は前記ＮＭＯＳトランジスタ３５１ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。前記ＮＭＯＳトランジスタ３５３ｃの電流通路の一端は前記ＰＭＯＳトランジスタ３５２ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。
【０１５２】
上記構成のリダンダンシ用センスアンプ駆動回路３５０は、リダンダンシバンク活性化信号ＲＢＡＣＴｂ、センスアンプイネーブル信号ＳＥＮ、ＳＥＰ、信号ＲＳＯＲｂｌがハイレベルとなると、ラッチ回路３５１ｈ、３５２ｈの出力信号が反転し、ＮＭＯＳトランジスタ３５１ｇ、ＰＭＯＳトランジスタ３５２ｇがオンとなる。このため、ＮＭＯＳトランジスタ３５１ｇ、ＰＭＯＳトランジスタ３５２ｇから、リダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌが出力される。このリダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌの出力に先立って、イコライズ回路３５３はイコライズを停止している。
【０１５３】
図３６は、リダンダンシセルアレイ用センスアンプを示している。このセンスアンプは、リダンダンシビット線対とセンスアンプとを接続したり切り離すアイソレーショントランジスタがない以外、通常のセンスアンプと同様の構成である。前記リダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌはＮＭＯＳトランジスタからなるセンスアンプ３６１、ＰＭＯＳトランジスタからなるセンスアンプ３６２にそれぞれ供給され、リダンダンシ用イコライズ信号ＲＥＱＬｂｌはリダンダンシビット線対ＲＢＬをイコライズするイコライズ回路３６３に供給されている。３６４はセンスアンプとリダンダンシデータ線ＲＤＱ、／ＲＤＱとを接続する１対のトランジスタを示している。このトランジスタ３０４はカラム選択信号ＣＳＬにより駆動される。
【０１５４】
上記リダンダンシセルアレイ用センスアンプは、リダンダンシセルアレイが活性化されると、リダンダンシビット線対ＲＢＬ、／ＲＢＬに読み出されたデータをセンスして増幅し、トランジスタ３６４を介してリダンダンシデータ線ＲＤＱ、／ＲＤＱに出力する。
【０１５５】
上記第１の実施の形態によれば、従来各バンクにそれぞれ配置されていたローデコーダ、ワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダ（タイミング信号φＴを含む）をデコーダ部ＲＤＣ０、ＲＤＣ１に集中して配置し、これらデコーダ部を各バンクで共有している。このため、各バンク相互間にそれぞれデコーダを配置する必要がないため、デコーダが占める面積を削減でき、チップサイズを小型化できる。
【０１５６】
また、多バンク構成のＤＲＡＭにおいて、共有センスアンプ方式を使用できるため、チップサイズの縮小化が可能となる。
【０１５７】
また、デコーダ部から出力され、各バンクに供給される選択信号ＭＷＬｎｋ、メインワード線駆動パルス信号ＭＷＤＲＶｎｊ、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス信号ＥＱＬＰｎは、電源電圧Ｖccのパルス信号であるため、消費電力を削減できるとともに、高速動作が可能である。
【０１５８】
しかも、各バンクにおいては、上記各パルス信号をラッチするラッチ回路を配置し、このラッチ回路の出力信号により各回路の動作を制御しているため、確実な動作が可能である。
【０１５９】
また、メインワード線駆動パルス信号ＭＷＤＲＶｎｊは、バンクを活性化している間中ハイレベルとなっていず、待機状態はローレベルである。このため、セルアレイ内において、仮に配線相互がショートしている場合でも、スタンドバイ時に電流が流れない利点を有している。
【０１６０】
さらに、例えばタングステンからなる第１層メタル配線をビット線に使用し、第２層メタル配線をワード線ＷＬ、データ線ＤＱ、／ＤＱに使用し、第３層メタル配線をカラム選択線ＣＳＬ、メインデータ線ＭＤＱ、／ＭＤＱ、配線群２６、２７に使用し、第４層メタル配線をメインワード線ＭＷＬｎ、配線群２２に使用することにより、第１、第３のメタル配線と第２、第４のメタル配線を直交して配置できる。したがって、配線相互の寄生容量を減少でき、信号の高速伝送が可能となるとともに、チップサイズの縮小化が可能となる。
【０１６１】
また、バンク毎にリダンダンシセルアレイＲ／Ｄを設け、ローアドレスとカラムアドレスの割合を非対称としている。したがって、フレキシブルリダンダンシを効率よく作用させることができる。
【０１６２】
しかも、アドレス比較回路３０において、不良アドレス記憶部２９に記憶された不良アドレスと、入力されたローアドレスを比較し、これらが一致した場合、リダンダンシセルアレイＲ／Ｄを選択する。これとともに、従来であれば、ローデコーダを選択禁止とするが、この実施の形態では、アドレス比較回路３０の一致検出信号／ＲＳＰｂｌｋにより、バンク活性化信号ＢＡＣＴｂをローレベルとし、バンクを非活性としてメモリセルブロックＭＢＬＫの選択を禁止している。したがって、ローデコーダ部ＲＤＣ０、ＲＤＣ１が各バンクから離れて配置された構成においても、チップサイズを増大することなく、確実に不良ローをリダンダンシローに置き換えることができる。
【０１６３】
図３７は、この発明の第２の実施の形態を示すものであり、第１の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１６４】
図３７において、各バンクＢＫ０〜ＢＫ７の各メモリセルブロック、共有センスアンプＳＳ／Ａは、ワード線と直交する方向に二等分され、２個のサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１が形成されている。これらサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の相互間には、ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴが配置されている。
【０１６５】
図３８、図３９は、図３７の配線構成を概略的に示している。サブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１に配置されるワード線ＷＬは、隣接するもの同士が互いに交互にサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の両側に配置されたワード線駆動回路ＷＬＤに接続されている。
【０１６６】
例えば図３９に示すように、サブメモリセルブロックＳＭＢＬＫ０のワード線ＷＬ００はワード線駆動回路ＷＬＤｎ１に接続され、ワード線ＷＬ０４はワード線駆動回路ＷＬＤｎ０に接続されている。以下、同様にサブメモリセルブロックＳＭＢＬＫ０のワード線はワード線駆動回路ＷＬＤｎ０、ＷＬＤｎ１に交互に接続される。また、サブメモリセルブロックＳＭＢＬＫ１のワード線ＷＬ１０はワード線駆動回路ＷＬＤｎ２に接続され、ワード線ＷＬ１４はワード線駆動回路ＷＬＤｎ３に接続されている。以下、同様にサブメモリセルブロックＳＭＢＬＫ１のワード線はワード線駆動回路ＷＬＤｎ２、ＷＬＤｎ３に交互に接続される。
【０１６７】
図３８においても第１の実施の形態と同様に、例えば４層メタル配線構造が採用される。すなわち、ビット線ＢＬは第１層メタル配線（Ｍ０）により構成され、ワード線ＳＷＬはポリシリコンと、これにシャントされた第２層メタル配線（Ｍ１）により構成され、カラム選択線ＣＳＬや図示せぬデータ線等は第３層メタル配線（Ｍ２）により構成され、デコーダ部ＲＤＣ０、ＲＤＣ１に接続されたメインワード線ＭＷＬ、及び図示せぬセンスアンプ活性化パルス信号、イコライズパルス信号等を伝送する配線は第４層メタル配線（Ｍ３）により構成されている。配線構成はこれに限定されるものではなく、例えば配線（Ｍ２、Ｍ３）を入替えて使用することも可能である。
【０１６８】
図４０は、バンク内におけるサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の相互間に配置されたワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２、ラッチ回路ＬＴを示している。この場合、１個のラッチ回路ＬＴにより、ワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２の動作が制御される。回路動作は、図６に示す回路とほぼ同様である。
【０１６９】
図４１は、隣接するバンク相互間に配置されたワード線駆動回路ＷＬＤとラッチ回路ＬＴを示している。この回路構成は、図６と同様である。
【０１７０】
上記第２の実施の形態によっても第１の実施の形態と同様の効果を得ることができる。
【０１７１】
しかも、この実施の形態によればダブルエンドワード線構成においてこの発明を有効に使用できる。
【０１７２】
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１７３】
【発明の効果】
以上、詳述したようにこの発明によれば、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合においても、チップサイズの増大を抑えることが可能なダイナミック型半導体記憶装置を提供できる。
【０１７４】
従来各バンクにそれぞれ配置されていたローデコーダ、ワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダをチップ中央のデコーダ部に集中して配置し、これらデコーダ部を各バンクで共有している。このため、各バンク相互間にそれぞれデコーダを配置する必要がないため、デコーダが占める面積を削減でき、チップサイズを小型化できる。
【０１７５】
また、多バンク構成のＤＲＡＭにおいて、共有センスアンプ方式を使用できるため、チップサイズの縮小化が可能となる。
【０１７６】
さらに、デコーダ部から出力され、各バンクに供給される選択信号は、電源電圧レベルのパルス信号であるため、消費電力を削減できるとともに、高速動作が可能である。
【０１７７】
しかも、各バンクにおいては、上記パルス信号をラッチするラッチ回路を配置し、このラッチ回路の出力信号により各回路の動作を制御しているため、確実な動作が可能である。
【０１７８】
また、バンク毎にリダンダンシセルアレイＲ／Ｄを設けているため、多バンク構成においてフレキシブルリダンダンシを行うことができる。
【０１７９】
しかも、アドレス比較回路において、不良アドレス記憶部に記憶された不良アドレスと、入力されたローアドレスを比較し、これらが一致した場合、リダンダンシセルアレイを選択するとともに、バンクを非活性としてメモリセルブロックの選択を禁止している。したがって、ローデコーダ部が各バンクから離れて配置された構成においても、チップサイズを増大することなく、確実に不良ローをリダンダンシローに置き換えることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示すものであり、半導体チップのレイアウトを示す平面図。
【図２】図１の要部を示すものであり、バンクとローデコーダ部を示す構成図。
【図３】図２の要部を示す構成図。
【図４】ローデコーダの構成を示す回路図。
【図５】図４の動作を示すタイミングチャート。
【図６】ワード線駆動回路とラッチ回路の一部を示す回路図。
【図７】図６の動作を示すタイミングチャート。
【図８】ワード線駆動回路デコーダを示す回路図。
【図９】ワード線駆動電圧発生回路を示す回路図。
【図１０】図９の動作を示すタイミングチャート。
【図１１】センスアンプデコーダの構成を示す回路図。
【図１２】センスアンプデコーダの構成を示す回路図。
【図１３】センスアンプ活性化信号発生回路を示す回路図。
【図１４】共有センスアンプを示す回路図。
【図１５】センスアンプ活性化信号発生回路の動作を示すタイミングチャート。
【図１６】センスアンプ活性化信号発生回路の動作を示すタイミングチャート。
【図１７】イコライズ信号デコーダを示す回路図。
【図１８】ＥＱＬ、φＴ信号発生回路を示す回路図。
【図１９】イコライズ信号とタイミング信号を各センスアンプに供給する配線の配置を示す構成図。
【図２０】共有センスアンプの構成を示す回路図。
【図２１】図１７、図１８、図２０に示す回路の動作を説明するために示すタイミングチャート。
【図２２】カラムアドレスの割付を説明するために示す図。
【図２３】ローアドレスの割付を説明するために示す図。
【図２４】ローアドレスのデコード方式を説明するために示す図。
【図２５】ローアドレスプリデコーダの構成を説明するために示す図。
【図２６】図２６（ａ）は、バンク活性化信号発生回路を示す回路図、図２６（ｂ）は、バンクプリチャージ信号発生回路を示す回路図。
【図２７】ローアドレスプリデコーダの概略的な動作を示すタイミングチャート。
【図２８】不良アドレス記憶部の一部を示す回路図。
【図２９】不良アドレス記憶部の一部を示す回路図。
【図３０】図２９の動作を示すタイミングチャート。
【図３１】アドレス比較回路の一部を示す回路図。
【図３２】図３１の動作を示すタイミングチャート。
【図３３】リダンダンシワード線駆動回路の構成を示す回路図。
【図３４】リダンダンシセルアレイ用のイコライズ信号発生回路を示す回路図。
【図３５】リダンダンシ用センスアンプ駆動回路を示す回路図。
【図３６】リダンダンシセルアレイ用センスアンプを示す回路図。
【図３７】この発明の第２の実施の形態を示すものであり、半導体チップのレイアウトを示す平面図。
【図３８】図３７の配線構成を概略的に示す平面図。
【図３９】図３８の要部を示すものであり、配線構成を概略的に示す平面図。
【図４０】バンク内におけるワード線駆動回路とラッチ回路を示す回路図。
【図４１】バンク相互間におけるワード線駆動回路とラッチ回路を示す回路図。
【図４２】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４３】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４４】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４５】パッケージのピンの割付を示す平面図。
【図４６】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４７】フレキシブルリダンダンシ方式を説明するために示す図。
【符号の説明】
１１…チップ、
１２…周辺回路、
２１…デコーダ領域、
２２、２５、２６、２７…配線群、
２３…信号発生回路領域、
２４…デコーダ領域、
２８…ＤＱバッファ、
２９…不良アドレス記憶部、
３０…アドレス比較回路、
Ｍ０〜Ｍ３…セルアレイ、
ＢＫ０〜ＢＫ３…バンク、
ＣＤＣ…カラムデコーダ、
ＲＤＣ０、ＲＤＣ１…ローデコーダ部、
ＲＤＣ…ローデコーダ、
ＲＡＰＤ…ローアドレスプリデコーダ、
ＷＬＤ…ワード線駆動回路、
ＬＴ…ラッチ回路、
ＭＢＬＫ…メモリブロック、
ＳＳ／Ａ…共有センスアンプ、
ＢＡＣＴ…バンク活性化信号、
ＢＰＲＣＨ…バンクプリチャージ信号、
ＭＷＬｎ…メインワード線、
ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１…センスアンプイネーブルパルス信号、
ＭＷＤＲＶｎｊ…メインワード線駆動パルス信号、
ＥＱＬＰｎ…イコライズパルス信号、
Ｒ／Ｄ…リダンダンシセルアレイ、
ＲＷＬＤ…リダンダンシワード線駆動回路、
ＲＳ／Ａ…リダンダンシセルアレイ専用のセンスアンプ、
Ａ０Ｒ、／Ａ０Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒ…ローアドレス、
Ａ０Ｃ〜Ａ１１Ｃ…カラムアドレス。
／ＲＳＰｂｌｋ…一致検出信号。
【発明の属する技術分野】
本発明は、例えば６４ＭビットＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）以降のシンクロナス（Synchronous ）ＤＲＡＭ、ランバス（Rambus ＤＲＡＭ、シンクリンク（SynchLink ）ＤＲＡＭ等の高速にデータを転送することが可能なＤＲＡＭに適用され、独立に動作が可能な複数のバンクを有するダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭにバンク（Bank）の概念が導入されたのは１６ＭビットのシンクロナスＤＲＡＭからである。このシンクロナスＤＲＡＭは、図４２に示すように、チップＣＰ内に２個の大きなメモリセルアレイＭ０、Ｍ１が配置され、これらメモリセルアレイＭ０、Ｍ１はそれぞれバンクＢＫ０、ＢＫ１として割り付けられている。各メモリセルアレイＭ０、Ｍ１の中央部には、共有ローデコーダ（ＳＲＤＣ）とワード線駆動回路（ＷＬＤ）がそれぞれ配置され、これら共有ローデコーダとワード線駆動回路の両側に複数のメモリブロックＭＢＬＫが配置されている。各サブアレイＭＢＬＫの相互間には、隣り合うメモリブロックで共有される共有センスアンプ（ＳＳ／Ａ）が配置されている。各メモリセルアレイＭ０、Ｍ１にはカラムデコーダ（ＣＤＣ）がそれぞれ設けられ、これらカラムデコーダの相互間には周辺回路が配置されている。このような構成の場合、比較的容易に各回路を配置できる。尚、以降の図において、図４２と同一部分には同一符号を付す。
【０００３】
【発明が解決しようとする課題】
図４３は、６４ＭビットシンクロナスＤＲＡＭのバンク構成を示している。このＤＲＡＭは４個のバンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３を有している。この構成の場合、チップ内のメモリセルアレイが配置される領域を４等分し、これらの領域に各バンクを設定している。このため、各メモリセルアレイに自然にバンクを割り付けることができる。
【０００４】
図４４は、２５６ＭビットシンクロナスＤＲＡＭのバンク構成を示している。このＤＲＡＭでは、メモリセルアレイの分割数より多い８バンク構成が標準的になると考えられる。また、パッケージのピンの割付は、図４５に示すように、パッケージの長手方向両端部の両側に入出力用のＩ／Ｏピンが例えば８ピンずつ配置され、中央部両側にローアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ等のコマンド、及びアドレスＡｄｄを入力するためのピンが配置されることが標準化されつつある。これに伴い、同一のバンクをチップの中央部に対して左右対称に割り付けるようになっている。
【０００５】
すなわち、図４４において、チップＣＰのメモリセルアレイが配置される領域は２等分され、チップＣＰの中央部には長手方向に沿って周辺回路３４１が配置されている。この周辺回路３４１の図示上側の領域に左側から順にバンクＢＫ０〜ＢＫ７が配置され、周辺回路３４１の図示下側の領域に右側から順にバンクＢＫ０〜ＢＫ７が配置されている。この構成の場合、同一のバンクのメモリブロックが周辺回路３４１に沿って隣接して配置されていないため、共有ローデコーダを採用することができない。このため、各バンクを独立にアクセス可能とするため、各バンクの両側にはローデコーダＲＤＣとワード線駆動回路（図示せず）がそれぞれ配置されている。したがって、隣接するバンクの相互間に２個ずつローデコーダとワード線駆動回路を配置する必要があるため、これらを配置するための領域が大きくなるという問題を有している。
【０００６】
そこで、図４６に示すように、センスアンプの並び方向にバンクを割り付ける方法も考えられている。この構成の場合、同一のバンクのメモリブロックが周辺回路３４１に沿って隣接して配置されているため、共有ローデコーダＳＲＤＣを使用できる。しかし、バンクの境界において、共有センスアンプＳＳ／Ａを使用できないため、バンクの境界部（太線で示す）に各バンクで使用される２個のセンスアンプＳ／Ａそれぞれ配置しなければならない。したがって、バンクの境界部のセンスアンプ領域が大きくなり、バンクの並び方向にチップサイズが大きくなる。
【０００７】
また、図４６に示すようにバンクを割り付けた場合、フレキシブルリダンダンシ方式による不良ローの救済効率が低下するという欠点を有している。ここで、フレキシブルリダンダンシ方式とは、複数のセルアレイに対して、リダンダンシワード線を配置する方式である。
【０００８】
図４７（ａ）は、従来のバンクが割り付けられていない場合のセルアレイに対するフレキシブルリダンダンシ方式を示しており、１６Ｍビットのセルアレイを示している。このように、１ＭビットのセルアレイＣＡが１６個配列され、各セルアレイの相互間に共有センスアンプＳＳ／Ａが配置されている。また、カラムデコーダＣＤＣの近傍には複数のリダンダンシワード線を有するリダンダンシ専用のリダンダンシセルアレイＲ／Ｄが配置されている。このリダンダンシセルアレイＲ／Ｄの規模は、例えば１２８Ｋビット程度であり、このリダンダンシセルアレイＲ／Ｄの両側にはセンスアンプＳ／Ａが配置されている。
【０００９】
上記のように、１６個のセルアレイに対して、リダンダンシセルアレイＲ／Ｄを配置することにより、１６個のセルアレイのどのセルアレイに不良ワード線がある場合においても、リダンダンシセルアレイＲ／Ｄ内のリダンダンシワード線に置き換えることができる。このようにフレキシブルリダンダンシ方式の場合、１Ｍビット単位毎にリダンダンシワード線を設けた場合に比べて、トータルのリダンダンシワード線の数が等しくても不良ワード線の救済能力が向上する。
【００１０】
例えば１Ｍビット単位に１本のリダンダンシワード線を配置した場合と、１６Ｍビット全体で１６本のワード線を配置した場合とでは、トータルのリダンダンシワード線の数は等しい。しかし、１Ｍビット単位に１本のリダンダンシワード線を配置した場合、１Ｍビット単位に複数の不良が発生すると、救済が不可能となるのに対して、１６Ｍビット全体で１６本のワード線を配置した場合は、救済が可能である。
【００１１】
ところで、図４６に示すようにバンクを配置した場合、各バンクを独立に動作可能とするために、各バンクごとにリダンダンシセルアレイＲ／Ｄが配置されていなければならない。すなわち、図４６に示す構成にフレキシブルリダンダンシ方式を採用する場合、図４７（ｂ）に示すように、１つのカラムデコーダで選択される１６個のセルアレイについて、各バンクに対応した４個のリダンダンシセルアレイＲ／Ｄを設ける必要がある。この構成の場合、トータルのリダンダンシワード線の本数が図４７（ａ）の場合と同様であっても、各リダンダンシセルアレイＲ／Ｄの両側にセンスアンプが配置されているため、センスアンプの領域が大きくなり、チップサイズの増大が危惧される。
【００１２】
上記のように、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合、共有ローデコーダや、共有センスアンプ、フレキシブルリダンダンシ方式を有効に使用することが困難となり、チップサイズが増大することが予想される。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合においても、チップサイズの増大を抑えることが可能なダイナミック型半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明のダイナミック型半導体記憶装置の態様は、ワード線及び前記ワード線と直交するビット線を含むメモリセルブロックと、前記メモリセルブロックの前記ビット線方向両側に設けられているセンスアンプ領域と、前記メモリセルブロックの前記ワード線方向両側に設けられているデコーダ回路領域と、前記センスアンプ領域と前記デコーダ回路領域との交差する位置に設けられている信号発生回路領域とを具備する前記ワード線方向に配置された複数のバンクと、前記複数のバンクに共有され、ローアドレスをデコードするデコーダ部と、前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されたパルス状の第１の選択信号を伝搬する複数のメインワード線と、前記デコーダ回路領域に配置され、前記メモリセルブロック内の前記ワード線を駆動するワード線駆動回路と、前記デコーダ回路領域に配置され、バンク活性化信号に応じて前記メインワード線を伝搬するパルス状の前記第１の選択信号をラッチし、前記ワード線駆動回路を駆動する第１のラッチ回路と、前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されるパルス状の第２の選択信号を伝搬する複数のワード線駆動線と、前記信号発生回路領域に配置され、前記バンク活性化信号に応じて前記ワード線駆動線を伝搬するパルス状の前記第２の選択信号をラッチする第２のラッチ回路と、前記信号発生回路領域に配置され、前記第２のラッチ回路の出力信号に応じて前記ワード線の駆動電圧を生成し、前記ワード線駆動回路に供給するワード線駆動電圧生成回路とを具備している。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２７】
図１は、この発明の第１の実施の形態を示すものであり、半導体チップのレイアウトを概略的に示している。この例は図４４と同様に、バンクがロー方向に割り付けられている。この場合、単純にバンクを割り付けると、前述したように、ローデコーダが共有できず、各バンクの両端にそれぞれローデコーダを配置することとなり、チップサイズが増大する。そこで、この発明では、ローデコーダを構成するデコード部とワード線駆動回路とを分離し、ローデコーダをチップの中央部に配置し、ワード線駆動回路を各バンクの両側に配置している。
【００２８】
すなわち、図１において、チップ１１内には４個のセルアレイＭ０、Ｍ１、Ｍ２、Ｍ３が配置され、各セルアレイＭ０〜Ｍ３にはそれぞれ４個のバンクが割り付けられている。例えばセルアレイＭ０には、図示左側から順にバンクＢＫ０〜ＢＫ３が割り付けられ、セルアレイＭ１には、図示右側から順にバンクＢＫ０〜ＢＫ３が割り付けられている。セルアレイＭ２には、図示左側から順にバンクＢＫ４〜ＢＫ７が割り付けられ、セルアレイＭ３には、図示右側から順にバンクＢＫ４〜ＢＫ７が割り付けられている。各バンクのチップ中央側にはカラムデコーダＣＤＣが配置されている。バンクＢＫ０〜ＢＫ３の各カラムデコーダＣＤＣとバンクＢＫ４〜ＢＫ７の各カラムデコーダＣＤＣの相互間には、周辺回路１２が配置されている。
【００２９】
前記セルアレイＭ０とセルアレイＭ１の相互間、及び前記セルアレイＭ２とセルアレイＭ３の相互間には、それぞれローデコーダ部ＲＤＣ０、ＲＤＣ１が配置されている。ローデコーダ部ＲＤＣ０は、ＢＫ０〜ＢＫ３で共有され、ローデコーダ部ＲＤＣ１は、ＢＫ４〜ＢＫ７で共有されている。ローデコーダ部ＲＤＣ０、ＲＤＣ１はデコード部のみを有し、ワード線駆動回路ＷＬＤは各バンクの両側に配置されている。これらワード線駆動回路ＷＬＤは、後述するように、ローデコーダ部ＲＤＣ０、ＲＤＣ１から出力される信号を保持するラッチ回路ＬＴを有している。
【００３０】
各バンクは、例えば１６個のメモリブロックＭＢＬＫ、及びリダンダンシセルアレイ（図１には図示していない）を含み、各メモリブロックＭＢＬＫの相互間には共有センスアンプＳＳ／Ａが配置されている。
【００３１】
前記周辺回路１２は、アドレスバッファ回路、バンク活性化信号ＢＡＣＴを発生するバンク活性化信号発生回路、バンクプリチャージ信号ＢＰＲＣＨを発生するバンクプリチャージ信号発生回路等を含んでいる。
【００３２】
図２は、図１のバンクＢＫｂ（例えばｂ＝１）とローデコーダ部ＲＤＣ０の構成を示している。その他のバンクの構成もバンクＢＫｂと殆ど同様である。さらに、ローデコーダ部ＲＤＣ１側の構成も図２と同様である。図３は、図２に示すバンクＢＫｂにおける１つのメモリブロック及びその周辺の構成を示している。
【００３３】
ローデコーダ部ＲＤＣ０には、各バンクのメモリブロックＭＢＬＫに対応してローデコーダＲＤＣが配置されている。各ローデコーダＲＤＣはアドレス信号に応じて複数のメインワード線ＭＷＬｎの中から１本を選択する。これらメインワード線ＭＷＬｎは、各バンクＢＫ０〜ＢＫ３の各メモリブロック上に配置されている。各メモリブロックＭＢＬＫには６４本のメインワード線、５１２本のワード線が配置されている。
【００３４】
前記各ローデコーダＲＤＣの両側には各バンクの共有センスアンプＳＳ／Ａに対応して、デコーダ領域２１が配置されている。これらデコーダ領域２１には、後述するワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダが配置される。前記ワード線駆動回路デコーダは、複数のワード線駆動電圧ＷＤＲＶｎｂｊを生成するためのメインワード線駆動パルス信号ＭＷＤＲＶｎｊを生成する。前記センスアンプデコーダは、センスアンプを活性化するためのセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１を生成する。前記イコライズ信号デコーダは、ビット線をイコライズするためのイコライズパルス信号ＥＱＬＰｎを生成する。
【００３５】
各デコーダ領域２１には配線群２２が接続され、これら配線群２２は各バンクＢＫ０〜ＢＫ３の各共有センスアンプＳＳ／Ａ、及び信号発生回路領域２３上に配置されている。各デコーダから出力される前記メインワード線駆動パルス信号ＭＷＤＲＶｎｊ、ＭＷＤＲＶｎ＋１ｊ、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス信号ＥＱＬＰｎは配線群２２を介して、共有センスアンプＳＳ／Ａ、ワード線駆動電圧発生回路に供給される。
【００３６】
尚、ビット線とセンスアンプとの相互間に接続され、ビット線とセンスアンプとを接続したり、切り離すためのアイソレーショントランジスタを制御するためのタイミング信号φＴは、後述するようにイコライズパルス信号ＥＱＬＰｎから生成される。
【００３７】
ローデコーダＲＤＣ０の周辺回路１２側の端部には、ローアドレスプリデコーダＲＡＰＤが配置され、このローアドレスプリデコーダＲＡＰＤ、各デコーダ領域２１、及び各ローデコーダＲＤＣ上には配線群２６、２７が配置されている。
【００３８】
前記ローアドレスプリデコーダＲＡＰＤは、前記周辺回路１２から供給されるアドレス信号Ａ３Ｒ、／Ａ３Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒをプリデコードする。このデコード出力信号、及びアドレス信号Ａ０Ｒ、／Ａ０Ｒ〜Ａ２Ｒ、／Ａ２Ｒ、メモリブロックを選択するローブロック選択信号ＲＳＬｎは、配線群２６を介して前記ローデコーダＲＤＣやデコーダ領域２１に設けられた各種デコーダに供給される。前記周辺回路１２から供給されるプリチャージ信号ＰＲＣＨ、センスアンプ活性化信号ＳＥＮ、ＳＥＰは、前記配線群２７を介して前記デコーダ領域２１に設けられた各種デコーダに供給される。
【００３９】
前記配線群２６には、前記周辺回路１２からプリチャージ信号ＰＲＣＨ、Ｎチャネルトランジスタにより構成されたセンスアンプを活性化するためのセンスアンプ活性化信号ＳＥＮ、Ｐチャネルトランジスタにより構成されたセンスアンプを活性化するためのセンスアンプ活性化信号ＳＥＰが供給されている。これらの信号は、前記ローデコーダＲＤＣやデコーダ領域２１に設けられた各種デコーダに供給される。
【００４０】
一方、図２、図３に示すように、バンクＢＫｂにおいて、各メモリブロックＭＢＬＫのメインワード線ＭＷＬｎ方向両側には、前記ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴが配置されている。これらラッチ回路ＬＴは前記メインワード線ＭＷＬｎを介して前記ローデコーダ部ＲＤＣ０から供給されるメインワード線選択信号を保持し、前記ワード線駆動回路ＷＬＤは前記ラッチ回路ＬＴに記憶されたメインワード線選択信号に応じて、対応する複数本のワード線ＷＬを選択する。各メモリブロックＭＢＬＫは所謂ダブルエンドワード線方式が採用され、ワード線ＷＬはメモリブロックＭＢＬＫの両端に配置されたワード線駆動回路ＷＬＤに、１本おきに交互に接続されている。
【００４１】
各ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴの前記メインワード線ＭＷＬｎと直交する方向の両側には信号発生回路領域２３が配置されている。各信号発生回路領域２３には、ワード線駆動電圧発生回路、センスアンプ駆動回路、イコライズ信号ＥＱＬとタイミング信号φＴを発生するＥＱＬ、φＴ信号発生回路が配置されている。これらワード線駆動電圧発生回路、センスアンプ駆動回路、ＥＱＬ、φＴ信号発生回路は前記配線群２２を介して前記デコーダ領域２１から出力されるメインワード線駆動パルス信号ＭＷＤＲＶｎｊ、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス信号ＥＱＬｎに応じて、後述するワード線駆動電圧ＷＤＲＶｎｂｊ、センスアンプ活性化信号、イコライズ信号ＥＱＬｎ、タイミング信号φＴｎを発生する。前記ワード線駆動電圧ＷＤＲＶｎｂｊは隣接する前記ワード線駆動回路ＷＬＤに供給され、センスアンプ活性化信号、イコライズ信号ＥＱＬｎ、タイミング信号φＴｎは隣接する共有センスアンプＳＳ／Ａに供給される。
【００４２】
バンクＢＫｂの各メモリブロックＭＢＬＫ、及び共有センスアンプＳＳ／Ａ上には、複数のカラム選択線ＣＳＬが配置され、これらカラム選択線ＣＳＬは前記カラムデコーダＣＤＣにより選択される。このカラムデコーダＣＤＣには周辺回路１２からアドレス信号が供給されている。各メモリブロックＭＢＬＫ内には前記カラム選択線ＣＳＬに沿ってビット線対ＢＬ、／ＢＬが配置され、これらビット線と前記ワード線ＷＬの交点にメモリセルが配置されている。
【００４３】
各メモリブロックＭＢＬＫにおいて、ビット線対ＢＬ、／ＢＬと直交する方向には、これらビット線対ＢＬ、／ＢＬに選択的に接続され、ビット線対ＢＬ、／ＢＬに読み出されたデータを伝送するデータ線ＤＱ、／ＤＱが配置されている。さらにバンクＢＫｂ内には、前記データ線ＤＱ、／ＤＱと直交方向にメインデータ線ＭＤＱ、／ＭＤＱが配置されている。これらメインデータ線ＭＤＱ、／ＭＤＱは前記データ線ＤＱ、／ＤＱに選択的に接続され、データ線ＤＱ、／ＤＱのデータはＤＱバッファ２８に伝送される。
【００４４】
前記カラムデコーダＣＤＣのワード線方向両端部にはデコーダ領域２４が配置されている。このデコーダ領域２４には後述するカラムアドレスプリデコーダ、バンク選択信号発生回路が設けられている。
【００４５】
前記カラムデコーダＣＤＣの近傍には、バンクＢＫｂ内の不良ワード線を救済するためのリダンダンシセルアレイＲ／Ｄが設けられている。このリダンダンシセルアレイＲ／Ｄのワード線方向両端部には、リダンダンシワード線を駆動するためのリダンダンシワード線駆動回路ＲＷＬＤが配置され、カラム選択線方向両端部には、リダンダンシセルアレイ専用のセンスアンプＲＳ／Ａが配置されている。
【００４６】
不良アドレス記憶部２９は、例えばヒューズからなる記憶素子を含み、不良ローアドレスを記憶している。この不良アドレス記憶部２９には、アドレス比較回路３０が接続されている。このアドレス比較回路３０は前記周辺回路から供給されるローアドレスと不良アドレス記憶部２９に記憶されている不良ローアドレスとを比較し、これらが一致した場合、前記リダンダンシワード線駆動回路ＲＷＬＤを介してリダンダンシセルアレイＲ／Ｄのワード線を活性化する。これとともに、メモリブロックＭＢＬＫを非選択とする。
【００４７】
前記デコーダ領域２４、前記リダンダンシワード線駆動回路ＲＷＬＤ、信号発生回路領域２３、ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴの上には配線群２５が配置されており、これら配線群２５には、前記周辺回路１２よりバンク活性化信号ＢＡＣＴ、及びバンクプリチャージ信号ＢＰＲＣＨが供給されている。
【００４８】
図２、図３において、ビット線対ＢＬ、／ＢＬは、例えばタングステンからなる第１層メタル配線（Ｍ０）により形成され、メモリセルに接続されたワード線ＷＬは、ポリシリコンと、これにシャントされた第２層メタル配線（Ｍ１）により構成され、データ線ＤＱ、／ＤＱは第２層メタル配線（Ｍ１）により構成されている。また、カラム選択線ＣＳＬ、メインデータ線ＭＤＱ、／ＭＤＱ、配線群２６、２７は第３層メタル配線（Ｍ２）により構成され、メインワード線ＭＷＬｎ、配線群２２は第４層メタル配線（Ｍ３）により構成されている。第２乃至第４層メタル配線（Ｍ１、Ｍ２、Ｍ３）は例えばアルミニウムである。配線構成は、これに限定されるものではなく、例えば配線（Ｍ２、Ｍ３）を入替えて使用することも可能である。
【００４９】
図４は、前記ローデコーダ部を構成するローデコーダＲＤＣの構成を示している。図４において、電源Ｖccが供給される端子４１ａと接地間にはＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）４１ｂ、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタと称す）４１ｃ、４１ｄ、４１ｅが直列接続されている。前記ＰＭＯＳトランジスタ４１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ４１ｃ、４１ｄのゲートには、前記ローアドレスプリデコーダＲＡＰＤ出力される信号ＸＡｉ，ＸＢｊがそれぞれ供給される。前記ｎチャネルトランジスタ４１ｅのゲートには、前記ローブロック選択信号ＲＳＬｎが供給されている。
【００５０】
前記ＰＭＯＳトランジスタ４１ｂとＮＭＯＳトランジスタ４１ｃの接続ノードＮ１は、ノア回路４１ｆの一方入力端に接続されている。この接続ノードＮ１とノア回路４１ｆの他方入力端の相互間にはインバータ回路４１ｇ、４１ｈ、４１ｉが直列接続されている。電源Ｖccが供給される端子４１ｊと前記接続ノードＮ１の相互間にはＰＭＯＳトランジスタ４１ｋの電流通路が接続され、このトランジスタ４１ｋのゲートは、前記インバータ回路４１ｇと４１ｈの接続ノードに接続されている。前記インバータ回路４１ｇ、４１ｈは遅延回路４１ｌを構成し、ＰＭＯＳトランジスタ４１ｋはインバータ回路４１ｇとともに、ラッチ回路を構成している。
【００５１】
上記構成において、図５を参照して動作について説明する。図５は、この実施の形態をシンクロナスＤＲＡＭでバンクを連続して活性化する場合を示している。
【００５２】
クロック信号ＣＬＫに同期して各バンクに対するコマンドが順次供給される。このコマンドは、例えばクロック信号ＣＬＫに同期してチップ外部から供給される／ＲＡＳ、／ＣＡＳのレベルにより設定される。バンクＢＫ０に対する活性化のコマンドＢＡ０が供給される前の状態において、プリチャージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳトランジスタ４１ｂはオンとなっている。このため、ノア回路４１ｆの一方入力端はハイレベル、他方入力端はローレベルとなっており、出力信号ＭＷＬｎｋはローレベルとなっている。
【００５３】
この状態において、先ず、バンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、プリチャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳトランジスタ４１ｂがオフとなる。ローデコーダ部において、各ローデコーダＲＤＣは、バンクＢＫ０に対するローブロック選択信号ＲＳＬｎがハイレベルとなり、ローアドレスプリデコーダＲＡＰＤから出力される信号ＸＡｉ，ＸＢｊが共にハイレベルとなると、ＮＭＯＳトランジスタ４１ｃ、４１ｄ、４１ｅが全てオンとなり、ノア回路４１ｆの一方入力端がローレベルとなる。この時、ノア回路４１ｆの他方入力端は遅延回路４１ｌの作用によりローレベルに保持されているため、ノア回路４１ｆの出力端から出力される信号ＭＷＬｎｋは、ハイレベルとなる。この後、ノア回路４１ｆの出力信号ＭＷＬｎｋは、遅延回路４１ｌに設定された遅延時間ＤＴが経過するとローレベルとなる。
【００５４】
このようにして、ローアドレスプリデコーダＲＡＰＤにより選択されたローデコーダＲＤＣからメインワード線ＭＷＬｎにパルス状の選択信号ＭＷＬｎｋが出力される。つまり、メインワード線ＭＷＬｎはバンクを活性化している間中常時選択状態とはなっていず、短時間だけ選択される。前記選択信号ＭＷＬｎｋのレベルは電源電圧Ｖccである。
【００５５】
この後、例えばバンクＢＫ１を活性化するためのコマンドＢＡ１が供給されると、バンクＢＫ１のメインワード線が選択信号ＭＷＬｍｌに応じて選択される。前記バンクＢＫ０に対するデータの読み出し動作は、例えばバンクＢＫ１の活性化の後、バンクＢＫ０のプリチャージ前に実行される。
【００５６】
図６は、例えばバンクＢＫ０とバンクＢＫ１の境界部に設けられたワード線駆動回路ＷＬＤとラッチ回路ＬＴの一部の回路構成を示している。バンクＢＫ０のワード線駆動回路ＷＬＤ０において、インバータ回路Ｉ００、Ｉ０１、Ｉ０２、Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄのソースには前記ワード線駆動電圧発生回路により発生されたワード線駆動電圧ＷＤＲＶｎｂ０〜ＷＤＲＶｎｂ３がそれぞれ供給されている。これらＰＭＯＳトランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄのドレインは、ワード線ＷＬ００〜ＷＬ０３に接続されるとともに、ＮＭＯＳトランジスタ６１ｅ、６１ｆ、６１ｇ、６１ｈのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタ６１ｅ、６１ｆ、６１ｇ、６１ｈのソースはそれぞれ接地されている。前記ワード線ＷＬ００〜ＷＬ０３にはＮＭＯＳトランジスタ６１ｉ、６１ｊ、６１ｋ、６１ｌのドレインが接続されている。これらＮＭＯＳトランジスタ６１ｉ、６１ｊ、６１ｋ、６１ｌのソースは接地され、ゲートには前記ワード線駆動電圧ＷＤＲＶｎｂ０〜ＷＤＲＶｎｂ３と相補的なワード線駆動電圧／ＷＤＲＶｎｂ０〜／ＷＤＲＶｎｂ３がそれぞれ供給されている。前記ワード線ＷＬ００〜ＷＬ０３の相互間には、ワード線ＷＬ０４〜ＷＬ０７がそれぞれ配置されている。これらワード線ＷＬ０４〜ＷＬ０７はバンクＢＫ０に設けられた図示せぬワード線駆動回路により駆動される。
【００５７】
また、バンクＢＫ０のラッチ回路ＬＴ０において、インバータ回路Ｉ０４とＩ０５は直列接続されている。このインバータ回路Ｉ０４の入力端と、インバータ回路Ｉ０５の出力端は前記インバータ回路Ｉ００〜Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１ｄ、ＮＭＯＳトランジスタ６１ｅ〜６１ｈの各ゲートに接続されている。また、ＰＭＯＳトランジスタ６１ｍのソースには電源電圧ＶＰＰが供給される。この電源電圧ＶＰＰは電源電圧Ｖccを昇圧した電圧である。このＰＭＯＳトランジスタ６１ｍのゲートには、バンクプリチャージ信号ＢＰＲＣＨｂが供給され、ドレインは前記インバータ回路Ｉ０４の入力端に接続されている。このＰＭＯＳトランジスタ６１ｍのドレインとインバータ回路Ｉ０４の入力端が接続される接続ノードＮ００と接地間には、ＮＭＯＳトランジスタ６１ｎ、６１ｏが直列接続される。ＮＭＯＳトランジスタ６１ｎのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ６１ｏのゲートには前記メインワード線ＭＷＬ０が接続されている。
【００５８】
尚、以降の図面において、インバータ回路Ｉ０４、Ｉ０５のように、出力端に二重丸を記載した論理回路は電源がＶＰＰである。
【００５９】
一方、バンクＢＫ１のワード線駆動回路ＷＬＤ１において、インバータ回路Ｉ１０、Ｉ１１、Ｉ１２、Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ、６２ｂ、６２ｃ、６２ｄのソースには前記ワード線駆動電圧発生回路により発生されたワード線駆動電圧ＷＤＲＶｎｂ’０〜ＷＤＲＶｎｂ’３がそれぞれ供給されている。これらＰＭＯＳトランジスタ６２ａ、６２ｂ、６２ｃ、６２ｄのドレインは、ワード線ＷＬ１０〜ＷＬ１３に接続されるとともに、ＮＭＯＳトランジスタ６２ｅ、６２ｆ、６２ｇ、６２ｈのドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタ６２ｅ、６２ｆ、６２ｇ、６２ｈのソースはそれぞれ接地されている。前記ワード線ＷＬ１０〜ＷＬ１３にはＮＭＯＳトランジスタ６２ｉ、６２ｊ、６２ｋ、６２ｌのドレインが接続されている。これらＮＭＯＳトランジスタ６２ｉ、６２ｊ、６２ｋ、６２ｌのソースは接地され、ゲートには前記ワード線駆動電圧ＷＤＲＶｎｂ’０〜ＷＤＲＶｎｂ’３と相補的なワード線駆動電圧／ＷＤＲＶｎｂ’０〜／ＷＤＲＶｎｂ’３がそれぞれ供給されている。前記ワード線ＷＬ１０〜ＷＬ１３の相互間には、ワード線ＷＬ１４〜ＷＬ１７がそれぞれ配置されている。これらワード線ＷＬ１４〜ＷＬ１７はバンクＢＫ１に設けられた図示せぬワード線駆動回路により駆動される。
【００６０】
また、バンクＢＫ１のラッチ回路ＬＴ１において、インバータ回路Ｉ１４とＩ１５は直列接続されている。このインバータ回路Ｉ１４の入力端と、インバータ回路Ｉ１５の出力端は前記インバータ回路Ｉ１０〜Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ〜６２ｄ、ＮＭＯＳトランジスタ６２ｅ〜６２ｈの各ゲートに接続されている。また、ＰＭＯＳトランジスタ６２ｍのソースには電源電圧ＶＰＰが供給されている。このＰＭＯＳトランジスタ６２ｍのゲートには、バンクプリチャージ信号ＢＰＲＣＨｂ’が供給され、ドレインは前記インバータ回路Ｉ１４の入力端に接続されている。このＰＭＯＳトランジスタ６２ｍのドレインとインバータ回路Ｉ１４の入力端が接続される接続ノードＮ１０と接地間には、ＮＭＯＳトランジスタ６２ｎ、６２ｏが直列接続される。ＮＭＯＳトランジスタ６２ｎのゲートにはバンク活性化信号ＢＡＣＴｂ’が供給され、ＮＭＯＳトランジスタ６２ｏのゲートには前記メインワード線ＭＷＬ０が接続されている。
【００６１】
上記構成において、図７を参照して、ワード線駆動回路とラッチ回路の動作について説明する。クロック信号ＣＬＫに同期して、例えばバンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、前述したように、ローデコーダＲＤＣは、プリチャージ信号ＰＲＣＨ、アドレス信号ＸＡｉ、ＸＢｊに応じてメインワード線ＭＷＬｎｋ（この場合、ＭＷＬ０）が選択される。
【００６２】
この時、バンクプリチャージ信号ＢＰＲＣＨｂはハイレベル、ＢＰＲＣＨｂ’はローレベルであるため、ＰＭＯＳトランジスタ６１ｍはオフ、ＰＭＯＳトランジスタ６２ｍはオンであり、バンク活性化信号ＢＡＣＴｂはハイレベル、ＢＡＣＴｂ’はローレベルであるため、ＮＭＯＳトランジスタ６１ｎ、６１ｏがオンとなり、接続ノードＮ００がローレベルとなる。このため、ラッチ回路ＬＴ０は反転し、インバータ回路Ｉ０５の出力端がローレベルとなる。また、ＮＭＯＳトランジスタ６２ｎはオフ状態のままであるため、接続ノードＮ１０はハイレベルに保持される。
【００６３】
前記インバータ回路Ｉ０５の出力端がローレベルとなると、インバータ回路Ｉ００〜Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１ｄがオンとなる。この時、ワード線駆動電圧発生回路によりワード線駆動電圧ＷＤＲＶｎｂｊ（ｊ＝０〜３）のうちの１つがハイレベルとなっており、このワード線駆動電圧ＷＤＲＶｎｂｊがオン状態のＰＭＯＳトランジスタ６１ａ〜６１ｄを介してワード線に供給される。したがって、１つのメモリブロック内において、１つのワード線が選択される。
【００６４】
この状態において、後述するビット線が選択され、これらワード線及びビット線により選択されたメモリセルに対してデータの読み出しが実行される。続いて、バンクＢＫ１に対して同様の動作が行われた後、バンクＢＫ０に対するプリチャージのコマンドＢＰ０が制御部に供給されると、バンクプリチャージ信号ＢＰＲＣＨｂがローレベルとなる。すると、ＰＭＰＳトランジスタ６１ｍがオンとなり、ラッチ回路ＬＴ０が反転し、インバータ回路Ｉ０５のハイレベルとなる。このため、ＰＭＯＳトランジスタ６１ａ〜６１ｄがオフとなり、ワード線が非選択状態となる。これとともに、ワード線駆動電圧発生回路により発生されるワード線駆動電圧ＷＤＲＶｎｂｊ（ｊ＝０〜３）がローレベル、／ＷＤＲＶｎｂｊ（ｊ＝０〜３）がハイレベルとされる。このため、ＮＭＯＳトランジスタ６１ｉ〜６１ｌがオンとされ、ワード線の電位が放電される。
【００６５】
図８は、前記ローデコーダ部に設けられ、メインワード線駆動パルス信号ＭＷＤＲＶｎｊを生成するワード線駆動回路デコーダ８１を示している。図８において、電源Ｖccが供給される端子８１ａと接地間にはＰＭＯＳトランジスタ８１ｂ、ＮＭＯＳトランジスタ８１ｃ、８１ｄ、８１ｅ、８１ｆが直列接続されている。前記ＰＭＯＳトランジスタ８１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ８１ｃ〜８１ｇのゲートには、アドレス信号Ａ０Ｒ、Ａ１Ｒ、Ａ２Ｒ、がそれぞれ供給される。前記ｎチャネルトランジスタ８１ｆのゲートには、前記ローブロック選択信号ＲＳＬｎが供給されている。
【００６６】
前記ＰＭＯＳトランジスタ８１ｂとＮＭＯＳトランジスタ８１ｃの接続ノードＮ８は、ノア回路８１ｇの一方入力端に接続されている。この接続ノードＮ８とノア回路８１ｇの他方入力端の相互間にはインバータ回路８１ｈ、８１ｉ、８１ｊが直列接続されている。電源Ｖccが供給される端子８１ｋと前記接続ノードＮ８の相互間にはＰＭＯＳトランジスタ８１ｌの電流通路が接続され、このトランジスタ８１ｌのゲートは、前記インバータ回路８１ｈと８１ｉの接続ノードに接続されている。前記インバータ回路８１ｈ、８１ｉは遅延回路８１ｍを構成し、ＰＭＯＳトランジスタ８１ｌはインバータ回路８１ｈとともに、ラッチ回路を構成している。
【００６７】
図９は、前記信号発生回路領域２３に設けられたワード線駆動電圧発生回路９１の構成を示している。
【００６８】
ラッチ回路ＬＴＷＤを構成するインバータ回路Ｉ９１とＩ９２は直列接続されている。これらインバータ回路Ｉ９１、Ｉ９２は電源電圧ＶＰＰレベルの信号を出力する。端子９１ａには電源電圧ＶＰＰが供給される。この端子９１ａと前記インバータ回路Ｉ９１の出力端に接続された接続ノードＮ９１との間にはＰＭＯＳトランジスタ９１ｂが接続されている。このＰＭＯＳトランジスタ９１ｂのゲートには、バンクプリチャージ信号ＢＰＲＣＨｂｊが供給されている。前記接続ノードＮ９１と接地間には、ＮＭＯＳトランジスタ９１ｃ、９１ｄが直列接続されている。ＮＭＯＳトランジスタ９１ｃのゲートにはバンク活性化信号ＢＡＣＴｂｊが供給され、ＮＭＯＳトランジスタ９１ｄのゲートには前記メインワード線駆動パルス信号ＭＷＤＲＶｎｊが供給されている。
【００６９】
電源電圧ＶＰＰが供給される端子９１ｅと接地間にはインバータ回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆ、ＮＭＯＳトランジスタ９１ｇが直列接続されている。これらトランジスタ９１ｆ、９１ｇのゲートは前記接続ノードＮ９１に接続されている。また、トランジスタ９１ｆ、９１ｇの接続ノードからはワード線駆動電圧ＷＤＲＶｎｂｊが出力されるとともに、インバータ回路Ｉ９４を介してワード線駆動電圧／ＷＤＲＶｎｂｊが出力される。
【００７０】
次に、図１０を参照して図８に示すワード線駆動回路デコーダ８１と図９に示すワード線駆動電圧発生回路９１の動作について説明する。
【００７１】
ワード線駆動回路デコーダ８１の動作は、前述したローデコーダとほぼ同様である。すなわち、クロック信号ＣＬＫに同期して各バンクに対するコマンドが順次供給される。例えばバンクＢＫ０を活性化するコマンドＢＡ０が供給される前の状態において、プリチャージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳトランジスタ８１ｂはオンとなっている。このため、ノア回路８１ｇの一方入力端はハイレベル、他方入力端はローレベルとなっており、出力信号ＭＷＤＲＶｎｊはローレベルとなっている。
【００７２】
この状態において、先ず、バンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、プリチャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳトランジスタ８１ｂがオフとなる。ローブロック選択信号ＲＳＬｎがハイレベルとなり、アドレス信号Ａ０Ｒ、Ａ１Ｒ、Ａ２Ｒが共にハイレベルとなると、ＮＭＯＳトランジスタ８１ｃ、８１ｄ、８１ｅ、８１ｆが全てオンとなり、ノア回路８１ｇの一方入力端がローレベルとなる。この時、ノア回路８１ｇの他方入力端は遅延回路８１ｍの作用によりローレベルに保持されているため、ノア回路８１ｇの出力端から出力されるメインワード線駆動パルス信号ＭＷＤＲＶｎｊは、ハイレベルとなる。この後、ノア回路８１ｇから出力されるメインワード線駆動パルス信号ＭＷＤＲＶｎｊは、遅延回路８１ｍに設定された遅延時間ＤＴが経過するとローレベルとなる。
【００７３】
このようにして、アドレス信号に応じてメインワード線駆動パルス信号ＭＷＤＲＶｎｊが出力され、このメインワード線駆動パルス信号ＭＷＤＲＶｎｊは前記配線群２２を介して、各バンクのワード線駆動電圧発生回路に供給される。このメインワード線駆動パルス信号ＭＷＤＲＶｎｊは、バンクを活性化している間中常時発生されていず、メインワード線ＭＷＬと同様に、短時間だけ発生される。前記メインワード線駆動パルス信号ＭＷＤＲＶｎｊのレベルは電源電圧Ｖccである。
【００７４】
一方、ワード線駆動電圧発生回路９１は、バンクを活性化するためのコマンドＢＡ０が供給される以前は、バンク活性化信号ＢＡＣＴｂｊ、及びメインワード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれローレベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがハイレベルとなっている。このため、ＮＭＯＳトランジスタ９１ｃ、９１ｄがオフ、ＰＭＯＳトランジスタ９１ｂがオンとなっており、ラッチ回路を構成するインバータ回路Ｉ９１の出力信号はハイレベルとなっている。したがって、インバータ回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆはオフ、ＮＭＯＳトランジスタ９１ｇはオンとなり、ワード線駆動電圧ＭＷＤＲＶｎｊはローレベル、／ＭＷＤＲＶｎｊはハイレベルとなっている。
【００７５】
上記状態において、コマンドＢＡ０が供給されると、バンク活性化信号ＢＡＣＴｂｊ、及びメインワード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれがハイレベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがローレベルとなる。このため、ＮＭＯＳトランジスタ９１ｃ、９１ｄがオン、ＰＭＯＳトランジスタ９１ｂがオフとなり、ラッチ回路を構成するインバータ回路Ｉ９１の出力信号はローレベルとなる。したがって、インバータ回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆはオン、ＮＭＯＳトランジスタ９１ｇはオフとなり、ワード線駆動電圧ＭＷＤＲＶｎｊはハイレベル、／ＭＷＤＲＶｎｊはローレベルとなる。このワード線駆動電圧ＭＷＤＲＶｎｊは電源電圧ＶＰＰレベルである。この状態は、バンクをプリチャージするためのコマンドＢＰ０が供給されるまで保持される。
【００７６】
図１１は、ＮＭＯＳトランジスタにより構成されたセンスアンプを選択するためのセンスアンプデコーダ１１０の構成を示し、図１２は、ＭＯＳトランジスタにより構成されたセンスアンプを選択するためのセンスアンプデコーダ１２０の構成を示している。
【００７７】
図１１において、電源Ｖccが供給される端子１１１ａと接地間にはＰＭＯＳトランジスタ１１１ｂ、ＮＭＯＳトランジスタ１１１ｃ、１１１ｄが直列接続され、前記ＮＭＯＳトランジスタ１１１ｃにはＮＭＯＳトランジスタ１１１ｅが並列接続されている。前記ＰＭＯＳトランジスタ１１１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ１１１ｄのゲートには、センスアンプイネーブル信号ＳＥＮが供給されている。ＮＭＯＳトランジスタ１１１ｃのゲートには、前記ローブロック選択信号ＲＳＬｎが供給され、ＮＭＯＳトランジスタ１１１ｅのゲートには、前記ローブロック選択信号ＲＳＬｎと隣接するローブロックを選択するためのローブロック選択信号ＲＳＬｎ＋１が供給されている。
【００７８】
前記ＰＭＯＳトランジスタ１１１ｂとＮＭＯＳトランジスタ１１１ｃの接続ノードＮ１１は、ノア回路１１１ｆの一方入力端に接続されている。この接続ノードＮ１１とノア回路１１１ｆの他方入力端の相互間にはインバータ回路１１１ｇ、１１１ｈ、１１１ｉが直列接続されている。電源Ｖccが供給される端子１１１ｊと前記接続ノードＮ１１の相互間にはＰＭＯＳトランジスタ１１１ｋの電流通路が接続され、このトランジスタ１１１ｋのゲートは、前記インバータ回路１１１ｇと１１１ｈの接続ノードに接続されている。前記インバータ回路１１１ｇ、１１１ｈは遅延回路１１１ｌを構成し、ＰＭＯＳトランジスタ１１１ｋはインバータ回路１１１ｇとともに、ラッチ回路を構成している。前記ノア回路１１１ｆの出力端からセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が出力される。このセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１は前記配線群２２を介して各バンクに伝達される。
【００７９】
図１２は、図１１の構成と殆ど同一であり、異なる部分についてのみ説明する。図１２において、図１１と異なるのは、ＮＭＯＳトランジスタ１２１ｃのゲートにセンスアンプイネーブル信号ＳＥＰが供給され、ＮＭＯＳトランジスタ１２１ｄのゲートにローブロック選択信号ＲＳＬｎが供給される点である。ノア回路１２１ｆの出力端からはセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋１が出力される。これらセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は前記配線群２２を介して各バンクに伝達される。
【００８０】
ここで、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、ｎ番目のメモリブロックとｎ＋１番目のメモリブロックの間に位置するセンスアンプに供給されることを意味している。
【００８１】
上記構成において、図１５を参照してセンスアンプデコーダ１１０、１２０の動作について説明する。センスアンプデコーダ１２０の動作は、センスアンプデコーダ１１０と殆ど同一であるため、センスアンプデコーダ１１０を中心に説明する。
【００８２】
クロック信号ＣＬＫに同期して各バンクに対するコマンドが順次供給される。バンクＢＫ０を活性化するためのコマンドＢＡ０が供給される前の状態において、プリチャージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳトランジスタ１１１ｂはオンとなっている。このため、ノア回路１１１ｆの一方入力端はハイレベル、他方入力端はローレベルとなっており、ノア回路１１１ｆから出力されるセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１はローレベルとなっている。
【００８３】
この状態において、先ず、バンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、プリチャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳトランジスタ１１１ｂがオフとなる。これとともに、ローブロック選択信号ＲＳＬｎ、又はＲＳＬｎ＋１がハイレベルとなり、センスアンプイネーブル信号ＳＥＮがハイレベルとなると、ＮＭＯＳトランジスタ１１１ｃ、又は１１１ｄ、及びＮＭＯＳトランジスタ１１１ｅがオンとなり、ノア回路１１１ｆの一方入力端がローレベルとなる。この時、ノア回路１１１ｆの他方入力端は遅延回路１１１ｌの作用によりローレベルに保持されているため、ノア回路１１１ｆの出力端から出力される信号ＳＥＮＰｎ，ｎ＋１は、ハイレベルとなる。この後、ノア回路１１１ｆの出力信号ＳＥＮＰｎ，ｎ＋１は、遅延回路１１１ｌに設定された遅延時間ＤＴが経過するとローレベルとなる。
【００８４】
このようにして、センスアンプデコーダ１１０からセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が出力される。センスアンプデコーダ１２０から出力されるセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋１は、センスアンプイネーブル信号ＳＥＰに応じて、パルス信号ＳＥＮＰｎ，ｎ＋１より若干遅れて出力される。センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、バンクを活性化している間中常時出力されてはいず、短時間だけ選択される。この信号のレベルは電源電圧Ｖccである。
【００８５】
この後、例えばバンクＢＫ１を活性化するためのコマンドＢＡ１が供給されると、バンクＢＫ１のメインワード線が選択信号ＭＷＬｍｌに応じて選択される。前記バンクＢＫ０に対するデータの読み出し動作は、例えばバンクＢＫ１の活性化後、バンクＢＫ０のプリチャージ前に実行される。
【００８６】
図１３は、各バンクの信号発生回路領域２３に設けられるセンスアンプ活性化信号発生回路１３０を示している。この回路は、ＮＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路１３１と、ＰＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路１３２と、これら信号発生回路１３１、１３２の出力電圧をイコライズするイコライズ回路１３３とから構成されている。
【００８７】
センスアンプ活性化信号発生回路１３１において、端子１３１ａには電源電圧Ｖccが供給される。この端子１３１ａと接地間には、ＰＭＯＳトランジスタ１３１ｂ、ＮＭＯＳトランジスタ１３１ｃ、１３１ｄが直列接続されている。ＰＭＯＳトランジスタ１３１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１３１ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ１３１ｄのゲートには前記配線群２２を介してセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が供給されている。
【００８８】
前記ＰＭＯＳトランジスタ１３１ｂとＮＭＯＳトランジスタ１３１ｃの接続ノードＮ１３１にはインバータ回路１３１ｅの出力端とインバータ回路１３１ｆの入力端が接続されている。前記インバータ回路１３１ｅの入力端とインバータ回路１３１ｆの出力端はＮＭＯＳトランジスタ１３１ｇのゲートに接続されている。このＮＭＯＳトランジスタ１３１ｇのソースは接地され、ドレインからセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂが出力される。前記インバータ回路１３１ｅ、１３１ｆはラッチ回路１３１ｈを構成している。
【００８９】
また、センスアンプ活性化信号発生回路１３２において、端子１３２ａには電源電圧Ｖccが供給される。この端子１３２ａと接地間には、ＰＭＯＳトランジスタ１３２ｂ、ＮＭＯＳトランジスタ１３２ｃ、１３２ｄが直列接続されている。ＰＭＯＳトランジスタ１３２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１３２ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ１３２ｄのゲートには前記配線群２２を介してセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋１が供給されている。
【００９０】
前記ＰＭＯＳトランジスタ１３２ｂとＮＭＯＳトランジスタ１３２ｃの接続ノードＮ１３２は、インバータ回路１３２ｅの入力端に接続されている。このインバータ回路１３２ｅの出力端はインバータ回路１３２ｆの入力端に接続され、このインバータ回路１３２ｆの出力端は前記接続ノードＮ１３２に接続されている。この接続ノードＮ１３２はＰＭＯＳトランジスタ１３２ｇのゲートに接続されている。このＰＭＯＳトランジスタ１３２ｇのソースには電圧ＶＢＬＨが供給され、ドレインからセンスアンプ活性化信号ＳＡＰｎ，ｎ＋１ｂが出力される。前記インバータ回路１３２ｅ、１３２ｆはラッチ回路１３２ｈを構成している。
【００９１】
前記イコライズ回路１３３において、イコライズ信号ＥＱＬｎｂ、ＥＱＬｎ＋１ｂはアンド回路１３３ａの入力端に供給される。このアンド回路１３３ａの出力端はＮＭＯＳトランジスタ１３３ｂ、１３３ｃ、１３３ｄのゲートに接続されている。ＮＭＯＳトランジスタ１３３ｄの電流通路は前記ＮＭＯＳトランジスタ１３１ｇのドレインとＰＭＯＳトランジスタ１３２ｇのドレインの相互間に接続されている。前記ＮＭＯＳトランジスタ１３３ｂの電流通路の一端は前記ＮＭＯＳトランジスタ１３１ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。前記ＮＭＯＳトランジスタ１３３ｃの電流通路の一端は前記ＰＭＯＳトランジスタ１３２ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。
【００９２】
図１４は、共有センスアンプ（ＳＳ／Ａ）を示しており、図１３と同一部分には同一符号を付す。前記センスアンプ活性化信号発生回路１３１から出力されるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂは、ＮＭＯＳトランジスタにより構成された複数のセンスアンプ１４１に供給され、前記センスアンプ活性化信号発生回路１３２から出力されるセンスアンプ活性化信号／ＳＡＰｎ，ｎ＋１ｂは、ＰＭＯＳトランジスタにより構成された複数のセンスアンプ１４２に供給される。
【００９３】
各ビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１〜ＢＬ1023、／ＢＬ1023にはビット線対と前記センスアンプを接続したり切り離すアイソレーショントランジスタ１４３、各ビット線対をイコライズするイコライズ回路１４４が接続されている。また、ビット線とワード線の交点にはメモリセルＭＣが接続されている。前記アイソレーショントランジスタ１４３を活性化する信号φＴ、及びイコライズ回路１４４を活性化するイコライズ信号ＥＱＬの生成については後述する。次に、図１５、図１６を参照して図１３に示すセンスアンプ活性化信号発生回路１３０の動作について説明する。
【００９４】
バンクが活性化される以前において、バンクがプリチャージされ、ラッチ回路１３１ｈが接続されたノードＮ１３１、及びラッチ回路１３２ｈが接続されたノードＮ１３２は共にハイレベルとなっている。このため、ラッチ回路１３１ｈの出力端に接続されたＮＭＯＳトランジスタ１３１ｇ、及びラッチ回路１３２ｈの出力端に接続されたＰＭＯＳトランジスタ１３２ｇは共にオフとなっている。この時、イコライズ信号ＥＱＬｎｂ、ＥＱＬｎ＋１ｂは共にハイレベルとなっており、イコライズ回路１３３が活性化されている。このため、センスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂ、ＳＡＰｎ，ｎ＋１ｂは共にＶＢＬＨ／２（例えばＶcc／２）とされている。
【００９５】
この状態において、コマンドに応じてバンク活性化信号ＢＡＣＴｂがハイレベルとなり、図１１、図１２に示すセンスアンプデコーダ１１０、１２０からセンスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＮＰｎ，ｎ＋１が供給され、イコライズ信号ＥＱＬｎｂがローレベルとなると、ＮＭＯＳトランジスタ１３１ｃ、１３１ｄ、１３２ｃ、１３２ｄがオンするため、前記ノードＮ１３１、Ｎ１３２が共にローレベルとなる。このため、ラッチ回路１３１ｈ、１３２ｈの保持データが反転し、ＮＭＯＳトランジスタ１３１ｇ、ＰＭＯＳトランジスタ１３２ｇが共にオンとなる。したがって、センスアンプ活性化信号発生回路１３１から出力されるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂはローレベル（接地電位：ＧＮＤ）、センスアンプ活性化信号発生回路１３２から出力されるセンスアンプ活性化信号ＳＡＰｎ，ｎ＋１ｂはハイレベル（ＶＢＬＨ：例えばＶcc）となる。これらセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂ、ＳＡＰｎ，ｎ＋１ｂは、それぞれＮＭＯＳトランジスタからなるセンスアンプ１４１、ＰＭＯＳトランジスタからなるセンスアンプ１４２に供給される。
【００９６】
図１７は、前記ローデコーダ部ＲＤＣ０に配置されたイコライズ信号デコーダ１７０を示している。電源Ｖccが供給される端子１７１ａと接地間にはＰＭＯＳトランジスタ１７１ｂ、ＮＭＯＳトランジスタ１７１ｃが直列接続されている。前記ＰＭＯＳトランジスタ１７１ｂのゲートには前記プリチャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ１７１ｃのゲートには、前記ローブロック選択信号ＲＳＬｎが供給されている。
【００９７】
前記ＰＭＯＳトランジスタ１７１ｂとＮＭＯＳトランジスタ１７１ｃの接続ノードＮ１７１は、ノア回路１７１ｄの一方入力端に接続されている。この接続ノードＮ１７１とノア回路１７１ｄの他方入力端との間にはインバータ回路１７１ｅ、１７１ｆ、１７１ｇが直列接続されている。電源Ｖccが供給される端子１７１ｈと前記接続ノードＮ１７１の相互間にはＰＭＯＳトランジスタ１７１ｉの電流通路が接続され、このトランジスタ１７１ｉのゲートは、前記インバータ回路１７１ｅと１７１ｆの接続ノードに接続されている。前記インバータ回路１７１ｅ、１７１ｆは遅延回路１７１ｊを構成し、ＰＭＯＳトランジスタ１７１ｉはインバータ回路１７１ｅとともに、ラッチ回路を構成している。前記ノア回路１７１ｄの出力端からイコライズパルス信号ＥＱＬＰｎが出力される。このイコライズパルス信号ＥＱＬＰｎは前記配線群２２を介して各バンクに伝達される。
【００９８】
図１８は各バンクに配置されたイコライズ信号ＥＱＬｎｂとタイミング信号φＴを発生するＥＱＬ、φＴ信号発生回路１８０を示している。イコライズ信号ＥＱＬｎｂとタイミング信号φＴは前記イコライズパルス信号ＥＱＬＰｎに基づいて発生される。
【００９９】
ＥＱＬ、φＴ信号発生回路１８０において、端子１８２ａには電源電圧Ｖccから昇圧された電圧ＶＰＰが供給される。この端子１８２ａと接地間には、ＰＭＯＳトランジスタ１８２ｂ、ＮＭＯＳトランジスタ１８２ｃ、１８２ｄが直列接続されている。ＰＭＯＳトランジスタ１８２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１８２ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ１８２ｄのゲートには前記配線群２２を介してイコライズパルス信号ＥＱＬＰｎが供給されている。
【０１００】
前記ＰＭＯＳトランジスタ１８２ｂとＮＭＯＳトランジスタ１８２ｃの接続ノードＮ１８２は、インバータ回路１８２ｅの入力端に接続されている。このインバータ回路１８２ｅの出力端はインバータ回路１８２ｆの入力端に接続され、このインバータ回路１８２ｆの出力端は前記接続ノードＮ１８２に接続されている。これらインバータ回路１８２ｅ、１８２ｆはラッチ回路１８２ｇを構成している。前記接続ノードＮ１８２には、直列接続されたインバータ回路１８２ｈ、１８２ｉが接続され、インバータ回路１８２ｉの出力端からイコライズ信号ＥＱＬｎ、φＴｎ−１、φＴｎ＋１が出力される。前記インバータ回路１８２ｅ、１８２ｆ、１８２ｈ、１８２ｉは電源電圧Ｖccから昇圧された電圧ＶＰＰにより駆動される。
【０１０１】
図１９は、前記イコライズ信号ＥＱＬｎとタイミング信号φＴを各メモリブロックの相互間に位置するセンスアンプに供給する配線の配置を示している。この配線は各メモリブロックに対して同一であるため、３つのメモリブロックｎ、ｎ＋１、ｎ＋２について説明する。
【０１０２】
前述したように、メモリブロックＭＢＬＫｎ−１とメモリブロックＭＢＬＫｎとの間、メモリブロックＭＢＬＫｎとメモリブロックＭＢＬＫｎ＋１との間、及びメモリブロックＭＢＬＫｎ＋１とメモリブロックＭＢＬＫｎ＋２との間には、共有センスアンプＳＳ／Ａを構成する複数のセンスアンプＳ／Ａｎ−１，ｎ、Ｓ／Ａｎ，ｎ＋１、Ｓ／Ａｎ＋１，ｎ＋２がそれぞれ配置されている。各センスアンプには、隣接するメモリブロック内のビット線対ＢＬ、／ＢＬが接続されている。
【０１０３】
イコライズ信号ＥＱＬｎはメモリブロックＭＢＬＫｎ内の各ビット線対に接続されたイコライズ回路に供給され、このイコライズ信号ＥＱＬｎと同一の信号からなるタイミング信号φＴｎ−１、φＴｎ＋１は、メモリブロックＭＢＬＫｎ−１とメモリブロックＭＢＬＫｎ＋１内のビット線対に接続されたアイソレーショントランジスタに供給される。
【０１０４】
また、イコライズ信号ＥＱＬｎ＋１はメモリブロックＭＢＬＫｎ＋１内の各ビット線対に接続されたイコライズ回路に供給され、このイコライズ信号ＥＱＬｎ＋１と同一の信号からなるタイミング信号φＴｎ、φＴｎ＋２は、メモリブロックＭＢＬＫｎとメモリブロックＭＢＬＫｎ＋２内のビット線対に接続されたアイソレーショントランジスタに供給される。
【０１０５】
図２０は、１つのセンスアンプＳ／Ａｎ，ｎ＋１とメモリブロックＭＢＬＫｎ、ＭＢＬＫｎ＋１を示している。メモリブロックＭＢＬＫｎのイコライズ回路２０１にはイコライズ信号ＥＱＬｎが供給され、１対のアイソレーショントランジスタ２０２にはタイミング信号φＴｎが供給されている。また、メモリブロックｎ＋１のイコライズ回路２０３にはイコライズ信号ＥＱＬｎ＋１が供給され、１対のアイソレーショントランジスタ２０４にはタイミング信号φＴｎ＋１が供給されている。尚、２０５はセンスアンプとデータ線ＤＱ、／ＤＱとを接続する１対のトランジスタを示している。このトランジスタ２０５はカラム選択信号ＣＳＬにより駆動される。
【０１０６】
図２１は、イコライズ信号デコーダ１７０、ＥＱｌ、φＴ信号発生回路１８０の動作を示している。バンクＢＫ０を活性化するコマンドに応じてプリチャージ信号ＰＲＣＨ、及びブロック選択信号ＲＳＬｎがハイレベルとなると、イコライズ信号デコーダ１７０からイコライズパルス信号ＥＱＬＰｎが発生される。このパルス信号ＥＱＬＰｎは配線群２２を介してＥＱｌ、φＴ信号発生回路１８０に供給される。
【０１０７】
ＥＱｌ、φＴ信号発生回路１８０は、非選択時、ラッチ回路１８２ｇがハイレベルをラッチしており、インバータ回路１８２ｉから出力されるイコライズ信号ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ＋１は共にハイレベルとなっている。このため、イコライズ信号ＥＱＬｎが供給されるメモリブロックのイコライズ回路はビット線をイコライズし、このメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタはオンとなり、センスアンプとビット線とを接続する。
【０１０８】
この状態において、バンクプリチャージ信号ＢＰＲＣＨｂがハイレベル、バンク活性化信号ＢＡＣＴｂがハイレベルとなり、イコライズ信号デコーダ１７０からイコライズパルス信号ＥＱＬＰｎが供給されると、ＰＭＯＳトランジスタ１８２ｂがオフ、ＮＭＯＳトランジスタ１８２ｃ、１８２ｄがオンとなる。このため、ラッチ回路１８２ｇの出力はローレベルに反転し、インバータ回路１８２ｉから出力されるイコライズ信号ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ＋１は共にローレベルとなる。したがって、イコライズ信号ＥＱＬｎが供給されるメモリブロックのイコライズ回路はビット線のイコライズを停止し、このメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタはオフとなり、センスアンプとビット線とを切り離す。
【０１０９】
上記のように、イコライズ信号が供給されるイコライズ回路を有するメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタにイコライズ信号と同一のタイミング信号を供給している。したがって、イコライズ回路の動作とアイソレーショントランジスタの動作とを連動できるため、共有センスアンプ構成において、イコライズ回路とアイソレーショントランジスタとを容易且つ確実に制御できる。
【０１１０】
図２２、図２３、図２４は、前記ローデコーダ部に設けられたローアドレスプリデコーダの動作を示すものであり、２５６ＭＤＲＡＭのローアドレス及びカラムアドレスの割付を示している。この割付によりフレキシブルリダンダンシを有効に作用させることができる。
【０１１１】
カラムアドレスはＡ０Ｃ〜Ａ１１Ｃの１２ビットにより構成されている。図２２に示すように、カラムアドレスＡ１１Ｃによりチップのカラム方向に二等分されたブロックのうちの一方が選択され、カラムアドレスＡ０Ｃ〜Ａ１０Ｃにより各バンク内の２０４８本のうちから１本のビット線が選択される。
【０１１２】
一方、ローアドレスはＡ０Ｒ〜Ａ１５Ｒの１６ビットにより構成されている。図２３に示すように、ローアドレスＡ１３Ｒ〜Ａ１５Ｒにより８個のバンクのうちから１つが選択される。ローアドレスＡ１２Ｒにより、ロー方向の２／４の領域が選択され、ローアドレスＡ１１Ｒにより、ローアドレスＡ１２Ｒにより選択された領域の１／２の領域が選択される。ローアドレスＡ０Ｒ〜Ａ１０Ｒにより選択された１／８の領域内の２０４８本のワード線のうちから１本のワード線が選択される。
【０１１３】
図２４は、ローアドレスのデコード方式を示している。リダンダンシ単位では１つのメモリブロックＭＢＬＫが前記ローブロック選択信号ＲＳＬ０〜ＲＳＬ１５により選択される。前記ローブロック選択信号ＲＳＬ０〜ＲＳＬ１５はローアドレスＡ９Ｒ〜Ａ１２Ｒから生成される。
【０１１４】
次に、１つのメモリブロックＭＢＬＫ内の５１２本のワード線のデコード方式を示す。
【０１１５】
図２５は、ローアドレスプリデコーダＲＡＰＤを示している。ローアドレスプリデコーダＲＡＰＤには、ローアドレスＡ０Ｒ〜Ａ１５Ｒと、これらの反転信号／Ａ０Ｒ〜／Ａ１５Ｒ、プリチャージ信号ＰＲＣＨ、センスアンプ活性化信号ＳＥＮ、ＳＥＰ、バンクプリチャージ信号ＢＰＲＣＨが供給されている。同図（ａ）（ｅ）に示すように、ローアドレスＡ０Ｒ〜Ａ２Ｒ、／Ａ０Ｒ〜／Ａ２Ｒ、プリチャージ信号ＰＲＣＨ、センスアンプ活性化信号ＳＥＮ、ＳＥＰは、ローアドレスプリデコーダＲＡＰＤをスルーし、前記ローデコーダＲＤＣに供給される。
【０１１６】
同図（ｂ）に示すように、デコード回路２５１ａは、ローアドレスＡ３Ｒ〜Ａ５Ｒ、／Ａ３Ｒ〜／Ａ５Ｒからアドレス信号ＸＡ０〜ＸＡ７を生成し、同図（ｃ）に示すように、デコード回路２５１ｂは、ローアドレスＡ６Ｒ〜Ａ８Ｒ、／Ａ６Ｒ〜／Ａ８Ｒからアドレス信号ＸＢ０〜ＸＢ７を生成する。
【０１１７】
同図（ｄ）は、図２４に示す前記ローブロック選択信号ＲＳＬ０〜ＲＳＬ１５を生成する構成を示している。このローブロック選択信号ＲＳＬ０〜ＲＳＬ１５は、デコード回路２５１ｃにより、ローアドレスＡ９Ｒ〜Ａ１２Ｒから生成される。
【０１１８】
図２６（ａ）は、バンク活性化信号発生回路を示し、図２６（ｂ）は、バンクプリチャージ信号発生回路を示している。これらの回路は、例えば前記周辺回路に配置されている。
【０１１９】
図２６（ａ）のバンク活性化信号発生回路は、前記バンク活性化信号ＢＡＣＴ０〜７とリダンダンシバンク活性化信号ＲＢＡＣＴ０〜７を生成するデコード回路を示している。デコード回路２６１ａはローアドレスＡ１３Ｒ〜Ａ１５Ｒ、／Ａ１３Ｒ〜／Ａ１５Ｒからリダンダンシバンク活性化信号ＲＢＡＣＴ０〜７を生成する。デコード回路２６１ｂは前記リダンダンシバンク活性化信号ＲＢＡＣＴ０〜７と一致検出信号／ＲＳＰｂｌｋとからバンク活性化信号ＢＡＣＴ０〜７を生成する。前記一致検出信号／ＲＳＰｂｌｋは、図２に示す不良アドレス記憶部２９に記憶された不良ローアドレスと入力されたローアドレスとが一致した場合に発生される信号である。
【０１２０】
前記一致検出信号／ＲＳＰｂｌｋは、プリチャージ状態においてハイレベルであり、不良ローアドレスと入力されたローアドレスとが一致した場合ローレベルとなる。一致検出信号／ＲＳＰｂｌｋがローレベルの時、バンク活性化信号ＢＡＣＴ０〜７はローレベルとなる。このため、リダンダンシワード線が選択されている場合、メモリブロックの正常なワード線、センスアンプ、イコライズ回路は活性化されない。
【０１２１】
このように、一致検出信号／ＲＳＰｂｌｋを用いてバンク活性化信号ＢＡＣＴ０〜７を制御することにより、回路構成を簡単化できる。
【０１２２】
図２６（ｂ）のバンクプリチャージ信号発生回路において、デコード回路２６１ｃはローアドレスＡ１１Ｒ〜Ａ１３Ｒ、／Ａ１１Ｒ〜／Ａ１３Ｒと、後述するバンクプリチャージ信号ＢＰＲＣＨとから、バンクプリチャージ信号ＢＰＲＣＨ０〜７を生成する。すなわち、プリチャージはローアドレスＡ１１Ｒ〜Ａ１３Ｒ、／Ａ１１Ｒ〜／Ａ１３Ｒによりバンクを指定した状態で行われる。
【０１２３】
図２７は、ローアドレスプリデコーダＲＡＰＤの概略的な動作を示している。同図において、クロック信号ＣＬＫに同期して、バンクＢＫ０を活性化するためのコマンドＢＡ０が入力されると、ローアドレスバッファにより、ローアドレスＡｉＲ、／ＡｉＲ（ｉ≠１３、１４、１５）とＡｊＲ、／ＡｊＲ（ｊ＝１３、１４、１５）がパルス駆動される。これに伴いバンク活性化信号ＢＡＣＴｂ（ｂ＝０〜７）がハイレベルとなる。また、前記バンクプリチャージ信号ＢＰＲＣＨは、プリチャージコマンドに応じて生成される。
【０１２４】
上記のように、この実施の形態の場合、ローアドレスは×１ビット構成でＡ０Ｒ〜Ａ１５ＲとＡ０Ｃ〜Ａ１１Ｃのように、ロー対カラムの割合を非対称としている。この構成は、８バンクの２５６ＭＤＲＡＭに対してフレキシブルリダンダンシを効率よく作用させるため、及び消費電力を削減するためのアドレス配分である。しかし、必ずしもデバイスの仕様がこのように決まるとは限らない。これはメモリ制御部の仕様に依存しているため、メモリ制御部の仕様によっては必ずしもこのようにはならない。例えばローアドレスＡ０Ｒ〜Ａ１４Ｒ、カラムアドレスＡ０Ｃ〜Ａ１２Ｃ（これでもまだ非対称）や、ローアドレスＡ０Ｒ〜Ａ１３Ｒ、カラムアドレスＡ０Ｃ〜Ａ１３Ｃ（アドレス対称）なども有り得る。このような場合には、フレキシブルリダンダンシの単位が上図のように１６Ｍビット単位ではなく、８Ｍビット単位、さらには４Ｍビット単位となる。このため、この実施の形態と同数のリダンダンシワード線を設けても、不良ワード線の救済効率は低下する。したがって、この実施の形態と同じ歩留まりを維持するためには、より多くのリダンダンシワード線を設けねばならず、チップサイズが増大する欠点がある。
【０１２５】
尚、上記３種類のアドレス配分は全て×１ビット構成の場合であるが、例えば×１６ビット構成の場合は、それぞれＡ０Ｒ〜Ａ１５Ｒ、Ａ０Ｃ〜Ａ７Ｃ、Ａ０Ｒ〜Ａ１４Ｒ、Ａ０Ｃ〜Ａ８Ｃ、Ａ０Ｒ〜Ａ１３Ｃ、Ａ０Ｃ〜Ａ９Ｃのようにカラムアドレスを削減することで対応すればよい。
【０１２６】
図２８は、図２に示す前記不良アドレス記憶部２９の一部を示している。電源電圧Ｖccが供給される端子２８１ａと接地間には、ＰＭＯＳトランジスタ２８１ｂ、記憶素子としての例えばヒューズＦＳ、ＮＭＯＳトランジスタ２８１ｃが直列接続されている。前記ＰＭＯＳトランジスタ２８１ｂのゲートには、ＤＲＡＭに電源が投入された時点で発生されるパワーオン信号ＰＷＲＯＮが供給されている。前記ＮＭＯＳトランジスタ２８１ｃのゲートには、ヒューズＦＳの状態を設定するための信号ＦＳＥＴが供給されている。前記ＰＭＯＳトランジスタ２８１ｂとヒューズＦＳの接続ノードにはインバータ２８１ｄ、２８１ｅからなるラッチ回路２８１ｆの入力端が接続され、このラッチ回路２８１ｆの出力端からヒューズＦＳにプログラムされたローの不良アドレスＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。さらに、不良アドレスＡｉＲＰｂｌｋとヒューズイネーブル信号ＦＥＮＢＬｂｌｋはノア回路２８１ｇの入力端に供給され、このノア回路２８１ｇの出力端から不良アドレス／ＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。
【０１２７】
１本のリダンダンシワード線に対して、図２８に示す回路が１３セット存在する。前記ヒューズイネーブル信号ＦＥＮＢＬｂｌｋはヒューズをプログラムするか否かよってローレベル、又はハイレベルとなる信号であり、このヒューズイネーブル信号ＦＥＮＢＬｂｌｋは、次に示す回路により生成される。
【０１２８】
図２９は、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋの生成回路である。電源電圧Ｖccが供給される端子２９１ａと接地間には、ＰＭＯＳトランジスタ２９１ｂ、記憶素子としての例えばマスタヒューズＭＦＳ、ＮＭＯＳトランジスタ２９１ｃが直列接続されている。前記ＰＭＯＳトランジスタ２９１ｂのゲートには前記パワーオン信号ＰＷＲＯＮが供給され、前記ＮＭＯＳトランジスタ２９１ｃのゲートには、マスタヒューズＭＦＳの状態を設定するための信号ＦＳＥＴが供給されている。前記ＰＭＯＳトランジスタ２９１ｂとマスタヒューズＭＦＳの接続ノードにはインバータ２９１ｄ、２９１ｅからなるラッチ回路２９１ｆの入力端が接続され、このラッチ回路２９１ｆの出力端からヒューズイネーブル信号ＦＥＮＢＬｂｌｋが出力される。
【０１２９】
このヒューズイネーブル信号ＦＥＮＢＬｂｌｋの生成回路を含めると、１本のリダンダンシワード線に対して１４セットのヒューズを有する回路が存在し、マスタヒューズＭＦＳを切断するか否かにより、リダンダンシ回路を使用するか否かが決定される。
【０１３０】
図３０は、不良ローアドレス記憶回路の動作を示している。ＤＲＡＭの電源が投入され、電源電圧Ｖccが一定電圧となると、パワーオン信号ＰＷＲＯＮがハイレベルとなる。図２９において、ラッチ回路２９１ｆは電源電圧Ｖccが一定電位となり、パワーオン信号ＰＷＲＯＮがローレベルの時、ハイレベルをラッチする。この状態において、信号ＦＳＥＴが供給されると、ＮＭＯＳトランジスタ２９１ｃがオンするる。このとき、マスタヒューズＭＳＦが切断されている場合、ラッチ回路２９１ｆの出力信号が反転し、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋがローレベルとなり、マスタヒューズＭＳＦが切断されていない場合、ラッチ回路２９１ｆから出力されるヒューズイネーブル信号ＦＥＮＢＬｂｌｋはハイレベルを保持する。
【０１３１】
図２８に示す回路も図２９に示す回路と同様の動作をし、信号ＦＳＥＴに応じて、ヒューズＳＦが切断されている場合、ラッチ回路２８１ｆから出力されるアドレス信号ＡｉＲＰｂｌｋがローレベルとなり、ヒューズＳＦが切断されていない場合、アドレス信号ＡｉＲＰｂｌｋはハイレベルを保持する。
【０１３２】
また、前記マスタヒューズＭＦＳが切断されている場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋはローレベルであるため、ノア回路２８１ｇから出力されるアドレス信号／ＡｉＲＰｂｌｋは、ラッチ回路２８１ｆの出力信号に応じてハイレベル、又はローレベルとなる。また、前記マスタヒューズＭＦＳが切断されていない場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋはハイレベルであるため、ノア回路２８１ｇから出力されるアドレス信号／ＡｉＲＰｂｌｋは、常にローレベルとなる。
【０１３３】
すなわち、前記マスタヒューズＭＦＳが切断されていず、ヒューズＦＳも切断されていない場合、アドレス信号Ａ０ＲＰｂｌｋ〜Ａ１２ＲＰｂｌｋ、／Ａ０ＲＰｂｌｋ〜／Ａ１２ＲＰｂｌｋは、全てローレベルとなる。このため、信号／ＲＳＰｂｌｋはハイレベルを保持する。
【０１３４】
図３１は、図２に示すアドレス比較回路３０の一部を示している。図３１に示す回路は、各バンクのリダンダンシワード線１本につき１つずつ設けられている。
【０１３５】
昇圧された電源ＶＰＰが供給される端子３０１ａには、ＰＭＯＳトランジスタ３０１ｂの電流通路の一端が接続されている。このＰＭＯＳトランジスタ３０１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給されている。このＰＭＯＳトランジスタ３０１ｂの電流通路の他端には、ＮＭＯＳトランジスタ３０１ｃの電流通路の一端が接続されている。このＮＭＯＳトランジスタ３０１ｃのゲートには、前記ローアドレスプリデコーダＲＡＰＤから供給されるリダンダンシバンク活性化信号ＲＢＡＣＴｂが供給されている。前記ＮＭＯＳトランジスタ３０１ｃの電流通路の他端と接地間には、直列接続された２つのＮＭＯＳトランジスタからなる複数のアドレス入力回路３０１ｄが接続されている。これらアドレス入力回路３０１ｄを構成するトランジスタの各ゲートには、ローアドレスＡ０Ｒ〜Ａ１２Ｒ、／Ａ０Ｒ〜／Ａ１２Ｒと、Ａ０ＲＰ〜Ａ１２ＲＰ、／Ａ０ＲＰ〜／Ａ１２ＲＰが供給されている。ここで、Ａ０ＲＰ〜Ａ１２ＲＰ、／Ａ０ＲＰ〜／Ａ１２ＲＰは、前記不良アドレス記憶部２９から出力される信号Ａ０ＲＰｂｌｋ〜／Ａ１２ＲＰｂｌｋである。
【０１３６】
前記ＰＭＯＳトランジスタ３０１ｂとＮＭＯＳトランジスタ３０１ｃの接続ノードは、直列接続されたインバータ回路３０１ｅ、３０１ｆを介してフリップフロップ回路３０１ｉを構成するナンド回路３０１ｇの１の入力端に接続されるとともに、直接第１の入力端に接続されている。このナンド回路３０１ｇの第２の入力端には前記バンクプリチャージ信号ＢＰＲＣＨｂが供給され、第３の入力端はナンド回路３０１ｈの出力端に接続されている。このナンド回路３０１ｈの第１の入力端にはインバータ回路３０１ｊを介して前記リダンダンシバンク活性化信号ＲＢＡＣＴｂが供給され、第２の入力端は前記ナンド回路３０１ｇの出力端に接続されている。このナンド回路３０１ｇの出力端から一致検出信号／ＲＳＰｂｌｋが出力される。ここで、バンクの数ｂ＝０〜７、ブロックの数ｌ＝０、１、リダンダンシワード線の数ｋ＝０〜３２である。
【０１３７】
図３２は、アドレス比較回路３０の動作を示している。アドレス比較回路３０において、フリップフロップ回路３０１ｉから出力される一致検出信号／ＲＳＰｂｌｋは、バンクを活性化するコマンドＢＡが供給される以前のプリチャージ状態にいて、ハイレベルされている。この状態において、バンクを活性化するコマンドＢＡが供給されると、リダンダンシバンク活性化信号ＲＢＡＣＴｂがハイレベルとなり、ＮＭＯＳトランジスタ３０１ｃがオンとなるとともに、複数のアドレス入力回路３０１ｄにローアドレスＡ０Ｒ〜／Ａ１２Ｒと、不良アドレスＡ０ＲＰ〜／Ａ１２ＲＰが供給される。
【０１３８】
ここで、ローアドレスとローアドレスが一致した場合、アドレス入力回路３０１ｄを構成するＮＭＯＳトランジスタは共にオフする。このため、フリップフロップ回路３０１ｉを構成するナンド回路３０１ｄの入力条件が満足され、フリップフロップ回路３０１ｉが反転し、一致検出信号／ＲＳＰｂｌｋは、ローレベルとなる。
【０１３９】
一方、ローアドレスとローアドレスが不一致の場合、アドレス入力回路３０１ｄを構成するＮＭＯＳトランジスタが共にオンする。このため、フリップフロップ回路３０１ｉは反転せず、一致検出信号／ＲＳＰｂｌｋはハイレベルを保持する。
【０１４０】
上記一致検出信号／ＲＳＰｂｌｋは、前記リダンダンシワード線駆動回路ＲＷＬＤに供給される。
【０１４１】
図３３は、リダンダンシワード線駆動回路ＲＷＬＤの構成を示している。このリダンダンシワード線駆動回路ＲＷＬＤは昇圧された電圧ＶＰＰにより駆動されるインバータ回路３３１により構成されている。このインバータ回路３３１の入力端には一致検出信号／ＲＳＰｂｌｋが供給され、出力端はリダンダンシワード線ＲＷＬｂｌｋに接続されている。したがって、このリダンダンシワード線駆動回路ＲＷＬＤは一致検出信号／ＲＳＰｂｌｋがローレベルとなると、リダンダンシワード線ＲＷＬｂｌｋを電圧ＶＰＰにより駆動する。
【０１４２】
図３４は、リダンダンシセルアレイ専用のセンスアンプＲＳ／Ａに配置されたリダンダンシセルアレイ用のイコライズ信号発生回路３４１を示している。このイコライズ信号発生回路３４１において、電圧ＶＰＰが供給される端子３４１ａと接地間にはＰＭＯＳトランジスタ３４１ｂとＮＭＯＳトランジスタ３４１ｃが直列接続されている。前記ＰＭＯＳトランジスタ３４１ｂのゲートには前記バンクプリチャージ信号ＢＰＲＣＨｂが供給され、前記ＮＭＯＳトランジスタ３４１ｃには、前記リダンダンシバンク活性化信号ＲＢＡＣＴｂが供給されている。前記ＰＭＯＳトランジスタ３４１ｂとＮＭＯＳトランジスタ３４１ｃの接続ノードには、直列接続されたインバータ回路３４１ｄ、３４１ｅからなるラッチ回路３４１ｆが接続され、この接続ノードからリダンダンシ用イコライズ信号ＲＥＱＬｂｌが出力される。
【０１４３】
上記リダンダンシイコライズ信号発生回路３４１において、ＰＭＯＳトランジスタ３４１ｂはバンクプリチャージ信号ＢＰＲＣＨｂが一瞬ローレベルとなるとオンし、ラッチ回路３４１ｆはハイレベルを保持する。このため、リダンダンシ用イコライズ信号ＲＥＱＬｂｌは、プリチャージ時、ハイレベルとなる。
【０１４４】
この状態において、リダンダンシバンク活性化信号ＲＢＡＣＴｂがハイレベルとなると、ＮＭＯＳトランジスタ３４１ｃがオンし、ラッチ回路３４１ｆはローレベルをラッチする。このため、リダンダンシ用イコライズ信号ＲＥＱＬｂｌは、バンクが活性化された場合、常にハイレベルとなり、ビット線のイコライズを停止する。
【０１４５】
尚、上記イコライズの停止は、アドレス比較回路の比較結果に応じて、３２本のリダンダンシワード線のうちの１が選択される時に行う方法も考えられる。しかし、この場合、３２本のアドレス比較結果の論理和を演算するために長時間を必要とするため、動作速度が低下し得策ではない。この実施の形態では動作速度を優先している。
【０１４６】
図３５は、リダンダンシ用センスアンプ駆動回路３５０を示している。この回路は、ＮＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路３５１と、ＰＭＯＳセンスアンプ側のセンスアンプ活性化信号発生回路３５２と、これら信号発生回路３５１、３５２の出力電圧をイコライズするイコライズ回路３５３とから構成されている。
【０１４７】
センスアンプ活性化信号発生回路３５１において、端子３５１ａには電源電圧Ｖccが供給される。この端子３５１ａと接地間には、ＰＭＯＳトランジスタ３５１ｂ、ＮＭＯＳトランジスタ３５１ｃ、３５１ｊ、３５１ｄが直列接続されている。ＰＭＯＳトランジスタ３５１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ３５１ｃのゲートにはリダンダンシバンク活性化信号ＲＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ３５１ｊのゲートには信号ＲＳＯＲｂｌが供給され、ＮＭＯＳトランジスタ３５１ｄのゲートには前記センスアンプイネーブル信号ＳＥＮが供給されている。前記信号ＲＳＯＲｂｌは、３２本のアドレス比較結果の論理和の演算出力である。センスアンプの活性化までには時間があるため、３２本のアドレス比較結果の論理和を演算することが可能である。
【０１４８】
前記ＰＭＯＳトランジスタ３５１ｂとＮＭＯＳトランジスタ３５１ｃの接続ノードＮ３５１にはインバータ回路３５１ｅの出力端とインバータ回路３５１ｆの入力端が接続されている。前記インバータ回路３５１ｅの入力端とインバータ回路３５１ｆの出力端はＮＭＯＳトランジスタ３５１ｇのゲートに接続されている。このＮＭＯＳトランジスタ３５１ｇのソースは接地され、ドレインからリダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌが出力される。前記インバータ回路３５１ｅ、３５１ｆはラッチ回路３５１ｈを構成している。
【０１４９】
また、センスアンプ活性化信号発生回路３５２において、端子３５２ａには電源電圧Ｖccが供給される。この端子３５２ａと接地間には、ＰＭＯＳトランジスタ３５２ｂ、ＮＭＯＳトランジスタ３５２ｃ、３５２ｊ、３５２ｄが直列接続されている。ＰＭＯＳトランジスタ３５２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ３５２ｃのゲートにはリダンダンシバンク活性化信号ＲＢＡＣＴｂが供給され、ＮＭＯＳトランジスタ３５２ｊのゲートには前記信号ＲＳＯＲｂｌが供給され、前記ＮＭＯＳトランジスタ３５２ｄのゲートにはセンスアンプイネーブル信号ＳＥＰが供給されている。
【０１５０】
前記ＰＭＯＳトランジスタ３５２ｂとＮＭＯＳトランジスタ３５２ｃの接続ノードＮ３５２は、インバータ回路３５２ｅの入力端に接続されている。このインバータ回路３５２ｅの出力端はインバータ回路３５２ｆの入力端に接続され、このインバータ回路３５２ｆの出力端は前記接続ノードＮ３５２に接続されている。この接続ノードＮ３５２はＰＭＯＳトランジスタ３５２ｇのゲートに接続されている。このＰＭＯＳトランジスタ３５２ｇのソースには電圧ＶＢＬＨが供給され、ドレインからリダンダンシセンスアンプ活性化信号ＲＳＡＰｂｌが出力される。前記インバータ回路３５２ｅ、３５２ｆはラッチ回路３５２ｈを構成している。
【０１５１】
前記イコライズ回路３５３において、リダンダンシイ用コライズ信号ＲＥＱＬｂはＮＭＯＳトランジスタ３５３ａ、３５３ｂ、３５３ｃのゲートに供給されている。ＮＭＯＳトランジスタ３５３ａの電流通路は前記ＮＭＯＳトランジスタ３５１ｇのドレインとＰＭＯＳトランジスタ３５２ｇのドレインの相互間に接続されている。前記ＮＭＯＳトランジスタ３５３ｂの電流通路の一端は前記ＮＭＯＳトランジスタ３５１ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。前記ＮＭＯＳトランジスタ３５３ｃの電流通路の一端は前記ＰＭＯＳトランジスタ３５２ｇのドレインに接続され、他端には前記電圧ＶＢＬが供給されている。
【０１５２】
上記構成のリダンダンシ用センスアンプ駆動回路３５０は、リダンダンシバンク活性化信号ＲＢＡＣＴｂ、センスアンプイネーブル信号ＳＥＮ、ＳＥＰ、信号ＲＳＯＲｂｌがハイレベルとなると、ラッチ回路３５１ｈ、３５２ｈの出力信号が反転し、ＮＭＯＳトランジスタ３５１ｇ、ＰＭＯＳトランジスタ３５２ｇがオンとなる。このため、ＮＭＯＳトランジスタ３５１ｇ、ＰＭＯＳトランジスタ３５２ｇから、リダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌが出力される。このリダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌの出力に先立って、イコライズ回路３５３はイコライズを停止している。
【０１５３】
図３６は、リダンダンシセルアレイ用センスアンプを示している。このセンスアンプは、リダンダンシビット線対とセンスアンプとを接続したり切り離すアイソレーショントランジスタがない以外、通常のセンスアンプと同様の構成である。前記リダンダンシセンスアンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌはＮＭＯＳトランジスタからなるセンスアンプ３６１、ＰＭＯＳトランジスタからなるセンスアンプ３６２にそれぞれ供給され、リダンダンシ用イコライズ信号ＲＥＱＬｂｌはリダンダンシビット線対ＲＢＬをイコライズするイコライズ回路３６３に供給されている。３６４はセンスアンプとリダンダンシデータ線ＲＤＱ、／ＲＤＱとを接続する１対のトランジスタを示している。このトランジスタ３０４はカラム選択信号ＣＳＬにより駆動される。
【０１５４】
上記リダンダンシセルアレイ用センスアンプは、リダンダンシセルアレイが活性化されると、リダンダンシビット線対ＲＢＬ、／ＲＢＬに読み出されたデータをセンスして増幅し、トランジスタ３６４を介してリダンダンシデータ線ＲＤＱ、／ＲＤＱに出力する。
【０１５５】
上記第１の実施の形態によれば、従来各バンクにそれぞれ配置されていたローデコーダ、ワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダ（タイミング信号φＴを含む）をデコーダ部ＲＤＣ０、ＲＤＣ１に集中して配置し、これらデコーダ部を各バンクで共有している。このため、各バンク相互間にそれぞれデコーダを配置する必要がないため、デコーダが占める面積を削減でき、チップサイズを小型化できる。
【０１５６】
また、多バンク構成のＤＲＡＭにおいて、共有センスアンプ方式を使用できるため、チップサイズの縮小化が可能となる。
【０１５７】
また、デコーダ部から出力され、各バンクに供給される選択信号ＭＷＬｎｋ、メインワード線駆動パルス信号ＭＷＤＲＶｎｊ、センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス信号ＥＱＬＰｎは、電源電圧Ｖccのパルス信号であるため、消費電力を削減できるとともに、高速動作が可能である。
【０１５８】
しかも、各バンクにおいては、上記各パルス信号をラッチするラッチ回路を配置し、このラッチ回路の出力信号により各回路の動作を制御しているため、確実な動作が可能である。
【０１５９】
また、メインワード線駆動パルス信号ＭＷＤＲＶｎｊは、バンクを活性化している間中ハイレベルとなっていず、待機状態はローレベルである。このため、セルアレイ内において、仮に配線相互がショートしている場合でも、スタンドバイ時に電流が流れない利点を有している。
【０１６０】
さらに、例えばタングステンからなる第１層メタル配線をビット線に使用し、第２層メタル配線をワード線ＷＬ、データ線ＤＱ、／ＤＱに使用し、第３層メタル配線をカラム選択線ＣＳＬ、メインデータ線ＭＤＱ、／ＭＤＱ、配線群２６、２７に使用し、第４層メタル配線をメインワード線ＭＷＬｎ、配線群２２に使用することにより、第１、第３のメタル配線と第２、第４のメタル配線を直交して配置できる。したがって、配線相互の寄生容量を減少でき、信号の高速伝送が可能となるとともに、チップサイズの縮小化が可能となる。
【０１６１】
また、バンク毎にリダンダンシセルアレイＲ／Ｄを設け、ローアドレスとカラムアドレスの割合を非対称としている。したがって、フレキシブルリダンダンシを効率よく作用させることができる。
【０１６２】
しかも、アドレス比較回路３０において、不良アドレス記憶部２９に記憶された不良アドレスと、入力されたローアドレスを比較し、これらが一致した場合、リダンダンシセルアレイＲ／Ｄを選択する。これとともに、従来であれば、ローデコーダを選択禁止とするが、この実施の形態では、アドレス比較回路３０の一致検出信号／ＲＳＰｂｌｋにより、バンク活性化信号ＢＡＣＴｂをローレベルとし、バンクを非活性としてメモリセルブロックＭＢＬＫの選択を禁止している。したがって、ローデコーダ部ＲＤＣ０、ＲＤＣ１が各バンクから離れて配置された構成においても、チップサイズを増大することなく、確実に不良ローをリダンダンシローに置き換えることができる。
【０１６３】
図３７は、この発明の第２の実施の形態を示すものであり、第１の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１６４】
図３７において、各バンクＢＫ０〜ＢＫ７の各メモリセルブロック、共有センスアンプＳＳ／Ａは、ワード線と直交する方向に二等分され、２個のサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１が形成されている。これらサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の相互間には、ワード線駆動回路ＷＬＤ及びラッチ回路ＬＴが配置されている。
【０１６５】
図３８、図３９は、図３７の配線構成を概略的に示している。サブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１に配置されるワード線ＷＬは、隣接するもの同士が互いに交互にサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の両側に配置されたワード線駆動回路ＷＬＤに接続されている。
【０１６６】
例えば図３９に示すように、サブメモリセルブロックＳＭＢＬＫ０のワード線ＷＬ００はワード線駆動回路ＷＬＤｎ１に接続され、ワード線ＷＬ０４はワード線駆動回路ＷＬＤｎ０に接続されている。以下、同様にサブメモリセルブロックＳＭＢＬＫ０のワード線はワード線駆動回路ＷＬＤｎ０、ＷＬＤｎ１に交互に接続される。また、サブメモリセルブロックＳＭＢＬＫ１のワード線ＷＬ１０はワード線駆動回路ＷＬＤｎ２に接続され、ワード線ＷＬ１４はワード線駆動回路ＷＬＤｎ３に接続されている。以下、同様にサブメモリセルブロックＳＭＢＬＫ１のワード線はワード線駆動回路ＷＬＤｎ２、ＷＬＤｎ３に交互に接続される。
【０１６７】
図３８においても第１の実施の形態と同様に、例えば４層メタル配線構造が採用される。すなわち、ビット線ＢＬは第１層メタル配線（Ｍ０）により構成され、ワード線ＳＷＬはポリシリコンと、これにシャントされた第２層メタル配線（Ｍ１）により構成され、カラム選択線ＣＳＬや図示せぬデータ線等は第３層メタル配線（Ｍ２）により構成され、デコーダ部ＲＤＣ０、ＲＤＣ１に接続されたメインワード線ＭＷＬ、及び図示せぬセンスアンプ活性化パルス信号、イコライズパルス信号等を伝送する配線は第４層メタル配線（Ｍ３）により構成されている。配線構成はこれに限定されるものではなく、例えば配線（Ｍ２、Ｍ３）を入替えて使用することも可能である。
【０１６８】
図４０は、バンク内におけるサブメモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の相互間に配置されたワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２、ラッチ回路ＬＴを示している。この場合、１個のラッチ回路ＬＴにより、ワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２の動作が制御される。回路動作は、図６に示す回路とほぼ同様である。
【０１６９】
図４１は、隣接するバンク相互間に配置されたワード線駆動回路ＷＬＤとラッチ回路ＬＴを示している。この回路構成は、図６と同様である。
【０１７０】
上記第２の実施の形態によっても第１の実施の形態と同様の効果を得ることができる。
【０１７１】
しかも、この実施の形態によればダブルエンドワード線構成においてこの発明を有効に使用できる。
【０１７２】
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１７３】
【発明の効果】
以上、詳述したようにこの発明によれば、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合においても、チップサイズの増大を抑えることが可能なダイナミック型半導体記憶装置を提供できる。
【０１７４】
従来各バンクにそれぞれ配置されていたローデコーダ、ワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダをチップ中央のデコーダ部に集中して配置し、これらデコーダ部を各バンクで共有している。このため、各バンク相互間にそれぞれデコーダを配置する必要がないため、デコーダが占める面積を削減でき、チップサイズを小型化できる。
【０１７５】
また、多バンク構成のＤＲＡＭにおいて、共有センスアンプ方式を使用できるため、チップサイズの縮小化が可能となる。
【０１７６】
さらに、デコーダ部から出力され、各バンクに供給される選択信号は、電源電圧レベルのパルス信号であるため、消費電力を削減できるとともに、高速動作が可能である。
【０１７７】
しかも、各バンクにおいては、上記パルス信号をラッチするラッチ回路を配置し、このラッチ回路の出力信号により各回路の動作を制御しているため、確実な動作が可能である。
【０１７８】
また、バンク毎にリダンダンシセルアレイＲ／Ｄを設けているため、多バンク構成においてフレキシブルリダンダンシを行うことができる。
【０１７９】
しかも、アドレス比較回路において、不良アドレス記憶部に記憶された不良アドレスと、入力されたローアドレスを比較し、これらが一致した場合、リダンダンシセルアレイを選択するとともに、バンクを非活性としてメモリセルブロックの選択を禁止している。したがって、ローデコーダ部が各バンクから離れて配置された構成においても、チップサイズを増大することなく、確実に不良ローをリダンダンシローに置き換えることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示すものであり、半導体チップのレイアウトを示す平面図。
【図２】図１の要部を示すものであり、バンクとローデコーダ部を示す構成図。
【図３】図２の要部を示す構成図。
【図４】ローデコーダの構成を示す回路図。
【図５】図４の動作を示すタイミングチャート。
【図６】ワード線駆動回路とラッチ回路の一部を示す回路図。
【図７】図６の動作を示すタイミングチャート。
【図８】ワード線駆動回路デコーダを示す回路図。
【図９】ワード線駆動電圧発生回路を示す回路図。
【図１０】図９の動作を示すタイミングチャート。
【図１１】センスアンプデコーダの構成を示す回路図。
【図１２】センスアンプデコーダの構成を示す回路図。
【図１３】センスアンプ活性化信号発生回路を示す回路図。
【図１４】共有センスアンプを示す回路図。
【図１５】センスアンプ活性化信号発生回路の動作を示すタイミングチャート。
【図１６】センスアンプ活性化信号発生回路の動作を示すタイミングチャート。
【図１７】イコライズ信号デコーダを示す回路図。
【図１８】ＥＱＬ、φＴ信号発生回路を示す回路図。
【図１９】イコライズ信号とタイミング信号を各センスアンプに供給する配線の配置を示す構成図。
【図２０】共有センスアンプの構成を示す回路図。
【図２１】図１７、図１８、図２０に示す回路の動作を説明するために示すタイミングチャート。
【図２２】カラムアドレスの割付を説明するために示す図。
【図２３】ローアドレスの割付を説明するために示す図。
【図２４】ローアドレスのデコード方式を説明するために示す図。
【図２５】ローアドレスプリデコーダの構成を説明するために示す図。
【図２６】図２６（ａ）は、バンク活性化信号発生回路を示す回路図、図２６（ｂ）は、バンクプリチャージ信号発生回路を示す回路図。
【図２７】ローアドレスプリデコーダの概略的な動作を示すタイミングチャート。
【図２８】不良アドレス記憶部の一部を示す回路図。
【図２９】不良アドレス記憶部の一部を示す回路図。
【図３０】図２９の動作を示すタイミングチャート。
【図３１】アドレス比較回路の一部を示す回路図。
【図３２】図３１の動作を示すタイミングチャート。
【図３３】リダンダンシワード線駆動回路の構成を示す回路図。
【図３４】リダンダンシセルアレイ用のイコライズ信号発生回路を示す回路図。
【図３５】リダンダンシ用センスアンプ駆動回路を示す回路図。
【図３６】リダンダンシセルアレイ用センスアンプを示す回路図。
【図３７】この発明の第２の実施の形態を示すものであり、半導体チップのレイアウトを示す平面図。
【図３８】図３７の配線構成を概略的に示す平面図。
【図３９】図３８の要部を示すものであり、配線構成を概略的に示す平面図。
【図４０】バンク内におけるワード線駆動回路とラッチ回路を示す回路図。
【図４１】バンク相互間におけるワード線駆動回路とラッチ回路を示す回路図。
【図４２】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４３】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４４】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４５】パッケージのピンの割付を示す平面図。
【図４６】従来のシンクロナスＤＲＡＭのバンク構成を概略的に示す平面図。
【図４７】フレキシブルリダンダンシ方式を説明するために示す図。
【符号の説明】
１１…チップ、
１２…周辺回路、
２１…デコーダ領域、
２２、２５、２６、２７…配線群、
２３…信号発生回路領域、
２４…デコーダ領域、
２８…ＤＱバッファ、
２９…不良アドレス記憶部、
３０…アドレス比較回路、
Ｍ０〜Ｍ３…セルアレイ、
ＢＫ０〜ＢＫ３…バンク、
ＣＤＣ…カラムデコーダ、
ＲＤＣ０、ＲＤＣ１…ローデコーダ部、
ＲＤＣ…ローデコーダ、
ＲＡＰＤ…ローアドレスプリデコーダ、
ＷＬＤ…ワード線駆動回路、
ＬＴ…ラッチ回路、
ＭＢＬＫ…メモリブロック、
ＳＳ／Ａ…共有センスアンプ、
ＢＡＣＴ…バンク活性化信号、
ＢＰＲＣＨ…バンクプリチャージ信号、
ＭＷＬｎ…メインワード線、
ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１…センスアンプイネーブルパルス信号、
ＭＷＤＲＶｎｊ…メインワード線駆動パルス信号、
ＥＱＬＰｎ…イコライズパルス信号、
Ｒ／Ｄ…リダンダンシセルアレイ、
ＲＷＬＤ…リダンダンシワード線駆動回路、
ＲＳ／Ａ…リダンダンシセルアレイ専用のセンスアンプ、
Ａ０Ｒ、／Ａ０Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒ…ローアドレス、
Ａ０Ｃ〜Ａ１１Ｃ…カラムアドレス。
／ＲＳＰｂｌｋ…一致検出信号。
Claims (8)
- ワード線及び前記ワード線と直交するビット線を含むメモリセルブロックと、前記メモリセルブロックの前記ビット線方向両側に設けられているセンスアンプ領域と、前記メモリセルブロックの前記ワード線方向両側に設けられているデコーダ回路領域と、前記センスアンプ領域と前記デコーダ回路領域との交差する位置に設けられている信号発生回路領域とを具備する前記ワード線方向に配置された複数のバンクと、
前記複数のバンクに共有され、ローアドレスをデコードするデコーダ部と、
前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されたパルス状の第１の選択信号を伝搬する複数のメインワード線と、
前記デコーダ回路領域に配置され、前記メモリセルブロック内の前記ワード線を駆動するワード線駆動回路と、
前記デコーダ回路領域に配置され、バンク活性化信号に応じて前記メインワード線を伝搬するパルス状の前記第１の選択信号をラッチし、前記ワード線駆動回路を駆動する第１のラッチ回路と、
前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されるパルス状の第２の選択信号を伝搬する複数のワード線駆動線と、
前記信号発生回路領域に配置され、前記バンク活性化信号に応じて前記ワード線駆動線を伝搬するパルス状の前記第２の選択信号をラッチする第２のラッチ回路と、
前記信号発生回路領域に配置され、前記第２のラッチ回路の出力信号に応じて前記ワード線の駆動電圧を生成し、前記ワード線駆動回路に供給するワード線駆動電圧生成回路と
を具備することを特徴とするダイナミック型半導体記憶装置。 - 前記センスアンプ領域に配置され、前記メモリセルブロックから読み出された信号を検出する隣接する前記メモリセルブロックにより共有されるセンスアンプと、
前記複数のバンクに共有され、前記デコーダ部から前記ローアドレスに応じて出力される前記センスアンプを活性化するためのパルス状の第３の選択信号を伝搬する複数のセンスアンプ駆動線と、
前記信号発生回路領域に配置され、前記センスアンプ駆動線を伝搬する前記パルス状の第３の選択信号をラッチする第３のラッチ回路と、
前記信号発生回路領域に配置され、前記第３のラッチ回路の出力信号に応じて、各センスアンプを活性化する活性化回路と
を具備することを特徴とする請求項１に記載のダイナミック型半導体記憶装置。 - 前記センスアンプと前記メモリセルブロックのビット線対とを接続するトランジスタ対と、
前記ビット線対の電位をイコライズするイコライズ回路と、
前記複数のバンクに共有され、前記デコーダ部から前記ローアドレスに応じて出力される前記トランジスタ対及びイコライズ回路を活性化するためのパルス状の第４の選択信号を伝搬する複数のイコライズ駆動線と、
前記信号発生回路領域に配置され、前記イコライズ駆動線に伝搬されるパルス状の前記第４の選択信号をラッチする第４のラッチ回路と、
前記信号発生回路領域に配置され、前記第４のラッチ回路の出力信号に応じて前記トランジスタ対及びイコライズ回路を駆動する駆動信号を生成する駆動回路と
を具備することを特徴とする請求項２に記載のダイナミック型半導体記憶装置。 - 前記第１乃至第４の選択信号は、電源電圧レベルであることを特徴とする請求項１乃至３のいずれかに記載のダイナミック型半導体記憶装置。
- 前記各バンクに配置され、各メモリセルブロックの不良ローを救済するリダンダンシセルアレイと、
前記不良ローのアドレスを記憶する記憶回路と、
前記ローアドレスと前記記憶回路に記憶された不良ローのアドレスとを比較し、これらが一致した場合、一致信号を出力するアドレス比較回路と、
前記アドレス比較回路から前記一致信号が出力された場合、前記リダンダンシセルアレイを選択可能とするとともに、前記バンク活性化信号を非活性として前記メモリセルブロックの選択を禁止する回路とを有することを特徴とする請求項３に記載のダイナミック型半導体記憶装置。 - 前記駆動回路から出力される駆動信号は、前記メモリセルブロックの前記イコライズ回路に供給されるとともに、このメモリセルブロックの前記ビット線方向両隣に位置するメモリセルブロックのトランジスタ対に供給されることを特徴とする請求項３に記載のダイナミック型半導体記憶装置。
- 前記各バンクの前記各メモリセルブロックは、前記ワード線方向に第１、第２のサブメモリセルブロックに分割され、これら第１、第２のサブメモリセルブロックの前記ワード線方向両側に前記第１のラッチ回路及びワード線駆動回路が配置されることを特徴とする請求項３に記載のダイナミック型半導体記憶装置。
- 前記メインワード線、前記ワード線駆動線、前記センスアンプ駆動線及び前記イコライズ駆動線と、前記バンク活性化信号が伝送される配線は互いに直交して配置されることを特徴とする請求項３に記載のダイナミック型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20325997A JP3828249B2 (ja) | 1997-07-29 | 1997-07-29 | ダイナミック型半導体記憶装置 |
| TW087112142A TW399320B (en) | 1997-07-29 | 1998-07-24 | Dynamic semiconductor memory device |
| KR1019980030354A KR100282239B1 (ko) | 1997-07-29 | 1998-07-28 | 다이내믹형 반도체 기억 장치 |
| US09/122,895 US5970016A (en) | 1997-07-29 | 1998-07-28 | Dynamic semiconductor memory device with banks capable of operating independently |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20325997A JP3828249B2 (ja) | 1997-07-29 | 1997-07-29 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154722A JPH1154722A (ja) | 1999-02-26 |
| JP3828249B2 true JP3828249B2 (ja) | 2006-10-04 |
Family
ID=16471076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20325997A Expired - Fee Related JP3828249B2 (ja) | 1997-07-29 | 1997-07-29 | ダイナミック型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5970016A (ja) |
| JP (1) | JP3828249B2 (ja) |
| KR (1) | KR100282239B1 (ja) |
| TW (1) | TW399320B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| JPH11317074A (ja) * | 1998-04-30 | 1999-11-16 | Nec Corp | ワード線制御回路 |
| JP2000048563A (ja) * | 1998-07-30 | 2000-02-18 | Nec Corp | 半導体メモリ |
| US6088293A (en) * | 1998-09-08 | 2000-07-11 | Texas Instruments Incorporated | Low-power column decode circuit |
| JP2000182370A (ja) * | 1998-12-16 | 2000-06-30 | Toshiba Corp | 半導体記憶装置 |
| JP3707943B2 (ja) * | 1998-12-24 | 2005-10-19 | 株式会社東芝 | 半導体記憶装置 |
| JP4212171B2 (ja) * | 1999-01-28 | 2009-01-21 | 株式会社ルネサステクノロジ | メモリ回路／ロジック回路集積システム |
| JP3569727B2 (ja) * | 1999-03-31 | 2004-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100625820B1 (ko) * | 1999-11-19 | 2006-09-20 | 주식회사 하이닉스반도체 | 컬럼 어드레스 디코더를 공유하는 뱅크를 가진 반도체메모리 소자 |
| US7088604B2 (en) * | 2001-03-15 | 2006-08-08 | Micron Technology, Inc. | Multi-bank memory |
| KR100401508B1 (ko) * | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
| KR100412130B1 (ko) | 2001-05-25 | 2003-12-31 | 주식회사 하이닉스반도체 | 램버스 디램의 출력전류 제어회로 |
| KR100414304B1 (ko) * | 2001-06-30 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 메모리 셀의 구조 |
| JP4907967B2 (ja) * | 2005-12-01 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7304890B2 (en) * | 2005-12-13 | 2007-12-04 | Atmel Corporation | Double byte select high voltage line for EEPROM memory block |
| JP4984759B2 (ja) * | 2006-09-05 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| TWI326456B (en) * | 2007-03-30 | 2010-06-21 | Nanya Technology Corp | Memory and operation method thereof |
| US8159898B2 (en) * | 2008-01-18 | 2012-04-17 | Hynix Semiconductor Inc. | Architecture of highly integrated semiconductor memory device |
| CN103414658B (zh) * | 2013-08-05 | 2016-08-10 | 北京华为数字技术有限公司 | 查找表和报文缓存共享动态随机访问存储器的***和方法 |
| TWI533324B (zh) * | 2014-05-19 | 2016-05-11 | 補丁科技股份有限公司 | 記憶體架構 |
| US10115441B1 (en) | 2017-07-20 | 2018-10-30 | Macronix International Co., Ltd. | Row decoder and memory system using the same |
| TWI630616B (zh) * | 2017-08-11 | 2018-07-21 | 旺宏電子股份有限公司 | 列解碼器及應用其之記憶體系統 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838603A (en) * | 1994-10-11 | 1998-11-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| US5671188A (en) * | 1996-06-26 | 1997-09-23 | Alliance Semiconductor Corporation | Random access memory having selective intra-bank fast activation of sense amplifiers |
-
1997
- 1997-07-29 JP JP20325997A patent/JP3828249B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-24 TW TW087112142A patent/TW399320B/zh not_active IP Right Cessation
- 1998-07-28 KR KR1019980030354A patent/KR100282239B1/ko not_active IP Right Cessation
- 1998-07-28 US US09/122,895 patent/US5970016A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154722A (ja) | 1999-02-26 |
| US5970016A (en) | 1999-10-19 |
| KR19990014243A (ko) | 1999-02-25 |
| TW399320B (en) | 2000-07-21 |
| KR100282239B1 (ko) | 2001-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3828249B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP4748828B2 (ja) | 半導体記憶装置 | |
| US10706953B2 (en) | Semiconductor memory devices and methods of operating semiconductor memory devices | |
| US6134169A (en) | Semiconductor memory device | |
| US10957380B2 (en) | Memory device scrambling address | |
| US7180817B2 (en) | Semiconductor memory device with column selecting switches in hierarchical structure | |
| US20050141333A1 (en) | Latch circuit and synchronous memory including the same | |
| US7764553B2 (en) | Semiconductor memory device and control method thereof | |
| US20110205820A1 (en) | Semiconductor device | |
| JP4579247B2 (ja) | 半導体メモリ | |
| US6205069B1 (en) | Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof | |
| US6046955A (en) | Semiconductor memory device with testable spare columns and rows | |
| US6862244B2 (en) | DRAM with segmental cell arrays and method of accessing same | |
| KR100498466B1 (ko) | 개선된 데이터 기입 제어 회로를 가지는 4비트 프리페치방식 ｆｃｒａｍ 및 이에 대한 데이터 마스킹 방법 | |
| US11069384B2 (en) | Apparatuses and methods for compensation of sense amplifiers | |
| JP4027006B2 (ja) | マルチバンクｄｒａｍでのバンキング制御のための階層ロウ活動化方法 | |
| US11942171B2 (en) | Concurrent compensation in a memory system | |
| KR100301039B1 (ko) | 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더 | |
| KR100442225B1 (ko) | 고속 판독이 가능한 반도체 기억 장치 | |
| US11551746B2 (en) | Apparatuses including memory regions having different access speeds and methods for using the same | |
| WO2014123064A1 (ja) | 半導体装置 | |
| JP2004103119A (ja) | 半導体記憶装置 | |
| JP2002237199A (ja) | 半導体記憶装置 | |
| JP2000036189A (ja) | 半導体記憶装置 | |
| JP2011028794A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051013 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060613 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060706 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090714 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |