JP3497650B2 - 半導体メモリ装置 - Google Patents
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Description
時間の短縮の要求に適応するイコライズ回路を含む半導
体メモリ装置に関する。
にそのサイクル時間の短縮の要求は近年激しさを増して
いる。ダイナミックメモリ装置のサイクル時間は図6に
示すように、メモリ装置の、最小限必要なアクティブ時
間+最小限必要なプリチャージ時間で定義されており、
この両者をいかに短縮することができるかが技術的な目
標となっている。
クティブ時間をより短くすることは、それが同時にメモ
リ装置のアクセス時間を短くすることでもあるので、従
来から多くの方式が考えられきた。
プリチャージ時間をより短くする努力は、サイクル時間
短縮の目的には前者と同様に重要であるにもかかわら
ず、前者に比べてあまり着目されていないのが現状であ
る。
的なDRAMの要部の回路ブロック図である。一般にダ
イナミックメモリ装置のプリチャージ時間は次のように
設定されている。任意のメモリセルMCの情報(デー
タ)をビット線BLに読み出した後、センスアンプSA
のリストア(再書き込み)動作によりこのビット線が書
き込みレベル(一般には“0”“1”の論理レベルを決
めている各々の電圧)になってしまっている状態から、
読み出し待機状態となるメモリセルの転送ゲートを制御
しているワード線の非活性化(ロウデコーダの非活性
化)に伴い、イコライズトランジスタETを動作させ、
ビット線のレベルをある電位VBLに平衡させるまでの
時間で設定される。イコライズトランジスタETはイコ
ライズ制御回路ECからのイコライズ信号EQSにより
導通制御される。
上記待機状態にイコライズトランジスタを通してビット
線を平衡させる所定時間を満足させるようなイコライズ
信号で制御されればよい。しかし、実際は上記所定時間
よりも長い時間がプリチャージ時間として与えられてい
る。このような所定時間以上のプリチャージ時間の設定
には理由があり、以下説明する。
す回路ブロック図である。RASバッファ11は外部から
受ける/RAS信号を内部信号(インターナルRAS信
号)に生成する。アドレスバッファ12はインターナルR
AS信号により外部より取り込んだアドレス信号をプレ
デコーダ13に供給する。プレデコーダ13はアドレス信号
に応じた信号X−ADRを生成する。信号X−ADRは
各分割メモリセルアレイ14のうちのアクセスされるべき
セルを含むメモリセルアレイを選択する信号である。遅
延回路15はワード線のデコードのタイミングを制御する
ために構成され、インターナルRAS信号をカラム系の
制御が安定するまで遅延させる。遅延回路15の出力はワ
ード線の活性/非活性を制御するワード線アクティブ信
号WLact となる。
コライズ制御回路ECに相当する。イコライズ制御回路
80は、インターナルRAS信号、信号WLact 及び信号
X−ADRを入力する。イコライズ制御信号EQSはイ
コライズ回路17を制御する。イコライズ回路17は、上記
図7に示すように、ビット線をある電位に平衡させるイ
コライズトランジスタを有しており、イコライズ信号E
QSにより導通制御される。イコライズトランジスタに
よるイコライズ後、各行(ワード線WL)のうちの選択
行はメモリセルそれぞれの制御ノード(メモリセルMC
のトランジスタのゲート)に対し、所定電圧を印加する
と共に各列(ビット線BL)のうちの選択列に接続され
たメモリセルの転送ノードが活性化し、メモリセルアレ
イ内外のデータ信号を転送する。
ロウ系、カラム系のうち、ロウ系のみのブロックとして
図示した。ワード線アクティブ信号WLact の活性化に
伴い、取り込んだ内部アドレス信号に応じて活性化させ
るべき分割メモリセルアレイ14を選択し、デコード動作
する。
構成を示す回路図であり、図10は図9の回路動作に関
するタイミングチャートである。ここでは、サイクル時
間を、外部の/RAS(先頭の/はその信号のローアク
ティブを意味し、図中では上にバーが付く)に応じたメ
モリ内部でのRAS(インターナルRAS)に対応させ
ている。
御回路を説明する。信号X−ADRとインターナルRA
S信号とを2入力とするNORゲート81、及びNORゲ
ート81の出力をインバータ82により反転させた信号と信
号X−ADRとを2入力とするANDゲート83で組合わ
せ論理を構成し、ANDゲート83の出力がインバータ8
4,85を介してイコライズ信号EQSとなる。
RAS信号の両者の状態でイコライズ動作を非活性にし
(87)、インターナルRAS信号の非活性(ローレベル
信号)と、それを受けて実際にメモリセルを非活性にす
るためにワード線を非活性状態にするワード線アクティ
ブ信号のローレベル信号との両者の状態でイコライズ動
作を活性化する(88)。
せるには、ワード線が非活性になる信号、すなわち、ワ
ード線アクティブ信号の非活性(ローレベル)と、前記
インターナルRAS信号の非活性(ローレベル)の両者
の状態を満たして初めてイコライズ動作が開始されるこ
とになる。
にメモリ装置においてプリチャージ時間が短く設定され
ることになると、本来はワード線が非活性になった時か
ら活性化されるべきイコライズ動作が、前記インターナ
ルRAS信号がこの時点でもはや活性状態に転じてしま
っているが故に論理がとれず、活性化されないという不
具合が生じる(89)。
さらなるプリチャージ時間の短縮を図ろうとする場合、
ワード線が活性化するまでにイコライズ信号を活性化し
て十分なイコライズ動作が可能であるにもかかわらず、
組み合わせ論理回路を構成してイコライズ信号を作って
いることから十分なイコライズ信号の活性化が得られな
い恐れがあり、改善の余地がある。
されたものであり、その目的は、信頼性を維持しつつさ
らなるプリチャージ時間の短縮を図ることができ、メモ
リ動作のサイクル時間をさらに短くする半導体メモリ装
置を提供することにある。
ば、メモリセルアレイ内外のデータ信号を転送する複数
のデータ線の電位レベルを、前記メモリセルアレイの活
性化前に平衡させるイコライズ回路と、前記イコライズ
回路を制御するためのイコライズ信号を生成するイコラ
イズ信号制御回路とを具備した半導体メモリ装置であっ
て、前記イコライズ信号制御回路に、ワード線の活性/
非活性を制御するワード線アクティブ信号に応じてリセ
ットされ、装置の外部から入力されたアドレス信号をデ
コードすることによって作られる信号に応じてセットさ
れるラッチ回路を設けたことを特徴とする半導体メモリ
装置が提供される。また、本願発明の一態様によれば、
リストア動作を要する複数のダイナミックメモリセルか
らなり、少なくとも一つのメモリセルを選択するために
活性化するメモリセルアレイと、前記ダイナミックメモ
リセルにそれぞれ接続され、データ信号を転送する複数
のビット線と、前記メモリセルアレイの活性化前に、イ
コライズ信号に応じて前記ビット線の電位レベルを平衡
させるイコライズ回路と、前記イコライズ信号を生成す
るイコライズ信号制御回路とを具備した半導体メモリ装
置であって、前記イコライズ信号制御回路に、ワード線
の活性/非活性を制御するワード線アクティブ信号に応
じてリセットされ、装置の外部から入力されたアドレス
信号をデコードすることによって作られる信号に応じて
セットされるラッチ回路を設けたことを特徴とする半導
体メモリ装置が提供される。また、本願発明の一態様に
よれば、複数のメモリセルが行列状に配置されたメモリ
セルアレイと、各行方向に沿ったメモリセルそれぞれの
制御ノードに接続し、所定電圧を印加することで活性化
する複数のワード線と、各列方向に沿ったメモリセルそ
れぞれの転送ノードに接続し、前記メモリセルアレイ内
外のデータ信号を転送する複数のビット線と、所定数の
前記ビット線と所定電位ノードとの間を電気的に接続す
るイコライズトランジスタと、前記イコライズトランジ
スタのゲートに与えられるイコライズ信号を生成するイ
コライズ信号制御回路とを具備した半導体メモリ装置で
あって、前記イコライズ信号制御回路に、前記ワード線
の活性/非活性を制御するワード線アクティブ信号に応
じてリセットされ、装置 の外部から入力されたアドレス
信号をデコードすることによって作られる信号に応じて
セットされるラッチ回路を設けたことを特徴とする半導
体メモリ装置が提供される。また、本願発明の一態様に
よれば、行列状に配置されている複数のメモリセルを有
するメモリセルアレイと、前記メモリセルアレイの各行
方向に沿ったメモリセルのそれぞれの制御ノードに接続
された複数のワード線と、前記メモリセルアレイの各列
方向に沿ったメモリセルのそれぞれの転送ノードに接続
され、データ信号を転送する複数のビット線と、所定数
の前記ビット線と所定電位ノードとに電気的に接続さ
れ、前記ワード線の活性化前に、前記ビット線の電位レ
ベルを平衡させるイコライズトランジスタと、前記イコ
ライズトランジスタのゲートに印加されるイコライズ信
号を生成するイコライズ信号制御回路とを具備し、前記
イコライズ信号制御回路が、前記ワード線のデコードの
タイミングを制御するワード線アクティブ信号の非活性
に応じて活性化し、前記メモリセルを選択するアドレス
信号の入力に従う信号に応じて非活性化する、前記イコ
ライズ信号の制御を行うためのラッチ回路を含むことを
特徴とする半導体メモリ装置が提供される。また、本願
発明の一態様によれば、複数のメモリセルが行列状に配
置されたメモリセルアレイと、各行方向に沿ったメモリ
セルそれぞれの制御ノードに接続し、所定電圧を印加す
ることで活性化する複数のワード線と、各列方向に沿っ
たメモリセルそれぞれの転送ノードに接続し、前記メモ
リセルアレイ内外のデータ信号を転送する複数のビット
線と、前記メモリセルアレイ非活性時に、所定数の前記
ビット線と所定電位ノードとの間を電気的に接続するイ
コライズトランジスタと、前記イコライズトランジスタ
のゲートに与えるイコライズ信号を生成するイコライズ
信号制御回路と、前記イコライズ信号制御回路内に設け
られ、前記イコライズ信号を、外部信号に従った前記メ
モリセルアレイへのアドレス信号に応じて非活性状態に
ラッチし、前記外部信号に伴って前記ワード線を非活性
とする信号に応じて活性状態にリセットするラッチ回路
とを具備したことを特徴とする半導体メモリ装置が提供
される。また、本願発明の一態様によれば、複数のメモ
リセルが行列状に配置されたメモリセルアレイと、各行
方向に沿ったメモリセルそれぞれの制御ノードに接続
し、所定電圧を印加することで活性化する複数のワード
線と、各列方向に沿ったメモリセルそれぞれの転送ノー
ドに接続し、前記メモリセルアレイ内外のデータ信号を
転送する複数のビット線と、前記メモリセルアレイ非活
性時に、所定数の前記ビット線と所定電位ノードとの間
を電気的に接続するイコライズトランジスタと、前記イ
コライズトランジスタのゲートに与えるイコライズ信号
を生成するイコライズ信号制御回路とを具備し、前記イ
コライズ信号制御回路が、前記イコライズ信号を、外部
信号に従った前記メモリセルアレイへのアドレス信号に
応じて非活性状態にセットし、前記外部信号に伴い前記
ワード線を非活性とする信号に応じて活性状態にリセッ
トするフリップ・フロップを含むことを特徴とする半導
体メモリ装置が提供される。また、本願発明の一態様に
よれば、行列状に配置されている複数のメモリセルを有
するメモリセルアレイと、前記メモリセルアレイの各行
方向に沿ったメモリセルのそれぞれの制御ノードに接続
される複数のワード線と、前記メモリセルアレイの各列
方向に沿ったメモリセルのそれぞれの転送ノードに接続
され、データ信号を転送する複数のビット線と、所定数
の前記ビット線と所定電位ノードとに電気的に接続さ
れ、前記メモリセルアレイの非活性時に、前記ビット線
の電位レベルを平衡させるイコライズトランジスタと、
前記イコライズトランジスタのゲートに印加されるイコ
ライズ信号を生成するイコライズ信号制御回路と、前記
イコライズ信号制御回路内に設けられ、前記イコライズ
信号を、前記ワード線のデコードのタイミングを制御す
るワード線アクティブ信号の非活性に応じて活性化し、
前記メモリセルアレイに入力される外部信号に従うアド
レス信号に応じて非活性化するフリップ・フロップとを
具備したことを特徴とする半導体メモリ装置が提供され
る。また、本願発明の一態様によれば、行列状に配置さ
れ、それぞれがリストア動作を要する複数のダイナミッ
クメモリセルからなる複数のメモリセルアレイと、前記
メモリセルアレイの各行方向に沿ったメモリセルのそれ
ぞれの制御ノードに接続された複数のワード線と、前記
メモリセルアレイの各列方向に沿ったメモリセルのそれ
ぞれの転送ノードに接続され、データ信号をそれぞれ転
送する複数のビット線と、所定数の前記ビット線と所定
電位ノードとに電気的に接続されるイコライズトランジ
スタと、前記メモリセルアレイにそれぞれ対応するよう
に設けられ、前記イコライズトランジスタのゲートに印
加されるイコライズ信号を生成するイコライズ信号制御
回路とを具備し、前記イコライズ信号制御回路に、前記
イコライズ信号を、前記ワード線のデコードのタイミン
グを制御するワード線アクティブ信号の非活性に応じて
活性化し、前記メモリセルアレイの一つに入力される外
部信号に従うアドレス信号に応じて非活性化するフリッ
プ・フロップを設けたことを特徴とする半導体メモリ装
置が提供される。また、本願発明の一態様によれば、メ
モリセルアレイ内外のデータ信号を転送する複数のデー
タ線の電位レベルを、前記メモリセルアレイの活性化前
に平衡させるイコライズ回路と、前記イコライズ回路を
制御するフリップ・フロップとを具備し、前記フリップ
・フロップにおける、前記イコライズ回路の非活性状態
ヘのセットは外部信号に従った前記メモリセルアレイへ
のアドレス信号に応じてなされ、前記イコライズ回路の
活性状態へのリセットは前記外部信号に伴いワード線を
非活性とする信号に応じてなされることを特徴とした半
導体メモリ装置が提供される。また、本願発明の一態様
によれば、メモリセルアレイ活性化前に、前記メモリセ
ルアレイ内外のデータ信号を転送する複数のビット線の
電位レベルを平衡させるイコライズ回路を制御するフリ
ップ・フロップを含み、前記フリップ・フロップは、前
記イコライズ回路を、ワード線のデコードタイミングを
コントロールするワード線アクティブ信号の不活性化レ
ベルに応じて活性化させ、前記メモリセルアレイへの外
部信号に対応するアドレス信号に応じて非活性化させる
ことを特徴とする半導体メモリ装置が提供される。ま
た、本願発明の一態様によれば、行列状に配置されてい
る複数のメモリセルを有するメモリセルアレイと、前記
メモリセルアレイ内の行方向に沿って各メモリセルに接
続されるビット線と、前記メモリセルアレイ内の列方向
に沿って各メモリセルに接続されるワード線と、前記ビ
ット線の電位を平衡化するイコライズ回路と、前記イコ
ライズ回路を制御するためのイコライズ信号を生成する
イコライズ信号制御回路とを具備し、前記イコライズ信
号制御回路は、前記メモリセルを選択するアドレス信号
に応じて作成される第1の信号に基づき、前記イコライ
ズ回路を非活性化するための信号を作成するためにセッ
トされ、前記ワード線のデコードのタイミングを制御す
るワード線アクティブ信号の非活性に応じて作成される
第二の信号に基づき、前記イコライズ回路を活性化する
ための信号を作成するためにリセットされるラッチ回路
を含むことを特徴とする半導体メモリ装置が提供され
る。さらに、本願発明の一態様によれば、リストア動作
を要する複数のダイナミックメモリセルからなり、少な
くとも一つのメモリセルを選択するために活性化する複
数のメモリセルアレイと、前記ダイナミックメモリセル
に接続され、データ信号を転送する複数のビット線と、
前記メモリセルアレイの活性化前に、イコライズ信号に
応じて前記ビット線の電位を平衡させるイコライズ回路
と、前記メモリセルアレイにそれぞれ対応するように設
けられ、前記イコライズ信号を生成するイコライズ信号
制御回路と、前記イコライズ信号制御回路内に設けら
れ、ワード線のデコードのタイミングを制御するワード
線アクティブ信号の非活性に応じて活性化し、前記メモ
リセルを選択するアドレス信号の入力に従う信号に応じ
て非活性化する、前記イコライズ信号を制御するための
ラッチ回路とを具備したことを特徴とする半導体メモリ
装置が提供される。
ラッチ手段を持つことにより、イコライズ信号の状態
を、メモリセルアレイへのアドレス信号入力に応じて非
活性状態にラッチし、メモリセルアレイ活性化に伴う例
えばワード線の非活性に応じて活性状態にリセットする
ように制御する。
リ装置の概要を示す回路ブロック図である。RASバッ
ファ11は外部から受ける/RAS信号を内部信号(イン
ターナルRAS信号)に生成する。アドレスバッファ12
はインターナルRAS信号により外部より取り込んだア
ドレス信号をプレデコーダ13に供給する。プレデコーダ
13により、アドレス信号に応じた信号X−ADRが生成
される。X−ADRは外部から入力されたアドレス信号
をデコードすることによって作られる、各分割メモリセ
ルアレイ14のうちのアクセスされるべきセルを含むメモ
リセルアレイを選択する信号である。
ングを制御するために構成され、インターナルRAS信
号をカラム系の制御が安定するまで遅延させる。すなわ
ち、例えば、前記図7に示されるビット線がイコライズ
系の回路等と繋がり活性化していた状態から閉じた状態
になるまでの時間を確保するものである。遅延回路15の
出力はワード線の活性/非活性を制御するワード線アク
ティブ信号WLact となる。
低減の要求からメモリセルアレイを分割動作する構成が
一般的となっている。よって、分割したメモリセルアレ
イ毎に、例えばイコライズ制御回路を各メモリセルアレ
イ単位で持つ必要がある。
らの信号X−ADRと信号WLactを入力する。イコラ
イズ制御回路16はラッチ回路160 が含まれており、上記
2つの信号の状態からイコライズ制御信号EQSを出力
する。イコライズ制御信号EQSはイコライズ回路17を
制御する。
ロウ系、カラム系のうち、ロウ系のみのブロックとして
図示した。ワード線アクティブ信号WLact の活性化に
伴い、取り込んだ内部アドレス信号に応じて活性化させ
るべき分割メモリセルアレイ14を選択し、デコード動作
する。
な、ビット線をある電位に平衡させるイコライズトラン
ジスタを有しており、イコライズ信号EQSにより導通
制御される。イコライズトランジスタによるイコライズ
後、各行(ワード線WL)のうちの選択行はメモリセル
それぞれの制御ノード(メモリセルMCのトランジスタ
のゲート)に対し、所定電圧を印加すると共に各列(ビ
ット線BL)のうちの選択列に接続されたメモリセルの
転送ノードが活性化し、メモリセルアレイ内外のデータ
信号を転送する。
は、インターナルRAS信号の活性化に伴って活性化さ
れる信号X−ADRによりセット(イコライズ信号の非
活性化)され、その状態を保持する。ラッチ回路160 の
リセット(イコライズ信号の活性化)は、ワード線アク
ティブ信号WLact によるワード線の非活性に伴って出
力される信号により達成される。
イクル時間を決定する、最小限必要なアクティブ時間+
最小限必要なプリチャージ時間のうち、プリチャージ時
間を短くする場合、これにより生じる問題、すなわち、
ワード線が非活性になる時間から活性化されるべきイコ
ライズ動作が、前記インターナルRAS信号がこの時も
はや活性状態に転じてしまっているが故に動作不可能と
なる事態を危惧する必要はない。インターナルRAS信
号に直接的には依存しない制御ができるのである。
1の具体的構成例を示す回路図である。イコライズ制御
回路16内のラッチ回路160 は2個のNORゲート161 ,
162の入出力間を交差接続してなるフリップ・フロップ
で構成される。セット入力は上記信号X−ADRであ
り、リセット入力はワード線アクティブ信号WLact を
インバータ163 を介して反転させた信号である。フリッ
プ・フロップの出力は2個のインバータ164 ,165 を介
してイコライズ信号EQSとなる。
チャートである。ここでは、サイクル時間を、外部の/
RAS(先頭の/はその信号のローアクティブを意味
し、図中では上にバーが付く)に応じたメモリ内部での
RAS(インターナルRAS)に対応させている。
ライズ動作を活性化させる時刻は、ワード線アクティブ
信号WLact が非活性レベルになることにより規定され
(31)、イコライズ動作を非活性化させる時刻は、アド
レス信号に応じた信号X−ADRが活性レベルになるこ
とにより規定される(32)。
装置においてプリチャージ時間にまだ余裕があり、破線
のように短く設定されることになっても、イコライズ信
号EQSの制御は直接的にインターナルRAS信号に依
存しない。従って、信号EQSは信号WLact によって
確実に活性化(ハイレベル)され(31)、所定時間経過
後、アドレス信号に応じた信号X−ADRによって確実
に非活性化(ローレベル)される(33)。すなわち、上
記所定時間がイコライズに要する時間を満たせば、信頼
性を損なわずにプリチャージ時間の短縮が実現される。
2の具体的構成例を示す回路図である。イコライズ制御
回路16内のラッチ回路160 は、2個のNANDゲート17
1 ,172 の入出力間を交差接続してなるフリップ・フロ
ップで構成される。セット入力は信号X−ADRをイン
バータ173 を介して反転させた信号であり、リセット入
力はワード線アクティブ信号WLact である。フリップ
・フロップの出力はインバータ174 を介してイコライズ
信号EQSとなる。このような構成によっても、図2の
構成と同様の効果が得られる。
3の具体的構成例を示す回路図である。図2のラッチ回
路構成にレベルシフト回路180 を付加した構成となって
いる。インバータ181 により相補なフリップ・フロップ
の出力がNチャネルMOSトランジスタ182 ,183 それ
ぞれのゲートに供給される。PチャネルMOSトランジ
スタ184 ,185 は、各電流通路がトランジスタ182 ,18
3 の各ドレインとレベルシフト用の電圧VEQの間にそれ
ぞれ接続されている。PチャネルMOSトランジスタ18
4 のゲートはNチャネルMOSトランジスタ183 のドレ
インに、PチャネルMOSトランジスタ185 のゲートは
NチャネルMOSトランジスタ182 のドレインに接続さ
れている。トランジスタ183 ,185 の両ドレインはレベ
ルシフト用の電圧VEQが供給されるCMOSインバータ
186 の入力ノードに接続されている。CMOSインバー
タ186 の出力はイコライズ信号EQSとなる。
源電圧がメモリセルアレイの動作電源電圧より低い場合
に設けられる。これにより、イコライズ信号もレベルシ
フトしてイコライズ動作に対処する。このような構成に
よっても、図2の構成と同様の効果が得られる。
ラッチ回路を含むイコライズ制御回路の具体的な実施の
形態は多種多様の構成が考えられる。図5におけるイコ
ライズ信号EQSは図2、図4のイコライズ信号EQS
の論理と逆である。このように各信号を反転させた場合
や各信号間の論理レベルの相違によってそれに応じた変
更、また、図5とは異なるレベルシフト回路を付加する
構成も本発明に係るイコライズ制御回路の本質を逸脱す
るものではない。
が考えられる。図7のイコライズトランジスタはシング
ルビット線について示したが、ビット線対を有するので
あれば、ビット線対間を適当な電位にイコライズするよ
うなイコライズトランジスタを含むイコライズ回路が構
成されるのは当然である。
MビットDRAMでは約2〜3nsのサイクル時間の短
縮が期待できる。すなわち、ワード線が非活性になる時
間から活性化されるべきイコライズ動作が、前記インタ
ーナルRAS信号がこの時もはや活性状態に転じてしま
っているが故に動作不可能となる事態を危惧する必要は
ないので、イコライズ動作自体に余裕があれば、その分
の時間を信頼性を損なわずに短縮できるのである。
イコライズ信号制御回路に組み合わせ論理回路の構成を
取り去り、ラッチ手段を持たせて、インターナルRAS
信号に直接的には依存しない制御構成としたことによ
り、信頼性を維持しつつさらなるプリチャージ時間の短
縮を図ることができ、メモリ動作のサイクル時間をさら
に短くする半導体メモリ装置を提供することができる。
回路ブロック図。
図。
図。
図。
波形図。
Mの要部の回路ブロック図。
ック図。
を制御するイコライズ制御回路の従来構成を示す回路
図。
ト。
Claims (17)
- 【請求項1】 メモリセルアレイ内外のデータ信号を転
送する複数のデータ線の電位レベルを、前記メモリセル
アレイの活性化前に平衡させるイコライズ回路と、 前記イコライズ回路を制御するためのイコライズ信号を
生成するイコライズ信号制御回路とを具備した半導体メ
モリ装置であって、 前記イコライズ信号制御回路に、ワード線の活性/非活
性を制御するワード線アクティブ信号に応じてリセット
され、装置の外部から入力されたアドレス信号をデコー
ドすることによって作られる信号に応じてセットされる
ラッチ回路を設けた ことを特徴とする半導体メモリ装
置。 - 【請求項2】 リストア動作を要する複数のダイナミッ
クメモリセルからなり、少なくとも一つのメモリセルを
選択するために活性化するメモリセルアレイと、 前記ダイナミックメモリセルにそれぞれ接続され、デー
タ信号を転送する複数のビット線と、 前記メモリセルアレイの活性化前に、イコライズ信号に
応じて前記ビット線の電位レベルを平衡させるイコライ
ズ回路と、 前記イコライズ信号を生成するイコライズ信号制御回路
とを具備した半導体メモリ装置であって、 前記イコライズ信号制御回路に、ワード線の活性/非活
性を制御するワード線アクティブ信号に応じてリセット
され、装置の外部から入力されたアドレス信号をデコー
ドすることによって作られる信号に応じてセットされる
ラッチ回路を設けた ことを特徴とする半導体メモリ装
置。 - 【請求項3】 複数のメモリセルが行列状に配置された
メモリセルアレイと、 各行方向に沿ったメモリセルそれぞれの制御ノードに接
続し、所定電圧を印加することで活性化する複数のワー
ド線と、 各列方向に沿ったメモリセルそれぞれの転送ノードに接
続し、前記メモリセルアレイ内外のデータ信号を転送す
る複数のビット線と、 所定数の前記ビット線と所定電位ノードとの間を電気的
に接続するイコライズトランジスタと、 前記イコライズトランジスタのゲートに与えられるイコ
ライズ信号を生成するイコライズ信号制御回路とを具備
した半導体メモリ装置であって、 前記イコライズ信号制御回路に、前記ワード線の活性/
非活性を制御するワード線アクティブ信号に応じてリセ
ットされ、装置の外部から入力されたアドレス信号をデ
コードすることによって作られる信号に応じてセットさ
れるラッチ回路を設けた ことを特徴とする半導体メモリ
装置。 - 【請求項4】 行列状に配置されている複数のメモリセ
ルを有するメモリセルアレイと、 前記メモリセルアレイの各行方向に沿ったメモリセルの
それぞれの制御ノードに接続された複数のワード線と、 前記メモリセルアレイの各列方向に沿ったメモリセルの
それぞれの転送ノードに接続され、データ信号を転送す
る複数のビット線と、 所定数の前記ビット線と所定電位ノードとに電気的に接
続され、前記ワード線の活性化前に、前記ビット線の電
位レベルを平衡させるイコライズトランジスタと、 前記イコライズトランジスタのゲートに印加されるイコ
ライズ信号を生成するイコライズ信号制御回路とを具備
し、 前記イコライズ信号制御回路が、前記ワード線のデコー
ドのタイミングを制御するワード線アクティブ信号の非
活性に応じて活性化し、前記メモリセルを選択するアド
レス信号の入力に従う信号に応じて非活性化する、前記
イコライズ信号の制御を行うためのラッチ回路を含む こ
とを特徴とする半導体メモリ装置。 - 【請求項5】 複数のメモリセルが行列状に配置された
メモリセルアレイと、 各行方向に沿ったメモリセルそれぞれの制御ノードに接
続し、所定電圧を印加することで活性化する複数のワー
ド線と、 各列方向に沿ったメモリセルそれぞれの転送ノードに接
続し、前記メモリセルアレイ内外のデータ信号を転送す
る複数のビット線と、 前記メモリセルアレイ非活性時に、所定数の前記ビット
線と所定電位ノードとの間を電気的に接続するイコライ
ズトランジスタと、 前記イコライズトランジスタのゲートに与えるイコライ
ズ信号を生成するイコライズ信号制御回路と、 前記イコライズ信号制御回路内に設けられ、前記イコラ
イズ信号を、外部信号に従った前記メモリセルアレイへ
のアドレス信号に応じて非活性状態にラッチし、前記外
部信号に伴って前記ワード線を非活性とする信号に応じ
て活性状態にリセットするラッチ回路と を具備したこと
を特徴とする半導体メモリ装置。 - 【請求項6】 複数のメモリセルが行列状に配置された
メモリセルアレイと、 各行方向に沿ったメモリセルそれぞれの制御ノードに接
続し、所定電圧を印加することで活性化する複数のワー
ド線と、 各列方向に沿ったメモリセルそれぞれの転送ノードに接
続し、前記メモリセルアレイ内外のデータ信号を転送す
る複数のビット線と、 前記メモリセルアレイ非活性時に、所定数の前記ビット
線と所定電位ノードとの間を電気的に接続するイコライ
ズトランジスタと、 前記イコライズトランジスタのゲートに与えるイコライ
ズ信号を生成するイコライズ信号制御回路とを具備し、 前記イコライズ信号制御回路が、前記イコライズ信号
を、外部信号に従った前記メモリセルアレイへのアドレ
ス信号に応じて非活性状態にセットし、前記外部信号に
伴い前記ワード線を非活性とする信号に応じて活性状態
にリセットするフリップ・フロップを含む ことを特徴と
する半導体メモリ装置。 - 【請求項7】 行列状に配置されている複数のメモリセ
ルを有するメモリセルアレイと、 前記メモリセルアレイの各行方向に沿ったメモリセルの
それぞれの制御ノードに接続される複数のワード線と、 前記メモリセルアレイの各列方向に沿ったメモリセルの
それぞれの転送ノードに接続され、データ信号を転送す
る複数のビット線と、 所定数の前記ビット線と所定電位ノードとに電気的に接
続され、前記メモリセルアレイの非活性時に、前記ビッ
ト線の電位レベルを平衡させるイコライズトランジスタ
と、 前記イコライズトランジスタのゲートに印加されるイコ
ライズ信号を生成するイコライズ信号制御回路と、 前記イコライズ信号制御回路内に設けられ、前記イコラ
イズ信号を、前記ワード線のデコードのタイミングを制
御するワード線アクティブ信号の非活性に応じて活性化
し、前記メモリセルアレイに入力される外部信号に従う
アドレス信号に応じて非活性化するフリップ・フロップ
と を具備したことを特徴とする半導体メモリ装置。 - 【請求項8】 行列状に配置され、それぞれがリストア
動作を要する複数のダイナミックメモリセルからなる複
数のメモリセルアレイと、 前記メモリセルアレイの各行方向に沿ったメモリセルの
それぞれの制御ノードに接続された複数のワード線と、 前記メモリセルアレイの各列方向に沿ったメモリセルの
それぞれの転送ノードに接続され、データ信号をそれぞ
れ転送する複数のビット線と、 所定数の前記ビット線と所定電位ノードとに電気的に接
続されるイコライズトランジスタと、 前記メモリセルアレイにそれぞれ対応するように設けら
れ、前記イコライズトランジスタのゲートに印加される
イコライズ信号を生成するイコライズ信号制御回路とを
具備し、 前記イコライズ信号制御回路に、前記イコライズ信号
を、前記ワード線のデコードのタイミングを制御するワ
ード線アクティブ信号の非活性に応じて活性化し、前記
メモリセルアレイの一つに入力される外部信号に従うア
ドレス信号に応じ て非活性化するフリップ・フロップを
設けた ことを特徴とする半導体メモリ装置。 - 【請求項9】 メモリセルアレイ内外のデータ信号を転
送する複数のデータ線の電位レベルを、前記メモリセル
アレイの活性化前に平衡させるイコライズ回路と、 前記イコライズ回路を制御するフリップ・フロップと を
具備し、 前記フリップ・フロップにおける、前記イコライズ回路
の非活性状態ヘのセットは外部信号に従った前記メモリ
セルアレイへのアドレス信号に応じてなされ、前記イコ
ライズ回路の活性状態へのリセットは前記外部信号に伴
いワード線を非活性とする信号に応じてなされることを
特徴とした半導体メモリ装置。 - 【請求項10】 メモリセルアレイ活性化前に、前記メ
モリセルアレイ内外のデータ信号を転送する複数のビッ
ト線の電位レベルを平衡させるイコライズ回路を制御す
るフリップ・フロップを含み、前記フリップ・フロップは、前記イコライズ回路を、 ワ
ード線のデコードタイミングをコントロールするワード
線アクティブ信号の不活性化レベルに応じて活性化さ
せ、前記メモリセルアレイへの外部信号に対応するアド
レス信号に応じて非活性化させることを特徴とする半導
体メモリ装置。 - 【請求項11】 行列状に配置されている複数のメモリ
セルを有するメモリセルアレイと、 前記メモリセルアレイ内の行方向に沿って各メモリセル
に接続されるビット線と、 前記メモリセルアレイ内の列方向に沿って各メモリセル
に接続されるワード線と、 前記ビット線の電位を平衡化するイコライズ回路と、前記イコライズ回路を制御するためのイコライズ信号を
生成するイコライズ信号制御回路と を具備し、 前記イコライズ信号制御回路は、 前記メモリセルを選択
するアドレス信号に応じて作成される第1の信号に基づ
き、前記イコライズ回路を非活性化するための信号を作
成するためにセットされ、前記ワード線のデコードのタ
イミングを制御するワード線アクティブ信号の非活性に
応じて作成される第二の信号に基づき、前記イコライズ
回路を活性化するための信号を作成するためにリセット
されるラッチ回路を含むことを特徴とする半導体メモリ
装置。 - 【請求項12】 リストア動作を要する複数のダイナミ
ックメモリセルからなり、少なくとも一つのメモリセル
を選択するために活性化する複数のメモリセルアレイ
と、 前記ダイナミックメモリセルに接続され、データ信号を
転送する複数のビット線と、 前記メモリセルアレイの活性化前に、イコライズ信号に
応じて前記ビット線の電位を平衡させるイコライズ回路
と、 前記メモリセルアレイにそれぞれ対応するように設けら
れ、前記イコライズ信号を生成するイコライズ信号制御
回路と、 前記イコライズ信号制御回路内に設けられ、 ワード線の
デコードのタイミングを制御するワード線アクティブ信
号の非活性に応じて活性化し、前記メモリセルを選択す
るアドレス信号の入力に従う信号に応じて非活性化す
る、前記イコライズ信号を制御するためのラッチ回路と
を具備したことを特徴とする半導体メモリ装置。 - 【請求項13】 前記イコライズ信号制御回路はレベル
シフト回路を含むことを特徴とする請求項3、4、5、
6、7、8または11記載の半導体メモリ装置。 - 【請求項14】 前記メモリセルアレイはブロック状に
分割され前記アドレス信号に応じて所定ブロックのメモ
リセルアレイのみが活性化されることを特徴とする請求
項3、4、5、6、7、8または13記載の半導体メモ
リ装置。 - 【請求項15】 前記ラッチ回路は、フリップ・フロッ
プを含むことを特徴とする請求項11記載の半導体メモ
リ装置。 - 【請求項16】 前記イコライズ回路は、前記ビット線
と電位ノードとの間に接続されたイコライズトランジス
タを含み、前記イコライズ信号は前記イコライズトラン
ジスタの制御端子に供給されることを特徴とする請求項
11記載の半導体メモリ装置。 - 【請求項17】 前記メモリセルはダイナミックメモリ
セルを含むことを特徴とする請求項11記載の半導体メ
モリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03964896A JP3497650B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体メモリ装置 |
US08/805,614 US5894442A (en) | 1996-02-27 | 1997-02-26 | Semiconductor memory device equipped with an equalizing control circuit having a function of latching an equalizing signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03964896A JP3497650B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09231758A JPH09231758A (ja) | 1997-09-05 |
JP3497650B2 true JP3497650B2 (ja) | 2004-02-16 |
Family
ID=12558913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03964896A Expired - Fee Related JP3497650B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5894442A (ja) |
JP (1) | JP3497650B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6088289A (en) * | 1999-09-27 | 2000-07-11 | Cypress Semiconductor Corp. | Circuit and method for controlling a wordline and/or stabilizing a memory cell |
US20040218732A1 (en) * | 2001-01-22 | 2004-11-04 | Royal Thoughts, L.L.C. | Assisted personal communication system and method |
US6703400B2 (en) | 2001-02-23 | 2004-03-09 | Schering Corporation | Methods for treating multidrug resistance |
JP2005276348A (ja) | 2004-03-25 | 2005-10-06 | Fujitsu Ltd | 半導体記憶装置、及びプリチャージ制御方法 |
US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
JP4984759B2 (ja) * | 2006-09-05 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
US7420836B1 (en) * | 2007-02-13 | 2008-09-02 | International Business Machines Corporation | Single-ended memory cell with improved read stability and memory using the cell |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4969125A (en) * | 1989-06-23 | 1990-11-06 | International Business Machines Corporation | Asynchronous segmented precharge architecture |
US5475642A (en) * | 1992-06-23 | 1995-12-12 | Taylor; David L. | Dynamic random access memory with bit line preamp/driver |
US5293342A (en) * | 1992-12-17 | 1994-03-08 | Casper Stephen L | Wordline driver circuit having an automatic precharge circuit |
JPH0785675A (ja) * | 1993-09-17 | 1995-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3068426B2 (ja) * | 1994-12-21 | 2000-07-24 | 日本電気株式会社 | 半導体記憶装置 |
-
1996
- 1996-02-27 JP JP03964896A patent/JP3497650B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-26 US US08/805,614 patent/US5894442A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09231758A (ja) | 1997-09-05 |
US5894442A (en) | 1999-04-13 |
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