JP4982664B2 - 電子デバイス装置およびその製造方法 - Google Patents

電子デバイス装置およびその製造方法 Download PDF

Info

Publication number
JP4982664B2
JP4982664B2 JP2007281321A JP2007281321A JP4982664B2 JP 4982664 B2 JP4982664 B2 JP 4982664B2 JP 2007281321 A JP2007281321 A JP 2007281321A JP 2007281321 A JP2007281321 A JP 2007281321A JP 4982664 B2 JP4982664 B2 JP 4982664B2
Authority
JP
Japan
Prior art keywords
lead frame
layer
antioxidant
wire bonding
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007281321A
Other languages
English (en)
Other versions
JP2009049352A (ja
Inventor
文傑 鄒
正宜 張
明魁 林
志嘉 蔡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Everlight Electronics Co Ltd
Original Assignee
Everlight Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Everlight Electronics Co Ltd filed Critical Everlight Electronics Co Ltd
Publication of JP2009049352A publication Critical patent/JP2009049352A/ja
Application granted granted Critical
Publication of JP4982664B2 publication Critical patent/JP4982664B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Led Device Packages (AREA)
  • Die Bonding (AREA)

Description

本発明は電子デバイス装置に関し、特に、半田によりチップが破壊されない電子デバイス装置およびその製造方法に関する。
図１に示すように、従来の発光ダイオード装置１００は、第１のリードフレーム１１０、第２のリードフレーム１２０、チップ１３０、およびパッケージ１４０を含む。第１のリードフレーム１１０は、半田領域１１１およびワイヤボンディング領域１１２を備える。第２のリードフレーム１２０は、半田領域１２１、ワイヤボンディング領域１２２、およびダイボンディング領域１２３を備える。
チップ１３０は、第２のリードフレーム１２０のダイボンディング領域１２３に装着され、ワイヤボンディング方法（すなわち、２本の導線１５０）により第１のリードフレーム１１０のワイヤボンディング領域１１２および第２のリードフレーム１２０のワイヤボンディング領域１２２の各々に電気的に接続されている。
チップ１３０と、第１のリードフレーム１１０のワイヤボンディング領域１１２と、第２のリードフレーム１２０のワイヤボンディング領域１２２とは、モールド成形方法により形成されたパッケージ１４０で覆われている。
しかしながら、従来の発光ダイオード装置１００は、ハイテク製造工程技術を利用して小型の電子部品として製造されるものであるが、この発光ダイオード装置１００をＳＭＴ（表面実装技術）の回路基板（図示せず）上に装着（実装）する際、溶融状態の半田１７０がパッケージ１４０とリードフレーム１１０，１２０との間のスリット１６０から浸入し、半田１７０がチップ１３０または導線１５０に損壊を与えることがあり、これによる実装不良の発生が問題となっている。
本発明の目的は、実装時に半田材料が内部に浸入して損壊を与えることを防止し、不良率を低減することができる電子デバイス装置およびその製造方法を提供することにある。
本発明の電子デバイス装置は、半田領域およびワイヤボンディング領域を有し、前記半田領域と前記ワイヤボンディング領域との間に第１の分離部が形成された第１のリードフレームと、半田領域、ワイヤボンディング領域、およびダイボンディング領域を有し、前記半田領域と前記ワイヤボンディング領域との間に第２の分離部が形成された第２のリードフレームと、前記第２のリードフレームの前記ダイボンディング領域に装着され、前記第１のリードフレームおよび前記第２のリードフレームの前記各ワイヤボンディング領域にそれぞれ電気的に接続されたチップと、を備えたことを特徴とする。
また、前記第１の分離部は、前記第１のリードフレームをレーザ加工方法によりエッチングして形成した凹部であり、前記第２の分離部は、前記第２のリードフレームをレーザ加工方法によりエッチングして形成した凹部であり、前記各凹部の底面には可酸化層が露出していることを特徴とする。
また、前記チップおよび前記各ワイヤボンディング領域を覆うパッケージをさらに備えたことを特徴とする。
また、前記第１のリードフレームは、第１の酸化防止層および第２の酸化防止層をさらに備え、該第１の酸化防止層と該第２の酸化防止層との間に前記可酸化層が配置され、前記第１の酸化防止層は金属めっき層であり、前記第２の酸化防止層はニッケルめっき層であり、前記可酸化層は銅めっき層であることを特徴とする。
また、前記第２のリードフレームは、第１の酸化防止層および第２の酸化防止層をさらに備え、該第１の酸化防止層と該第２の酸化防止層との間に前記可酸化層が配置され、前記第１の酸化防止層は金属めっき層であり、前記第２の酸化防止層はニッケルめっき層であり、前記可酸化層は銅めっき層であることを特徴とする。
本発明の電子デバイス装置の製造方法は、第１のリードフレームおよび第２のリードフレームを準備するステップＡと、前記第２のリードフレームのダイボンディング領域にチップを装着し、該チップを前記第１のリードフレームおよび前記第２のリードフレームの各ワイヤボンディング領域にそれぞれ電気的に接続するステップＢと、モールド成形方法により前記チップおよび前記各ワイヤボンディング領域をパッケージで覆うステップＣと、前記第１のリードフレームおよび前記第２のリードフレームの前記パッケージに隣接した箇所に分離部をそれぞれ形成するステップＤと、を含むことを特徴とする。
また、前記第１のリードフレームの表面に形成された酸化防止層、前記第２のリードフレームの表面に形成された酸化防止層の各々をレーザ加工方法によりエッチングして前記分離部を形成し、前記酸化防止層下に形成された銅めっき層からなる可酸化層を前記分離部の低面に露出させることを特徴とする。
本発明の電子デバイス装置は、リードフレームのパッケージに隣接した箇所に分離部が形成され、２つのソルダーマスク構造となっているため、半田付け工程により回路基板に実装される際に、加熱された半田材料の浸入を分離凹部で止め、パッケージ内のチップおよびワイヤボンディングに半田が浸入することを防止することができる。これにより、実装時の不良率を低減させることができる。
図２および図３に示すように、本発明の一実施形態による電子デバイス装置は、第１のリードフレーム２００、第２のリードフレーム３００、チップ４００、およびパッケージ５００を含む。
第１のリードフレーム２００は、図４に示すように、第１の酸化防止層２１０と、第２の酸化防止層２２０と、第１の酸化防止層２１０と第２の酸化防止層２２０との間に配置された可酸化層２３０とにより構成されている。また、第１のリードフレーム２００は、半田領域２４０およびワイヤボンディング領域２５０を有し、半田領域２４０とワイヤボンディング領域２５０とを分離するようにそれらの間に第１の分離部２６０が形成されている。この第１の分離部２６０は、レーザ加工方法によりエッチングを行うことにより形成された凹部であり、可酸化層２３０が凹部の底面に露出している。
本実施形態において、第１の酸化防止層２１０は金属めっき層であり、第２の酸化防止層２２０はニッケルめっき層であり、可酸化層２３０は銅めっき層である。
第２のリードフレーム３００は、図４に示すように、同様に、第１の酸化防止層３１０と、第２の酸化防止層３２０と、第１の酸化防止層３１０と第２の酸化防止層３２０との間に配置された可酸化層３３０とにより構成されている。また、第２のリードフレーム３００は、半田領域３４０、ワイヤボンディング領域３５０、およびダイボンディング領域３６０を有し、半田領域３４０とワイヤボンディング領域３５０とを分離するようにそれらの間に第２の分離部３７０が形成されている。この第２の分離部３７０は、レーザ加工方法によりエッチングを行うことにより形成された凹部であり、可酸化層３３０が凹部の底面に露出している。
本実施形態において、第１の酸化防止層３１０は金属めっき層であり、第２の酸化防止層３２０はニッケルめっき層であり、可酸化層３３０は銅めっき層である。
チップ４００は、第２のリードフレーム３００のダイボンディング領域３６０に装着され、ワイヤボンディング方式（すなわち、２本の導線６００）により第１のリードフレーム２００のワイヤボンディング領域２５０および第２のリードフレーム３００のワイヤボンディング領域３５０の各々と電気的に接続されている。
パッケージ５００は、モールド成形方法により形成され、チップ４００と、第１のリードフレーム２００のワイヤボンディング領域２５０と、第２のリードフレーム３００のワイヤボンディング領域３５０とを覆っている。
上述した電子デバイス装置は、ＳＭＴ（表面実装技術）により回路基板（図示せず）上に実装される。第１のリードフレーム２００および第２のリードフレーム３００のパッケージ５００に隣接した箇所には分離部２６０，３７０（すなわち凹部）がそれぞれ形成されているため、リードフレーム２００，３００の半田付け工程において、図５に示すように、溶融状態の半田７００が分離部２６０，３７０で堰き止められ、分離部２６０，３７０から溢れずに、パッケージ５００内のワイヤボンディング領域２５０，３５０に浸入することが防止される。この分離部２６０，３７０の溝の底側は銅めっき層（可酸化層）であり、露出された銅めっき層が空気と接触されて酸化されるため、防止効果が高い。これにより、半田による電子デバイス装置の損壊が防止される。
図６は、本発明の電子デバイス装置の製造工程を示す流れ図である。この製造工程には、以下の（Ａ）から（Ｄ）の工程が含まれる。
ステップ（Ａ）：ステップ９０１において、第１のリードフレーム２００および第２のリードフレーム３００を準備する。なお、この段階では、分離部２６０，３７０は形成されていない。
ステップ（Ｂ）：ステップ９０２において、第２のリードフレーム３００のダイボンディング領域３６０にチップ４００を装着し、そのチップ４００を第１のリードフレーム２００および第２のリードフレーム３００のワイヤボンディング領域２５０，３５０にそれぞれ電気的に接続する。本実施形態では、ワイヤボンディング方法によりチップ４００をワイヤボンディング領域２５０，３５０に接続する。
ステップ（Ｃ）：ステップ９０３において、モールド成形方法によりチップ４００およびワイヤボンディング領域２５０，３５０をパッケージ５００で覆う。
ステップ（Ｄ）：ステップ９０４において、第１のリードフレーム２００および第２のリードフレーム３００の各々のパッケージ５００に隣接した箇所に分離部２６０，３７０をそれぞれ形成する。本実施形態では、レーザ加工方法により分離部２６０，３７０を形成する。
上述したことから分かるように、本発明の製造方法では、レーザ加工方法により、リードフレーム２００，３００のパッケージ５００に隣接した箇所にそれぞれ凹部状の分離部２６０，２７０を形成し、２つのソルダーマスク構造を形成している。これにより、電子デバイス装置を半田付けする際に、溶融状態の半田がパッケージ５００内のチップ４００およびワイヤボンディング領域２５０，３５０に浸入することを防ぎ、不良率を低減させる。
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。
従来の発光ダイオード装置を示す断面図である。 本発明の一実施形態による電子デバイス装置を示す斜視図である。 本発明の一実施形態による電子デバイス装置を示す断面図である。 第１のリードフレームまたは第２のリードフレームを示す一部拡大断面図である。 図３に半田材料が加えられた状態を示す一部拡大断面図である。 本発明の一実施形態による電子デバイス装置の製造工程を示す流れ図である。
符号の説明
１００ 発光ダイオード装置
１１０ 第１のリードフレーム
１１１ 半田領域
１１２ ワイヤボンディング領域
１２０ 第２のリードフレーム
１２１ 半田領域
１２２ ワイヤボンディング領域
１２３ ダイボンディング領域
１３０ チップ
１４０ パッケージ
１５０ 導線
１６０ スリット
１７０ 半田
２００ 第１のリードフレーム
２１０ 第１の酸化防止層
２２０ 第２の酸化防止層
２３０ 可酸化層
２４０ 半田領域
２５０ ワイヤボンディング領域
２６０ 第１の分離部
３００ 第２のリードフレーム
３１０ 第１の酸化防止層
３２０ 第２の酸化防止層
３３０ 可酸化層
３４０ 半田領域
３５０ ワイヤボンディング領域
３６０ ダイボンディング領域
３７０ 第２の分離部
４００ チップ
５００ パッケージ
６００ 導線
７００ 半田

Claims (3)

  1. 第１の半田領域、第１の分離部および第１のワイヤボンディング領域がこの順に配設された第１のリードフレームと、
    第２の半田領域、第２の分離部、第２のワイヤボンディング領域およびダイボンディング領域がこの順に配設された第２のリードフレームと、
    前記ダイボンディング領域に装着され、前記第１のワイヤボンディング領域および前記第２のワイヤボンディング領域にそれぞれ電気的に接続されたチップと、
    前記チップ、前記ダイボンディング領域、前記第１のワイヤボンディング領域および前記第２のワイヤボンディング領域のみを覆い、前記第１の分離部、前記第２の分離部、前記第１の半田領域および前記第２の半田領域を覆っていないパッケージと、
    を備え、
    前記第１の分離部は、前記第１のリードフレームに形成した可酸化層であり、
    前記第２の分離部は、前記第２のリードフレームに形成した可酸化層であり、
    前記第１の分離部および前記第２の分離部の各々は凹部であり、
    前記第１のリードフレームは、第１の酸化防止層と、第２の酸化防止層と、該第１の酸化防止層と該第２の酸化防止層との間に配置された前記可酸化層とにより構成されており、前記第１の酸化防止層は金属めっき層であり、前記第２の酸化防止層はニッケルめっき層であり、前記可酸化層は銅めっき層であることを特徴とする電子デバイス装置。
  2. 前記第２のリードフレームは、第１の酸化防止層と、第２の酸化防止層と、該第１の酸化防止層と該第２の酸化防止層との間に配置された前記可酸化層とにより構成されており、前記第１の酸化防止層は金属めっき層であり、前記第２の酸化防止層はニッケルめっき層であり、前記可酸化層は銅めっき層であることを特徴とする請求項１記載の電子デバイス装置。
  3. 第１のリードフレームおよび第２のリードフレームを準備するステップＡと、
    前記第２のリードフレームのダイボンディング領域にチップを固設し、該チップを前記第１のリードフレームおよび前記第２のリードフレームのワイヤボンディング領域にそれぞれ電気的に接続するステップＢと、
    モールド成形方法により前記チップおよび前記ワイヤボンディング領域をパッケージで覆うステップＣと、
    前記第１のリードフレームおよび前記第２のリードフレームの各々の前記パッケージに隣接した箇所に分離部をそれぞれ形成するステップＤと、を含み、
    前記第１のリードフレーム及び第２のリードフレームの各々は、第１の酸化防止層と、第２の酸化防止層と、該第１の酸化防止層と該第２の酸化防止層との間に配置された銅めっき層からなる可酸化層とにより構成されており、
    前記ステップＤでは、前記第１のリードフレームおよび前記第２のリードフレームの前記第２の酸化防止層の各々をレーザ加工方法によりエッチングして前記可酸化層を露出させることにより前記分離部を形成することを特徴とする電子デバイス装置の製造方法。
JP2007281321A 2007-08-22 2007-10-30 電子デバイス装置およびその製造方法 Expired - Fee Related JP4982664B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW096131118A TWI367552B (en) 2007-08-22 2007-08-22 Soldering process for electrical component and apparatus thereof
TW096131118 2007-08-22

Publications (2)

Publication Number Publication Date
JP2009049352A JP2009049352A (ja) 2009-03-05
JP4982664B2 true JP4982664B2 (ja) 2012-07-25

Family

ID=40501265

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007281321A Expired - Fee Related JP4982664B2 (ja) 2007-08-22 2007-10-30 電子デバイス装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP4982664B2 (ja)
TW (1) TWI367552B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101343289B1 (ko) * 2010-05-18 2013-12-18 도요타지도샤가부시키가이샤 반도체 장치 및 그 제조 방법
DE102010027313A1 (de) * 2010-07-16 2012-01-19 Osram Opto Semiconductors Gmbh Trägervorrichtung für einen Halbleiterchip, elektronisches Bauelement mit einer Trägervorrichtung und optoelektronisches Bauelement mit einer Trägervorrichtung
DE102013211853A1 (de) * 2013-06-21 2014-12-24 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu seiner Herstellung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2462111B1 (fr) * 1979-07-26 1988-08-12 Job Ets Bardou Job Pauilhac Procede pour la realisation d'une structure filtrante, notamment pour filtres a cigarettes et filtres obtenus
JPH02222567A (ja) * 1989-02-23 1990-09-05 Hitachi Cable Ltd リードフレーム
JPH03161957A (ja) * 1989-11-20 1991-07-11 Hitachi Ltd 半導体装置
JPH05243327A (ja) * 1992-02-27 1993-09-21 Nec Corp フィルムキャリア半導体装置
JPH05315408A (ja) * 1992-05-12 1993-11-26 Nitto Denko Corp フィルムキャリアおよびこれを用いた半導体装置
JP2501174B2 (ja) * 1993-07-09 1996-05-29 富士通株式会社 表面実装用端子の製造方法
JP3871820B2 (ja) * 1998-10-23 2007-01-24 ローム株式会社 半導体発光素子
JP4003705B2 (ja) * 2003-06-27 2007-11-07 松下電工株式会社 半田付け用端子の製造方法
JP2006041137A (ja) * 2004-07-27 2006-02-09 Sharp Corp リードフレームおよび半導体装置ならびにその半導体装置の製造方法
JP4895493B2 (ja) * 2004-10-14 2012-03-14 日亜化学工業株式会社 樹脂封止型発光装置

Also Published As

Publication number Publication date
TWI367552B (en) 2012-07-01
TW200910553A (en) 2009-03-01
JP2009049352A (ja) 2009-03-05

Similar Documents

Publication Publication Date Title
JP5802695B2 (ja) 半導体装置、半導体装置の製造方法
JP4860939B2 (ja) 半導体装置
US8618641B2 (en) Leadframe-based semiconductor package
US20110201159A1 (en) Semiconductor package and manufacturing method thereof
JP5232394B2 (ja) 半導体装置の製造方法
JP6370071B2 (ja) 半導体装置及びその製造方法
JP2008211041A (ja) 半導体装置、リードフレームおよび半導体装置の製造方法
US8592962B2 (en) Semiconductor device packages with protective layer and related methods
US8772089B2 (en) Chip package structure and manufacturing method thereof
JP7505145B2 (ja) 事前に濡れさせたコンタクト側壁表面を備える集積回路パッケージ
JP6863846B2 (ja) 半導体素子搭載用基板及びその製造方法
JP2012060105A (ja) 半導体装置、半導体装置の製造方法、金型、および封止装置
US20220319869A1 (en) Package assembly for plating with selective molding
JP7144157B2 (ja) 半導体装置およびその製造方法
CN113990831A (zh) 用于半导体器件的表面贴装封装件
US20070087587A1 (en) Method for manufacturing circuit board for semiconductor package
JP2006140265A (ja) 半導体装置および半導体装置に用いるリードフレームの製造方法
JP4845090B2 (ja) 回路装置の製造方法
JP4982664B2 (ja) 電子デバイス装置およびその製造方法
JP6927634B2 (ja) 半導体素子搭載用基板及びその製造方法
JP4963989B2 (ja) 半導体素子搭載用基板およびその製造方法
JP2001196641A (ja) 表面実装型の半導体装置
JP2005079365A (ja) 基板フレーム及びこれを用いた半導体装置の製造方法
US20170271244A1 (en) Lead frame with solder sidewalls
JP2007053146A (ja) 封止型プリント基板及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100728

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110223

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120208

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120308

R150 Certificate of patent or registration of utility model

Ref document number: 4982664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150511

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees