JP4930889B2 - 位相選択法を利用するバストモードクロックおよびデータ再生回路 - Google Patents
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Description
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- 各々がクロック位相を有する複数の固定クロック信号を供給する位相ロックループ回路と、
前記位相ロックループ回路に接続され、受信されたデータ信号のデータエッジを前記複数のクロック信号を用いて検出して、ロックさせるべきクロック位相を前記データエッジの位置に従って選択するオーバーサンプリング位相選択回路と、
前記位相ロックループ回路および前記オーバーサンプリング位相選択回路に接続され、前記データ信号のデータ位相と前記ロックさせるべきクロック位相とを比較して、前記データ信号の前記データ位相を制御して前記データ位相が前記クロック位相にロックするまで遅延時間分だけ遅延させる遅延ロックループ回路と
を備える、位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記遅延ロックループ回路に接続され、前記遅延ロックループ回路がロックする前記クロック位相に従って、前記クロック位相に対応する前記データ信号を選択および出力する決定回路
をさらに備える、請求項1に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記決定回路は、前記データエッジから最も遠い前記クロック信号を選択して、前記クロック信号の前記クロック位相を用いて前記データ信号を出力する
請求項2に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記オーバーサンプリング位相選択回路は、
前記受信されたデータ信号を増幅する増幅器と、
前記増幅器に接続されており、前記複数のクロック信号を用いて前記データ信号の状態をサンプリングするサンプラと、
前記サンプラに接続され、前記複数のクロック信号のそれぞれによってサンプリングされた前記状態に従って前記データ信号の前記データエッジを決定して、前記遅延ロックループ回路がロックする前記クロック位相を選択する位相選択制御回路と
を有する、請求項1に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記サンプラは、
前記データ信号をサンプリングする複数のフリップフロップであって、前記位相ロックループ回路が出力する前記複数のクロック信号のうち1つに各々が接続されている複数のフリップフロップと、
前記複数のフリップフロップに接続されており、前記複数のフリップフロップのサンプリング結果を同期させて、前記サンプリング結果を前記位相選択制御回路に出力する同期回路と
を含む、請求項4に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記位相選択制御回路は、
前記データ信号および前記複数のクロック信号のうち1つを各々が受信する複数の位相検出器であって、どの2つの前記クロック信号の間に前記データ信号の前記データエッジが存在するかを決定する複数の位相検出器と、
前記位相検出器に接続されており、前記複数の位相検出器の前記複数のクロック信号の間に前記データ信号の前記データエッジが存在する回数をカウントして、多数決結果を得る多数決回路と、
前記多数決回路に接続されており、前記多数決結果に従って、前記複数の位相検出器のうち1つを選択して、前記遅延ロックループ回路が利用する位相検出器として、選択された前記位相検出器を用いる制御回路と
を含む、請求項4に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記位相選択制御回路はさらに、
複数の前記データ信号を受信して、複数の前記データ信号のデータ個数をカウントして、制御信号を生成して、再生されたデータを出力するアンロック回路
を含む、請求項6に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記オーバーサンプリング位相選択回路はさらに、
前記多数決回路および前記アンロック回路に接続され、前記多数決回路および前記アンロック回路の出力状態をクリアして、その後に、前記多数決回路および前記アンロック回路は、前記複数の位相検出器の各々の前記クロック信号が前記データ信号の前記データエッジの間で立ち下がる回数のカウントを開始するリセット回路
を有する、請求項7に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記位相選択制御回路は、前記データエッジに最も近い2つの前記クロック信号のうち1つを選択して、前記遅延ロックループ回路がロックするクロック位相として前記選択されたクロック信号の前記クロック位相を用いる
請求項4に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記位相選択制御回路は、前記データエッジよりも後ろに存在して前記データエッジに最も近い前記クロック信号を選択する
請求項9に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記遅延ロックループ回路は、
前記受信されたデータ信号を増幅する前記増幅器と、
前記増幅器に接続されており、前記選択されたクロック信号を用いて前記データ信号の状態をサンプリングする前記サンプラと、
前記サンプラに接続されており、前記クロック位相の前記位相が先行しているか遅延しているかを決定して制御信号を出力する位相検出器と、
前記位相検出器に接続されており、前記データ位相が前記クロック位相にロックするまで、前記データ位相に対する前記増幅器の遅延時間を制御する遅延ロックループ制御回路と
を有する、請求項4に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記増幅器は、
前記受信されたデータ信号を増幅するプリアンプと、
前記プリアンプに接続されており、前記遅延時間だけ、前記データ信号の前記データ位相を遅延させる電圧制御遅延ラインと
を含む、請求項11に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記増幅器は、
前記制御信号に応じた電流を供給するチャージポンプと、
前記チャージポンプに接続されており、充電および放電を実施するための前記電流を受け取って、前記電圧制御遅延ラインに制御電圧を出力して前記電圧制御遅延ラインの前記遅延時間を変化させるループフィルタと
を含む、請求項12に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。 - 前記オーバーサンプリング位相選択回路は、前記データ信号に対して3倍オーバーサンプリングまたは4倍オーバーサンプリングを実行する
請求項1に記載の位相選択法を利用するバストモードクロックおよびデータ再生回路。
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