JP3950899B2 - ビット同期回路 - Google Patents
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Description
本発明の他の目的は、出力データの連続性を損なうことなくペイロード受信期間内での位相追従が可能なビット同期回路を提供することにある。
上記クロック切替え部が、上記初期位相決定部から出力された初期位相情報に基いて、上記多相クロックの中から上記位相追従部に供給すべき最初のデータ取込みクロックと位相検出クロックを選択し、その後は、上記位相追従部から出力される位相補正信号に応じて、上記位相追従部に供給すべきデータ取込みクロックと位相検出クロックを最適位相のクロックに切替えることを特徴とする。
本発明のビット同期回路をPONシステムの局側装置が備える各回線インタフェースに適用した場合、上記同期モード切替え信号は、各回線インタフェースの制御部から与えることができる。この場合、制御部は、同期モード切替え信号によって、加入者接続装置からのバーストデータの受信前に上記初期位相決定部を起動しておき、予想される最進位相のバーストデータが受信された場合のプリアンブルの完了タイミングで、上記初期位相決定部を停止し、上記位相追従部を起動することができる。
加入者線インタフェースは、光ファイバ11−iに接続された光送受信部21と、光送受信部21で受信した上り方向の光信号を電気信号に変換するための光/電気変換部22と、光/電気変換部22に接続されたビット同期回路23と、ビット同期回路23からシリアルに出力されるビット信号を所定ビット単位の並列データに変換する直並列変換部24と、直並列変換部24の出力データを識別して上り方向フレームの終端処理を行い、上り方向フレームに含まれるユーザデータを上りデータバッファ26に蓄積する上りフレーム終端部25と、上りデータバッファ26の蓄積データを装置内の伝送速度で読出し、上位レイヤ終端部40に転送する装置内インタフェース27とを有する。
本発明のビット同期回路23では、基準クロック発生器20から供給される周波数f0の装置内基準クロックから、例えば、φ0〜φ15で示すようにn相(ここでは、n=16)のクロックを生成し、これらのクロックで、光/電気変換部22からの供給される受信データ信号をサンプリングする。例えば、各クロックの立上がりで受信データ信号をラッチ(サンプリング)することによって、16相のデータ列が生成される。これらのデータ列をクロックφ15の位相に同期したデータ列に変換し、隣接するデータ列の排他的論理和をとることによって、受信データの変化点に同期したクロックを検出できる(エッジ検出)。
後で図1を参照して詳述するように、本発明のビット同期回路23は、初期位相決定部と位相追従部とを備える。初期位相決定部は、バーストデータのプリアンブル期間で動作し、同期位相クロックと最適なデータ取込みクロックを決定する。一方、位相追従部は、バーストデータのペイロード期間に動作する。位相追従部は、原理的には、初期位相決定部で決定したデータ取込みクロックに基づいて、受信バーストデータのリタイミングを開始し、上記初期位相決定部で決定した同期位相クロックを初期値として受信バーストデータの位相変動に追従し、データ取込みクロックの位相を最適化する。
同期モードの切替えタイミングは、制御部28に設定される制御パラメータによってシステム毎に可変である。制御部28は、加入者接続装置10がPONシステムに接続された時に実行されるレンジングプロセスにおいて、加入者接続装置毎の信号伝播時間を測定し、これを記憶しているため、各加入者接続装置に送信時間帯を割当てた時、バーストデータの受信タイミングを±数bitの精度で予測できる。
データ取込みクロックφf(φk)は、周期ΔT2(2)における多数決演算結果に従って、φk(even)、φk(up)、φk(down)の如く修正され、更に次の周期ΔT2(3)のデータ取込みクロックφf(φl)となる。
制御部28は、図(B)に示すように、想定される最進位相のバーストデータが入力された場合のプリアンブル期間の完了タイミングで、同期モード切替え信号MODEを発生している。理想的な位相でバーストデータが入力された場合は、図(A)に示すように、プリアンブル期間の最後の部分が受信される前に同期モードが切替えられ、想定される最遅位相のバーストデータが入力された場合は、図(C)に示すように、位相追従モード期間T2の開始直後に、相当量のプリアンブル受信期間が残ることになる。
本実施例のビット同期回路23は、周波数f0の装置内基準クロックCLからn相クロックとm相クロックを生成する多相クロック生成部100と、それぞれ光/電気変換部22からのバーストデータが入力される初期位相決定部101および位相追従部102と、データ取込クロックおよび位相検出クロックの位相を最適位相に動的に切替えるためのクロック切替え部105と、上記データ取込クロックによって位相追従部102がリタイミングしたデータをバッファリングし、装置内基準クロックCLに従って出力するための蓄積部106とから構成される。
受信データリタイミング部120は、クロック選択部104から供給されたデータ取込クロックの立上がりで受信バーストデータをラッチし、リタイミングされたバーストデータとして蓄積部106に出力する。この時、データ取込クロックが、リタイミングクロックとして蓄積部106に与えられる。リタイミングされたバーストデータは、上記リタイミングクロックで蓄積部106に書き込まれ、装置内基準クロックCLに同期して読み出される。
本実施例の位相比較部121は、図12の(B)に示すように、位相検出クロックの2周期を単位として、この2周期を1/2周期毎に、(1)「φ(n)−π」〜「φ(n)」、(2)「φ(n)」〜「φ(n)+π」、(3)「φ(n)+π」〜「φ(n+1)」、(4)「φ(n+1)」〜「φ(n+1)+π」の4つの領域に区分し、受信バーストデータの変化点が、上記領域(1)−(4)のどこに現れるかによって、位相検出クロックと受信バーストデータの位相関係を判定する。図12の(C)は、理想的な入力データ位相を示している。位相追従部102が実際に受信するペイロードデータは、図12の(A)に示すように、理想的な入力データとは位相がずれる可能性がある。
位相比較部121は、データ取込みクロックの位相を受信バーストデータの位相変化に適合させるために、上記進相/遅相判定論理に従って、位相検出クロックを現在の位相よりも進相(up)すべきか、遅相(down)すべきかを判定し、多数決演算部122にup信号またはdown信号を出力する。例えば、CASE1は、図13の番号11の判定論理に該当し、CASE2は、番号4の判定論理に該当している。他のCASEも、図13の何れかの判定論理に該当する。
多数決判定部122は、位相比較部121から受信した位相判定結果(up/down)に対して、予め指定された多数決演算周期(ΔT2)で多数決をとり、その結果を進相/遅相/現在位相保持(up/down/even)を示す位相補正信号としてポインタ部103に出力する。
100:多相クロック生成部、101:初期位相決定部、102:位相追従部、103:ポインタ部、104:クロック選択部、105:クロック切替え部、106:蓄積部、
111:データサンプル部、112:エッジ検出部、113:最適位相判定部、114:最適位相平均化部、120:受信データリタイミング部、121:位相比較部、122:多数決判定部。
Claims (9)
- プリアンブルとペイロードとからなる受信バーストデータを装置内基準クロックに同期したデータにリタイミングするためのビット同期回路であって、
上記装置内基準クロックと同一周期で互いに位相の異なる多相クロックを生成する多相クロック生成部と、
バーストデータのプリアンブル受信期間中に、上記多相クロックを使用して受信信号の変化点を検出し、変化点に同期したクロックの位相番号を含む初期位相情報を出力する初期位相決定部と、
データ取込みクロックと位相検出クロックを最適位相のクロックに切替えるためのクロック切替え部と、
バーストデータのペイロード受信期間中に、上記データ取込みクロックに従って受信データをリタイミングデータに変換し、上記位相検出クロックを基準として、受信データの信号変化点の進相/遅相を判定し、判定結果に応じた位相補正信号を出力する位相追従部と、
上記位相追従部から出力されたリタイミングデータを一時的に蓄積し、上記装置内基準クロックに同期したデータとして出力するためのデータ蓄積部とからなり、
上記クロック切替え部が、上記初期位相決定部から出力された初期位相情報に基いて、上記多相クロックの中から上記位相追従部に供給すべき最初のデータ取込みクロックと位相検出クロックを選択し、その後は、上記位相追従部から出力される位相補正信号に応じて、上記位相追従部に供給すべきデータ取込みクロックと位相検出クロックを最適位相のクロックに切替えることを特徴とするビット同期回路。 - 前記クロック切替え部が、
前記初期位相決定部から出力された初期位相情報と前記位相追従部から出力される位相補正信号とに応じてクロック選択制御信号を生成するポインタ部と、
上記クロック選択制御信号に従って、前記多相クロック生成部で生成された多相クロックの中から、上記位相追従部に供給すべき最適なデータ取込みクロックと位相検出クロックを選択するクロック選択部とからなることを特徴とする請求項1に記載のビット同期回路。 - 前記位相追従部が、
前記データ取込みクロックに従って、受信データをリタイミングデータに変換して出力する受信データリタイミング部と、
前記位相検出クロックを基準として、受信データの信号変化点の進相/遅相を判定し、判定結果を出力する位相比較部と、
上記位相比較部から出力された判定結果を所定期間毎に多数決判定し、上記位相検出クロックを最適化するための位相補正信号を発生する多数決判定部とからなることを特徴とする請求項1または請求項2に記載のビット同期回路。 - 前記初期位相決定部が、
前記多相クロック生成部で生成された多相クロックによって受信信号をサンプリングし、サンプリング結果を位相整列された多相データとして出力するデータサンプル部と、
上記データサンプル部から出力された多相データに基づいて、受信信号の変化点を検出し、信号変化点に同期したクロックの位相番号を出力するエッジ検出部と、
上記エッジ検出部から出力された位相番号に基いて、所定周期で、受信信号の変化点同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号とを決定する最適位相判定部と、
上記最適位相判定部から出力された同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号をそれぞれ所定期間毎に平均化し、前記初期位相情報として出力する最適位相平均化部とからなることを特徴とする請求項1〜請求項3の何れか記載のビット同期回路。 - 前記最適位相判定部が、前記装置内基準クロックの2周期を単位期間として、各単位期間内に前記エッジ検出部から出力された信号変化点の位相番号に基いて、前記同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号とを決定することを特徴とする請求項4に記載のビット同期回路。
- 前記エッジ検出部が、受信信号の変化点の種別と、信号変化点に同期したクロックの位相番号とを出力し、
前記最適位相判定部が、受信信号に現れるパルスの前端エッジに対応する位相番号を前記同期位相クロックの位相番号とし、時間軸上で隣接する2つの変化点に対応した2つの位相番号から前記最適なデータ取込みクロックの位相番号を決定することを特徴とする請求項5に記載のビット同期回路。 - 前記多相クロック生成部が、前記装置内基準クロックと同一周期で互いに位相の異なるn相のクロックと、前記装置内基準クロックと同一周期で互いに位相の異なるm相(m≧n)のクロックを生成し、
前記初期位相決定部が、上記n相クロックを使用して受信信号の変化点を検出し、
前記クロック切替え部が、上記m相クロックの中から前記位相追従部に供給すべきデータ取込みクロックと位相検出クロックを選択することを特徴とする請求項1〜請求項6の何れかに記載のビット同期回路。 - 前記初期位相決定部の動作期間と前記位相追従部の動作期間とが同期モード切替え信号によって切替えられることを特徴とする請求項1〜請求項7の何れか記載のビット同期回路。
- 前記同期モード切替え信号が、各バーストデータの受信前に前記初期位相決定部を起動した後、予想される最進位相のバーストデータが受信された場合のプリアンブル完了タイミングで、前記初期位相決定部の動作期間から前記位相追従部の動作期間に切り替えることを特徴とする請求項8に記載のビット同期回路。
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