JP2010219745A - データ再生回路 - Google Patents

Abstract

【課題】バースト光信号が入力された場合のロックアップ動作を高速に行うデータ再生回路を得ること。
【解決手段】本発明にかかるデータ再生回路は、ＶＣＯ４で生成したクロックと入力データとを比較し、比較結果に基づいてＶＣＯ４への入力電圧を調整するＰＬＬ回路（周波数・位相比較器１，フィルタ処理回路２，ＶＣＯ４）と、ＶＣＯ４で生成されたクロックを利用して入力データを識別再生する識別回路６と、各子局装置からの送信スケジュールに基づいて、データ入力区間を特定する受信タイミング生成回路８と、を備え、ＰＬＬ回路は、第１のデータ入力区間が終了後、その次の第２のデータ入力区間が開始するまでの区間では、第１のデータ入力区間に含まれるＥＯＢ区間でＶＣＯ４への入力としていた電圧信号を、ＶＣＯ４へ継続して入力させる。
【選択図】図１

Description

本発明は、入力されたバースト光信号からクロックを抽出しデータをリタイミング再生するデータ再生回路に関する。

インターネットの一般家庭への普及や、双方向データ通信、高精細映像サービスなどの急激な拡大により、通信事業者親局舎から近端のローカルな収容地域を対象とした加入者系通信網においては、大幅な高速化，広帯域化が要求されている。この要求に応えるため、近年、広帯域な光信号および光ファイバを用いることで電気信号および同軸ケーブルを用いたＡＤＳＬ等より大幅な高速化，広帯域化が可能なＦＴＴＨ（Fiber-to-the-home）サービスの本格的な市場展開が開始され、加入者系を対象とした光アクセスサービスへの加入者数は指数関数的な増大を見せている。

この広帯域な光アクセスサービスを収容する通信システム方式としては、光ファイバ及び加入者分岐用光カプラを用いて親局装置（ＯＬＴ：Optical Line Terminal）と加入者装置（ＯＮＵ：Optical Network Unit）を１対多接続にて双方向に結ぶＰＯＮ（Passive Optical Networks）システムが主流となっている。ＰＯＮシステムについては、例えば下記非特許文献１にシステム構成が国際標準仕様として開示されている。

非特許文献１で規定されたＰＯＮシステムでは、各ＯＮＵからＯＬＴに向けた上り方向の光信号の収容方法として、ＯＮＵからの光信号をバースト的に間欠（オン・オフ）させ、時間的に多重化したＴＤＭＡ（Time Division Multiplex Access）方式が要求されている。バースト光信号を用いたＴＤＭＡ方式では時間的に光信号が重ならないように各ＯＮＵからの上り信号を多重化するため、一芯の光ファイバ伝送路を介して一つのＯＬＴにより、同一の送信光波長帯を有する複数のＯＮＵが収容可能となる。これにより、複数の加入者（ＯＮＵ）間で高価な親局装置であるＯＬＴを共有することが可能となり、システムの低コスト化が効率よく実現できる。

このようなＰＯＮシステムの持つコスト的に効果的なシステム形態が、各加入者当りのサービスコストの低減を実現し、光アクセスサービスへの加入者数をさらに増加させる最も重要な要因となっている。

一方、このバースト光信号を用いたＴＤＭＡ方式による複数加入者収容方式はシステムコストを低減するといった大きな利点を有する一方で、バースト光を高速に受信するための技術的な課題が多数存在する。特に、バースト光受信の重要な課題として、バースト光信号データからクロック情報を抽出し、データをリタイミング再生するバーストデータ再生回路における高速なクロック抽出手段の実現がある。高速なクロック抽出は、バーストデータ再生に必要な余長時間を短縮しシステムのスループットを向上するため必須な技術であるが、下記非特許文献１には具体的な回路方式や回路構成については示唆されていない。

ところで、入力データからクロックを抽出する具体的な方法として、帰還制御型ＰＬＬ（Phase Locked Loop）を用いたクロック抽出方法が一般的に適用される。このＰＬＬ方式は、入力データ信号と、ＰＬＬループが持つ発振器の位相，周波数情報を比較し、比較信号（比較結果）に基づいて発振器の発振周波数を調整してデータ信号の周波数成分と同期させ、抽出クロックとして出力する。ここで、発振器を制御する比較信号はデータ信号と発振器の位相、周波数誤差検出情報の積分値として生成されることが一般的であり、この積分回路の持つ時定数が大きい場合には、非常に遅い低周波数応答を持った制御信号となる。このため、一般的な帰還制御型ＰＬＬを用いたクロック抽出回路においては、回路規模が簡素化できる，集積化が容易である，ジッタ特性に優れた高精度のクロックを抽出できる，といった利点がある半面、特別な工夫を行わない限り高速な応答特性を得ることは困難となる。

また積分回路の時定数を調整することで所要の高速な応答特性が得られた場合でも、バースト光信号入力時には新たな問題が発生する。すなわち、入力信号がバースト光信号の場合、信号入力が無い区間では、ＰＬＬループの同期状態が外れることとなり、発振器出力は入力データとは周波数、位相ともに無関係の自走周波数発振状態となる。このようなＰＬＬループの同期が外れたアンロックの状態でデータ（信号）が入力されると、データ信号の持つ位相・周波数情報と、ＰＬＬループが自走発振していた発振器の位相・周波数情報の誤差が非常に大きいため、バーストデータが入力されてから安定してクロックが抽出されるまでの時間、すなわちロックアップ時間が誤差に比例して大きくなり、高速な応答特性を著しく妨げることとなる。加えて、このようなアンロックの状態から信号が入力され、所定の位相・周波数に安定する過程においては、通常サイクルスリップと呼ばれる過渡的に大きな振動を繰り返す動作が、あるロック状態からあるロック状態への遷移時間に比べて大幅に長い間持続して発生してしまうため、応答特性をさらに劣化させることとなる。

このような問題を解決する手段の一例が下記特許文献１に記載されている。特許文献１に記載の回路では、帰還制御型ＰＬＬループに、入力信号を検出するキャリア検出回路と、キャリア検出回路からの情報にもとづいて、キャリア信号が検出された場合には入力キャリアと同期するＰＬＬループと、を備え、キャリア信号が検出されない場合には、キャリア信号と同じ周波数情報をもつ別のクロック信号と同期するＰＬＬループとを切り替えることにより、キャリア信号がない場合でもキャリア周波数にＰＬＬループを同期させ、キャリアが入力された場合の高速なロックアップ動作を実現している。

特開２０００−１７４６１６号公報

ＩＥＥＥ ８０２．３−２００５

しかしながら、特許文献１に記載の技術を実際のＰＯＮシステムに適用した場合には、以下の問題が発生する。

まず、特許文献１の図１に示された構成では、キャリア信号と外部クロックとを切り替える際、位相比較器入力で瞬時に比較誤差が最大となる場合が容易にあり、特に当該文献で示されている位相誤差をリニアに出力するＥＸ−ＯＲを用いた位相比較回路では、実際にはロック状態が保てずに、再度アンロック状態からのロックアップ動作を行ってしまう問題が発生することが多々ある。このため、ロックアップ動作を実効的に高速とできない、という問題がある。

また、特許文献１の図９，図１３に示されたような構成においては、ループ同期状態にある電圧レベルと別の電圧源を基準とした電圧レベルを精度良く一致させることは通常困難であり、特にＰＬＬ回路を実現するために多くの場合適用される集積化回路（ＩＣ）として量産レベルにて作成した場合には、この電圧レベルを、製造ばらつきを考慮して個別に制御・調整することはコストを上げる要因となる。また、高速のロックアップ動作を実現するためにはループ利得を大きく設定する必要があり、この電圧レベルの誤差は最終的に周波数誤差として大きくなるため、同期状態を高精度に再現するためにはさらに外部電圧レベル誤差を低減する必要がある。また、電圧源との切り替え制御手段が明らかでなく、過渡的なチャタリングなどにより実効的にロックアップ動作を高速化できない、という問題がある。

この問題を回避する構成として当該文献の図１０，図１４等にキャリア検出信号に応じて同期電圧レベルを保持する構成が開示されているが、本方式に示されるキャリア検出方法ではキャリア断となって同期が外れた状態を検出するため、本質的にキャリアが入力されていた時を保存した同期状態を保持することは出来ない。また、その保持手法が明らかでなく、たとえば保持用のコンデンサを挿入した場合にはループフィルタの時定数が大きくなり、結果的にロックアップ動作の高速化ができないとともに、その保持時間もロックアップ時間と同程度の時定数以下となり、高速ロックアップ、特に、ＰＯＮシステムのようにバースト光信号が入力されない無信号区間が長い場合に同期状態を継続する保持時間を提供できない。

また特許文献１に記載のキャリア検出方式では、誤差として認定する量までクロック数を必要とする。例えば通常同期状態として判断する１００ｐｐｍ以下の誤差を判定するためには１０Ｅ＋４クロック以上のキャリア入力が必要となり、実際にはキャリア入力検出時間・断検出時間が長くかかるため、キャリア入力時から安定したＰＬＬクロックを抽出するまでの時間であるロックアップ時間を実効的に速くすることができない。また、バーストデータ再生回路の前段には、所定の信号振幅を得るために利得の高いリミティング増幅器が入力され、かつ高速データ入力においては差動駆動方式が一般的に適用されているため、無信号状態においても差動状態が完全に平衡にならずにキャリア信号と同等の振幅の雑音データを出力する場合が多々ある。この場合には、キャリア信号と区別するために入力判定基準を厳しくする必要があり、キャリア検出時間が一層必要となることで、ロックアップ時間はより大きくなる、という問題がある。

本発明は、上記に鑑みてなされたものであって、バースト光信号を入力する場合であっても無信号区間でアンロック状態となるのを回避してロックアップ動作を高速に行う（ロックアップを短時間で行う）データ再生回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、バーストデータの送受信を行う光通信システムの親局装置において、入力されたバーストデータを識別再生するデータ再生回路であって、ＶＣＯを備え、当該ＶＣＯで生成したクロックと入力データとを比較し、比較結果に基づいて当該ＶＣＯへの入力電圧を調整するＰＬＬ回路と、前記ＰＬＬ回路のＶＣＯで生成されたクロックを利用して入力データを識別再生する識別再生回路と、各子局装置からの送信スケジュールに基づいて、データ入力がある区間（データ入力区間）を特定するデータ入力区間特定手段と、を備え、前記ＰＬＬ回路は、あるデータ入力区間（第１のデータ入力区間）が終了後、その次のデータ入力区間（第２のデータ入力区間）が開始するまでの区間（データ非入力区間）では、当該第１のデータ入力区間に含まれるＥＯＢ区間で前記ＶＣＯへの入力としていた電圧信号を、当該ＶＣＯへ継続して入力させることを特徴とする。

本発明によれば、データ入力区間でＶＣＯへの入力としていた電圧信号をデータ非入力区間においてもＶＣＯへ継続して入力させるようにしたので、データ入力区間となりバーストデータ入力が再開された場合の周波数・位相同期の初期誤差を低減し、また、アンロック状態を作らないことで、安定した同期状態とするまでの過渡過程であるロックアップ時間を短縮することが可能となり、バースト光信号入力時における高速なロックアップ動作を実現できる、という効果を奏する。

図１は、本発明にかかるデータ再生回路の実施の形態１の構成例を示す図である。 図２は、実施の形態１のデータ再生回路における再生クロック抽出動作のタイミングチャートを示した図である。 図３は、フィルタ処理回路の構成例を示す図である。 図４は、実施の形態２のデータ再生回路の構成例を示す図である。 図５は、周波数・位相比較器の構成例を示す図である。 図６は、周波数・位相比較器のタイミングチャート（シミュレーション結果）を示した図である。 図７は、実施の形態２のデータ再生回路における再生クロック抽出動作のタイミングチャートを示した図である。 図８は、実施の形態３のデータ再生回路の構成例を示す図である。 図９は、実施の形態３のデータ再生回路における再生クロック抽出動作のタイミングチャートを示した図である。

以下に、本発明にかかるデータ再生回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明にかかるデータ再生回路の実施の形態１の構成例を示す図である。このデータ再生回路は、周波数・位相比較器１、フィルタ処理回路２、通過・保持信号生成回路３、電圧制御型発振器（ＶＣＯ：Voltage Controlled Oscillator）４、１／Ｎ分周器５、識別回路６、遅延調整回路７および受信タイミング生成回路８（データ入力区間特定手段に相当）を備え、ＴＤＭＡ方式を適用した光通信システムにおいて、時分割多重送信された光信号を受信する親局の受信装置を構成する。

図１において、周波数・位相比較器１は、２系統の入力信号について、周波数および位相を比較する。フィルタ処理回路２は、周波数・位相比較器１からの入力信号をフィルタリングするループフィルタ２１およびその他の信号処理回路を含み、通過・保持信号生成回路３からの入力信号（通過・保持切り替え信号）に従って、ループフィルタ２１のフィルタリング結果、または、バーストデータの入力がある状態でのフィルタリング結果を保持しておいたものである代替フィルタリング結果を出力する。通過・保持信号生成回路３は、フィルタ処理回路２の動作制御信号である通過・保持切り替え信号を、受信タイミング生成回路８から出力された信号（有効データ区間信号）に基づいて生成する。ＶＣＯ４は、入力信号の電圧レベルに応じた周波数のクロックを生成する。１／Ｎ分周器５は、入力信号を分周し、入力信号に対して周波数が１／Ｎの信号を生成する。識別回路６は、入力データを識別再生する。遅延調整回路７は、入力に対して所定量の遅延を与える。受信タイミング生成回路８は、有効データ区間信号（詳細は後述する）を生成する。

上記構成のデータ再生回路の動作を以下に説明する。なお、動作説明においては簡単化のため、１／Ｎ分周器５の分周比をＮ＝１として、１／Ｎ分周器５は入力信号をそのまま出力するものとする。すなわち、ＶＣＯ４から出力されたクロックがそのまま周波数・位相比較器１に入力されるものとして説明を行う。

時間的に間欠した入力データ（バースト入力データ）は、周波数・位相比較器１および遅延調整回路７に入力され、周波数・位相比較器１は、入力データおよびＶＣＯ４から入力されたクロックについて、周波数と位相を比較する。その結果得られた誤差情報は、フィルタ処理回路２へ入力され、誤差情報を受け取ったフィルタ処理回路２では、ループフィルタ２１が設定されている時定数に応じて、当該誤差情報を積分する。積分結果は、入力データとＶＣＯ４出力のクロックとの比較結果として出力される。ここで、周波数・位相比較１，ループフィルタ２１の構成に限定はなく、これらの構成要素においては、入力されたデータとクロックの周波数・位相比較結果に応じて、入力データの周波数が高い、または位相が進んでいる場合には電圧レベルがループフィルタ２１の時定数に従って増加し、一方、周波数が低い、または位相が遅れている場合には電圧レベルがループフィルタ２１の時定数に従って減少する一般的なＰＬＬ回路と同等な動作を行う。

フィルタ処理回路２において、ループフィルタ２１から出力された電圧レベルは、受信タイミング成生回路８から与えられる有効データ区間信号に基づいて通過・保持信号生成回路で生成された信号（通過・保持切り替え信号）の状態に応じて、以下のように扱われる。すなわち、通過・保持切り替え信号が通過状態を示す場合、ループフィルタ２１の出力がそのままフィルタ処理回路２から出力され、一方、保持状態を示す場合には、保持信号が入力された時点（通過・保持切り替え信号が通過状態から保持状態に変化した時点）のループフィルタ２１の出力（出力電圧レベル）を保持しつつ次に通過信号が与えられるまで（保持状態から通過状態に変化するまで）、その電圧レベルを出力し続ける。

フィルタ処理回路２から出力された電圧レベルはＶＣＯ４に入力され、ＶＣＯ４は、入力された電圧レベルに応じて、発振周波数を変更する。ＶＣＯ４が出力する周波数変更後のクロックは、再び周波数・位相比較器１に入力され、通過・保持信号生成回路３出力が通過状態の場合には、入力データとの帰還制御ループを構成し、本動作を繰り返した後、ＶＣＯ４にて入力データと同期した再生クロックが出力される状態に収束する。通過・保持信号生成回路３出力が保持状態の場合には、入力データとの帰還制御ループはオープン状態となり、入力データの有無に関わらず、フィルタ処理回路２で保持された電圧レベルにてＶＣＯ４は発振を継続する。また、ＶＣＯ４から出力されたクロックは、周波数・位相比較器１に入力されるとともに、再生クロックとして識別回路６にも入力され、識別回路６は、再生クロックを利用して入力データを識別再生し、再生データとして出力する。遅延調整回路７は、入力データと再生クロック間の識別タイミングを最適とする目的で挿入しており、回路遅延等を補償している。

図２は、実施の形態１のデータ再生回路における再生クロック抽出動作のタイミングチャートを示した図であり、(a)バースト入力データ，(b)有効データ区間信号（受信タイミング生成回路８の出力），(c)通過・保持切り替え信号（通過・保持信号生成回路３の出力），(d)再生クロック（ＶＣＯ４の出力）の動作タイミングの関係を示している。

(a)バースト入力データは、時間的に間欠したバーストパケット（…，バーストパケット＃ｎ−１，バーストパケット＃ｎ，バーストパケット＃ｎ＋１，…）にて構成され、また、各バーストパケットはオーバヘッド区間とデータ区間およびバーストパケットの終了を示すＥＯＢ（End of Burst）パタン区間から構成される。ＰＯＮシステムでは、オーバヘッド区間はバーストデータ再生に必要な予備時間として与えられ、またＥＯＢはバーストパケット終了を判定する予備区間として与えられている。

(b)有効データ区間信号は、バーストパケットが入力されている区間を示し、有効データ入力時にはＨｉレベルを、バーストパケットが入力されていない場合には有効データ無しの区間としてＬｏｗレベルを出力する。ここで、有効データ区間信号は、受信タイミング生成回路８において、ＰＯＮシステム全体の送受信タイミングを管理するスケジューラー（図示せず）で生成された受信タイミング（スケジューリング結果）に基づいて決定される。この有効データ区間信号は、システム内の各ＯＮＵに対するスケジューリング結果（各ＯＮＵに対するデータ送信許可区間）に従って、有効データ区間の開始位置、終了位置を精度よく設定することが可能である。これにより、無信号入力区間にて発生する可能性のある、データ生成回路の前段にあるリミティング増幅器（図示せず）にて自発的に発生する雑音出力の影響を排除し、データ区間のみを正確に区別することができる。また、有効データ区間の開始、及び終了位置をそれぞれオーバヘッド区間、ＥＯＢ区間の間に調整することで、入力データが存在する領域を有効データ区間として指定することができる。これにより、特に保持開始時点をデータが存在する領域とすることが可能であり、同期情報を正確に保持することができる。

(c)入力通過・保持切り替え信号は、有効データ区間信号に基づいて、通過・保持信号生成回路３にて生成され、有効データ入力区間では通過状態を指示するＨｉレベルを出力し、有効データ無し区間では保持状態を指示するＬｏｗレベルを出力する。

(d)再生クロックは、通過・保持切り替え信号に応じて次の様に動作する。すなわち、バーストパケット＃ｎ−１が入力され、通過・保持切り替え信号が通過状態（Ｈｉレベル）となると、入力データとＶＣＯ４出力（クロック）の帰還制御ループが構成され、ロックアップ動作を終了後、ＶＣＯ４は安定した抽出クロックを出力する。その後、通過・保持切り替え信号が保持状態（Ｌｏｗレベル）となると、瞬時に保持状態となる。ここで、図示したように、保持状態に変化するタイミングは、バーストパケット＃ｎ−１が終了する前（ＥＯＢ区間内）であるため、データに同期した電圧レベルを保持することができる。従って、保持電圧レベルと抽出クロック出力状態におけるループフィルタ２１の出力レベルとの間に誤差が無いとすると、ＶＣＯ４からはバーストパケット＃ｎ−１に同期した再生クロック（図示したバーストパケット＃ｎ−１同期クロック）が出力され続ける。再生クロック出力は、バーストパケット間の無信号入力区間の全区間に亘って継続され、ＶＣＯ４は入力データと周波数同期が保たれた状態となっている。この状態で、次のバーストパケット＃ｎが入力され、通過信号（通過状態を示す通過・保持切り替え信号）が出力されると、ＰＬＬ回路（周波数・位相比較器１、フィルタ処理回路２、ＶＣＯ４および１／Ｎ分周器５）はバーストパケット＃ｎと既に周波数同期が確立されているため、位相比較のみの帰還制御ループとなり高速なロックアップ動作を実現できる。以後、バーストパケット入力、間欠状態に応じて同様な動作を繰り返す。

次に、フィルタ処理回路２の詳細動作について説明する。図３は、フィルタ処理回路２の構成例を示す図である。図示したように、フィルタ処理回路２は、抵抗Ｒ１，Ｒ２およびコンデンサＣ１で構成されたループフィルタ２１と、通過・保持切り替え信号により制御されるスイッチ２２と、複数（この例では２個）のトランジスタをダーリントン接続して構成した出力回路２３とを含んでおり、特徴として、ループフィルタ２１を構成しているコンデンサＣ１が電圧レベルを保持するためのコンデンサとしても動作するような構成としている。

このフィルタ処理回路２では、通過・保持切り替え信号が通過状態を示す場合はスイッチ２２を閉じ、周波数・位相比較器１（図１参照）からの入力信号（周波数・位相比較器出力）をそのままループフィルタ２１にて積分し、出力回路２３から次段のＶＣＯ４に出力する。すなわち通過動作を行う。これに対して、通過・保持切り替え信号が保持状態を示す場合には、スイッチ２１を開き、コンデンサＣ１に充電されたチャージ量、すなわちスイッチ２２が開けられる瞬間の電圧レベルを次段のＶＣＯ４に出力することにより、位相比較器１の出力によらず一定の電圧レベルを保持・出力する保持動作を行う。電圧レベル（保持電圧レベル）は、コンデンサＣ１にチャージされた電荷が出力回路２３を介して放電されるに従い徐々に低下するが、出力回路２３を電流利得の大きい回路構成、たとえば図３に示したようなダーリントン接続とすることで、無信号区間（時間）にて放電する電荷量を無視できるレベルとすることができる。

このような回路構成とすることで、通過・保持切り替え時の電圧レベルを連続的なアナログ量として保持することが可能となり、誤差を無視できる程度に抑圧し、また無信号区間（時間）にて安定した電圧レベルを保持することが可能となる。また、コンデンサＣ１の値を適切に選ぶことで、ロックアップの高速化に必要なループフィルタ２１の時定数の高速化と、無信号区間の全区間に亘って十分安定した電圧レベルを出力できる。さらに、ループフィルタ２１をラグ・リードフィルタ構成とすることで、ＰＬＬループのロックアップ時間の短縮に必要なＰＬＬ帰還制御ループのダンピング特性、振動特性と保持特性をある程度独立に調整でき、さらに簡易にＰＬＬループを最適化することが可能となる。

このように、本実施の形態のデータ再生回路において、フィルタ処理回路は、データ入力がある場合、ループフィルタによるフィルタリング結果を後段のＶＣＯに対して出力し、また、上り方向の送信スケジューリング結果に基づいてデータ入力がある区間（有効データ入力区間）を特定し、この区間が終了する前にフィルタリング結果（電圧レベル）を保持し、その後、次の有効データ入力区間となるまでの間（無信号区間）においては、ループフィルタによるフィルタリング結果に代えて、保持しておいた信号を使用して帰還制御を行うこととした。これにより、たとえばデータ再生回路がＰＯＮシステムに適用され、時間的に間欠したバーストデータが入力される場合であっても、その無信号区間において、常に、バーストデータ入力がある場合の周波数と同期したＶＣＯクロックを安定的に提供することが可能となり、バーストデータ入力が再開された場合の周波数・位相同期の初期誤差を低減し、加えてアンロック状態を作らないことで、安定した同期状態とするまでの過渡過程であるロックアップ時間を短縮することが可能となり、バースト光信号入力時における高速なロックアップ動作を実現できる。

実施の形態２．
図４は、実施の形態２のデータ再生回路の構成例を示す図である。本実施の形態のデータ再生回路は、実施の形態１で説明したデータ再生回路（図１参照）の周波数・位相比較器１を周波数・位相比較器１ａに置き換え、さらに、利得可変増幅器９を追加した構成である。そのため、本実施の形態では、これらの周波数・位相比較器１ａおよび利得可変増幅器９の動作を中心に説明を行うこととし、実施の形態１のデータ再生回路と同じ構成要素には同一の符号を付して説明を省略する。なお、本実施の形態においても実施の形態１と同様に、１／Ｎ分周器５の分周比をＮ＝１として説明を行う。

本実施の形態のデータ再生回路において、周波数・位相比較器１ａは、実施の形態１で説明した周波数・位相比較器１と同様に、入力データおよびＶＣＯ４から入力されたクロックについて、周波数と位相を比較し、誤差情報を出力する機能を有する。加えて、入力データと入力クロックとの周波数同期を検出した場合、周波数同期信号を用いてその旨を外部へ通知する機能を有する。周波数・位相比較器１ａから出力された誤差情報はフィルタ処理回路２へ入力され、フィルタ処理回路２では実施の形態１で示した処理が実行される。一方、周波数同期信号は、利得可変増幅器９へ入力される。

利得可変増幅器９は、フィルタ処理回路２とＶＣＯ４との間に配置され、周波数・位相比較器１ａからの入力信号（周波数同期信号）および通過・保持信号生成回路３からの入力信号（通過・保持切り替え信号）信号を受け取り、それらの状態に応じたゲインで、フィルタ処理回路２からの入力信号を増幅し、後段のＶＣＯ４に対して出力する。より詳細に動作を説明すると、利得可変増幅器９は、周波数が同期状態であることを周波数同期信号が示している場合、小さな利得で入力信号を増幅し、そうでなければ（周波数が非同期状態であれば）、大きな利得で増幅を行う。ただし、この増幅動作は、通過・保持切り替え信号が通過状態を示す場合にのみ行い、当該信号が保持状態を示す場合には、保持状態に変化した時点の利得設定を保持する（小さな利得での増幅処理を行う）。

図５は、周波数・位相比較器１ａの構成例を示す図である。図示したように、周波数・位相比較器１ａは、２つのサンプルホールド型位相検出回路１１および１２（第１および第２のサンプリング手段に相当）と、周波数検出回路１３（第３のサンプリング手段に相当）と、セレクタ１４とを含み、上述したとおり、入力データ（バースト入力データ）と入力クロック（ＶＣＯ出力クロック）の比較を行い、その誤差情報（比較結果）と周波数同期信号を出力する。周波数・位相比較器１ａの全体動作を以下に説明する。

周波数・位相比較器１ａにおいて、サンプルホールド型位相検出回路１１および１２には、データ（バースト入力データ）とクロック（ＶＣＯ出力クロック）が入力され、サンプルホールド型位相検出回路１１および１２は、バースト入力データの立ち上がりおよび立ち下りエッジにてＶＣＯ出力クロックをサンプリングし、ホールドレベルを出力する。ただし、これらの回路に入力されるクロックのうち、サンプルホールド型位相検出回路１２に入力されるクロックは、他方に対しておよそπ／２遅れて入力される。また、サンプルホールド型位相検出回路１１と１２の回路利得は異なっており、前者は回路利得が低く、後者は回路利得が高く設定されている。なお、これ以降の説明においては、必要に応じて、サンプルホールド型位相検出回路１１をＳ／Ｈ−Ｉ回路１１と呼び、サンプルホールド型位相検出回路１２をＳ／Ｈ−Ｑ回路１２と呼んで区別する。

周波数検出回路１３は、Ｓ／Ｈ−Ｑ回路１２からの出力信号の立ち上がりエッジにてＳ／Ｈ−Ｉ回路１１からの出力信号をサンプリングし、ホールド値を出力する。セレクタ１４は、Ｓ／Ｈ−Ｑ回路１２からの出力信号に応じてＳ／Ｈ−Ｉ回路１１からの入力信号または周波数検出回路１３からの入力信号を選択し、比較結果として出力する。なお、周波数・位相比較器１ａは、Ｓ／Ｈ−Ｑ回路１２からの出力信号を反転して周波数同期信号として出力する。

次に、図５のブロック図およびタイミングチャートを用いて周波数・位相比較器１ａの動作を説明する。図６は、周波数・位相比較器１ａのタイミングチャート（シミュレーション結果）を示した図である。なお、図６の結果が得られた場合のシミュレーション条件は説明が簡単になるような例を設定しており、回路動作を限定するものではない。

図６は、(1)ＶＣＯ出力，(2)ＶＣＯπ／２ずれ出力，(3)入力データ，(4)Ｓ／Ｈ−Ｉ出力，(5)Ｓ／Ｈ−Ｑ出力，(6)周波数検出回路出力，(7)比較結果出力の関係を示しており、(1)ＶＣＯ出力は、Ｓ／Ｈ−Ｉ回路１１に入力されるクロック、(2)ＶＣＯπ／２ずれ出力はＳ／Ｈ−Ｑ回路１２への入力であり、(1)ＶＣＯ出力から位相がおよそπ／２ずれたクロックである。

周波数・位相比較器１ａでは、Ｓ／Ｈ−Ｉ回路１１が(1)ＶＣＯ出力（クロック）を、またＳ／Ｈ−Ｑ回路１２が(2)ＶＣＯπ／２ずれ出力を、(3)入力データの両エッジでそれぞれサンプリングする。このとき、立ち上がりエッジでのサンプリング結果はそのままホールド値として次のサンプリング（立ち下がりのサンプリングエッジ）を実行するまで出力し、一方、立ち下がりエッジでのサンプリング結果は反転してホールド値として次のサンプリング（立ち上がりのサンプリングエッジ）を実行するまで出力する。

この結果、Ｓ／Ｈ−Ｉ回路１１，Ｓ／Ｈ−Ｑ回路１２からの出力は、図６の(4)Ｓ／Ｈ−Ｉ出力，(5)Ｓ／Ｈ−Ｑ出力に示したように、周波数・位相ずれに応じたうなり周波数成分の信号となる。ここで、(5)Ｓ／Ｈ−Ｑ出力のＬｏｗレベルの領域は(1)ＶＣＯ出力（クロック）の位相と入力データの位相がおよそ±π／２以内にあることを示す。この場合（(5)Ｓ／Ｈ−Ｑ出力がＬｏｗレベルの場合）、周波数同期状態であるとして、セレクタ１４は(4)Ｓ／Ｈ−Ｉ出力を選択し、比較結果（誤差情報）として出力する。一方、(5)Ｓ／Ｈ−Ｑ出力がＨｉレベルの場合、周波数非同期状態であるとして、セレクタ１４は(6)周波数検出回路出力を選択し、比較結果（誤差情報）として出力する。

上述したように、(6)周波数検出回路出力は、(5)Ｓ／Ｈ−Ｑ出力の立ち上がりエッジにて(4)Ｓ／Ｈ−Ｉ出力をサンプリングしホールドした結果であるため、(1)ＶＣＯ周波数が(3)入力データ周波数より高い場合にはＨｉレベルとなり、(1)ＶＣＯ周波数が入力データ周波数より低い場合にはＬｏｗレベルとなる。

このように、周波数・位相比較器１ａは、周波数・位相比較過程において、ＶＣＯ位相と入力データ位相がおよそ±π／２以内の位相差にない場合、すなわち(5)Ｓ／Ｈ−Ｑ出力がＨｉレベルの区間では、周波数非同期状態と判断し、(6)周波数検出回路出力を(7)比較結果として出力する。一方、ＶＣＯ位相と入力データ位相がおよそ±π／２以内の位相差にある場合、すなわち(5)Ｓ／Ｈ−Ｑ出力がＬｏｗレベルの区間では、周波数同期状態と判断し、位相比較結果である(4)Ｓ／Ｈ−Ｉ出力を(7)比較結果として出力する。

これにより、入力データと入力クロックの周波数同期状態検出に即応した周波数同期信号の生成と、比較結果の出力が可能となる。また、本周波数・位相比較器１ａ自体が、検出利得を大きくした周波数比較動作と、検出利得を小さくした位相比較動作を簡易かつ即応して実現可能なため、高速なロックアップ特性に寄与することができる。

図７は、実施の形態２のデータ再生回路における再生クロック抽出動作のタイミングチャートを示した図である。なお、本実施の形態のデータ再生回路は実施の形態１のデータ再生回路の変形例であるため、実施の形態１で説明したタイミングチャート（図２参照）と異なる部分についてのみ説明を行う。図７は、図２のタイミングチャートに(e)周波数同期信号，(f)利得可変増幅器利得設定値の動作タイミングを追記したものである。

(e)周波数同期信号は、既に説明したとおり、周波数・位相比較器１ａから利得可変増幅器９へ出力される信号であり、周波数・位相比較器１ａへのデータ入力状態に応じて高速に制御され、周波数が同期した場合にはＨｉレベル、非同期となった場合にはＬｏｗレベルとなる。(c)通過・保持切り替え信号が通過状態となり帰還制御ループが形成された初動状態では、同期、非同期を繰り返し、その後安定した同期状態となり、無信号入力区間では非同期状態となる。

(f)利得可変増幅器利得設定値は、(e)周波数同期信号に従い、この信号が非同期状態を示している場合には利得を大きく、同期状態を示している場合には利得を小さくする。

ＰＬＬループでは一般的に、ループ利得を大きくすると過渡応答特性が改善され、高速なロックアップが可能となり、一方、ループ利得を小さくするとジッタ特性が改善され、これらの間にはトレードオフの関係がある。従って、ロックアップ過程において非同期時のループ利得を大きくすることで、さらにロックアップ時間の短縮化が図れる、さらに、同期時はループ利得を小さくすることで、ジッタ特性を改善した安定した帰還制御ループを構成することが可能となる。また、利得可変増幅器９は(c)通過・保持切り替え信号によっても制御され、保持状態では利得が小さい状態を保持する動作を行う。これにより、実施の形態１で説明したデータ再生回路と比較して、保持電圧レベル（保持区間におけるフィルタ処理回路２からの出力電圧）を安定化することができるとともに、無信号区間に入力されるリミティング増幅器等からの雑音に誤同期し、誤った周波数同期信号が出力された場合でも一定の利得状態を保つことが出来る。

このように、本実施の形態のデータ再生回路は、実施の形態１のデータ再生回路が有する機能に加えて、周波数の同期状態に応じて、帰還制御ループで使用する増幅器の利得を変更する（同期していれば小さくし、そうでなければ大きくする）こととした。これにより、実施形態１で示した効果に加えて、ロックアップ時間をさらに短縮化できるとともに、周波数が同期した状態ではジッタ特性を改善した安定した帰還制御ループを実現できる。また、無信号入力区間においては、実施の形態１のデータ再生回路と比較して保持電圧レベルを安定化することができるとともに、リミティング増幅器等からの雑音に誤同期し、誤った周波数同期信号が出力された場合でも一定の利得状態を保つことが出来る。

実施の形態３．
図８は、実施の形態３のデータ再生回路の構成例を示す図である。本実施の形態のデータ再生回路は、実施の形態２で説明したデータ再生回路（図４参照）に対し、セレクタ３１、１／Ｎ分周器３２、周波数・位相比較器３３（比較手段に相当）、周波数誤差検出回路３４および基準クロック生成部３５を追加し、また、通過・保持信号生成回路３を通過・保持信号生成回路３ｂに置き換えた構成である。そのため、本実施の形態では、これらの追加または置き換えられた構成要素の動作を中心に説明を行うこととし、実施の形態２のデータ再生回路と同じ構成要素には同一の符号を付して説明を省略する。なお、本実施の形態においても実施の形態１，２と同様に、１／Ｎ分周器５の分周比をＮ＝１として説明を行う。

本実施の形態のデータ再生回路において、セレクタ３１は、周波数・位相比較器１ａからの入力信号および周波数・位相比較器３３からの入力信号のうちのいずれか一方を、周波数誤差検出回路３４からの入力信号（周波数誤差検出信号）および通過・保持信号生成回路３ｂからの入力信号（通過・保持切り替え信号）の状態に応じて選択し、フィルタ処理回路２へ出力する。１／Ｎ分周器３２は、ＶＣＯ４から出力されたクロックをＮ分周し、周波数・位相比較器３３へ出力する。周波数・位相比較器３３は、１／Ｎ分周器３２からの入力信号と基準クロック生成部３５からの入力信号を比較し、比較結果をセレクタ３１へ出力する。周波数誤差検出回路３４は、１／Ｎ分周器３２からの入力信号と基準クロック生成部３５からの入力信号を監視し、これらの周波数に一定量を超える誤差がある場合、その旨を周波数誤差検出信号にてセレクタ３１へ通知する。基準クロック生成部３５は、システム周波数に同期した基準クロックを生成する。通過・保持信号生成回路３ｂは、受信タイミング生成回路８からの入力信号（有効データ区間信号）および周波数誤差検出回路３４からの入力信号（周波数誤差検出信号）に基づいて、上述した通過・保持切り替え信号と、周波数誤差検出回路３４の動作開始／停止を指示する動作指示信号を生成する。

本実施の形態のデータ生成回路における制御動作のうち、実施の形態２のデータ生成回路と異なる部分を説明する。本実施の形態のデータ生成回路では、ＶＣＯ４から出力されたクロックは、周波数・位相比較器１ａに入力されるとともに、１／Ｎ分周器３２を介して周波数・位相比較器３３にも入力される。周波数・位相比較器３３での比較方式については特に限定しない。周波数・位相比較器３３は、１／Ｎ分周器３２を介してＶＣＯ４から入力された分周後のクロックと、基準クロック生成部３５から受け取った基準クロックと、について、周波数および位相を比較し、得られた比較結果を出力する。比較結果はセレクタ３１へ入力される。ＰＯＮシステムでは、システム全体が基準クロックに周波数同期しているため、データ再生回路への入力データと基準クロックは周波数同期していることとなる。

セレクタ３１は、後述する制御信号に基づいて、バースト入力データとＶＣＯ４の帰還制御ループ（バースト入力データを対象とした、ＶＣＯ４から周波数・位相比較器１ａを経由してセレクタ３１への入力となる経路における帰還制御ループ）、基準クロックとＶＣＯ４の帰還制御ループ（基準クロックを対象とした、ＶＣＯ４から周波数・位相比較器３３経由してセレクタ３１への入力となる経路における帰還制御ループ）を切り替える。

周波数誤差検出回路３４は、１／Ｎ分周器３２から受け取った分周後のクロックと基準クロックとの周波数誤差を検出し、検出した周波数誤差が任意に設定した所定値に達した場合、周波数誤差を検出した旨をセレクタ３１および通過・保持信号生成回路３ｂへ通知する。なお、通過・保持信号生成回路３ｂからの指示に従い、周波数誤差検出動作の開始および停止を行う。ここで、周波数誤差検出回路３４は、一般的なクロックパルス数カウント方式などを用いて実現してもよい。すなわち、基準クロックを用いて一定時間（パルス）をカウントする間に１／Ｎ分周器３２から入力されたクロック（ＶＣＯクロック）のパルス数もカウントし、ＶＣＯクロックのカウント値が目標範囲よりもずれた場合に周波数誤差ありと判断する。またこのとき、周波数誤差信号を出力する（更新する）。周波数誤差信号はラッチ信号であり、次に透過情報信号が入力され、その結果、通過・保持信号生成回路３ｂから動作停止指示が発行されるまで論理レベルが固定される。セレクタ３１は、周波数誤差検出信号がラッチされている場合（周波数誤差を検出した場合）、ＶＣＯ４と基準クロックの帰還制御ループ（周波数・位相比較器３３からの入力）を選択し、後段のフィルタ処理回路２へ出力する。その後、通過情報信号（バーストデータ）が入力され、その結果、ラッチ状態が解除されると、セレクタ３１はＶＣＯ４と入力バーストデータの帰還制御ループ（周波数・位相比較器１ａからの入力）選択に切り替える。

また、通過・保持信号生成回路３ｂは、周波数誤差検出信号がラッチされている状態においても、通過・保持切り替え信号の状態を通過状態に設定する。すなわち、通過・保持信号生成回路３ｂは、受信タイミング生成回路８からの有効データ区間信号がＨｉの場合（有効データ入力時）、および、周波数誤差検出回路３４で周波数誤差が検出された場合に、通過・保持切り替え信号の状態を通過状態とする。なお、通過・保持信号生成回路３ｂは、有効データ区間信号がＨｉに変化した場合には、通過・保持切り替え信号の状態を通過状態とするとともに、周波数誤差検出回路３４に対して周波数誤差検出動作の停止を指示する。一方、周波数誤差検出信号がラッチされた場合には、停止指示は行わない。また、通過・保持信号生成回路３ｂは、有効データ区間信号がＬｏｗに変化した場合、周波数誤差検出回路３４に対して周波数誤差検出動作の開始を指示する。

図９は、実施の形態３のデータ再生回路における再生クロック抽出動作のタイミングチャートを示した図である。なお、本実施の形態のデータ再生回路は実施の形態２のデータ再生回路の変形例であるため、実施の形態２で説明したタイミングチャート（図７参照）と異なる部分についてのみ説明を行う。図９は、図７のタイミングチャートに(g)周波数誤差検出信号の動作タイミングを追記したものである。

周波数誤差検出回路３４は、(b)有効データ区間信号が有効データ無し区間となるエッジ（立ち下りエッジ）に応じて通過・保持信号生成回路３ｂから発行される動作開始指示信号に従って初期化リセットされ、周波数誤差検出を開始する。無信号区間が非常に長い時間続いた場合、保持電圧レベル（保持区間におけるフィルタ処理回路２からの出力電圧）がチャージ電荷の放電に従って徐々に変化することにより、ＶＣＯ４出力クロックが入力データと周波数同期していた状態から外れることとなる。この場合、周波数誤差検出回路３４は、この同期外れを所定の周波数誤差として検出し、(g)周波数誤差検出信号をＨｉレベルにラッチする。セレクタ３１は、(g)周波数誤差検出信号がＨｉとなった場合には、周波数・位相比較器３３からの入力信号を出力するように切り替える。またこのとき、通過・保持信号生成回路３ｂは、通過・保持切り替え信号を通過状態に切り替える。この結果、ＶＣＯ４は基準クロックとの帰還制御ループとなり、基準クロックと同期したクロックがＶＣＯ４から出力されることとなる。その後、(a)バースト入力データが再び入力され(b)有効データ区間信号が有効データ入力区間に変化すると、通過・保持信号生成回路３ｂから動作停止指示信号が発行され、(g)周波数誤差検出信号がリセットされる。その結果、セレクタ３１は、周波数・位相比較器１ａからの入力信号を出力するように切り替え、ＶＣＯ４とバースト入力データとの帰還制御ループとなり前述のクロック抽出過程を繰り返す。

このように、本実施の形態のデータ再生回路は、実施の形態２のデータ再生回路が有する機能に加えて、さらに、入力データと周波数同期している基準クロックを利用して、入力データとの間の周波数同期状態を監視し、周波数誤差が一定レベルに達したことを検出した場合には、基準クロックを利用して帰還制御ループ動作を継続することとした。これにより、実施の形態１，２で示した効果に加えて、データ入力が長い時間無い状態から次にバーストパケットが入力された場合でも、周波数・位相同期の初期誤差を低減し、アンロック状態を低減することが可能となり、安定した同期状態とするまでの過渡過程であるロックアップ時間を短縮することが可能となる。すなわち、バースト光信号入力時における高速なロックアップ動作を実現できる。

なお、本実施の形態では、実施の形態２のデータ再生回路を変形した場合の動作について説明したが、実施の形態１のデータ再生回路（図１参照）を同じように変形することも可能である。その場合の構成は、本実施の形態のデータ再生回路（図８参照）の周波数・位相比較器１ａを周波数・位相比較器１に置き換え、利得可変増幅器９を削除したものとなる。

以上のように、本発明にかかるデータ再生回路は、バースト光信号の受信装置におけるクロック再生に有用であり、特に、複数の加入者側装置からＴＤＭＡ送信されたバースト光信号を受信する親局側の受信装置に適している。

１，１ａ，３３ 周波数・位相比較器
２ フィルタ処理回路
３，３ｂ 通過・保持信号生成回路
４ 電圧制御型発振器（ＶＣＯ）
５，３２ １／Ｎ分周器
６ 識別回路
７ 遅延調整回路
８ 受信タイミング生成回路
９ 利得可変増幅器
１１，１２ サンプルホールド型位相検出回路
１３ 周波数検出回路
１４ セレクタ
２１ ループフィルタ
２２ スイッチ
２３ 出力回路
３１ セレクタ
３４ 周波数誤差検出回路
３５ 基準クロック生成部

Claims (6)

1. バーストデータの送受信を行う光通信システムの親局装置において、入力されたバーストデータを識別再生するデータ再生回路であって、
   ＶＣＯを備え、当該ＶＣＯで生成したクロックと入力データとを比較し、比較結果に基づいて当該ＶＣＯへの入力電圧を調整するＰＬＬ回路と、
   前記ＰＬＬ回路のＶＣＯで生成されたクロックを利用して入力データを識別再生する識別再生回路と、
   各子局装置からの送信スケジュールに基づいて、データ入力がある区間（データ入力区間）を特定するデータ入力区間特定手段と、
   を備え、
   前記ＰＬＬ回路は、あるデータ入力区間（第１のデータ入力区間）が終了後、その次のデータ入力区間（第２のデータ入力区間）が開始するまでの区間（データ非入力区間）では、当該第１のデータ入力区間に含まれるＥＯＢ区間で前記ＶＣＯへの入力としていた電圧信号を、当該ＶＣＯへ継続して入力させることを特徴とするデータ再生回路。
2. 前記ＰＬＬ回路は、
   前記ＥＯＢ区間で前記ＶＣＯへの入力としていた電圧信号を、当該ＶＣＯへ継続して入力させるための構成として、
   データ入力区間で閉じた状態となり、前段からの入力である、前記ＶＣＯで生成したクロックと入力データとの比較結果を出力するスイッチと、
   前記スイッチからの出力を積分するループフィルタと、
   前記スイッチが開いた状態では、前記ループフィルタの時定数を構成するコンデンサに蓄積された電荷を後段のＶＣＯ出力する、当該コンデンサからの放電電流の時間変動が無視できる程度に高い電流利得を持つ出力回路と、
   を備えることを特徴とする請求項１に記載のデータ再生回路。
3. 前記ＰＬＬ回路は、
   前記データ入力区間での動作を対象として、前記ＶＣＯで生成したクロックと入力データの比較処理で得られる、これらのクロックと入力データが周波数同期状態にあるかどうかを示す周波数比較結果に応じて、状態毎に異なる利得で当該ＶＣＯへの入力信号を増幅する利得可変増幅器、
   をさらに備えることを特徴とする請求項１または２に記載のデータ再生回路。
4. 前記ＰＬＬ回路は、
   前記ＶＣＯで生成したクロックと入力データを比較するための構成として、
   入力データを前記ＶＣＯで生成したクロックの両エッジでサンプリングし、立ち上がりエッジでのサンプリング結果はそのまま、一方、立ち下りエッジでのサンプリング結果は反転して、次のサンプリングタイミングとなるまで出力する第１のサンプリング手段と、
   入力データの位相をπ／２遅延させた信号を前記ＶＣＯで生成されたクロックの両エッジでサンプリングし、立ち上がりエッジでのサンプリング結果はそのまま、一方、立ち下りエッジでのサンプリング結果は反転して、次のサンプリングタイミングとなるまで出力する第２のサンプリング手段と、
   前記第１のサンプリング手段の出力信号を、前記第２のサンプリング手段の出力信号の立ち上がりエッジでサンプリングし、次のサンプリングタイミングとなるまで出力する第３のサンプリング手段と、
   前記第２のサンプリング手段の出力がＬｏｗレベルの場合、前記第１のサンプリング手段からの出力信号を比較結果として出力し、一方、前記第２のサンプリング手段の出力がＨｉレベルの場合、前記第３のサンプリング手段からの出力信号を比較結果として出力するセレクタと、
   を備え、
   前記第２のサンプリング手段の出力がＬｏｗレベルの場合に、前記ＶＣＯで生成したクロックと入力データが周波数同期状態にあると判定することを特徴とする請求項３に記載のデータ再生回路。
5. 前記第２のサンプリング手段における回路利得を前記第１のサンプリング手段における回路利得よりも高い値としたことを特徴とする請求項４に記載のデータ再生回路。
6. システム周波数に同期した基準クロックを生成する基準クロック生成手段と、
   前記ＶＣＯで生成されたクロックと前記基準クロックの周波数および位相を比較する比較手段と、
   データ非入力区間において、前記ＶＣＯで生成されたクロックと前記基準クロックとの周波数誤差が一定量以下かどうかを判定する周波数誤差検出手段と、
   をさらに備え、
   前記ＰＬＬ回路は、前記周波数誤差検出手段により前記周波数誤差が一定量を超えたと判定された場合、前記ＶＣＯで生成したクロックと入力データとの比較結果に代えて、前記比較手段による比較結果を用いて前記ＶＣＯへの入力電圧を調整することを特徴とする請求項１〜５のいずれか一つに記載のデータ再生回路。

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