JP5438055B2 - Cdr回路 - Google Patents
Cdr回路 Download PDFInfo
- Publication number
- JP5438055B2 JP5438055B2 JP2011062821A JP2011062821A JP5438055B2 JP 5438055 B2 JP5438055 B2 JP 5438055B2 JP 2011062821 A JP2011062821 A JP 2011062821A JP 2011062821 A JP2011062821 A JP 2011062821A JP 5438055 B2 JP5438055 B2 JP 5438055B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- output
- frequency
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
また、本発明は、シングルレートのシステムかデュアルレートのシステムかに関係なく汎用的に使用可能なCDR回路を提供することを目的とする。
また、本発明のCDR回路の1構成例は、さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、前記切替信号生成手段は、前記入力信号が所望のデータレートの信号か否かを判定するデータレート判定回路からなることを特徴とするものである。
また、本発明のCDR回路の1構成例において、前記第1のクロック出力回路は、前記入力信号が遷移するタイミングでパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器とからなり、前記第2のクロック出力回路は、前記第1の電圧制御発振器と同一構成の第2の電圧制御発振器からなることを特徴とするものである。
また、本発明のCDR回路の1構成例は、さらに、前記第1の電圧制御発振器の出力と前記第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のCDR回路の1構成例は、さらに、前記再生クロックをn(nは2以上の整数)分周する第1の分周器と、前記第2のクロック出力回路から出力されるクロックをn分周する第2の分周器とを備え、前記第1、第2の分周器の出力は前記選択回路に入力され、前記周波数比較器は、所望のデータレート周波数の1/nの周波数の前記参照クロックと前記選択回路の出力とを比較することを特徴とするものである。
また、本発明のCDR回路の1構成例は、さらに、前記選択回路が前記第2のクロック出力回路の出力クロックを選択している期間において前記第2のクロック出力回路に電源を供給し、前記選択回路が前記再生クロックを選択している期間において前記第2のクロック出力回路への電源供給を停止する電源供給回路を備えることを特徴とするものである。
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、識別回路となるF/F12と、ゲーティング回路13と、G−VCO14と、サブVCO15と、周波数比較器16と、選択回路17とから構成される。
ゲーティング回路13は、入力データ1が「0」から「1」に遷移したときに例えばパルス幅がT/2(Tは入力データ1の周期)のエッジパルスを出力する。なお、ゲーティング回路13は、入力データ1が「1」から「0」に遷移したときにエッジパルスを出力してもよいし、「0」から「1」に遷移したときと「1」から「0」に遷移したときの両方においてエッジパルスを出力するようにしてもよい。
F/F12は、遅延回路11から出力された入力データをG−VCO14から出力された再生クロック2の所定のタイミング(例えば再生クロック2の立ち上がり)でリタイミングして、再生データ3を出力する。
次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G−VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21とから構成される。図1に示した第1の実施の形態との相違は、G−VCO14の後段にメインVCO18を接続し、メインVCO18の出力クロックを再生クロック2とすることと、分周器19,20,21を設けたことにある。メインVCO18の周波数制御端子には、周波数比較器16から出力される周波数制御信号5が入力される。
次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G−VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21と、電源供給回路22とから構成される。図3に示した第2の実施の形態との相違は、サブVCO15およびその後段の分周器20の電源供給を電源供給回路22から行い、切替信号7によって電源の供給と停止を切り替えることにある。
次に、本発明の第4の実施の形態について説明する。図5は本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G−VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21と、データレート判定回路23と、無信号検出回路24と、AND回路25とから構成される。図3に示した第2の実施の形態との相違は、切替信号生成手段として、データレート判定回路23と無信号検出回路24とAND回路25とを備え、データレート判定回路23の出力信号と無信号検出回路24の出力信号との論理積から切替信号7を生成することにある。
次に、本発明の第5の実施の形態について説明する。本実施の形態は、第1〜第4の実施の形態で説明したG−VCO14、サブVCO15、ゲーティング回路13およびメインVCO18の具体的な構成例を説明するものである。
次に、本発明の第6の実施の形態について説明する。図7は本発明の第6の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G−VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21と、バッファ増幅器26とから構成される。図3に示した第2の実施の形態との相違は、G−VCO14の出力とメインVCO18の入力との間にバッファ増幅器26を配置したことである。
本実施の形態では、バッファ増幅器26を第2の実施の形態に適用しているが、第3、第4の実施の形態に適用してもよいことは言うまでもない。また、バッファ増幅器26の代わりに減衰器を用いてもよい。
Claims (9)
- 入力信号に同期した再生クロックを出力する第1のクロック出力回路と、
前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、
前記第1のクロック出力回路と同一周波数のクロックを出力する第2のクロック出力回路と、
前記第1のクロック出力回路から出力される再生クロックと前記第2のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、
前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第1、第2のクロック出力回路の発振周波数を制御する周波数比較器とを備え、
前記選択回路は、少なくとも前記入力信号が無信号である期間において前記第2のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするCDR回路。 - 入力信号に同期した再生クロックを出力する第1のクロック出力回路と、
前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、
前記第1のクロック出力回路と同一周波数のクロックを出力する第2のクロック出力回路と、
前記第1のクロック出力回路から出力される再生クロックと前記第2のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、
前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第1、第2のクロック出力回路の発振周波数を制御する周波数比較器とを備え、
前記選択回路は、少なくとも前記入力信号が所望のデータレート以外の信号である期間において前記第2のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするCDR回路。 - 請求項1に記載のCDR回路において、
さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、
前記切替信号生成手段は、前記入力信号が入力されているか否かを判定する無信号検出回路からなることを特徴とするCDR回路。 - 請求項2に記載のCDR回路において、
さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、
前記切替信号生成手段は、前記入力信号が所望のデータレートの信号か否かを判定するデータレート判定回路からなることを特徴とするCDR回路。 - 請求項1乃至4のいずれか1項に記載のCDR回路において、
前記第1のクロック出力回路は、前記入力信号が遷移するタイミングでパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器とからなり、
前記第2のクロック出力回路は、前記第1の電圧制御発振器と同一構成の第2の電圧制御発振器からなることを特徴とするCDR回路。 - 請求項5に記載のCDR回路において、
さらに、前記第1の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第1の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記入力信号とタイミングの合ったクロックを出力する第3の電圧制御発振器を備え、
前記第1の電圧制御発振器の出力の代わりに、前記第3の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、
前記周波数制御信号を前記第3の電圧制御発振器にも入力することを特徴とするCDR回路。 - 請求項6に記載のCDR回路において、
さらに、前記第1の電圧制御発振器の出力と前記第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするCDR回路。 - 請求項1乃至7のいずれか1項に記載のCDR回路において、
さらに、前記再生クロックをn(nは2以上の整数)分周する第1の分周器と、
前記第2のクロック出力回路から出力されるクロックをn分周する第2の分周器とを備え、
前記第1、第2の分周器の出力は前記選択回路に入力され、
前記周波数比較器は、所望のデータレート周波数の1/nの周波数の前記参照クロックと前記選択回路の出力とを比較することを特徴とするCDR回路。 - 請求項1乃至8のいずれか1項に記載のCDR回路において、
さらに、前記選択回路が前記第2のクロック出力回路の出力クロックを選択している期間において前記第2のクロック出力回路に電源を供給し、前記選択回路が前記再生クロックを選択している期間において前記第2のクロック出力回路への電源供給を停止する電源供給回路を備えることを特徴とするCDR回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011062821A JP5438055B2 (ja) | 2011-03-22 | 2011-03-22 | Cdr回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011062821A JP5438055B2 (ja) | 2011-03-22 | 2011-03-22 | Cdr回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012199797A JP2012199797A (ja) | 2012-10-18 |
JP5438055B2 true JP5438055B2 (ja) | 2014-03-12 |
Family
ID=47181574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011062821A Expired - Fee Related JP5438055B2 (ja) | 2011-03-22 | 2011-03-22 | Cdr回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5438055B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019026362A1 (ja) * | 2017-08-02 | 2019-02-07 | ソニーセミコンダクタソリューションズ株式会社 | 送信装置、および通信システム |
-
2011
- 2011-03-22 JP JP2011062821A patent/JP5438055B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012199797A (ja) | 2012-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7924076B2 (en) | Data recovery circuit | |
JP4930889B2 (ja) | 位相選択法を利用するバストモードクロックおよびデータ再生回路 | |
US7450677B2 (en) | Clock and data recovery apparatus and method thereof | |
JP5603441B2 (ja) | 信号多重装置 | |
JP5476229B2 (ja) | バーストデータ信号受信方法および装置 | |
KR20090015970A (ko) | Cdr 회로 | |
JPH07221744A (ja) | 同期信号生成装置 | |
KR101706196B1 (ko) | 위상 동기 성능을 개선한 뱅뱅 위상 검출기 | |
JP2007020008A (ja) | 光信号受信装置 | |
KR100261294B1 (ko) | 고속 비복귀 기록 데이터 복구장치 | |
JP5438055B2 (ja) | Cdr回路 | |
JP5177905B2 (ja) | Cdr回路 | |
JP5172872B2 (ja) | クロック・データリカバリ回路 | |
JP5108037B2 (ja) | Cdr回路 | |
JP5502785B2 (ja) | 光受信装置 | |
Gierkink | A 2.5 Gb/s run-length-tolerant burst-mode CDR based on a 1/8th-rate dual pulse ring oscillator | |
JP2007181000A (ja) | タイミング抽出回路 | |
JP5612499B2 (ja) | Cdr回路 | |
JP2010219745A (ja) | データ再生回路 | |
JP5420748B2 (ja) | クロックデータ再生回路 | |
JP5037026B2 (ja) | クロック抽出回路および光受信器 | |
JP3288192B2 (ja) | 同期クロック回路 | |
JP5108036B2 (ja) | Cdr回路 | |
JP5448718B2 (ja) | バーストデータ再生装置 | |
JP2009159114A (ja) | ビット同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131210 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131212 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5438055 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |