JP3431053B2 - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JP3431053B2 JP3431053B2 JP24461796A JP24461796A JP3431053B2 JP 3431053 B2 JP3431053 B2 JP 3431053B2 JP 24461796 A JP24461796 A JP 24461796A JP 24461796 A JP24461796 A JP 24461796A JP 3431053 B2 JP3431053 B2 JP 3431053B2
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Description
【０００１】
【発明の属する技術分野】この発明は例えばＩＣ試験装
置に利用することができるタイミング発生装置に関す
る。
置に利用することができるタイミング発生装置に関す
る。
【０００２】
【従来の技術】ＩＣが正常に動作するか否かを試験する
場合、試験項目の１つに被試験ＩＣに与える信号のタイ
ミングをわずかづつずらし、正常に動作するタイミング
の範囲を測定する試験がある。このような試験を行なう
ためにＩＣ試験装置にはクロックの発生タイミングをわ
ずかづつずらして発生させることができるタイミング発
生装置が備えられている。
場合、試験項目の１つに被試験ＩＣに与える信号のタイ
ミングをわずかづつずらし、正常に動作するタイミング
の範囲を測定する試験がある。このような試験を行なう
ためにＩＣ試験装置にはクロックの発生タイミングをわ
ずかづつずらして発生させることができるタイミング発
生装置が備えられている。
【０００３】図４に従来のタイミング発生装置の構成を
示す。このタイミング発生装置は微小遅延回路１０と、
微小遅延回路１０でわずかづつ遅延されたパルスの何れ
かを選択して取り出す選択回路２０と、選択回路２０の
選択条件を設定するデコーダ３０と、クロックの遅延時
間をクロックの１周期を単位に変化させる計数手段４０
とによって構成される。
示す。このタイミング発生装置は微小遅延回路１０と、
微小遅延回路１０でわずかづつ遅延されたパルスの何れ
かを選択して取り出す選択回路２０と、選択回路２０の
選択条件を設定するデコーダ３０と、クロックの遅延時
間をクロックの１周期を単位に変化させる計数手段４０
とによって構成される。
【０００４】微小遅延回路１０は半導体能動素子を含む
単一回路で構成される遅延素子ＤＹを多段縦続接続した
遅延回路１１と、この遅延回路１１に入力されるパルス
と遅延回路１１を通過したパルスの位相を比較する位相
比較器１２と、位相比較器１２の位相比較結果が常に所
定値（一般に０）に収束するように各遅延素子ＤＹの遅
延量を制御するための制御電圧を発生する制御電圧発生
器１４と、遅延回路１１、位相比較器１２、制御電圧発
生器１４によって構成される閉ループを安定に動作させ
るための周波数特性を決めるフィルタ１３とによって構
成される。
単一回路で構成される遅延素子ＤＹを多段縦続接続した
遅延回路１１と、この遅延回路１１に入力されるパルス
と遅延回路１１を通過したパルスの位相を比較する位相
比較器１２と、位相比較器１２の位相比較結果が常に所
定値（一般に０）に収束するように各遅延素子ＤＹの遅
延量を制御するための制御電圧を発生する制御電圧発生
器１４と、遅延回路１１、位相比較器１２、制御電圧発
生器１４によって構成される閉ループを安定に動作させ
るための周波数特性を決めるフィルタ１３とによって構
成される。
【０００５】遅延回路１１は一般にＣＭＯＳ構造のＩＣ
で構成され、ＩＣ内に形成したバッファ増幅器又はイン
バータ等の単一回路を遅延素子ＤＹとして利用する。Ｉ
Ｃ内部に形成されたバッファ増幅器或はインバータ等の
回路を遅延素子として利用する場合、温度変動によって
遅延時間が変動する欠点がある。このために位相比較器
１２と、フィルタ１３、制御電圧発生器１４が設けられ
るものである。これらの回路によって閉ループを構成
し、遅延時間が常に一定値を維持するように構成したも
のである。
で構成され、ＩＣ内に形成したバッファ増幅器又はイン
バータ等の単一回路を遅延素子ＤＹとして利用する。Ｉ
Ｃ内部に形成されたバッファ増幅器或はインバータ等の
回路を遅延素子として利用する場合、温度変動によって
遅延時間が変動する欠点がある。このために位相比較器
１２と、フィルタ１３、制御電圧発生器１４が設けられ
るものである。これらの回路によって閉ループを構成
し、遅延時間が常に一定値を維持するように構成したも
のである。
【０００６】つまり、図５に示すように遅延回路１１の
遅延時間τを、入力端子ＩＮに入力するクロックＣＬＫ
の１周期分に相当する遅延時間に設定する。従って位相
比較器１２に入力されるクロックは一方が１周期分遅れ
て入力されるため、両方の入力端子にはほぼ同位相で入
力される。遅延回路１１の遅延時間がクロックＣＬＫの
１周期相当時間に安定していれば位相比較器１２の位相
比較結果はゼロの状態に維持されるが、温度が変化する
と各遅延素子ＤＹの遅延時間が変化する。遅延時間が変
化することにより位相比較器１２に入力される２つのパ
ルスの位相がずれるから、その位相差に対応した位相比
較出力を得、その位相比較出力を制御電圧発生器１４に
与えて電圧信号に変換し、その電圧信号を遅延回路１１
を構成する各遅延素子ＤＹの電源電圧として与えること
により、各遅延素子ＤＹの遅延時間を制御し、位相差が
常にゼロの状態に保つことができることになる。例えば
温度が上昇して遅延回路１１の遅延時間が遅くなる方向
に変化した場合には、遅延回路１１に与える電源電圧を
上昇方向に変化させて遅延時間を短かくする方向に制御
する。
遅延時間τを、入力端子ＩＮに入力するクロックＣＬＫ
の１周期分に相当する遅延時間に設定する。従って位相
比較器１２に入力されるクロックは一方が１周期分遅れ
て入力されるため、両方の入力端子にはほぼ同位相で入
力される。遅延回路１１の遅延時間がクロックＣＬＫの
１周期相当時間に安定していれば位相比較器１２の位相
比較結果はゼロの状態に維持されるが、温度が変化する
と各遅延素子ＤＹの遅延時間が変化する。遅延時間が変
化することにより位相比較器１２に入力される２つのパ
ルスの位相がずれるから、その位相差に対応した位相比
較出力を得、その位相比較出力を制御電圧発生器１４に
与えて電圧信号に変換し、その電圧信号を遅延回路１１
を構成する各遅延素子ＤＹの電源電圧として与えること
により、各遅延素子ＤＹの遅延時間を制御し、位相差が
常にゼロの状態に保つことができることになる。例えば
温度が上昇して遅延回路１１の遅延時間が遅くなる方向
に変化した場合には、遅延回路１１に与える電源電圧を
上昇方向に変化させて遅延時間を短かくする方向に制御
する。
【０００７】このようにして、遅延素子ＤＹとしてＩＣ
（温度変動に対して遅延時間が変化する）を用いなが
ら、遅延時間を安定に維持し、各段間から取り出す遅延
パルスの遅延時間を安定に維持させるように構成してい
る。選択回路２０は遅延回路１１の各段間から取り出し
た遅延パルスの何れか一つを選択し、入力されたクロッ
クＣＬＫから１個の遅延素子ＤＹの遅延時間Ｔを最小分
解能とするピッチで、クロックＣＬＫの１周期の間を遅
延素子ＤＹの段数ｎで分割した任意の時間Ｔn 遅延した
パルスを取り出す。
（温度変動に対して遅延時間が変化する）を用いなが
ら、遅延時間を安定に維持し、各段間から取り出す遅延
パルスの遅延時間を安定に維持させるように構成してい
る。選択回路２０は遅延回路１１の各段間から取り出し
た遅延パルスの何れか一つを選択し、入力されたクロッ
クＣＬＫから１個の遅延素子ＤＹの遅延時間Ｔを最小分
解能とするピッチで、クロックＣＬＫの１周期の間を遅
延素子ＤＹの段数ｎで分割した任意の時間Ｔn 遅延した
パルスを取り出す。
【０００８】デコーダ３０は目的とする遅延時間を与え
ることにより選択回路２０を構成するゲートＧ1 〜Ｇn
の何れか一つにＨ論理信号を入力し、Ｈ論理を与えたゲ
ートからタイミングパルスを出力させるために設けられ
ている。また計数手段４０は例えばダウンカウンタを用
いることができる。遅延時間に相当する設定値をダウン
カウンタにセットする。ダウンカウンタはセットされた
数値分のクロックＣＬＫを計数するとその出力がＨ論理
となる。このＨ論理信号をゲートＧ1 〜Ｇn に与えるこ
とにより、設定されたクロックＣＬＫの周期分遅延した
タイミングでゲートＧ1 〜Ｇn にＨ論理を与えることが
でき、そのタイミング以後にデコーダ３０によって選択
されているゲートＧ1 〜Ｇn の何れかに遅延パルスが供
給されると、そのゲートから遅延パルスが取り出され、
出力端子２１に任意の時間遅延されたパルスを出力させ
ることができる。
ることにより選択回路２０を構成するゲートＧ1 〜Ｇn
の何れか一つにＨ論理信号を入力し、Ｈ論理を与えたゲ
ートからタイミングパルスを出力させるために設けられ
ている。また計数手段４０は例えばダウンカウンタを用
いることができる。遅延時間に相当する設定値をダウン
カウンタにセットする。ダウンカウンタはセットされた
数値分のクロックＣＬＫを計数するとその出力がＨ論理
となる。このＨ論理信号をゲートＧ1 〜Ｇn に与えるこ
とにより、設定されたクロックＣＬＫの周期分遅延した
タイミングでゲートＧ1 〜Ｇn にＨ論理を与えることが
でき、そのタイミング以後にデコーダ３０によって選択
されているゲートＧ1 〜Ｇn の何れかに遅延パルスが供
給されると、そのゲートから遅延パルスが取り出され、
出力端子２１に任意の時間遅延されたパルスを出力させ
ることができる。
【０００９】
【発明が解決しようとする課題】上述の説明では位相比
較器１２の位相比較結果が常にゼロの状態に収束するも
のとして説明したが、現実には位相比較器１２の出力側
に何等かのオフセット（誤差電圧）が発生する。このオ
フセットは例えば位相比較器１２の入力側の配線の長さ
の違い、或は配線の断面積の違い、或は位相比較器に使
用している能動素子の動作速度の違い等によってオフセ
ットが発生する。
較器１２の位相比較結果が常にゼロの状態に収束するも
のとして説明したが、現実には位相比較器１２の出力側
に何等かのオフセット（誤差電圧）が発生する。このオ
フセットは例えば位相比較器１２の入力側の配線の長さ
の違い、或は配線の断面積の違い、或は位相比較器に使
用している能動素子の動作速度の違い等によってオフセ
ットが発生する。
【００１０】その様子を図６を用いて説明する。図６は
位相比較器１２の具体的な回路構成を簡素に示したもの
である。位相比較器１２は２個のフリップフロップＦＦ
1 とＦＦ2 及びこのフリップフロップＦＦ1 、ＦＦ2 に
よってオン、オフ制御されるスイッチ素子ＳＷ1 、ＳＷ
2 と、フリップフロップＦＦ1 、ＦＦ2 をリセットさせ
るゲート１２Ａ及び遅延素子１２Ｂとによって構成され
る。
位相比較器１２の具体的な回路構成を簡素に示したもの
である。位相比較器１２は２個のフリップフロップＦＦ
1 とＦＦ2 及びこのフリップフロップＦＦ1 、ＦＦ2 に
よってオン、オフ制御されるスイッチ素子ＳＷ1 、ＳＷ
2 と、フリップフロップＦＦ1 、ＦＦ2 をリセットさせ
るゲート１２Ａ及び遅延素子１２Ｂとによって構成され
る。
【００１１】フリップフロップＦＦ1 とＦＦ2 はＤ型フ
リップフロップが用いられ、そのデータ入力端子Ｄには
Ｈ論理が与えられる。また各クロック入力端子が位相比
較入力端子ＩＮ1 とＩＮ2 に接続され、位相比較すべき
パルスＰ1 とＰ2 が与えられる。スイッチ素子ＳＷ1 と
ＳＷ2 は常時はオンの状態で待機している。フリップフ
ロップＦＦ1 とＦＦ2 にパルスＰ1 、Ｐ2 が与えられる
と、フリップフロップＦＦ1 とＦＦ2 は共にＨ論理を読
み込み、出力端子ＱがＨ論理に反転する。このＨ論理信
号によってスイッチ素子ＳＷ1 とＳＷ2 がオフの状態に
切替られる。フリップフロップＦＦ1 とＦＦ2 が共にＨ
論理を出力した状態に揃うと、ゲート１２Ａがその状態
を検出し、遅延回路１２Ｂを通じてフリップフロップＦ
Ｆ1 とＦＦ2 にリセット信号を与える。
リップフロップが用いられ、そのデータ入力端子Ｄには
Ｈ論理が与えられる。また各クロック入力端子が位相比
較入力端子ＩＮ1 とＩＮ2 に接続され、位相比較すべき
パルスＰ1 とＰ2 が与えられる。スイッチ素子ＳＷ1 と
ＳＷ2 は常時はオンの状態で待機している。フリップフ
ロップＦＦ1 とＦＦ2 にパルスＰ1 、Ｐ2 が与えられる
と、フリップフロップＦＦ1 とＦＦ2 は共にＨ論理を読
み込み、出力端子ＱがＨ論理に反転する。このＨ論理信
号によってスイッチ素子ＳＷ1 とＳＷ2 がオフの状態に
切替られる。フリップフロップＦＦ1 とＦＦ2 が共にＨ
論理を出力した状態に揃うと、ゲート１２Ａがその状態
を検出し、遅延回路１２Ｂを通じてフリップフロップＦ
Ｆ1 とＦＦ2 にリセット信号を与える。
【００１２】このようにして、入力されるパルスＰ1 と
Ｐ2 の何れか一方が他方より早く立上がると、その時間
差分だけスイッチ素子ＳＷ1 又はＳＷ2 がオフになって
いる時間が長くなり、出力端子ＴA とＴB に出力される
パルスＰ11又はＰ22のパルス幅に差が生じ、出力端子Ｔ
A とＴB に出力されるパルスＰ11とＰ22を加算し、その
加算結果を平滑回路１２Ｃで平滑して取り出すことによ
り、出力端子ＴAAとＴ BBに直流電圧を得ることができ
る。
Ｐ2 の何れか一方が他方より早く立上がると、その時間
差分だけスイッチ素子ＳＷ1 又はＳＷ2 がオフになって
いる時間が長くなり、出力端子ＴA とＴB に出力される
パルスＰ11又はＰ22のパルス幅に差が生じ、出力端子Ｔ
A とＴB に出力されるパルスＰ11とＰ22を加算し、その
加算結果を平滑回路１２Ｃで平滑して取り出すことによ
り、出力端子ＴAAとＴ BBに直流電圧を得ることができ
る。
【００１３】この直流電圧の極性は図示する接続関係の
場合に入力パルスＰ2 が入力パルスＰ1 より遅れた場合
は出力端子ＴAAに出力されるパルスＰ11のパルス幅がＰ
22より長くなるため、出力端子ＴAA側の電位がＴBB側の
電位より高くなって、正極性となる。入力パルスＰ2 が
入力パルスＰ1 より進み位相の場合は出力端子ＴBB側の
電位がＴAA側の電位より高くなって負極性となる。
場合に入力パルスＰ2 が入力パルスＰ1 より遅れた場合
は出力端子ＴAAに出力されるパルスＰ11のパルス幅がＰ
22より長くなるため、出力端子ＴAA側の電位がＴBB側の
電位より高くなって、正極性となる。入力パルスＰ2 が
入力パルスＰ1 より進み位相の場合は出力端子ＴBB側の
電位がＴAA側の電位より高くなって負極性となる。
【００１４】上述したように位相比較器１２にはフリッ
プフロップＦＦ1 とＦＦ2 及びスイッチ素子ＳＷ1 とＳ
Ｗ2 が用いられているから、これらフリップフロップＦ
Ｆ1とＦＦ2 及びスイッチ素子ＳＷ1 とＳＷ2 に動作速
度（反転に要する時間）に差が存在すると、その動作速
度の差によってオフセットが発生する。例えば、フリッ
プフロップＦＦ2 の反転に要する時間がＦＦ1 の反転に
要する時間よりΔφだけ長かった（Δφだけ遅れる）場
合には、図７に示すように出力端子ＴB に出力するパル
スＰ22は出力端子ＴAAに出力されるパルスＰ11よりパル
ス幅がΔφだけ狭くなる方向の位相誤差が発生する。こ
の位相誤差Δφは制御電圧ＶC 対遅延時間ＴDYに対して
図８に示すように遅延時間のオフセット誤差ΔＴ Pdとし
て表われる。加えて、これらスイッチ素子、フリップフ
ロップ、ＩＮ1 、ＩＮ2 の相互配線の配線容量の微小な
差によって同様の誤差を生じる。
プフロップＦＦ1 とＦＦ2 及びスイッチ素子ＳＷ1 とＳ
Ｗ2 が用いられているから、これらフリップフロップＦ
Ｆ1とＦＦ2 及びスイッチ素子ＳＷ1 とＳＷ2 に動作速
度（反転に要する時間）に差が存在すると、その動作速
度の差によってオフセットが発生する。例えば、フリッ
プフロップＦＦ2 の反転に要する時間がＦＦ1 の反転に
要する時間よりΔφだけ長かった（Δφだけ遅れる）場
合には、図７に示すように出力端子ＴB に出力するパル
スＰ22は出力端子ＴAAに出力されるパルスＰ11よりパル
ス幅がΔφだけ狭くなる方向の位相誤差が発生する。こ
の位相誤差Δφは制御電圧ＶC 対遅延時間ＴDYに対して
図８に示すように遅延時間のオフセット誤差ΔＴ Pdとし
て表われる。加えて、これらスイッチ素子、フリップフ
ロップ、ＩＮ1 、ＩＮ2 の相互配線の配線容量の微小な
差によって同様の誤差を生じる。
【００１５】この遅延時間のオフセット誤差ΔＴPdは遅
延回路１１を構成する１個の遅延素子ＤＹに配分する
と、その値はΔＴPd／ｎとなり極めて小さい。然し乍ら
ｎ個の遅延素子ＤＹが直列接続されるとその誤差の総和
はｎ個となる。被試験ＩＣに与える信号の位相を漸次ず
らしていく過程で遅延素子ＤＹの遅延時間を１個分ずつ
増加させた場合、最大直列値に達した状態で計数手段４
０に１個分のパルスの遅延時間に桁上げした後に、遅延
素子ＤＹの１個分の遅延時間に戻る際に、その誤差値は
最大値ΔＴPdからΔＴPd／ｎに急変することになる。
延回路１１を構成する１個の遅延素子ＤＹに配分する
と、その値はΔＴPd／ｎとなり極めて小さい。然し乍ら
ｎ個の遅延素子ＤＹが直列接続されるとその誤差の総和
はｎ個となる。被試験ＩＣに与える信号の位相を漸次ず
らしていく過程で遅延素子ＤＹの遅延時間を１個分ずつ
増加させた場合、最大直列値に達した状態で計数手段４
０に１個分のパルスの遅延時間に桁上げした後に、遅延
素子ＤＹの１個分の遅延時間に戻る際に、その誤差値は
最大値ΔＴPdからΔＴPd／ｎに急変することになる。
【００１６】この様子を図９に拡大して示す。図９に示
すように、タイミング発生装置に設定する遅延設定時間
がクロックＣＬＫの周期τに相当する遅延時間を越える
毎に、誤差値がΔＴPdからΔＴPd／ｎに急変するから、
誤差が鋸歯状に変化しリニアリティが悪くなる不都合が
ある。特に高速ＩＣを試験する場合に、そのリニアリテ
ィの悪化に伴なって試験の信頼性が低下する不都合が生
じる。
すように、タイミング発生装置に設定する遅延設定時間
がクロックＣＬＫの周期τに相当する遅延時間を越える
毎に、誤差値がΔＴPdからΔＴPd／ｎに急変するから、
誤差が鋸歯状に変化しリニアリティが悪くなる不都合が
ある。特に高速ＩＣを試験する場合に、そのリニアリテ
ィの悪化に伴なって試験の信頼性が低下する不都合が生
じる。
【００１７】この発明の目的は遅延時間のオフセット誤
差をゼロの状態に設定することができるタイミング発生
装置を提供しようとするものである。
差をゼロの状態に設定することができるタイミング発生
装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】この発明では遅延回路の
遅延時間を位相比較器で位相比較し、その位相比較結果
により遅延時間の変動を検出し、その遅延時間の変動を
相殺する方向に遅延時間を制御して遅延時間を安定化
し、安定したタイミング信号を発生させるタイミング発
生装置において、位相比較器の出力側にオフセット調整
手段を設け、このオフセット調整手段によりオフセット
誤差を０の状態に設定できるように構成したものであ
る。
遅延時間を位相比較器で位相比較し、その位相比較結果
により遅延時間の変動を検出し、その遅延時間の変動を
相殺する方向に遅延時間を制御して遅延時間を安定化
し、安定したタイミング信号を発生させるタイミング発
生装置において、位相比較器の出力側にオフセット調整
手段を設け、このオフセット調整手段によりオフセット
誤差を０の状態に設定できるように構成したものであ
る。
【００１９】この発明の構成によれば、オフセット調整
手段を設けたことにより、位相比較器等で発生するオフ
セット誤差を０の状態に設定することができる。従って
タイミングの設定時間と実際の遅延時間の関係を直線上
に揃えることができる。つまり、遅延時間の変化特性の
リニアリティを向上することができる。これにより、高
速ＩＣであっても信頼性よく試験を行なうことができる
利点が得られる。
手段を設けたことにより、位相比較器等で発生するオフ
セット誤差を０の状態に設定することができる。従って
タイミングの設定時間と実際の遅延時間の関係を直線上
に揃えることができる。つまり、遅延時間の変化特性の
リニアリティを向上することができる。これにより、高
速ＩＣであっても信頼性よく試験を行なうことができる
利点が得られる。
【００２０】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図４と対応する部分には同一符号を付して示す。こ
の発明では位相比較器１２の出力側にオフセット調整手
段１５を設ける。このオフセット調整手段１５を調整す
ることにより、位相比較器１２に入力されるパルスＰ1
とＰ2 の位相差が０の状態であれば位相比較器１２の出
力端子Ｔ A とＴB に出力される位相比較結果も０の状態
に設定することができる。
す。図４と対応する部分には同一符号を付して示す。こ
の発明では位相比較器１２の出力側にオフセット調整手
段１５を設ける。このオフセット調整手段１５を調整す
ることにより、位相比較器１２に入力されるパルスＰ1
とＰ2 の位相差が０の状態であれば位相比較器１２の出
力端子Ｔ A とＴB に出力される位相比較結果も０の状態
に設定することができる。
【００２１】図２及び図３にオフセット調整手段１５の
具体的な実施例を示す。図２に示す実施例では位相比較
器に設けられる平滑回路１２Ｃの入力側の端子ＴA とＴ
B の間にスライド抵抗器ＶＲを接続し、その摺動子を負
極電源−Ｖに接続して構成した場合を示す。摺動子の位
置を摺動させることにより出力端子ＴA とＴB 間の正と
負のバランス点を調整することができる。従って位相比
較結果にオフセット誤差が発生した場合は、そのオフセ
ット誤差を相殺するようにオフセット調整手段１５を調
整すればよい。
具体的な実施例を示す。図２に示す実施例では位相比較
器に設けられる平滑回路１２Ｃの入力側の端子ＴA とＴ
B の間にスライド抵抗器ＶＲを接続し、その摺動子を負
極電源−Ｖに接続して構成した場合を示す。摺動子の位
置を摺動させることにより出力端子ＴA とＴB 間の正と
負のバランス点を調整することができる。従って位相比
較結果にオフセット誤差が発生した場合は、そのオフセ
ット誤差を相殺するようにオフセット調整手段１５を調
整すればよい。
【００２２】図３の例ではマイクロコンピュータ等の制
御器によって自動的にオフセット誤差を０に調整できる
ように構成した場合を示す。このためには端子ＴA 又は
ＴBの何れか一方に固定抵抗器Ｒを介して負電圧源に接
続すると共に、他方に電流吸引回路１５Ａを接続し、こ
の電流吸引回路１５Ａに付随して設けたデジタル−アナ
ログ変換器ＤＡに電流吸引値を与えることにより、電流
吸引回路１５Ａの電流値を設定し、この電流値を制御し
て出力端子ＴA とＴB 間のゼロバランスを調整するよう
に構成した場合を示す。
御器によって自動的にオフセット誤差を０に調整できる
ように構成した場合を示す。このためには端子ＴA 又は
ＴBの何れか一方に固定抵抗器Ｒを介して負電圧源に接
続すると共に、他方に電流吸引回路１５Ａを接続し、こ
の電流吸引回路１５Ａに付随して設けたデジタル−アナ
ログ変換器ＤＡに電流吸引値を与えることにより、電流
吸引回路１５Ａの電流値を設定し、この電流値を制御し
て出力端子ＴA とＴB 間のゼロバランスを調整するよう
に構成した場合を示す。
【００２３】図２又は図３の何れの場合も、位相比較結
果にオフセット誤差が発生しても、そのオフセット誤差
を０の状態に調整することができる。
果にオフセット誤差が発生しても、そのオフセット誤差
を０の状態に調整することができる。
【００２４】
【発明の効果】以上説明したように、この発明によれば
位相比較器を用いて遅延回路の遅延時間の変動を検出
し、その遅延時間の変動を打消す方向に遅延回路の遅延
時間を制御して安定したタイミング信号を発生させる構
成のタイミング発生装置において、位相比較器の出力側
にオフセット調整手段１５を設けたから、位相比較器１
２の出力側にオフセット誤差が発生しても、このオフセ
ット調整手段１５によって、そのオフセット誤差をゼロ
の状態に調整することができる。
位相比較器を用いて遅延回路の遅延時間の変動を検出
し、その遅延時間の変動を打消す方向に遅延回路の遅延
時間を制御して安定したタイミング信号を発生させる構
成のタイミング発生装置において、位相比較器の出力側
にオフセット調整手段１５を設けたから、位相比較器１
２の出力側にオフセット誤差が発生しても、このオフセ
ット調整手段１５によって、そのオフセット誤差をゼロ
の状態に調整することができる。
【００２５】よって、タイミング発生装置から出力する
タイミング信号のタイミングをわずかずつずらして発生
させても、タイミングのズレの量が途中で大きく急変す
るような不都合が発生することがない。よって高速ＩＣ
を試験する場合でも、信頼性ＩＣ試験を行なうことがで
きる利点が得られる。
タイミング信号のタイミングをわずかずつずらして発生
させても、タイミングのズレの量が途中で大きく急変す
るような不都合が発生することがない。よって高速ＩＣ
を試験する場合でも、信頼性ＩＣ試験を行なうことがで
きる利点が得られる。
【図１】この発明の実施形態を説明するためのブロック
図。
図。
【図２】この発明の要部の具体的な実施例を説明するた
めの接続図。
めの接続図。
【図３】図２と同様の接続図。
【図４】従来のタイミング発生装置を説明するためのブ
ロック図。
ロック図。
【図５】図４の動作を説明するための波形図。
【図６】図４に示したタイミング発生装置に用いる位相
比較器の構成を詳しく説明するための接続図。
比較器の構成を詳しく説明するための接続図。
【図７】図６に示した位相比較器で発生する不都合を説
明するための波形図。
明するための波形図。
【図８】図７で説明した不都合によって発生する遅延時
間のオフセット誤差を説明するためのグラフ。
間のオフセット誤差を説明するためのグラフ。
【図９】図８に示した遅延時間のオフセット誤差によっ
て発生する遅延時間のリニアリティを説明するためのグ
ラフ。
て発生する遅延時間のリニアリティを説明するためのグ
ラフ。
１０ 微小遅延回路
１１ 遅延回路
１２ 位相比較器
１３ フィルタ
１４ 制御電圧発生器
１５ オフセット調整手段
２０ 選択回路
３０ デコーダ
４０ 計数手段
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/135
G01R 31/3183
G06F 1/04 301
Claims (3)
- 【請求項１】 Ａ．半導体能動素子を含む単一回路によ
って構成される遅延素子を縦続接続して構成した遅延回
路と、 Ｂ．この遅延回路に与えられる入力クロックと、遅延回
路から出力される出力パルスの位相差を検出する位相比
較器と、 Ｃ．この位相比較器から出力される位相比較結果が常に
０に収束するように上記遅延素子に与える電源電圧を制
御し、遅延素子の遅延時間を一定値に維持させる制御電
圧発生器と、 Ｄ．上記位相比較器の出力が入力され、上記位相比較器
へ入力される上記入力クロックと出力パルスとの位相差
が０の状態であれば、位相比較結果が０の状態を上記制
御電圧発生器側に出力するオフセット調整手段と、 Ｅ．上記遅延回路を構成する遅延素子の各段間から取り
出され、遅延回路の入力クロックのタイミングからわず
かずつ遅延されたパルスの何れかを選択して取り出す選
択回路と、 によって構成したことを特徴とするタイミング発生装
置。 - 【請求項２】 請求項１記載のタイミング発生装置にお
いて、上記オフセット調整手段は上記位相比較器に設け
られる平滑回路の入力側の端子間に接続したスライド抵
抗器と、このスライド抵抗器のスライド端子を負極電位
に偏位させる負極電源とによって構成したことを特徴と
するタイミング発生装置。 - 【請求項３】 請求項１記載のタイミング発生装置にお
いて、上記オフセット調整手段は上記位相比較器に設け
られる平滑回路の入力側の端子の一方に接続した固定抵
抗器と、この固定抵抗器の他端を負極電位に偏位させる
負極電源と、他方の端子に接続した電流吸引回路とこの
電流吸引回路の吸引電流値を設定するデジタル−アナロ
グ変換器とによって構成したことを特徴とするタイミン
グ発生装置。
Priority Applications (1)
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|---|---|---|---|
| JP24461796A JP3431053B2 (ja) | 1996-09-17 | 1996-09-17 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24461796A JP3431053B2 (ja) | 1996-09-17 | 1996-09-17 | タイミング発生装置 |
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| JPH1093406A JPH1093406A (ja) | 1998-04-10 |
| JP3431053B2 true JP3431053B2 (ja) | 2003-07-28 |
Family
ID=17121412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24461796A Expired - Fee Related JP3431053B2 (ja) | 1996-09-17 | 1996-09-17 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3431053B2 (ja) |
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-
1996
- 1996-09-17 JP JP24461796A patent/JP3431053B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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