JP4025627B2 - 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、主として半導体集積回路等に搭載されるＤＬＬ（デジタルロックループ）回路に適用されると共に、クロック信号が入力された状態で継続して直列接続された複数の遅延段の入出力箇所からセレクタにより所定のものの遅延を選択して得られる偶数段遅延クロック信号と奇数段遅延クロック信号とを生成する遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路に関する。
【０００２】
【従来の技術】
従来、デジタル信号を対象とした遅延生成に関連する周知技術としては、幾つかのものが挙げられる。一例に係る半導体集積回路では、内部回路で使用する内部クロック信号を外部クロック信号に同期させるＤＬＬ回路を搭載することを基本とした上、クロック信号の周波数に依存せず位相比較を正しく行うように構成（特許文献１）されており、他例に係る半導体集積回路では、同様なＤＬＬ回路を搭載することを基本とした上、クロック信号の遅延時間を精度良く調整し、位相比較を正しく行うように構成（特許文献２）されている。
【０００３】
図４は、特許文献１の遅延回路を応用して構成される従来の遅延調整回路（非特許文献）の基本機能を説明するために示したもので、同図（ａ）は回路構成に関するもの，同図（ｂ）は同図（ａ）の回路における各信号の波形を示したタイミングチャートに関するものである。因みに、この非特許文献は、「２００２年ＶＬＳＩシンポジウム 論文番号９−１ Ａ１−Ｇｂ／ｓ／ｐｉｎ ５１２−Ｍｂ ＤＤＲII ＳＤＲＡＭ ｕｓｉｎｇ ａ ｄｉｇｉｔａｌ ＤＬＬ ａｎｄａ ｓｌｅｗ−ｒａｔｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｕｔｐｕｔ ｂｕｆｆｅｒ；Ｔａｔｓｕｙａ Ｍａｔａｎｏ等」を示している。
【０００４】
この遅延調整回路は、クロック信号を入力（ＣＬＫ入力）して継続して直列接続された複数のＮ段の遅延素子Ｄ（図４中でＤ１，Ｄ２，…，Ｄｎ，Ｄｎ＋１，…，ＤＮとして示されるものを示す；但し、ここではＮ＞ｎであり、ｎは少なくとも４以上の自然数，Ｎは少なくとも７以上の自然数である多段構成を示している）における入出力箇所から１段目の遅延素子Ｄ１の入力側にクロック信号が入力（ＣＬＫ入力）された状態にあって図示されない外部の制御回路からの切り替え制御信号に応じてセレクタＳにより所定のものの遅延を切り替え選択して得られる偶数段遅延クロック信号（Ｅｖｅｎ）と奇数段遅延クロック信号（Ｏｄｄ）とを出力する遅延生成回路１０と、この遅延生成回路１０からの偶数段遅延クロック信号（Ｅｖｅｎ）及び奇数段遅延クロック信号（Ｏｄｄ）を合成して微調整することで内部クロック信号を生成出力する遅延微調整回路２とを備えて構成されている。
【０００５】
具体的に言えば、この遅延調整回路の場合、図４（ｂ）に示されるようなクロック信号の入力（ＣＬＫ入力）に応じて遅延生成回路１０では各遅延素子Ｄの中から遅延素子Ｄｎ，Ｄｎ＋１の遅延を外部の制御信号により切り替え選択可能なセレクタＳにより選択することで偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）が生成出力され、遅延微調整回路２ではそれらの２つの偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）の遅延を合成して遅延微調整した結果、内部クロック信号（内部ＣＬＫ）が得られるようになっている。
【０００６】
ここで、遅延生成回路１０から偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）として出力される遅延は、外部からの切り替え制御信号によりセレクタＳで遅延素子Ｄｎ，Ｄｎ＋１の遅延が選択されている場合、ＤＬＬ回路に適用されたときにＤＬＬのロックする位置が遅れると、同様に外部からの切り替え制御信号によりセレクタＳで次には遅延素子Ｄｎ＋２，Ｄｎ＋１、その次には遅延素子Ｄｎ＋２，Ｄｎ＋３を切り替え選択するという具合いに偶数段遅延クロック信号（Ｅｅｖｎ），奇数段遅延クロック信号（Ｏｄｄ）が交互に切り替わるように動作制御される。
【０００７】
近年、ＤＬＬ回路に要求される動作周波数は高速化されているため、例えば図５に示されるように、上述した図４に示した遅延調整回路１の入力側に初段回路３を直列接続し、初段回路３の入力側及び遅延調整回路１の出力側に位相比較回路４を並列に接続して構成したＤＬＬ回路において、１周期でＤＬＬのロックを行う場合を想定すると、初段回路３の遅延量と遅延調整回路１の遅延生成回路１０の遅延量との総和である総遅延量の最小（Ｍｉｎ）値が１周期以下である必要がある。上記の非特許文献（論文）では、高速化対応のためにＤＬＬ回路の遅延自体は２周期となっているが、遅延が長い場合、遅延素子も増えると共に、電源ノイズによる遅延の変化も大きくなってジッタ量が増大するため、ＤＬＬ回路としては１周期の遅延でロックすることが望ましい。又、２周期の遅延でロックする構成としても、更に高速化した場合には、ＤＬＬ回路自体の遅延を小さくする必要がある。
【０００８】
こうした場合に遅延調整回路１における遅延生成回路１０の好ましい例として、上述した論文では２５６段の遅延から偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）の遅延を選択する構成のものが取り上げられており、２５６段の遅延から２つの遅延を選び得るように４系統の入力から１系統を選択出力するタイプの４：１セレクタを用いて構成した場合、概略的には図６に示されるように、各遅延が４段構成された上で４：１セレクタが４段の遅延をそれぞれ選択する階層状の構成となる。
【０００９】
【特許文献１】
特開２００１−５６７２３号公報（要約の課題並びに発明の詳細な説明における技術分野）
【００１０】
【特許文献２】
特開２００１−１１１３９４号公報（要約の課題並びに発明の詳細な説明における技術分野）
【００１１】
【発明が解決しようとする課題】
上述した遅延調整回路の場合、近年のＤＬＬ回路に要求される動作周波数の高速化に十分対応できるようにするためには遅延生成回路において遅延の段数を増加させた構成とする必要があるが、遅延の段数が増加するとセレクタの段数（総数）も増えることになり、このセレクタの総数が結果として遅延調整の基本動作を遅くする要因となっている（例えば図６で説明したような２５６段の遅延を４段構成として４：１セレクタを用いる場合、段数的には最終段の出力が１段となるものの、回路設計を担う技術者には周知であるように遅延出力に２５６個のトランジスタＴｒを用いると階層状の総数が多いセレクタの構成部分で電気的な負荷が付加されることで結果的に基本動作が遅くなる）という問題がある。
【００１２】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、遅延の段数及びセレクタの段数を増加させてもセレクタでの遅延を最小限にできる安定した迅速動作が可能な遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によれば、継続して直列接続された複数のＮ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じてセレクタにより所定の遅延素子の遅延を切り替え選択して得られる偶数段遅延クロック信号と奇数段遅延クロック信号とを出力して遅延生成する際、該セレクタとして２系統の入力から１系統を選択出力するタイプの２：１セレクタを用いた上、該Ｎ段の遅延素子における該入出力箇所の１つおきのものからの出力である該１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる該偶数段遅延クロック信号を遅延出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタによって該偶数段遅延クロック信号を出力可能とすると共に、該Ｎ段の遅延素子における該入出力箇所の１つおきのものからの出力である該１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して該切り替え制御信号により切り替え選択された段目のセレクタによる該奇数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタによって該奇数段遅延クロック信号を遅延出力可能とした遅延生成方法が得られる。
【００１４】
この遅延生成方法において、Ｎ段の遅延素子の遅延量をそれぞれ一定としたこと、或いはＮ段の遅延素子の遅延量を異なる部分を持たせるようにしたことは好ましい。
【００１５】
又、本発明によれば、上記何れか一つの遅延生成方法に基づく遅延調整方法であって、偶数段遅延クロック信号及び奇数段遅延クロック信号を合成して微調整することで内部クロック信号を生成出力する遅延調整方法が得られる。
【００１６】
一方、本発明によれば、継続して直列接続された複数のＮ段の遅延素子と、Ｎ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じて所定の遅延素子の遅延を切り替え選択して偶数段遅延クロック信号と奇数段遅延クロック信号とを出力するセレクタとを備えた遅延生成回路において、セレクタは、２系統の入力から１系統を選択出力するタイプの２：１セレクタであって、偶数段遅延クロック信号を遅延出力可能であるように、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力として１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる該偶数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタと、奇数段遅延クロック信号を遅延出力可能であるように、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力として１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタを通して該切り替え制御信号により切り替え選択された段目のセレクタによる該奇数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタとを備えた遅延生成回路が得られる。
【００１７】
更に、本発明によれば、上記遅延生成回路において、Ｎ段の遅延素子の遅延量はそれぞれ一定である遅延生成回路、或いはＮ段の遅延素子にあっての遅延量は異なる部分を持つ遅延生成回路が得られる。
【００１８】
他方、本発明によれば、上記何れか一つの遅延生成回路を用いた遅延調整回路であって、偶数段遅延クロック信号及び奇数段遅延クロック信号を合成して微調整することで内部クロック信号を生成出力する遅延微調整回路を備えた遅延調整回路が得られる。
【００１９】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照して詳細に説明する。最初に、本発明の遅延生成方法の技術的概要について説明する。本発明の遅延生成方法は、継続して直列接続された複数のＮ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じてセレクタにより所定の遅延素子の遅延を切り替え選択して得られる偶数段遅延クロック信号（Ｅｖｅｎ）と奇数段遅延クロック信号（Ｏｄｄ）とを出力して遅延生成する際、セレクタとして２系統の入力から１系統を選択出力するタイプの２：１セレクタを用いた上、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力である１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる偶数段遅延クロック信号（Ｅｖｅｎ）を出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタによって偶数段遅延クロック信号（Ｅｖｅｎ）を遅延出力可能とすると共に、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力である１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目（即ち、ここでのＮは４以上の自然数を示している）の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる奇数段遅延クロック信号（Ｏｄｄ）を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタによって奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能とするものである。
【００２０】
但し、この遅延生成方法において、Ｎ段の遅延素子の遅延量をそれぞれ一定であるようにしたり、或いはＮ段の遅延素子の遅延量を異なる部分を持たせる（例えば所定の段数目以降の遅延量を所定の段数目前のものの遅延量よりも大きくする）ようにしても良い。何れにしても、このような遅延生成方法に基づく遅延調整方法では、偶数段遅延クロック信号（Ｅｖｅｎ）及び奇数段遅延クロック信号（Ｏｄｄ）を合成して微調整することで内部クロック信号を生成出力する。
【００２１】
図１は、上述した本発明の遅延生成方法及びそれに基づく遅延調整方法を適用した一つの実施の形態に係る遅延生成回路１１を含む遅延調整回路の基本構成を示したブロック図である。
【００２２】
この遅延調整回路の場合も、図４に示したものと比べて機能上は継続して直列接続された複数のＮ段の遅延素子Ｄ（図１中でＤ１，Ｄ２，…，Ｄｎ，Ｄｎ＋１，…，ＤＮとして示されるものを示す；但し、ここではＮ＞ｎであり、ｎは少なくとも４以上の自然数，Ｎは少なくとも７以上の自然数である多段構成を示している）と、Ｎ段の遅延素子Ｄにおける入出力箇所から１段目の遅延素子Ｄ１の入力側にクロック信号が入力（ＣＬＫ入力）された状態にあって図示されない外部の制御回路からの切り替え制御信号に応じて所定の遅延素子の遅延を切り替え選択して偶数段遅延クロック信号（Ｅｖｅｎ）と奇数段遅延クロック信号（Ｏｄｄ）とを出力するセレクタＳとを備えて成る遅延生成回路１１を含み、この遅延生成回路１１からの偶数段遅延クロック信号（Ｅｖｅｎ）及び奇数段遅延クロック信号（Ｏｄｄ）を遅延微調整回路２により合成して微調整することで内部クロック信号を生成出力する点が共通している。
【００２３】
但し、この遅延調整回路の場合、遅延生成回路１１におけるセレクタＳの構成が図４の場合の遅延生成回路１０と異なり、セレクタＳは、２系統の入力から１系統を選択出力するタイプの２：１セレクタであって、偶数段遅延クロック信号（Ｅｖｅｎ）を遅延出力可能であるように、Ｎ段の遅延素子Ｄにおける入出力箇所の１つおきのものからの出力である１段目の遅延素子Ｄ１の入力側からの出力，２段目の遅延素子Ｄ２の出力側からの出力，…，ｎ−１段目の遅延素子Ｄｎ−１の出力側からの出力，ｎ＋１段目の遅延素子Ｄｎ＋１の出力側からの出力，…，及びＮ−１段目の遅延素子ＤＮ−１の出力側からの出力（図１中では略図されている）を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタ（セレクタＳ１を示す）を通して切り替え制御信号により切り替え選択された段目のセレクタによる偶数段遅延クロック信号（Ｅｖｅｎ）を出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタ（図１中でＳ１，Ｓ３，…，Ｓｎ，Ｓｎ＋２として示されるもの）と、奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能であるように、Ｎ段の遅延素子Ｄにおける入出力箇所の１つおきのものからの出力である１段目の遅延素子Ｄ１の出力側からの出力，３段目の遅延素子Ｄ３の出力側からの出力（図１中では略図されている），…，ｎ段目の遅延素子Ｄｎの出力側からの出力，ｎ＋２段目の遅延素子Ｄｎ＋２の出力側からの出力，…，及びＮ段目の遅延素子ＤＮの出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタ（セレクタＳ２を示す）を通して切り替え制御信号により切り替え選択された段目のセレクタによる奇数段遅延クロック信号（Ｏｄｄ）を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタ（図１中でＳ２，…，Ｓｎ＋１，Ｓｎ＋３として示されるもの）とを備えて構成された上、Ｎ段の遅延素子Ｄの遅延量をそれぞれ一定として各偶数段用セレクタ及び各奇数段用セレクタによるセレクタＳの総数がＮ＋１個（或いはそれ以下でも良い）となるように構成されている。
【００２４】
即ち、この遅延調整回路における遅延生成回路１１では、セレクタＳの構成としてＮ段の遅延素子Ｄの入出力箇所と接続されて偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能とするために２：１セレクタを用いて各偶数段用セレクタ及び各奇数段用セレクタによる２段構成とし、例えば偶数段用セレクタであるｎ段目のセレクタＳｎにはｎ−１段目の遅延素子Ｄｎ−１の出力とｎ＋２段目のセレクタＳｎ＋２の出力とが入力され、奇数段用セレクタであるｎ＋１段目のセレクタＳｎ＋１にはｎ段目の遅延素子Ｄｎの出力とｎ＋３段目のセレクタＳｎ＋３の出力とが入力される構成とすることにより、第１の出力となる偶数段遅延クロック信号（Ｅｖｅｎ）を１段目のセレクタＳ１を通して得られるようにし、且つ第２の出力となる奇数段遅延クロック信号（Ｏｄｄ）を２段目のセレクタＳ２を通して得られるようにしている。
【００２５】
このようにセレクタＳを各偶数段用セレクタ，各奇数段用セレクタとして２段で構成した場合、この遅延調整回路（遅延生成回路１１）の最短の遅延パスは、図１中での偶数段用セレクタであるセレクタＳ１に入力される遅延素子Ｄ１の入力側から出力されるクロック信号の入力（ＣＬＫ入力）に係るパス１であり、１段のセレクタＳ１段の遅延のみで最小の遅延が可能となり、他の遅延素子Ｄ２〜ＤＮ分を増加しても、これらは後続追加されるだけの形態であり、最短の遅延パスによる最小遅延には影響しない。
【００２６】
図２は、この遅延調整回路に備えられる遅延生成回路１１における遅延動作を説明するために示したブロック図である。ここでは、各遅延素子Ｄ１〜ＤＮの遅延量（遅延値）をｔｄ、各スイッチＳ１〜Ｓ６（説明の簡略化のために図示したものの場合）の遅延量（遅延値）をｔｓとし、入力されるクロック信号（ＣＬＫ入力）の切り替わり時間を０ｎｓとした場合に出力される偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）における遅延動作の様子を示している。
【００２７】
但し、ここでも、基本動作上において遅延生成回路１１から偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）として出力される遅延は、外部からの切り替え制御信号によりセレクタＳｎ＋１，セレクタＳｎ＋２で遅延素子Ｄｎ，Ｄｎ＋１の遅延が選択されている場合、ＤＬＬ回路に適用されたときにＤＬＬのロックする位置が遅れると、同様に外部からの切り替え制御信号により次にはセレクタＳｎ＋３，Ｓｎ＋２で遅延素子Ｄｎ＋２，Ｄｎ＋１、その次にはセレクタＳｎ＋３，Ｓｎ＋４で遅延素子Ｄｎ＋２，Ｄｎ＋３という具合いに偶数段遅延クロック信号（Ｅｅｖｎ），奇数段遅延クロック信号（Ｏｄｄ）が交互に切り替わるように動作制御される。
【００２８】
こうした場合、セレクタＳの切り替わりとして、先ず偶数段用セレクタの１段目のセレクタＳ１，奇数段用セレクタの１段目のセレクタＳ２が遅延素子Ｄ側 （Ａ側とする）を選択し、それ以外のセレクタＳ３〜Ｓ６がセレクタＳ出力側 （Ｂ側とするを）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延はｔｓ、奇数段遅延クロック信号（Ｏｄｄ）の遅延はｔｓ＋ｔｄとなる。
【００２９】
次に、奇数段用セレクタの１段目のセレクタＳ２，偶数段用セレクタの２段目のセレクタＳ３が遅延素子側Ｄ（Ａ側）を選択し、それ以外のセレクタＳ１，Ｓ４〜Ｓ６がセレクタＳ出力側（Ｂ側）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延は２ｔｓ＋２ｔｄ、奇数段遅延クロック信号（Ｏｄｄ）の遅延はｔｓ＋ｔｄとなる。
【００３０】
更に、偶数段用セレクタの２段目のセレクタＳ３，奇数段用セレクタの２段目のセレクタＳ４が遅延素子Ｄ側（Ａ側）を選択し、それ以外のセレクタＳ１，Ｓ２，Ｓ５，Ｓ６がセレクタＳ出力側（Ｂ側）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延は２ｔｓ＋２ｔｄ、奇数段遅延クロック信号（Ｏｄｄ）の遅延は２ｔｓ＋３ｔｄとなる。
【００３１】
引き続いて、奇数段用セレクタの２段目のセレクタＳ４，偶数段用セレクタの３段目のＳ５が遅延素子Ｄ側（Ａ側）を選択し、それ以外のセレクタＳ１〜Ｓ３，Ｓ６がセレクタＳ出力側（Ｂ側）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延は３ｔｓ＋４ｔｄ、奇数段遅延クロック信号（Ｏｄｄ）の遅延は２ｔｓ＋３ｔｄとなる。
【００３２】
以上のように、この遅延調整回路における遅延生成回路１１では、偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）の遅延が切り替わり、これらの遅延差がｔｄ又はｔｄ＋ｔｓとなるが、通常遅延量としてはｔｄが支配的（即ち、ｔｄ＞ｔｓ）であり、ｔｄがほぼ一定となる。
【００３３】
ところで、上述した遅延生成回路１１（又はそれを含む遅延調整回路）の場合、図５に示したようなＤＬＬ回路等への適用を想定すれば、１０ｎｓ程度の低速までカバーしようとすると遅延素子Ｄの段数が増え、Ｎ段としたときには初段回路３の遅延＋Ｎｘｔｄ＋ＮｘｔｓがＤＬＬ回路がロックできる最大（Ｍａｘ）値であり、それ以上必要であれば遅延素子の段数（総数）を増加する必要がある。
【００３４】
しかしながら、低周期においてはＤＬＬ回路で求められる分解能が粗くても良いため、上述した例では各遅延素子Ｄ１〜ＤＮの遅延量をｔｄの一定としたが、異なる遅延量を持つようにしても良い。
【００３５】
図３は、上述した遅延調整回路に適用可能な他の遅延生成回路１２を例示したブロック図である。この遅延生成回路１２の場合も、上述した遅延微調整回路２と組み合わせることで遅延調整回路として構成されるものであるが、ここではＮ段の遅延素子として、遅延素子Ｄ１〜Ｄｍ−１段目までを所定の遅延量を持つものとし、遅延素子Ｄ′ｍ〜Ｄ′Ｎ段目までを遅延素子Ｄ１〜Ｄｍ−１段目までとは異なるそれらよりも長い遅延量を持つものとして構成した場合を示している。このように各遅延素子Ｄ，Ｄ′の遅延量を異なるものとして遅延生成回路１２を構成した場合、遅延素子Ｄ，Ｄ′の段数（総数）を増加させずに低周期まで対応させることができる。尚、ここでは各遅延素子Ｄ，Ｄ′の遅延量が２種の形態で異なる場合を説明したが、３種以上で異なるように構成することも可能である。
【００３６】
【発明の効果】
以上に説明したように、本発明によれば、非特許文献で知られる遅延生成回路内のセレクタの構成を改良し、セレクタの構成としてＮ段の遅延素子の入出力箇所と接続されて偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能とするために２：１セレクタを用いて各偶数段用セレクタ及び各奇数段用セレクタによる２段構成としているので、遅延の最小（Ｍｉｎ）値を各セレクタの遅延量のｔｓのみと高速にでき、しかも遅延素子を増加させる場合にも遅延素子の１個に対してセレクタの１個の対で構成することができて遅延の最小（Ｍｉｎ）値に影響がないため、遅延の段数及びセレクタの段数を増加させても従来に無くセレクタでの遅延を最小限にできる安定した迅速動作が可能な遅延生成回路，及びそれを遅延微調整回路と組み合わせた遅延調整回路が得られるようになる。又、遅延生成回路における各遅延素子の遅延量を異なる部分を持たせるようにして遅延素子の段数（総数）を増加させずに低周期まで対応させることも可能にしている。
【図面の簡単な説明】
【図１】本発明の遅延生成方法及びそれに基づく遅延調整方法を適用した一つの実施の形態に係る遅延生成回路を含む遅延調整回路の基本構成を示したブロック図である。
【図２】図１に示す遅延調整回路に備えられる遅延生成回路における遅延動作を説明するために示したブロック図である。
【図３】図１に示す遅延調整回路に適用可能な他の遅延生成回路を例示したブロック図である。
【図４】従来の遅延調整回路の基本機能を説明するために示したもので、（ａ）は回路構成に関するもの，（ｂ）は（ａ）の回路における各信号の波形を示したタイミングチャートに関するものである。
【図５】図４に示した遅延調整回路を含んで構成したＤＬＬ回路を例示したブロック図である。
【図６】図５のＤＬＬ回路に適用される遅延調整回路における遅延生成回路の好ましい具体例を示した概略図である。
【符号の説明】
１ 遅延調整回路
２ 遅延微調整回路
３ 初段回路
４ 位相比較回路
１０，１１，１２ 遅延生成回路
Ｄ 遅延素子
Ｓ セレクタ
【発明の属する技術分野】
本発明は、主として半導体集積回路等に搭載されるＤＬＬ（デジタルロックループ）回路に適用されると共に、クロック信号が入力された状態で継続して直列接続された複数の遅延段の入出力箇所からセレクタにより所定のものの遅延を選択して得られる偶数段遅延クロック信号と奇数段遅延クロック信号とを生成する遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路に関する。
【０００２】
【従来の技術】
従来、デジタル信号を対象とした遅延生成に関連する周知技術としては、幾つかのものが挙げられる。一例に係る半導体集積回路では、内部回路で使用する内部クロック信号を外部クロック信号に同期させるＤＬＬ回路を搭載することを基本とした上、クロック信号の周波数に依存せず位相比較を正しく行うように構成（特許文献１）されており、他例に係る半導体集積回路では、同様なＤＬＬ回路を搭載することを基本とした上、クロック信号の遅延時間を精度良く調整し、位相比較を正しく行うように構成（特許文献２）されている。
【０００３】
図４は、特許文献１の遅延回路を応用して構成される従来の遅延調整回路（非特許文献）の基本機能を説明するために示したもので、同図（ａ）は回路構成に関するもの，同図（ｂ）は同図（ａ）の回路における各信号の波形を示したタイミングチャートに関するものである。因みに、この非特許文献は、「２００２年ＶＬＳＩシンポジウム 論文番号９−１ Ａ１−Ｇｂ／ｓ／ｐｉｎ ５１２−Ｍｂ ＤＤＲII ＳＤＲＡＭ ｕｓｉｎｇ ａ ｄｉｇｉｔａｌ ＤＬＬ ａｎｄａ ｓｌｅｗ−ｒａｔｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｕｔｐｕｔ ｂｕｆｆｅｒ；Ｔａｔｓｕｙａ Ｍａｔａｎｏ等」を示している。
【０００４】
この遅延調整回路は、クロック信号を入力（ＣＬＫ入力）して継続して直列接続された複数のＮ段の遅延素子Ｄ（図４中でＤ１，Ｄ２，…，Ｄｎ，Ｄｎ＋１，…，ＤＮとして示されるものを示す；但し、ここではＮ＞ｎであり、ｎは少なくとも４以上の自然数，Ｎは少なくとも７以上の自然数である多段構成を示している）における入出力箇所から１段目の遅延素子Ｄ１の入力側にクロック信号が入力（ＣＬＫ入力）された状態にあって図示されない外部の制御回路からの切り替え制御信号に応じてセレクタＳにより所定のものの遅延を切り替え選択して得られる偶数段遅延クロック信号（Ｅｖｅｎ）と奇数段遅延クロック信号（Ｏｄｄ）とを出力する遅延生成回路１０と、この遅延生成回路１０からの偶数段遅延クロック信号（Ｅｖｅｎ）及び奇数段遅延クロック信号（Ｏｄｄ）を合成して微調整することで内部クロック信号を生成出力する遅延微調整回路２とを備えて構成されている。
【０００５】
具体的に言えば、この遅延調整回路の場合、図４（ｂ）に示されるようなクロック信号の入力（ＣＬＫ入力）に応じて遅延生成回路１０では各遅延素子Ｄの中から遅延素子Ｄｎ，Ｄｎ＋１の遅延を外部の制御信号により切り替え選択可能なセレクタＳにより選択することで偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）が生成出力され、遅延微調整回路２ではそれらの２つの偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）の遅延を合成して遅延微調整した結果、内部クロック信号（内部ＣＬＫ）が得られるようになっている。
【０００６】
ここで、遅延生成回路１０から偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）として出力される遅延は、外部からの切り替え制御信号によりセレクタＳで遅延素子Ｄｎ，Ｄｎ＋１の遅延が選択されている場合、ＤＬＬ回路に適用されたときにＤＬＬのロックする位置が遅れると、同様に外部からの切り替え制御信号によりセレクタＳで次には遅延素子Ｄｎ＋２，Ｄｎ＋１、その次には遅延素子Ｄｎ＋２，Ｄｎ＋３を切り替え選択するという具合いに偶数段遅延クロック信号（Ｅｅｖｎ），奇数段遅延クロック信号（Ｏｄｄ）が交互に切り替わるように動作制御される。
【０００７】
近年、ＤＬＬ回路に要求される動作周波数は高速化されているため、例えば図５に示されるように、上述した図４に示した遅延調整回路１の入力側に初段回路３を直列接続し、初段回路３の入力側及び遅延調整回路１の出力側に位相比較回路４を並列に接続して構成したＤＬＬ回路において、１周期でＤＬＬのロックを行う場合を想定すると、初段回路３の遅延量と遅延調整回路１の遅延生成回路１０の遅延量との総和である総遅延量の最小（Ｍｉｎ）値が１周期以下である必要がある。上記の非特許文献（論文）では、高速化対応のためにＤＬＬ回路の遅延自体は２周期となっているが、遅延が長い場合、遅延素子も増えると共に、電源ノイズによる遅延の変化も大きくなってジッタ量が増大するため、ＤＬＬ回路としては１周期の遅延でロックすることが望ましい。又、２周期の遅延でロックする構成としても、更に高速化した場合には、ＤＬＬ回路自体の遅延を小さくする必要がある。
【０００８】
こうした場合に遅延調整回路１における遅延生成回路１０の好ましい例として、上述した論文では２５６段の遅延から偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）の遅延を選択する構成のものが取り上げられており、２５６段の遅延から２つの遅延を選び得るように４系統の入力から１系統を選択出力するタイプの４：１セレクタを用いて構成した場合、概略的には図６に示されるように、各遅延が４段構成された上で４：１セレクタが４段の遅延をそれぞれ選択する階層状の構成となる。
【０００９】
【特許文献１】
特開２００１−５６７２３号公報（要約の課題並びに発明の詳細な説明における技術分野）
【００１０】
【特許文献２】
特開２００１−１１１３９４号公報（要約の課題並びに発明の詳細な説明における技術分野）
【００１１】
【発明が解決しようとする課題】
上述した遅延調整回路の場合、近年のＤＬＬ回路に要求される動作周波数の高速化に十分対応できるようにするためには遅延生成回路において遅延の段数を増加させた構成とする必要があるが、遅延の段数が増加するとセレクタの段数（総数）も増えることになり、このセレクタの総数が結果として遅延調整の基本動作を遅くする要因となっている（例えば図６で説明したような２５６段の遅延を４段構成として４：１セレクタを用いる場合、段数的には最終段の出力が１段となるものの、回路設計を担う技術者には周知であるように遅延出力に２５６個のトランジスタＴｒを用いると階層状の総数が多いセレクタの構成部分で電気的な負荷が付加されることで結果的に基本動作が遅くなる）という問題がある。
【００１２】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、遅延の段数及びセレクタの段数を増加させてもセレクタでの遅延を最小限にできる安定した迅速動作が可能な遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によれば、継続して直列接続された複数のＮ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じてセレクタにより所定の遅延素子の遅延を切り替え選択して得られる偶数段遅延クロック信号と奇数段遅延クロック信号とを出力して遅延生成する際、該セレクタとして２系統の入力から１系統を選択出力するタイプの２：１セレクタを用いた上、該Ｎ段の遅延素子における該入出力箇所の１つおきのものからの出力である該１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる該偶数段遅延クロック信号を遅延出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタによって該偶数段遅延クロック信号を出力可能とすると共に、該Ｎ段の遅延素子における該入出力箇所の１つおきのものからの出力である該１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して該切り替え制御信号により切り替え選択された段目のセレクタによる該奇数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタによって該奇数段遅延クロック信号を遅延出力可能とした遅延生成方法が得られる。
【００１４】
この遅延生成方法において、Ｎ段の遅延素子の遅延量をそれぞれ一定としたこと、或いはＮ段の遅延素子の遅延量を異なる部分を持たせるようにしたことは好ましい。
【００１５】
又、本発明によれば、上記何れか一つの遅延生成方法に基づく遅延調整方法であって、偶数段遅延クロック信号及び奇数段遅延クロック信号を合成して微調整することで内部クロック信号を生成出力する遅延調整方法が得られる。
【００１６】
一方、本発明によれば、継続して直列接続された複数のＮ段の遅延素子と、Ｎ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じて所定の遅延素子の遅延を切り替え選択して偶数段遅延クロック信号と奇数段遅延クロック信号とを出力するセレクタとを備えた遅延生成回路において、セレクタは、２系統の入力から１系統を選択出力するタイプの２：１セレクタであって、偶数段遅延クロック信号を遅延出力可能であるように、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力として１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる該偶数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタと、奇数段遅延クロック信号を遅延出力可能であるように、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力として１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタを通して該切り替え制御信号により切り替え選択された段目のセレクタによる該奇数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタとを備えた遅延生成回路が得られる。
【００１７】
更に、本発明によれば、上記遅延生成回路において、Ｎ段の遅延素子の遅延量はそれぞれ一定である遅延生成回路、或いはＮ段の遅延素子にあっての遅延量は異なる部分を持つ遅延生成回路が得られる。
【００１８】
他方、本発明によれば、上記何れか一つの遅延生成回路を用いた遅延調整回路であって、偶数段遅延クロック信号及び奇数段遅延クロック信号を合成して微調整することで内部クロック信号を生成出力する遅延微調整回路を備えた遅延調整回路が得られる。
【００１９】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照して詳細に説明する。最初に、本発明の遅延生成方法の技術的概要について説明する。本発明の遅延生成方法は、継続して直列接続された複数のＮ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じてセレクタにより所定の遅延素子の遅延を切り替え選択して得られる偶数段遅延クロック信号（Ｅｖｅｎ）と奇数段遅延クロック信号（Ｏｄｄ）とを出力して遅延生成する際、セレクタとして２系統の入力から１系統を選択出力するタイプの２：１セレクタを用いた上、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力である１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる偶数段遅延クロック信号（Ｅｖｅｎ）を出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタによって偶数段遅延クロック信号（Ｅｖｅｎ）を遅延出力可能とすると共に、Ｎ段の遅延素子における入出力箇所の１つおきのものからの出力である１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目（即ち、ここでのＮは４以上の自然数を示している）の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して切り替え制御信号により切り替え選択された段目のセレクタによる奇数段遅延クロック信号（Ｏｄｄ）を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタによって奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能とするものである。
【００２０】
但し、この遅延生成方法において、Ｎ段の遅延素子の遅延量をそれぞれ一定であるようにしたり、或いはＮ段の遅延素子の遅延量を異なる部分を持たせる（例えば所定の段数目以降の遅延量を所定の段数目前のものの遅延量よりも大きくする）ようにしても良い。何れにしても、このような遅延生成方法に基づく遅延調整方法では、偶数段遅延クロック信号（Ｅｖｅｎ）及び奇数段遅延クロック信号（Ｏｄｄ）を合成して微調整することで内部クロック信号を生成出力する。
【００２１】
図１は、上述した本発明の遅延生成方法及びそれに基づく遅延調整方法を適用した一つの実施の形態に係る遅延生成回路１１を含む遅延調整回路の基本構成を示したブロック図である。
【００２２】
この遅延調整回路の場合も、図４に示したものと比べて機能上は継続して直列接続された複数のＮ段の遅延素子Ｄ（図１中でＤ１，Ｄ２，…，Ｄｎ，Ｄｎ＋１，…，ＤＮとして示されるものを示す；但し、ここではＮ＞ｎであり、ｎは少なくとも４以上の自然数，Ｎは少なくとも７以上の自然数である多段構成を示している）と、Ｎ段の遅延素子Ｄにおける入出力箇所から１段目の遅延素子Ｄ１の入力側にクロック信号が入力（ＣＬＫ入力）された状態にあって図示されない外部の制御回路からの切り替え制御信号に応じて所定の遅延素子の遅延を切り替え選択して偶数段遅延クロック信号（Ｅｖｅｎ）と奇数段遅延クロック信号（Ｏｄｄ）とを出力するセレクタＳとを備えて成る遅延生成回路１１を含み、この遅延生成回路１１からの偶数段遅延クロック信号（Ｅｖｅｎ）及び奇数段遅延クロック信号（Ｏｄｄ）を遅延微調整回路２により合成して微調整することで内部クロック信号を生成出力する点が共通している。
【００２３】
但し、この遅延調整回路の場合、遅延生成回路１１におけるセレクタＳの構成が図４の場合の遅延生成回路１０と異なり、セレクタＳは、２系統の入力から１系統を選択出力するタイプの２：１セレクタであって、偶数段遅延クロック信号（Ｅｖｅｎ）を遅延出力可能であるように、Ｎ段の遅延素子Ｄにおける入出力箇所の１つおきのものからの出力である１段目の遅延素子Ｄ１の入力側からの出力，２段目の遅延素子Ｄ２の出力側からの出力，…，ｎ−１段目の遅延素子Ｄｎ−１の出力側からの出力，ｎ＋１段目の遅延素子Ｄｎ＋１の出力側からの出力，…，及びＮ−１段目の遅延素子ＤＮ−１の出力側からの出力（図１中では略図されている）を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタ（セレクタＳ１を示す）を通して切り替え制御信号により切り替え選択された段目のセレクタによる偶数段遅延クロック信号（Ｅｖｅｎ）を出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタ（図１中でＳ１，Ｓ３，…，Ｓｎ，Ｓｎ＋２として示されるもの）と、奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能であるように、Ｎ段の遅延素子Ｄにおける入出力箇所の１つおきのものからの出力である１段目の遅延素子Ｄ１の出力側からの出力，３段目の遅延素子Ｄ３の出力側からの出力（図１中では略図されている），…，ｎ段目の遅延素子Ｄｎの出力側からの出力，ｎ＋２段目の遅延素子Ｄｎ＋２の出力側からの出力，…，及びＮ段目の遅延素子ＤＮの出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタ（セレクタＳ２を示す）を通して切り替え制御信号により切り替え選択された段目のセレクタによる奇数段遅延クロック信号（Ｏｄｄ）を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタ（図１中でＳ２，…，Ｓｎ＋１，Ｓｎ＋３として示されるもの）とを備えて構成された上、Ｎ段の遅延素子Ｄの遅延量をそれぞれ一定として各偶数段用セレクタ及び各奇数段用セレクタによるセレクタＳの総数がＮ＋１個（或いはそれ以下でも良い）となるように構成されている。
【００２４】
即ち、この遅延調整回路における遅延生成回路１１では、セレクタＳの構成としてＮ段の遅延素子Ｄの入出力箇所と接続されて偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能とするために２：１セレクタを用いて各偶数段用セレクタ及び各奇数段用セレクタによる２段構成とし、例えば偶数段用セレクタであるｎ段目のセレクタＳｎにはｎ−１段目の遅延素子Ｄｎ−１の出力とｎ＋２段目のセレクタＳｎ＋２の出力とが入力され、奇数段用セレクタであるｎ＋１段目のセレクタＳｎ＋１にはｎ段目の遅延素子Ｄｎの出力とｎ＋３段目のセレクタＳｎ＋３の出力とが入力される構成とすることにより、第１の出力となる偶数段遅延クロック信号（Ｅｖｅｎ）を１段目のセレクタＳ１を通して得られるようにし、且つ第２の出力となる奇数段遅延クロック信号（Ｏｄｄ）を２段目のセレクタＳ２を通して得られるようにしている。
【００２５】
このようにセレクタＳを各偶数段用セレクタ，各奇数段用セレクタとして２段で構成した場合、この遅延調整回路（遅延生成回路１１）の最短の遅延パスは、図１中での偶数段用セレクタであるセレクタＳ１に入力される遅延素子Ｄ１の入力側から出力されるクロック信号の入力（ＣＬＫ入力）に係るパス１であり、１段のセレクタＳ１段の遅延のみで最小の遅延が可能となり、他の遅延素子Ｄ２〜ＤＮ分を増加しても、これらは後続追加されるだけの形態であり、最短の遅延パスによる最小遅延には影響しない。
【００２６】
図２は、この遅延調整回路に備えられる遅延生成回路１１における遅延動作を説明するために示したブロック図である。ここでは、各遅延素子Ｄ１〜ＤＮの遅延量（遅延値）をｔｄ、各スイッチＳ１〜Ｓ６（説明の簡略化のために図示したものの場合）の遅延量（遅延値）をｔｓとし、入力されるクロック信号（ＣＬＫ入力）の切り替わり時間を０ｎｓとした場合に出力される偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）における遅延動作の様子を示している。
【００２７】
但し、ここでも、基本動作上において遅延生成回路１１から偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）として出力される遅延は、外部からの切り替え制御信号によりセレクタＳｎ＋１，セレクタＳｎ＋２で遅延素子Ｄｎ，Ｄｎ＋１の遅延が選択されている場合、ＤＬＬ回路に適用されたときにＤＬＬのロックする位置が遅れると、同様に外部からの切り替え制御信号により次にはセレクタＳｎ＋３，Ｓｎ＋２で遅延素子Ｄｎ＋２，Ｄｎ＋１、その次にはセレクタＳｎ＋３，Ｓｎ＋４で遅延素子Ｄｎ＋２，Ｄｎ＋３という具合いに偶数段遅延クロック信号（Ｅｅｖｎ），奇数段遅延クロック信号（Ｏｄｄ）が交互に切り替わるように動作制御される。
【００２８】
こうした場合、セレクタＳの切り替わりとして、先ず偶数段用セレクタの１段目のセレクタＳ１，奇数段用セレクタの１段目のセレクタＳ２が遅延素子Ｄ側 （Ａ側とする）を選択し、それ以外のセレクタＳ３〜Ｓ６がセレクタＳ出力側 （Ｂ側とするを）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延はｔｓ、奇数段遅延クロック信号（Ｏｄｄ）の遅延はｔｓ＋ｔｄとなる。
【００２９】
次に、奇数段用セレクタの１段目のセレクタＳ２，偶数段用セレクタの２段目のセレクタＳ３が遅延素子側Ｄ（Ａ側）を選択し、それ以外のセレクタＳ１，Ｓ４〜Ｓ６がセレクタＳ出力側（Ｂ側）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延は２ｔｓ＋２ｔｄ、奇数段遅延クロック信号（Ｏｄｄ）の遅延はｔｓ＋ｔｄとなる。
【００３０】
更に、偶数段用セレクタの２段目のセレクタＳ３，奇数段用セレクタの２段目のセレクタＳ４が遅延素子Ｄ側（Ａ側）を選択し、それ以外のセレクタＳ１，Ｓ２，Ｓ５，Ｓ６がセレクタＳ出力側（Ｂ側）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延は２ｔｓ＋２ｔｄ、奇数段遅延クロック信号（Ｏｄｄ）の遅延は２ｔｓ＋３ｔｄとなる。
【００３１】
引き続いて、奇数段用セレクタの２段目のセレクタＳ４，偶数段用セレクタの３段目のＳ５が遅延素子Ｄ側（Ａ側）を選択し、それ以外のセレクタＳ１〜Ｓ３，Ｓ６がセレクタＳ出力側（Ｂ側）を選択した結果、偶数段遅延クロック信号（Ｅｖｅｎ）の遅延は３ｔｓ＋４ｔｄ、奇数段遅延クロック信号（Ｏｄｄ）の遅延は２ｔｓ＋３ｔｄとなる。
【００３２】
以上のように、この遅延調整回路における遅延生成回路１１では、偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）の遅延が切り替わり、これらの遅延差がｔｄ又はｔｄ＋ｔｓとなるが、通常遅延量としてはｔｄが支配的（即ち、ｔｄ＞ｔｓ）であり、ｔｄがほぼ一定となる。
【００３３】
ところで、上述した遅延生成回路１１（又はそれを含む遅延調整回路）の場合、図５に示したようなＤＬＬ回路等への適用を想定すれば、１０ｎｓ程度の低速までカバーしようとすると遅延素子Ｄの段数が増え、Ｎ段としたときには初段回路３の遅延＋Ｎｘｔｄ＋ＮｘｔｓがＤＬＬ回路がロックできる最大（Ｍａｘ）値であり、それ以上必要であれば遅延素子の段数（総数）を増加する必要がある。
【００３４】
しかしながら、低周期においてはＤＬＬ回路で求められる分解能が粗くても良いため、上述した例では各遅延素子Ｄ１〜ＤＮの遅延量をｔｄの一定としたが、異なる遅延量を持つようにしても良い。
【００３５】
図３は、上述した遅延調整回路に適用可能な他の遅延生成回路１２を例示したブロック図である。この遅延生成回路１２の場合も、上述した遅延微調整回路２と組み合わせることで遅延調整回路として構成されるものであるが、ここではＮ段の遅延素子として、遅延素子Ｄ１〜Ｄｍ−１段目までを所定の遅延量を持つものとし、遅延素子Ｄ′ｍ〜Ｄ′Ｎ段目までを遅延素子Ｄ１〜Ｄｍ−１段目までとは異なるそれらよりも長い遅延量を持つものとして構成した場合を示している。このように各遅延素子Ｄ，Ｄ′の遅延量を異なるものとして遅延生成回路１２を構成した場合、遅延素子Ｄ，Ｄ′の段数（総数）を増加させずに低周期まで対応させることができる。尚、ここでは各遅延素子Ｄ，Ｄ′の遅延量が２種の形態で異なる場合を説明したが、３種以上で異なるように構成することも可能である。
【００３６】
【発明の効果】
以上に説明したように、本発明によれば、非特許文献で知られる遅延生成回路内のセレクタの構成を改良し、セレクタの構成としてＮ段の遅延素子の入出力箇所と接続されて偶数段遅延クロック信号（Ｅｖｅｎ），奇数段遅延クロック信号（Ｏｄｄ）を遅延出力可能とするために２：１セレクタを用いて各偶数段用セレクタ及び各奇数段用セレクタによる２段構成としているので、遅延の最小（Ｍｉｎ）値を各セレクタの遅延量のｔｓのみと高速にでき、しかも遅延素子を増加させる場合にも遅延素子の１個に対してセレクタの１個の対で構成することができて遅延の最小（Ｍｉｎ）値に影響がないため、遅延の段数及びセレクタの段数を増加させても従来に無くセレクタでの遅延を最小限にできる安定した迅速動作が可能な遅延生成回路，及びそれを遅延微調整回路と組み合わせた遅延調整回路が得られるようになる。又、遅延生成回路における各遅延素子の遅延量を異なる部分を持たせるようにして遅延素子の段数（総数）を増加させずに低周期まで対応させることも可能にしている。
【図面の簡単な説明】
【図１】本発明の遅延生成方法及びそれに基づく遅延調整方法を適用した一つの実施の形態に係る遅延生成回路を含む遅延調整回路の基本構成を示したブロック図である。
【図２】図１に示す遅延調整回路に備えられる遅延生成回路における遅延動作を説明するために示したブロック図である。
【図３】図１に示す遅延調整回路に適用可能な他の遅延生成回路を例示したブロック図である。
【図４】従来の遅延調整回路の基本機能を説明するために示したもので、（ａ）は回路構成に関するもの，（ｂ）は（ａ）の回路における各信号の波形を示したタイミングチャートに関するものである。
【図５】図４に示した遅延調整回路を含んで構成したＤＬＬ回路を例示したブロック図である。
【図６】図５のＤＬＬ回路に適用される遅延調整回路における遅延生成回路の好ましい具体例を示した概略図である。
【符号の説明】
１ 遅延調整回路
２ 遅延微調整回路
３ 初段回路
４ 位相比較回路
１０，１１，１２ 遅延生成回路
Ｄ 遅延素子
Ｓ セレクタ
Claims (8)
- 継続して直列接続された複数のＮ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じてセレクタにより所定の遅延素子の遅延を切り替え選択して得られる偶数段遅延クロック信号と奇数段遅延クロック信号とを出力して遅延生成する際、該セレクタとして２系統の入力から１系統を選択出力するタイプの２：１セレクタを用いた上、該Ｎ段の遅延素子における該入出力箇所の１つおきのものからの出力である該１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して前記切り替え制御信号により切り替え選択された段目のセレクタによる該偶数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の偶数段用セレクタによって該偶数段遅延クロック信号を遅延出力可能とすると共に、該Ｎ段の遅延素子における該入出力箇所の１つおきのものからの出力である該１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力をそれぞれ前段セレクタに入力して１段目セレクタを通して該切り替え制御信号により切り替え選択された段目のセレクタによる該奇数段遅延クロック信号を出力可能とするように互いに継続して直列接続された複数の奇数段用セレクタによって該奇数段遅延クロック信号を遅延出力可能としたことを特徴とする遅延生成方法。
- 請求項１記載の遅延生成方法において、前記Ｎ段の遅延素子の遅延量をそれぞれ一定としたことを特徴とする遅延生成方法。
- 請求項１記載の遅延生成方法において、前記Ｎ段の遅延素子の遅延量を異なる部分を持たせるようにしたことを特徴とする遅延生成方法。
- 請求項１〜３の何れか一つに記載の遅延生成方法に基づく遅延調整方法であって、前記偶数段遅延クロック信号及び前記奇数段遅延クロック信号を合成して微調整することで内部クロック信号を生成出力することを特徴とする遅延調整方法。
- 継続して直列接続された複数のＮ段の遅延素子と、前記Ｎ段の遅延素子における入出力箇所から１段目の遅延素子の入力側にクロック信号が入力された状態にあって外部の制御回路からの切り替え制御信号に応じて所定の遅延素子の遅延を切り替え選択して偶数段遅延クロック信号と奇数段遅延クロック信号とを出力するセレクタとを備えた遅延生成回路において、前記セレクタは、２系統の入力から１系統を選択出力するタイプの２：１セレクタであって、前記偶数段遅延クロック信号を遅延出力可能であるように、前記Ｎ段の遅延素子における前記入出力箇所の１つおきのものからの出力である前記１段目の遅延素子の入力側からの出力，２段目の遅延素子の出力側からの出力，乃至Ｎ−１段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタを通して前記切り替え制御信号により切り替え選択された段目のセレクタによる該偶数段遅延クロック信号を出力可能であるように互いに継続して直列接続された複数の偶数段用セレクタと、前記奇数段遅延クロック信号を遅延出力可能であるように、前記Ｎ段の遅延素子における前記入出力箇所の１つおきのものからの出力である前記１段目の遅延素子の出力側からの出力，３段目の遅延素子の出力側からの出力，乃至Ｎ段目の遅延素子の出力側からの出力を順次一方の入力系として入力し、且つ他方の入力系として２段目以降のセレクタ出力がそれぞれ前段セレクタに入力されて１段目セレクタを通して該切り替え制御信号により切り替え選択された段目のセレクタによる該奇数段遅延クロック信号を出力可能であるように互いに継続して直列接続された複数の奇数段用セレクタとを備えたことを特徴とする遅延生成回路。
- 請求項５記載の遅延生成回路において、前記Ｎ段の遅延素子の遅延量は、それぞれ一定であることを特徴とする遅延生成回路。
- 請求項５記載の遅延生成回路において、前記Ｎ段の遅延素子の遅延量は、異なる部分を持つことを特徴とする遅延生成回路。
- 請求項５〜７の何れか一つに記載の遅延生成回路を用いた遅延調整回路であって、前記偶数段遅延クロック信号及び前記奇数段遅延クロック信号を合成して微調整することで内部クロック信号を生成出力する遅延微調整回路を備えたことを特徴とする遅延調整回路。
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