JP4861544B2 - Mosゲート電力装置 - Google Patents
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- 239000012535 impurity Substances 0.000 claims description 86
- 210000000746 body region Anatomy 0.000 claims description 47
- 239000004065 semiconductor Substances 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 14
- 230000015556 catabolic process Effects 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000002513 implantation Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【産業上の利用分野】
本発明は高電圧MOSゲート電力装置及びその製造方法に関するものである。
【0002】
【従来の技術】
300Vと1000Vとの間の降伏電圧を有するMOSゲート電力装置は、高電圧を印加するために必要でありエピタキシャル層自身の不純物濃度に依存するエピタキシャルドレイン層抵抗に主として起因する高い出力抵抗(すなわち、オン抵抗)を有している。
【0003】
他方において、集積密度を増大する試みとしてMOSゲート電力装置の出力抵抗を増大することなく素子機能ユニット(セル又は細条)間の距離を短くすることを望む場合、共通のドレイン層の不純物濃度を高くする必要がある。しかしながら、この場合、MOSゲート電力装置の降伏電圧が低下してしまう。
【0004】
低い出力抵抗及び高い降伏電圧を有するMOSゲート電力装置を得るためには、異なる不純物濃度の多数のサブ層を有する電力装置(マルチドレイン装置、MDMOS)により実現することができる。
【0005】
別の既知の技術は米国特許第5216275号及び5438215号明細書に記載されており、これらの明細書においては、素子機能ユニットの本体領域の下側の共通のドレイン層はP型の本体「パケット」と交互に形成したN型の区域により構成されている。
【0006】
【発明が解決しようとする課題】
上述した構造体は、トレンチエッチングと充填工程を有する製造プロセスにより得られるが、このプロセスは極めて複雑である。この理由は、ドレインの厚さが20μmと100μmとの間にあり、セル又は細条の幅が約5〜10μmの範囲にあるためである。
【0007】
上述した従来技術の説明の観点より、本発明の目的は、低い出力抵抗を有する高電圧MOSゲート電力装置を実現することにある。
【0008】
【課題を解決する手段】
上記目的は、複数の素子機能ユニットを具え、これら素子機能ユニットが第2導電型の半導体材料層中に形成した第1導電型の本体領域を具えるMOSゲート電力装置において、前記半導体材料層中に第1導電型の複数の不純物添加領域が形成され、これら不純物添加領域が各本体領域の下側にそれぞれ配置されると共に隣接する不純物添加領域から前記半導体材料層により分離されていることを特徴とするMOSゲート電力装置により達成される。
【0009】
本発明の結果として、特に素子機能ユニットの下側に第1導電型の不純物添加領域が存在することにより、同一の降伏電圧の通常のMOSゲート電力装置に必要とされる抵抗よりも一層低い抵抗を有する共通のドレイン層を有するMOSゲート電力装置が実現される。
【0010】
さらに、素子機能ユニットの本体領域の下側の不純物添加領域は、電力装置の動作中に高電圧に維持することができる。
【0011】
本発明のこれらの及び他の構成は、図示の2個の特有の実施例に基づいて明らかにする。尚、本発明は図示の実施例だけに限定されるものではない。
【0012】
【発明の実施の形態】
図面特に図1を参照するに、本発明によるMOSゲート電力装置チィップは高不純物濃度の半導体基板1を具え、この基板上に例えばエピタキシャル成長により半導体層2を形成する。図示の実施例において、Nチャネル電力MOSFETの場合基板1及び半導体層2の両方はN導電型とし、PチャネルMOSFETの場合基板1及び半導体層2の両方をP導電型とする。
【0013】
エピタキシャル層2はMOSゲート電力装置の素子機能ユニットの共通のドレイン層を形成する。各素子機能ユニットはP型(一般的には、エピタキシャル層2の導電型とは反対導電型)の本体領域3を具える。この本体領域3は、「セルラー」MOSゲート電力装置の場合多角形構造(例えば、四角形又は六角形)を有し、或いはこれらの本体領域3は伸長状の細条(図1においては、紙面と直交する方向に延在する)として構成することができる。各本体領域3内に、N型(すなわち、エピタキシャル層2と同一導電型)の高濃度の不純物が添加されたソース領域4を形成する。
【0014】
エピタキシャル層2の上側表面は、薄いゲート酸化層5及びポリシリコン層6を有する絶縁ゲート層により覆う。各本体領域3の上側の絶縁ゲート層に開口を形成する。絶縁性材料層7により絶縁ゲート層を覆い、各本体領域3の上側の絶縁性材料層7にコンタクト窓を形成してソース金属層8をソース領域4覆い本体領域3と接触させる。ドレイン金属層9を基板1の下側表面上側に形成する。
【0015】
エピタキシャル層2の本体領域3の下側に、反対導電型でエピタキシャル層2よりも高い抵抗を有する領域20を形成する。この領域20はエピタキシャル層2の基板1に至るほぼ全厚さにわたって下向きに延在する。領域20はエピタキシャル層2の全厚さにわたって延在するように図示したが、当業者に理解されるように、領域20はエピタキシャル層2の一部分にわたってだけ延在してもよい。
【0016】
領域20が本体領域3の下側に存在する結果として、MOSゲート電力装置の降伏電圧を低下させることなくエピタキシャル層2の抵抗を小さくすることができる。この理由は、MOSゲート電力装置の降伏電圧は、本体領域間の共通ドレイン層の部分ではなく、本体領域の下側の共通ドレイン層の部分の抵抗及び厚さに依存するからである。すなわち、本体領域3の下側に不純物が添加された領域20が存在することにより、通常のデバイスにとって必要な抵抗よりも低い抵抗を有するエピタキシャル層を用いて所望の降伏電圧を達成することができる。
【0017】
エピタキシャル層2の抵抗が低下する結果として、MOSゲート電力装置の出力抵抗Ronは低下する。この理由は、ソース領域から基板1に向けて流れる電流密度Iが一層低い抵抗と遭遇することになるからである。
【0018】
また、MOSゲート電力装置の出力抵抗が増加する欠点が生ずることなく、互いに隣接する素子機能ユニット間の距離d(図1)を短縮することができる。
【0019】
図2〜図6を参照しながら、本発明の製造プロセスについて説明する。図2を参照するに、高不純物濃度基板1上に半導体層2をエピタキシャル成長させ、このエピタキシャル層2の厚さは製造すべきMOSゲート電力装置の電圧クラスに依存し、例えば30〜100Vの電圧範囲で動作するデバイスの場合エピタキシャル層2は約2〜7μmとすることができる。一方、通常のデバイスの場合エピタキシャル層の抵抗はMOSゲート電力装置の所望の降伏電圧に基づいて決定され(例えば、60Vの降伏電圧の場合1オームcm)、本発明においてはエピタキシャル層2は同一の所望の降伏電圧を達成するのに必要な抵抗よりも一層低い(例えば、0.6オームcm)抵抗を有する。
【0020】
エピタキシャル層2の表面上に例えば熱酸化により薄い酸化層5を形成する。
次に、ポリシリコン層6を酸化層5上に堆積する。
【0021】
図3に示すように、ポリシリコン層6及び酸化層5をエピタキシャル層2の表面から選択的に除去して開口10を形成する。この工程は、フォトレジスト層11を堆積し、光源により開口10のパターンを支持するマスクを介してフォトレジスト層を露光し、フォトレジスト層11を選択的に除去し、ポリシリコン層6及び酸化層5のフォトレジスト層11により覆われていない部分をエッチングする工程を含む。開口10は多角形のレイアウト(例えば、四角形又は六角形、すなわちセルラのレイアウト)を有することができ、或いは伸長した細条とすることができる。
【0022】
次に、MOSゲート電力装置の素子機能ユニットの本体領域を形成する不純物が添加された領域を形成する。この目的のため、ポリシリコン層及び酸化層6,5をマスクとして用いて(必要な場合、フォトレジスト層11も用いる)ボロンのようなP型の不純物を、ドーズ量の範囲が5×1013〜5×1014原子/cm2 で、80〜200keV(図3)の注入エネルギーの範囲でイオン注入する。図4に示すように、次の不純物の熱拡散により、約1017原子/cm3 のチャネル領域表面濃度を有する本体領域3が形成され、この不純物濃度はMOSゲート電力装置の所望の閾値を達成するために必要な濃度である。
【0023】
変形例として、本体領域3は、ポリシリコン層及び酸化層6,5をマスクとして用いて異なるドーズ量及び異なる注入エネルギーの2個の個別のボロン注入により形成することができる。
【0024】
例えば、第1のイオン注入は、P型不純物の注入を1013〜1014原子/cm2 の範囲のドーズ量で約80keVの注入エネルギーで行い、本体領域の表面特にチャネル領域の不純物濃度を制御し、MOSゲート電力装置の所望の閾値に設定する。次の1050〜1100℃の0.5〜2時間にわたる熱拡散により、第1のイオン注入により導入された不純物の横方向拡散を決定してゲート酸化層の下側で延在する本体領域のチャネル領域を形成する。第2のイオン注入は、P型不純物の注入を1013〜1014原子/cm2 の範囲のドーズ量で約100keVと300keVとの間の注入エネルギーで行い、不純物のピーク濃度を予め規定した深さ、すなわち後の工程で形成されるソース領域の下側に位置させる。第2のイオン注入により注入される不純物は本体領域の高濃度の不純物が添加された深い本体部分を形成し、ソース領域の下側の本体領域の抵抗を小さくする。
【0025】
図5に示すように、ポリシリコン層及び酸化層6,5をマスクとして用いて(必要な場合、フォトレジスト層11も用いる)、P型の不純物好ましくはアルミニウムのような高い拡散性を有する不純物をエピタキシャル層にイオン注入する。注入ドーズ量は、エピタキシャル層の導電型がP型に反転させるのに適切なものとする。注入エネルギー(700keV〜1MeVの範囲)は、不純物のピーク濃度が本体ドレイン接合にできるだけ接近するように(エピタキシャル層2の表面から1.5〜2μm)設定する。
【0026】
変形例として、図6に示すように、高拡散性不純物用の注入マスクは、ポリシリコン層及び酸化層6,5により規定される開口10よりも小さい開口100を規定する別のフォトレジスト層111により形成することができる。
【0027】
次に、N型不純物(砒素又はリンのような)を高ドーズ量で本体領域3に選択的に注入してソース領域4を形成する。次に、N型不純物は熱処理により拡散させる。この熱処理中に、ソース領域用の不純物は、砒素の場合には約0.4〜0.5μmの深さまで拡散し、リンの場合には0.6〜0.7μmの深さまで拡散する。同一の熱処理中に、高拡散性のP型不純物は1.5〜2μmの深さまで拡散し、ほぼ基板1に至る全ての本体領域3の下側に制御された態様で分布し、本体領域3の下側のエピタキシャル層2の導電型を反転させる。
【0028】
以下の処理工程は、チィップの全表面上に絶縁材料層7を形成し、絶縁材料層の本体領域3の上側部分にコンタクト窓を形成し、ソース金属層8及びドレイン金属層9を形成する工程を含む。
【0029】
例えば厚いエピタキシャル層を有する高電圧デバイスにおけるように、ソース不純物を拡散させるために用いる熱拡散処理が高拡散性不純物を完全に拡散させるのに不十分な場合、ソース不純物の熱拡散処理を変更し又は例えば本体領域3を形成する工程の前に高拡散性不純物を注入するように上述した工程の順序を反転し、本体領域の熱拡散処理を利用することができる。
【0030】
図7〜図13は図1の断面図と同様な断面図であり、本発明による製造プロセスの第2実施例の主要な工程を示す。この実施例は200〜1000V又はそれ以上の電圧で動作できる高電圧デバイスの製造に特に好適である。これらのデバイスの特有な概念は、この高電圧で動作するためドレイン層の厚さは15〜80μm又はそれ以上とする必要があることである。素子機能ユニットがセル又は細条の場合、この素子機能ユニットのサイズは5〜15μmの範囲で変化する。
【0031】
明らかなように、ドレイン層の実質的な厚さの観点より、基体の前側から単一のイオン注入を行う前述した製造プロセスは本体領域の下側のドレイン層中に十分な深さで延在するP型領域を形成するのにあまり適当ではない。
【0032】
以下に説明する第2の実施例は上述した問題を解消することができる。
【0033】
図7を参照するに、N型の第1のエピタキシャル層21をN+ の基板1上に形成する。エピタキシャル層21は素子機能ユニットの大きさにほぼ等しい厚さX1 を有し、これら素子機能ユニットは例えば5〜10μmのセル又は細条とする。エピタキシャル層21の厚さX1 は最終的なデバイスの全厚さよりも相当薄く、例えば1/3又はそれ以下である。エピタキシャル層21の不純物濃度レベルは、デバイスとして所望の高電圧を維持するために必要な不純物濃度よりも高い。5×1014〜3×1015原子/cm3 (5〜10オームcm)の不純物濃度レベルが好適である。
【0034】
図8を参照するに、次に、エピタキシャル層21の上側表面上に約200〜1000Åの厚さの酸化層24を形成する。次に、フォトレジスト層34を酸化層24上に形成し、素子セル又は素子細条が形成される位置の区域を選択的に除去して開口101を形成する。フォトレジスト層34の開口101の幅Lは素子セル又は細条のサイズよりも僅かに小さくする。酸化層24は、その後行われるイオン注入を阻止せず且つフォトレジスト層34の除去工程中にエピタキシャル層21の上側表面を保護する程度の厚さを有する。
【0035】
図9を参照するに、次に、フォトレジスト層34をマスクとして用いボロン又はアルミニウムのようなP型不純物をエピタキシャル層21に選択的に注入する。適当なイオン注入のエネルギーは100〜900keVである。注入ドーズ量は、その後行う熱拡散処理の後注入されたP型不純物がエピタキシャル層21のN導電型を反転させるように選択する。好適なドーズ量の範囲は、5×1011〜1×1013原子/cm2 である。
【0036】
図10を参照するに、次に、フォトレジスト層34及び酸化層24を完全に除去し、第1のエピタキシャル層21上にN型の第2のエピタキシャル層22を形成する。好ましくは、第2のエピタキシャル層22の厚さX2 及びその不純物濃度は第1のエピタキシャル層21の厚さX1 及び不純物濃度と同様にする。熱酸化を処理を含む第2のエピタキシャル層22の成長中に、以前に注入したP型不純物が第1及び第2のエピタキシャル層21,22中に拡散し、この結果1015原子/cm3 にほぼ等しいか又はそれ以下の不純物濃度を有するP型領域201が形成される。
【0037】
図11を参照するに、次に、別の酸化層25及びフォトレジスト層35を第2のエピタキシャル層22上に形成する。次に、フォトレジスト34を除去するために以前に用いたものと同一のレイアウトを用いて、フォトレジスト層35を選択的に除去して開口102を形成する。次に、図9に示す工程で用いたものと同様なフォトレジスト層35をマスクとして用いてボロン又はアルミニウムのようなP型不純物を選択的に注入する。注入ドーズ量及びエネルギーは前述したものと同様に選択する。
【0038】
図12を参照するに、次に、フォトレジスト35及び酸化層25を完全に除去し、N型の第3のエピタキシャル層23を第2のエピタキシャル層22上に形成する。好ましくは、第3のエピタキシャル層23の厚さX3 及び不純物濃度は第2のエピタキシャル層22の厚さX2 及び不純物濃度と同様とする。熱処理を含む第3のエピタキシャル層23の成長中、以前に注入したP型の不純物が第2及び第3のエピタキシャル層22,23に拡散してP型領域202を形成し、このP型領域202の不純物は縦方向にも拡散する。このようにして、P型201及びP型202が合体して積層されたP型領域202,201が形成される。P型領域202及び201お不純物濃度は、それらの幾何学的配置及びサイズと相まって高電圧を維持するのに好適なものとなる。実際には、P型領域202,201の全電荷量とこれら領域間のN型ドレイン領域の全電荷量は同一にする必要があり、そのため上述した領域の幾何学的なサイズとこれら領域の不純物濃度との間には相関が存在する。
【0039】
以後の工程は上述した第1の実施例のプロセスと同様である。明らかに、素子機能ユニットの本体領域は、図13に示すように、積層されたP型領域201及び202の上側の第3のエピタキシャル層23に形成する必要がある。積層されたP型領域201及び202は合併されて本体領域の下側にP型領域を形成する。
【0040】
このように構成することにより、一層厚い厚さのエピタキシャル層を成長させることができ、特有のP型領域を形成するために互いに合体されていない積層されたP型を得るために必要なエピタキシャル層の数を減少させることができる。尚、これらの合体していない積層したP型領域は、装置の作動中に印加される電界により電気的に接続される。
【0041】
変形例として、各エピタキシャル層21及び22にそれぞれ単一のイオン注入を行う代りに、各エピタキシャル層21及び22にそれぞれ数回のイオン注入を順次行うことができる。順次行うイオン注入は異なる注入エネルギーで行い、ピーク不純物濃度の位置を異なる深さにする。これらイオン注入のドーズ量は例えば5×1012〜5×1013原子/cm2 とし、注入エネルギー範囲は100keVから900keV又はこれ以上とする。例えばイオン注入される不純物がボロンの場合、300keV、600keV及び900keVの3回の注入を行って、0.7μm、1.2μm及び1.7μmの深さ位置にピーク不純物濃度を得ることができる。
【0042】
このようにして、「箱形」の濃度プロファイルが得られる。
【0043】
明らかなように、積層されるエピタキシャル層の数は3個以外の数とすることができる。形成すべきエピタキシャル層の数は、最終的なデバイスのドレイン層の全厚さ、すなわち電力装置が耐える電圧に依存する。
【図面の簡単な説明】
【図1】 本発明の第1実施例によるMOSゲート電力装置の断面図である。
【図2】 本発明の第1実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図3】 本発明の第1実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図4】 本発明の第1実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図5】 本発明の第1実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図6】 本発明の第1実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図7】 高電圧MOSゲート電力装置の製造に特に好適な本発明の第2実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図8】 本発明の第2実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図9】 本発明の第2実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図10】 本発明の第2実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図11】 本発明の第2実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図12】 本発明の第2実施例による製造プロセスの中間の工程を示す図1と同様な断面図である。
【図13】 図7から図12のプロセスにより得られたMOSゲート電力装置の断面図である。
【符号の説明】
1 半導体基板
2 エピタキシャル層
3 本体領域
4 ソース領域
5 ゲート酸化層
6 ポリシリコン層
8 ソース金属層
9 ドレイン金属層
20 不純物添加領域
Claims (22)
- 複数の素子機能ユニットを具え、これら素子機能ユニットが第2導電型の半導体材料層(2,21,22,23)中に形成した第1導電型の本体領域(3)を具えるMOSゲート電力装置において、
前記半導体材料層(2,21,22,23)中に前記第1導電型の複数の不純物添加領域(20,201,202)が形成され、これら不純物添加領域(20,201,202)が前記本体領域(3)の各々の下側にそれぞれ配置されると共に、隣接する前記不純物添加領域から前記半導体材料層(2,21,22,23)により分離され、
前記半導体材料層(2,21,22,23)が第1の抵抗値を有し、前記不純物添加領域が(20,201,202)が前記第1の抵抗値よりも大きい第2の抵抗値を有することを特徴とするMOSゲート電力装置。 - 前記本体領域の下側の前記不純物添加領域の前記第2の抵抗値が、前記不純物添加領域の幾何学的形状及び形成位置と共に、前記MOSゲート電力装置の降伏電圧を決定することを特徴とする請求項1に記載のMOSゲート電力装置。
- 前記第1導電型の前記不純物添加領域が、前記第2導電型の前記半導体材料層の導電型を反転させる濃度の前記第1導電型の不純物を含むことを特徴とする請求項2に記載のMOSゲート電力装置。
- 前記第1導電型の前記不純物添加領域に含まれる前記第1導電型の不純物が、前記半導体材料層中の不純物よりも大きな拡散性を有することを特徴とする請求項3に記載のMOSゲート電力装置。
- 前記半導体材料層が前記第2導電型の高不純物濃度半導体基板の上側に形成され、前記本体領域の下側の前記不純物添加領域が、ほぼ前記半導体基板まで延在することを特徴とする請求項1から4までのいずれか1項に記載のMOSゲート電力装置。
- 前記第1導電型をP型とし、前記第2導電型をN型としたことを特徴とする請求項1から5までのいずれか1項に記載のMOSゲート電力装置。
- 前記第1導電型の前記不純物添加領域の不純物を、アルミニウム原子としたことを特徴とする請求項6に記載のMOSゲート電力装置。
- 前記第1導電型をN型とし、前記第2導電型をP型としたことを特徴とする請求項1から5までのいずれか1項に記載のMOSゲート電力装置。
- (a)高濃度の不純物が添加された第2導電型の半導体基板(1)上に、第1の抵抗値を有する前記第2導電型の半導体材料層(2,21,22,23)を形成する工程と、
(b)前記半導体材料層(2,21,22,23)上に絶縁ゲート層(5,6)を形成する工程と、
(c)前記絶縁ゲート層(5,6)を選択的に除去して前記半導体材料層上(2,21,22,23)の表面の選択された部分に窓を形成する工程と、
(d)前記絶縁ゲート層(5,6)の残存する部分をマスクとして用いて、前記半導体材料層上(2,21,22,23)に第1導電型の本体領域(3)を形成する工程と、
(e)前記本体領域(3)にソース領域(4)を形成する工程とを具え、
前記半導体材料層(2,21,22,23)中に、第2の抵抗値を有する前記第1導電型の不純物添加領域(20,201,202)を形成し、前記不純物添加領域の各々が、最終的に製造された装置の前記本体領域(3)の各々の下側に位置すると共に前記半導体材料層中に延在するMOSゲート電力装置を製造するに際し、
前記本体領域の下側に位置する前記第1導電型の前記不純物添加領域(20,201,202)を、前記第2導電型の前記半導体材料層(2,21,22,23)に前記第1導電型の不純物を、前記半導体材料層(2,21,22,23)の前記第2導電型を反転させるドーズ量でイオン注入することにより形成し、
前記第1導電型の不純物が、前記第1の抵抗値よりも大きな前記第2の抵抗値を形成するドーズ量で前記半導体材料層に導入されることを特徴とするMOSゲート電力装置の製造方法。 - 前記本体領域の下側の前記不純物添加領域を形成するためにイオン注入される前記第1導電型の不純物を、前記半導体材料層中で拡散性を有する不純物としたことを特徴とする請求項9に記載の方法。
- 前記ソース領域を形成する工程が、前記第2導電型の不純物を選択的にイオン注入する工程と、その後注入された不純物を熱拡散させる工程を具える請求項10に記載の方法において、
前記本体領域の下側の前記不純物添加領域を形成するために注入される前記第1導電型の不純物が、前記ソース領域が形成される前に注入され、前記ソース領域を形成する不純物の熱拡散中に前記半導体基板に向けてほぼ下向きに熱拡散されることを特徴とする方法。 - 前記本体領域を形成する工程が、前記絶縁ゲート層の窓を介して前記第1導電型の不純物を注入する工程と、その後注入された不純物を熱拡散させる工程とを具える請求項10に記載の方法において、
前記本体領域の下側に前記不純物添加領域を形成するために注入される前記第1導電型の不純物が、前記本体領域が形成される前に注入され、前記本体領域を形成する不純物の熱拡散中に前記半導体基板に向けてほぼ下向きに熱拡散されることを特徴とする方法。 - 前記第1導電型の不純物が、前記絶縁ゲート層の窓を介してイオン注入されることを特徴とする請求項11又は12に記載の方法。
- 前記半導体材料層を形成する工程及び前記不純物添加領域を形成する工程が、第1の半導体材料のサブ層を形成するサブ工程を具え、前記第1の半導体材料中に前記第1導電型の不純物を選択的にイオン注入し、前記第1の半導体材料のサブ層の上側に第2の半導体材料のサブ層を形成して、前記半導体材料層内に、前記第1及び第2の半導体材料のサブ層により構成される不純物添加サブ領域を形成することを特徴とする請求項10に記載の方法。
- 前記半導体材料のサブ層を形成するサブ工程を少なくとも1回繰返し、前記半導体材料層が前記半導体材料のサブ層を積層することにより形成され、前記不純物添加領域が、前記不純物が添加されたサブ領域を積層し合体することにより構成されることを特徴とする請求項14に記載の方法。
- 前記半導体材料のサブ層を形成するサブ工程を少なくとも1回繰返し、前記半導体材料層が前記半導体材料サブ層を積層することにより形成され、前記不純物添加領域が、縦方向に互いに合体された不純物添加領域により構成されることを特徴とする請求項14に記載の方法。
- 前記第1及び第2の半導体材料のサブ層がほぼ等しい厚さを有することを特徴とする請求項14から16までのいずれか1項に記載の方法。
- 前記第1及び第2の半導体材料のサブ層が、5〜10オーム/cmに対応するほぼ5×10 14 〜3×10 15 原子/cm 3 の不純物濃度を有することを特徴とする請求項14から17までのいずれか1項に記載の方法。
- 前記第2導電型をN型とし、前記第1導電型をP型としたことを特徴とする請求項10から18までのいずれか1項に記載の方法。
- 前記第1導電型の不純物をアルミニウムとしたことを特徴とする請求項19に記載の方法。
- 請求項20に記載の方法において、前記不純物が、100〜900keVの範囲のエネルギー及び5×10 11 〜1×10 13 原子/cmのドーズ量でイオン注入されることを特徴とする方法。
- 前記第2導電型をP型とし、前記第1導電型をN型としたことを特徴とする請求項10から18までのいずれか1項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP98830737A EP1009036B1 (en) | 1998-12-09 | 1998-12-09 | High-voltage MOS-gated power device, and related manufacturing process |
EP98830737:7 | 1998-12-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000183348A JP2000183348A (ja) | 2000-06-30 |
JP4861544B2 true JP4861544B2 (ja) | 2012-01-25 |
Family
ID=8236909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34999899A Expired - Lifetime JP4861544B2 (ja) | 1998-12-09 | 1999-12-09 | Mosゲート電力装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6586798B1 (ja) |
EP (1) | EP1009036B1 (ja) |
JP (1) | JP4861544B2 (ja) |
DE (1) | DE69838453D1 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3895110B2 (ja) * | 1999-03-04 | 2007-03-22 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 固有スイッチオン抵抗の低減されたヴァーティカルmosトランジスタ装置のボディ領域の製造方法 |
DE10052170C2 (de) * | 2000-10-20 | 2002-10-31 | Infineon Technologies Ag | Mittels Feldeffekt steuerbares Halbleiterbauelement |
EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
DE10132136C1 (de) * | 2001-07-03 | 2003-02-13 | Infineon Technologies Ag | Halbleiterbauelement mit Ladungskompensationsstruktur sowie zugehöriges Herstellungsverfahren |
CN1331238C (zh) | 2001-09-19 | 2007-08-08 | 株式会社东芝 | 半导体装置及其制造方法 |
US6521954B1 (en) | 2001-12-21 | 2003-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
US6969657B2 (en) * | 2003-03-25 | 2005-11-29 | International Rectifier Corporation | Superjunction device and method of manufacture therefor |
EP1696490A1 (en) * | 2005-02-25 | 2006-08-30 | STMicroelectronics S.r.l. | Charge compensation semiconductor device and relative manufacturing process |
EP1710843B1 (en) * | 2005-04-04 | 2012-09-19 | STMicroelectronics Srl | Integrated power device |
JP2007012858A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体素子及びその製造方法 |
EP1742249A1 (en) * | 2005-07-08 | 2007-01-10 | STMicroelectronics S.r.l. | Power field effect transistor and manufacturing method thereof |
EP1742259A1 (en) * | 2005-07-08 | 2007-01-10 | STMicroelectronics S.r.l. | Semiconductor power device with multiple drain structure and corresponding manufacturing process |
WO2007116420A1 (en) | 2006-04-11 | 2007-10-18 | Stmicroelectronics S.R.L. | Process for manufacturing a semiconductor power device and respective device |
WO2007122646A1 (en) | 2006-04-21 | 2007-11-01 | Stmicroelectronics S.R.L. | Process for manufacturing a power semiconductor device and corresponding power semiconductor device |
US7944035B2 (en) * | 2006-05-22 | 2011-05-17 | International Rectifier Corporation | Double sided semiconduction device with edge contact and package therefor |
EP1873837B1 (en) | 2006-06-28 | 2013-03-27 | STMicroelectronics Srl | Semiconductor power device having an edge-termination structure and manufacturing method thereof |
US8581345B2 (en) * | 2007-06-05 | 2013-11-12 | Stmicroelectronics S.R.L. | Charge-balance power device comprising columnar structures and having reduced resistance, and method and system of same |
ITTO20070392A1 (it) * | 2007-06-05 | 2008-12-06 | St Microelectronics Srl | Dispositivo di potenza a bilanciamento di carica comprendente strutture colonnari e avente resistenza ridotta |
US7666751B2 (en) * | 2007-09-21 | 2010-02-23 | Semiconductor Components Industries, Llc | Method of forming a high capacitance diode and structure therefor |
IT1397574B1 (it) * | 2008-12-29 | 2013-01-16 | St Microelectronics Rousset | Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo |
JP5484741B2 (ja) * | 2009-01-23 | 2014-05-07 | 株式会社東芝 | 半導体装置 |
US20110049638A1 (en) | 2009-09-01 | 2011-03-03 | Stmicroelectronics S.R.L. | Structure for high voltage device and corresponding integration process |
US8901652B2 (en) * | 2009-09-01 | 2014-12-02 | Stmicroelectronics S.R.L. | Power MOSFET comprising a plurality of columnar structures defining the charge balancing region |
TWI404205B (zh) * | 2009-10-06 | 2013-08-01 | Anpec Electronics Corp | 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法 |
EP2599107B1 (en) | 2010-07-26 | 2016-12-21 | STMicroelectronics Srl | Process for filling deep trenches in a semiconductor material body |
WO2014083771A1 (ja) * | 2012-11-28 | 2014-06-05 | パナソニック株式会社 | 半導体素子及びその製造方法 |
KR101454470B1 (ko) | 2013-03-22 | 2014-10-23 | 파워큐브세미 (주) | 슈퍼정션 반도체 및 제조방법 |
ITTO20130410A1 (it) | 2013-05-22 | 2014-11-23 | St Microelectronics Srl | Dispositivo di potenza a supergiunzione e relativo procedimento di fabbricazione |
CN105869989B (zh) * | 2015-01-21 | 2019-04-05 | 北大方正集团有限公司 | 功率器件的制备方法和功率器件 |
WO2017081935A1 (ja) * | 2015-11-12 | 2017-05-18 | 三菱電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
US9899508B1 (en) | 2016-10-10 | 2018-02-20 | Stmicroelectronics S.R.L. | Super junction semiconductor device for RF applications, linear region operation and related manufacturing process |
IT201700113926A1 (it) | 2017-10-10 | 2019-04-10 | St Microelectronics Srl | Dispositivo mosfet di potenza e relativo procedimento di fabbricazione |
IT201800006323A1 (it) | 2018-06-14 | 2019-12-14 | Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3600645A (en) * | 1969-06-11 | 1971-08-17 | Westinghouse Electric Corp | Silicon carbide semiconductor device |
JPS52132684A (en) * | 1976-04-29 | 1977-11-07 | Sony Corp | Insulating gate type field effect transistor |
JPS62200766A (ja) * | 1986-02-28 | 1987-09-04 | Oki Electric Ind Co Ltd | 高耐圧dsamosfet素子の製造方法 |
JPH0685441B2 (ja) | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
US5132235A (en) * | 1987-08-07 | 1992-07-21 | Siliconix Incorporated | Method for fabricating a high voltage MOS transistor |
JPS6449273A (en) | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
US5156989A (en) * | 1988-11-08 | 1992-10-20 | Siliconix, Incorporated | Complementary, isolated DMOS IC technology |
EP0397014A3 (en) * | 1989-05-10 | 1991-02-06 | National Semiconductor Corporation | Aluminium/boron p-well |
US5070382A (en) * | 1989-08-18 | 1991-12-03 | Motorola, Inc. | Semiconductor structure for high power integrated circuits |
DE69029942T2 (de) * | 1990-10-16 | 1997-08-28 | Sgs Thomson Microelectronics | Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom |
CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
DE4309764C2 (de) | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
US5349225A (en) * | 1993-04-12 | 1994-09-20 | Texas Instruments Incorporated | Field effect transistor with a lightly doped drain |
EP0696054B1 (en) * | 1994-07-04 | 2002-02-20 | STMicroelectronics S.r.l. | Process for the manufacturing of high-density MOS-technology power devices |
JPH09213939A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体装置 |
JP2834058B2 (ja) * | 1996-01-30 | 1998-12-09 | 山形日本電気株式会社 | 半導体装置の製造方法 |
WO1997029518A1 (de) * | 1996-02-05 | 1997-08-14 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
US6071768A (en) * | 1996-05-17 | 2000-06-06 | Texas Instruments Incorporated | Method of making an efficient NPN turn-on in a high voltage DENMOS transistor for ESD protection |
US5923065A (en) * | 1996-06-12 | 1999-07-13 | Megamos Corporation | Power MOSFET device manufactured with simplified fabrication processes to achieve improved ruggedness and product cost savings |
US6172398B1 (en) * | 1997-08-11 | 2001-01-09 | Magepower Semiconductor Corp. | Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage |
US6239463B1 (en) * | 1997-08-28 | 2001-05-29 | Siliconix Incorporated | Low resistance power MOSFET or other device containing silicon-germanium layer |
US6165821A (en) * | 1998-02-09 | 2000-12-26 | International Rectifier Corp. | P channel radhard device with boron diffused P-type polysilicon gate |
-
1998
- 1998-12-09 DE DE69838453T patent/DE69838453D1/de not_active Expired - Lifetime
- 1998-12-09 EP EP98830737A patent/EP1009036B1/en not_active Expired - Lifetime
-
1999
- 1999-12-07 US US09/457,122 patent/US6586798B1/en not_active Expired - Lifetime
- 1999-12-09 JP JP34999899A patent/JP4861544B2/ja not_active Expired - Lifetime
-
2003
- 2003-05-06 US US10/430,771 patent/US7084034B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20030201503A1 (en) | 2003-10-30 |
JP2000183348A (ja) | 2000-06-30 |
DE69838453D1 (de) | 2007-10-31 |
EP1009036B1 (en) | 2007-09-19 |
US7084034B2 (en) | 2006-08-01 |
EP1009036A1 (en) | 2000-06-14 |
US6586798B1 (en) | 2003-07-01 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A521 | Request for written amendment filed |
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RD03 | Notification of appointment of power of attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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