JP5484741B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5484741B2
JP5484741B2 JP2009012610A JP2009012610A JP5484741B2 JP 5484741 B2 JP5484741 B2 JP 5484741B2 JP 2009012610 A JP2009012610 A JP 2009012610A JP 2009012610 A JP2009012610 A JP 2009012610A JP 5484741 B2 JP5484741 B2 JP 5484741B2
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor region
region
depth
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009012610A
Other languages
English (en)
Other versions
JP2010171221A (ja
JP2010171221A5 (ja
Inventor
野 昇太郎 小
藤 渉 齋
菜 名 羽田野
田 浩 史 大
辺 美 穂 渡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009012610A priority Critical patent/JP5484741B2/ja
Priority to CN2010100040231A priority patent/CN101794816B/zh
Priority to US12/692,527 priority patent/US8159023B2/en
Publication of JP2010171221A publication Critical patent/JP2010171221A/ja
Publication of JP2010171221A5 publication Critical patent/JP2010171221A5/ja
Application granted granted Critical
Publication of JP5484741B2 publication Critical patent/JP5484741B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置に関し、特に、各種のスイッチング電源に代表されるパワーエレクトロニクス分野に応用されるパワー半導体装置に関する。
ＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という）や絶縁ゲート型バイポーラ・トランジスタ（以下、「ＩＧＢＴ」という）などの半導体装置は、高速スイッチング特性及び数１０〜数１００Ｖの逆方向阻止電圧（以下、「耐圧」という）を有している。したがって、これらの半導体装置は、家庭用電気機器、通信機器、及び車載用モータ等の電力変換のような制御分野に広く用いられている。これらの半導体装置を用いた電源システムの小型化、高効率化、及び低消費電力化を達成するためには、システムを構成する半導体装置のオン状態での抵抗（以下、「オン抵抗」という）を低減する必要がある。すなわち、ＭＯＳＦＥＴやＩＧＢＴは、高耐圧及び低オン抵抗が強く要求されている。
一般的には、半導体装置は、オフ状態で高電圧が印加されると、ドリフト領域が空乏化して電圧を保持する。ＭＯＳＦＥＴやＩＧＢＴなどの半導体装置は、高耐圧を得るために不純物濃度が比較的低いドリフト領域を有するので、抵抗が大きくなり、素子のオン抵抗に占めるドリフト抵抗の割合が増大し、結果として、オン抵抗も大きくなる。したがって、これらの半導体装置では、耐圧とオン抵抗とがトレードオフの関係を有し、その材料で決定される限界が存在する。
これに対して、このドリフト抵抗を低減するための構造として、スーパージャンクション構造が知られている（非特許文献１を参照）。このスーパージャンクション構造とは、ドリフト領域において電流経路に対して垂直方向にｐ型半導体層とｎ型半導体層とが交互に配置された構造である。
一般的な半導体装置では、ドレイン電極に高電圧が印加されると、ソース電極に接続されているｐ型ベース領域とｎ型ドリフト領域とのｐｎ接合面より空乏層が広がるので、このｐｎ接合面の電界の強度が臨界電界に達したときにアバランシェ降伏が起こる。したがって、一般的な半導体装置の耐圧は、ｎ型ドリフト領域の不純物濃度及び空乏層距離によって決定される。
これに対して、スーパージャンクション構造では、ｎ型ドリフト領域とのｐｎ接合面に加えて、ドリフト領域におけるｐ型半導体層とｎ型半導体層とのｐｎ接合からも空乏層が広がる。したがって、ｐ型ベース領域とｎ型ドリフト領域とのｐｎ接合面のみへの電界集中が緩和され、ドリフト領域全体の電界が上昇し、結果として、ｎ型半導体層の不純物濃度を通常の半導体装置のドリフト領域よりも高濃度化した場合であっても高耐圧が得られる。さらに、半導体装置のオン状態では、電流が高濃度のｎ型半導体層を流れるので、同程度の耐圧を有する一般的な半導体装置と比較して、オン抵抗を１／５程度にすることができる。
しかしながら、スーパージャンクション構造に対しても、さらなるオン抵抗の低減が求められている。スーパージャンクション構造のオン抵抗をより低減するためには、ｎ型半導体層の不純物濃度を上げる必要がある。この場合には、耐圧を保持するためにｎ型半導体層を空乏化しなくてはならないので、ｎ型半導体層とｐ型半導体層の幅を狭くする必要がある。すなわち、それぞれの半導体層のアスペクト比を増加させる必要がある。
ここで、スーパージャンクション構造を形成するためのプロセスとして、ｎ型エピタキシャル層表面よりリアクティブ・イオン・エッチング（以下、「ＲＩＥ」という）でトレンチを形成して、ｐ型層をエピタキシャル成長させる方法（特許文献１を参照）や、高抵抗のエピタキシャル層にｎ型及びｐ型の埋め込み層をイオン注入及び拡散によって選択的に形成し、高抵抗のエピタキシャル層を積み増しし、下層と同様にｎ型及びｐ型の埋め込み層をイオン注入及び拡散によって形成させる工程を複数回繰り返す製造方法（特許文献２を参照）が知られている。
特許文献１に開示されている方法は、高アスペクト比でトレンチ内部に良質なシリコンをエピタキシャル成長させ、不純物濃度等を高い制御性で埋め込むことは極めて難易度が高い方法である。
これに対して、特許文献２に開示されている方法は、イオン注入やエピタキシャル成長などの工程回数は増えるが、高い制御性を有するので、スーパージャンクション構造を形成するプロセスとして一般的であり、製品化もされている方法である。
しかしながら、特許文献２に開示されている方法では、各高抵抗のエピタキシャル層の厚さを上下のｎ型及びｐ型の拡散層を高濃度で接続できる程度に選択しなくてはならない。したがって、高アスペクト比を得るためには、隣り合うｐ型及びｎ型の拡散層の間隔を狭める必要があるが、互いに重なりあい且つ打ち消しあう不純物濃度が増加してしまうために、プロセスマージンが狭まってしまう。
これに対して、打ち消しあう不純物濃度を減らすために、拡散長を短くする方法が考えられるが、そのためには、上下の拡散層が高濃度で接続されないようにするためにエピタキシャル層の厚さを薄くしなくてはならない。
しかしながら、ドリフト領域のトータルの厚さは概ね等しいため、拡散長を短くしてエピタキシャル層を薄くする方法では、イオン注入及びエピタキシャル成長の工程回数が増え、製造コストが上がってしまう。
ところで、スーパージャンクション構造は、一般的な二重拡散型ＭＯＳ（以下、「ＤＭＯＳ」という）構造とは異なるドリフト領域を有しているので、耐圧とオン抵抗とのトレードオフの関係が改善される。一方、スーパージャンクションのプロファイルは、特異なドリフト領域のプロファイルであるために、ｐ型及びｎ型のピラープロファイルに依存して、ＤＭＯＳと比べて電界分布が大きく異なる。このため、ＤＭＯＳには無かったスーパージャンクション構造部を最適に設計し、ＤＭＯＳ等のスイッチング素子で一般的な静特性を満足させると同時に、アバランシェ破壊耐量や信頼性といった性能も向上させる必要がある。
これに対して、並列するｐｎ構造のｎ型半導体層及びｐ型半導体層の領域の幅又は不純物濃度を制御して、表面側のｐ型領域の不純物濃度を隣接するｎ型領域よりも多くし、裏面側のｐ型領域の不純物濃度をｎ型領域よりも少なくすることによって、ｐｎ構造部での電界分布を改善し、アバランシェ破壊耐量を向上させる方法が知られている（特許文献３を参照）。特許文献３に開示されている方法では、アバランシェ破壊耐量の他に、スイッチング特性及び素子の信頼性を確保するために、ドリフト領域のｐｎ構造のプロファイル設計が必要である。たとえば、特許文献３に開示されている方法では、ドリフト領域の中位に電界のピーク点を形成し、アバランシェポイントをゲート電極から遠ざけて形成することによって素子の信頼性を確保するためのプロファイル設計を行っている。
しかしながら、特許文献３に開示されている方法を用いてドリフト領域の中位に電界のピーク点を形成することは、ゲート電極近傍でのアバランシェ降伏によって、ゲート酸化膜を介してゲート電位が変化し、ゲート電極へのフィードバック電流が発生し、アバランシェ破壊耐量に影響を及ぼしてしまう可能性もある（非特許文献２を参照）。
また、非特許文献２では、アバランシェ破壊耐量に対する影響について言及されているが、特許文献３に開示されている方法では、スイッチング特性においても、ゲート電極近傍に高電界箇所が存在するので、ゲート電極へのフィードバック電流が発生し、スイッチングノイズの原因となってしまう。
また、特許文献３に開示されている方法では、ゲート電極へのフィードバック電流が多くなると、ゲート絶縁膜の信頼性が低下してしまう。たとえば、アバランシェ降伏によって発生したキャリアがゲート絶縁膜にトラップすると、素子の閾値電圧が変動してしまい、特性（閾値電圧及びドレイン・ソース間のリーク）が変化することになる。
また、特許文献３に開示されている方法では、ｐｎ構造のプロファイルによって、ドレイン・ソース間電圧に依存した空乏層の伸び方が変化するために、スイッチング時の容量変化が異なってしまう。
すなわち、従来のスーパージャンクション構造では、アバランシェ破壊耐量と素子の信頼性とを同時に向上させることは難しい。
特開２００７−１２８０１号公報 特開２００４−１４５５４号公報 特開２００４−７２０６８号公報 "Ｔｈｅｏｒｙ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｓｕｐｅｒｊｕｎｃｔｉｏｎ ｄｅｖｉｃｅｓ"（Ｔ．Ｆｕｊｉｈｉｒａ， Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．， Ｖｏｌ．３６（１９９７）， ｐｐ６２５４−６２６２） Ｓ．−Ｃ． Ｌｅｅ， Ｋ．−Ｈ． Ｏｈ， Ｈ．−Ｃ． Ｊａｎｇ， Ｊ．−Ｇ． Ｌｅｅ， Ｓ．−Ｓ． Ｋｉｍ， ａｎｄ Ｃ．−Ｍ． Ｙｕｎ、"Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ Ｇａｔｅ Ｏｓｃｉｌｌａｔｉｏｎ ｏｆ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ Ｉｎｄｕｃｅｄ ｂｙ Ａｖａｌａｎｃｈｅ Ｍｏｄｅ Ｏｐｅｒａｔｉｏｎ" Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ‘ｓ， ２００７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ ２７−３０ Ｍａｙ ２００６ Ｐａｇｅ（ｓ）：１１３−１１６．
本発明の目的は、アバランシェ破壊耐量と素子の信頼性とを同時に向上させるスーパージャンクション構造を有する半導体装置を提供することである。
実施形態の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された
第１導電型の第１半導体領域と、前記第１半導体領域内に、前記半導体基板に対して水平
方向にそれぞれ離間して形成され、前記水平方向において前記第１半導体領域の一部と交
互に並び、前記半導体基板に対して垂直方向において前記半導体基板側に延び、前記半導
体基板側において前記第１半導体領域との界面をなす複数の第２導電型の第２半導体領域
と、前記第２半導体領域に接続され、前記第１半導体領域の表面側に設けられた複数の第
２導電型の第３半導体領域と、前記第１半導体領域の表面に絶縁膜を介して設けられたゲ
ート電極を備え、前記第１半導体領域と前記複数の第２半導体領域は、スーパージャンク
ション構造を形成し、前記界面は、前記ゲート電極から離れるように、前記垂直方向にお
ける前記第１半導体領域の中心よりも前記半導体基板側に位置し、前記第２半導体領域の
チャージ量と前記第１半導体領域のチャージ量との差は、前記界面において０以上であり
、且つ前記垂直方向において、前記第３半導体領域に向って増加することを特徴とする。
本発明によれば、アバランシェ破壊耐量と素子の信頼性とを同時に向上させることができる。
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
はじめに、本発明の実施例では、半導体領域の活性化された不純物濃度についての半導体基板に対して水平方向における積分値によって定められる量を「チャージ量」と定義する。
次に、本発明の実施例に係る半導体装置の構造について、図１を参照して説明する。図１は、本発明の実施例に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
図１（Ａ）に示すように、本発明の実施例に係る半導体装置は、ｎ型（以下、「第１導電型」という）の不純物が埋め込まれたシリコンを用いて形成された半導体基板１００と、半導体基板１００上に形成された第１導電型の第１半導体領域１０２と、第１半導体領域１０２内に、半導体基板１００に対して水平方向（Ｘ方向）にそれぞれ離間して形成された複数のｐ型（以下、「第２導電型」という）の第２半導体領域１０４と、第２半導体領域１０４に接続された第２導電型の第３半導体領域１０６と、第３半導体領域１０６上に形成された第１導電型の第４半導体領域１０８及び第２導電型の第５半導体領域１１０と、第１半導体領域１０２及び第３半導体領域１０６、並びに第４半導体領域１０８の一部の上に絶縁膜１１２を介して形成されたゲート電極１１４と、を備えている。また、本発明の実施例に係る半導体装置は、半導体基板１００の第１半導体領域１０２と接していない面上に形成されたドレイン電極となる第１主電極１１６と、第４半導体領域１０８の一部及び第５半導体領域１１０と接続し、絶縁膜１１２上に形成されたソース電極となる第２主電極１１８と、を備えている。
図１（Ａ）に示すように、第１半導体領域１０２のＸ方向の幅Ｗｎは、第１半導体領域１０２と第２半導体領域１０４との半導体基板１００側（ドレイン電極側）の接合面（以下、「第１接合面Ｂ」という）の深さにおいてＷＢｎであり、第１接合面Ｂと反対側（ソース電極側）の接合面（以下、「第２接合面Ｔ」という）の深さにおいてＷＴｎであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって一定である（ＷＢｎ＝ＷＴｎ）。
図１（Ａ）に示すように、第２半導体領域１０４のＸ方向の幅Ｗｐは、第１接合面Ｂの深さにおいてＷＢｐであり、第２接合面Ｔの深さにおいてＷＴｐであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって一定である（ＷＢｐ＝ＷＴｐ）。
図１（Ｂ）に示すように、第２半導体領域１０４の活性化された不純物濃度と第１半導体領域１０２の不純物濃度との差は、第１接合面Ｂの深さにおいて０以上であり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する。
その結果、図１（Ｃ）に示すように、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが、第１接合面Ｂの深さにおいて０以上であり（ΔＱＢ≧０）、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する（ＱＢｎ≦ＱＢｐ，ＱＴｎ＜ＱＴｐ，ΔＱＢ＜ΔＱＴ）。
次に、本発明の半導体装置の特性について、図２及び図３を参照して説明する。図２は、従来の半導体装置及び本発明の実施例に係る半導体装置の電界分布を示すグラフである。図３は、従来の半導体装置及び本発明の実施例に係る半導体装置の出力容量とドレイン・ソース間電圧の関係を示すグラフである。
図２（Ａ）は、ｐ型及びｎ型の半導体領域が、それぞれ、幅及び不純物濃度が一定になるように形成されている半導体装置の電界分布を示している。図２（Ａ）に示すように、幅及び不純物濃度が一定であるために、それらの電界分布は矩形を示す。その結果、ｐｎ構造のゲート電極に極めて近い位置にアバランシェ降伏時の電界ピーク点が現れる。
図２（Ｂ）は、特許文献３に対応する半導体装置の電界分布を示している。図２（Ｂ）に示すように、特許文献３に対応する半導体装置では、ｐｎ構造の深さ方向の中点付近にアバランシェ降伏時の電界ピーク点が現れる。
図２（Ｃ）は、本発明の実施例に係る半導体装置の電界分布を示している。図２（Ｃ）に示すように、第２半導体領域１０４と第１半導体領域１０２との不純物濃度の差が、第１接合面Ｂの深さでは０以上であり、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加するので、第１接合面Ｂの深さでは高電界となり、第２接合面Ｔの深さでは低電界となる。
すなわち、図２（Ａ）乃至（Ｃ）に示すように、本発明の実施例に係る半導体装置では、従来の半導体装置と比べて、第１接合面Ｂの深さに電界ピーク点が現れ、アバランシェポイントがゲート電極１１４から遠くなるので、アバランシェ耐量が改善される。また、スイッチング時のゲート電極１１４へのフィードバック電流が抑制されるので、スイッチング時におけるノイズが低減する。
また、図３（Ａ）はＤＭＯＳ構造の半導体装置のグラフであり、図３（Ｂ）は特許文献３に対応する半導体装置のグラフであり、図３（Ｃ）は本発明の実施例に係る半導体装置のグラフである。図３（Ａ）乃至（Ｃ）に示すように、本発明の実施例に係る半導体装置では、従来の半導体装置と比べて、ドレイン・ソース間電圧に依存した出力容量の変化が急峻になる。その結果、スイッチング時のドリフト領域のアクセプタ及びドナーの充放電時間が短縮されるので、スイッチング時間が短縮される。特に、スイッチング時間の短縮は、半導体装置を含む回路が高周波数で動作する上で重要な特性である。この出力容量の変化が急峻になることによって内蔵されるｐｎダイオードの回復速度が向上する（すなわち、逆回復時間ｔｒｒが短縮する）ので、内蔵されるｐｎダイオードの逆回復特性も改善する。
次に、本発明の実施例の変形例１について、図４を参照して説明する。図４は、本発明の実施例の変形例１に係る半導体装置の構造を示す断面図、並びに正味の活性化された不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
図４（Ａ）に示すように、第１半導体領域１０２のＸ方向の幅Ｗｎは、第１半導体領域１０２と第２半導体領域１０４との半導体基板１００側（ドレイン電極側）の第１接合面Ｂの深さにおいてＷＢｎであり、第１接合面Ｂと反対側（ソース電極側）の第２接合面Ｔの深さにおいてＷＴｎであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって減少する（ＷＢｎ＞ＷＴｎ）。
図４（Ａ）に示すように、第２半導体領域１０４のＸ方向の幅Ｗｐは、第１接合面Ｂの深さにおいてＷＢｐであり、第２接合面Ｔの深さにおいてＷＴｐであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する（ＷＢｐ＜ＷＴｐ）。
図４（Ｂ）に示すように、第２半導体領域１０４の不純物濃度Ｉｐと第１半導体領域の不純物濃度Ｉｎとの差ΔＩは、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって常に０より大きく且つ一定である（０＜ΔＩＢ＝ΔＩＴ）。
その結果、図４（Ｃ）に示すように、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが、第１接合面Ｂの深さにおいて０以上であり（ΔＱＢ≧０）、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する（ＱＢｎ≦ＱＢｐ，ＱＴｎ＜ＱＴｐ，ΔＱＢ＜ΔＱＴ）。
例えば、本発明の実施例の変形例１に係る半導体装置の製造方法は、以下の通りである。フォトリソグラフィー技術を用いて、反応性イオンエッチング（以下、「ＲＩＥ」という）を選択的に行うことによって第１半導体領域１０２にトレンチを形成する。このとき、トレンチに、半導体基板１００に対して垂直方向（Ｙ方向）について、第２接合面Ｔの深さから第１接合面Ｂの深さに向かって第２半導体領域１０４の幅が狭くなるような角度をつける。その後、第１半導体領域１０４をエピタキシャル成長させる。その後、上部のＭＯＳＦＥＴ領域を形成する。
次に、本発明の実施例の変形例２について、図５を参照して説明する。図５は、本発明の実施例の変形例２に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
図５（Ａ）に示すように、第１及び第２半導体領域１０２，１０４は、それぞれ、同様の形状を有する複数の単位層（レイヤＬ１乃至Ｌ６）から構成される積層構造を有している。半導体基板１００に対して水平方向における第２半導体領域１０４の中心部（図５（Ａ）中の実線（１））の活性化された不純物濃度は、半導体基板１００に対して垂直方向について濃淡を有する波型の分布を示す。各単位層（レイヤＬ１乃至Ｌ６）は、活性化された不純物濃度が高い高濃度部分と、この高濃度部分を挟む活性化された不純物濃度が低い低濃度部分と、を含む層である。すなわち、第２半導体領域１０２の各単位層（レイヤＬ１乃至Ｌ６）では、１つの高濃度部分が２つの低濃度部分に挟まれている。この積層構造は、各単位層（レイヤＬ１乃至Ｌ６）が半導体基板１００に対して垂直方向（Ｙ方向）について繰り返し形成された構造である。
図５（Ａ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）では、第１半導体領域１０２のＸ方向の幅Ｗｎは、境界ｂｉと境界ｂｉ＋１との中間の深さにおいて最小であり、半導体基板１００側（ドレイン電極側）の第１接合面Ｂを含む単位層（以下、「第１単位層」という）（レイヤＬ１）を除いて境界ｂｉ及び境界ｂｉ＋１の深さにおいて最大である。例えば、単位層（レイヤＬ２）の第１半導体領域１０２のＸ方向の幅Ｗｎは、境界ｂ１と境界ｂ２との中間の深さにおいて最小となり、境界ｂ１及び境界ｂ２の深さにおいて最大となる。
図５（Ａ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）では、第２半導体領域１０４のＸ方向の幅Ｗｐは、境界ｂｉと境界ｂｉ＋１との中間の深さにおいて最大であり、第１単位層（レイヤＬ１）を除いて境界ｂｉ及び境界ｂｉ＋１の深さにおいて最小である。例えば、単位層（レイヤＬ２）の第２半導体領域１０４のＸ方向の幅Ｗｐは、境界ｂ１と境界ｂ２との中間の深さにおいて最大となり、境界ｂ１及び境界ｂ２の深さにおいて最小となる。
また、境界ｂｉにおける第２半導体領域１０４の活性化された不純物濃度は、境界ｂｉと境界ｂｉ＋１の中間部よりも低濃度である。このように、第１及び第２半導体領域１０２，１０４は、半導体基板１００に対して垂直方向について、第２半導体領域１０４の高濃度部分を挟む低濃度部分の境界間の厚さで複数の単位層（レイヤＬ１乃至Ｌ６）に分割される。
また、図５（Ｂ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）では、第２半導体領域１０４の不純物濃度と第１半導体領域１０２の不純物濃度との差は、半導体基板１００側（ドレイン電極側）の境界ｂｉの深さにおいて０以上であり、境界ｂｉと境界ｂｉ＋１との中間の深さにおいて最大である。
その結果、図５（Ｃ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）のチャージ量に関して、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが、第１単位層（レイヤＬ１）において０以上であり（ΔＱＢ≧０）、半導体基板１００に対して垂直方向（Ｙ方向）の各単位層（レイヤＬ１乃至Ｌ６）について、第１単位層から第１接合面Ｂと反対側（ソース電極側）の第２接合面Ｔを含む単位層（以下、「第２単位層」という）（レイヤＬ６）に向かって増加する（ΔＱＢ＜ΔＱＴ）。
例えば、本発明の実施例の変形例２に係る半導体装置の製造方法は、以下の通りである。半導体基板１００上にｎ型の半導体層を形成する。その後、選択的に、ｎ型の不純物及びｐ型の不純物を注入する工程と、その上にｎ−型領域をエピタキシャル成長させる工程と、を複数回繰り返す。このとき、各単位層（レイヤＬ１乃至Ｌ６）のｎ型拡散層及びｐ型拡散層を形成するときに、任意の不純物濃度を選択する。なお、ｎ型の不純物を注入する工程を省略して、ｎ型のエピタキシャル層にｐ型の不純物を注入する工程と、その上にｎ型領域をエピタキシャル成長させる工程と、を複数回繰り返しても良い。
なお、本発明の実施例では、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって第１及び第２半導体領域１０２，１０４のチャージ量Ｑｎ，Ｑｐが線形特性を有する例について説明したが、図６に示すように、第１及び第２半導体領域１０２，１０４のチャージ量Ｑｎ，Ｑｐの少なくとも一方が非線形特性を有していても良い。
また、本発明の実施例では、第１半導体領域１０２と第２半導体領域１０４の繰り返しピッチ（各第２半導体領域１０４の離間距離）を一定としているため、全ての場合において、ＷＢｐ＋ＷＢｎ＝ＷＴｐ＋ＷＴｎである。
また、本発明の実施例では、半導体装置の断面について説明したが、奥行き方向については、ｐｎ構造のプロファイルが延在（ストライプ）しても良いし、ｎ型層に対して、ｐ型領域がドット状に点在しても良い。
また、本発明の実施例では、半導体基板１００がシリコンを用いて形成されている例について説明したが、これに限られるものではなく、ＳｉＣ，ＧａＮなどを用いて形成されても良い。
また、本発明の実施例では、ソース・ドレイン構造を有する縦型の半導体装置について説明したが、これに限られるものではなく、例えば、１０Ｖ〜１０００Ｖ以上といった様々な耐圧系の半導体装置に応用することができる。
本発明の実施例によれば、第１接合面Ｂの深さに電界ピーク点が現れ、アバランシェポイントがゲート電極１１４から遠くなるので、アバランシェ耐量を向上させることができ、且つ、素子の信頼性を向上させることができる。
また、本発明の実施例によれば、スイッチング時のゲート電極１１４へのフィードバック電流が抑制されるので、スイッチング時におけるノイズを低減することができる。
また、本発明の実施例によれば、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが第１接合面Ｂの深さにおいて０以上となり、ドリフト領域の深い部分の電界のみが高くなるので、アバランシェ耐量をさらに向上させることができる。
また、本発明の実施例によれば、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが第１接合面Ｂの深さにおいて０である場合には、半導体装置のオン抵抗を低減することができる。
本発明の実施例に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。 従来の半導体装置及び本発明の実施例に係る半導体装置の電界分布を示すグラフである。 従来の半導体装置及び本発明の実施例に係る半導体装置の出力容量とドレイン・ソース間電圧の関係を示すグラフである。 本発明の実施例の変形例１に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。 本発明の実施例の変形例２に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。 本発明の実施例のその他の変形例に係る半導体装置の正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
１００ 半導体基板
１０２ 第１半導体領域
１０４ 第２半導体領域
１０６ 第３半導体領域
１０８ 第４半導体領域
１１０ 第５半導体領域
１１２ 絶縁膜
１１４ ゲート電極
１１６ 第１主電極
１１８ 第２主電極
Ｂ 第１接合面
Ｔ 第２接合面

Claims (4)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域内に、前記半導体基板に対して水平方向にそれぞれ離間して形成さ
    れ、前記水平方向において前記第１半導体領域の一部と交互に並び、前記半導体基板に対
    して垂直方向において前記半導体基板側に延び、前記半導体基板側において前記第１半導
    体領域との界面をなす複数の第２導電型の第２半導体領域と、
    前記第２半導体領域に接続され、前記第１半導体領域の表面側に設けられた複数の第２
    導電型の第３半導体領域と、
    前記第１半導体領域の表面に絶縁膜を介して設けられたゲート電極を備え、
    前記第１半導体領域と前記複数の第２半導体領域は、スーパージャンクション構造を形
    成し、
    前記界面は、前記ゲート電極から離れるように、前記垂直方向における前記第１半導体
    領域の中心よりも前記半導体基板側に位置し、
    前記第２半導体領域のチャージ量と前記第１半導体領域のチャージ量との差は、前記界
    面において０以上であり、且つ前記垂直方向において、前記第３半導体領域に向って増加
    することを特徴とする半導体装置。
  2. 前記第２半導体領域の前記水平方向の幅は、前記垂直方向において一定であって、
    前記第２半導体領域の不純物濃度は、前記半導体基板から前記垂直方向に離れるに従っ
    て増加する請求項１に記載の半導体装置。
  3. 前記第２半導体領域の前記水平方向の幅は、前記半導体基板から前記垂直方向に離れる
    に従って広がり、
    前記第２半導体領域の不純物濃度は、前記垂直方向において一定である請求項１に記載
    の半導体装置。
  4. 前記第２半導体領域の不純物濃度は、前記垂直方向において波型の分布を有する請求項
    １に記載の半導体装置。
JP2009012610A 2009-01-23 2009-01-23 半導体装置 Active JP5484741B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009012610A JP5484741B2 (ja) 2009-01-23 2009-01-23 半導体装置
CN2010100040231A CN101794816B (zh) 2009-01-23 2010-01-14 半导体器件
US12/692,527 US8159023B2 (en) 2009-01-23 2010-01-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009012610A JP5484741B2 (ja) 2009-01-23 2009-01-23 半導体装置

Publications (3)

Publication Number Publication Date
JP2010171221A JP2010171221A (ja) 2010-08-05
JP2010171221A5 JP2010171221A5 (ja) 2013-03-28
JP5484741B2 true JP5484741B2 (ja) 2014-05-07

Family

ID=42353476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009012610A Active JP5484741B2 (ja) 2009-01-23 2009-01-23 半導体装置

Country Status (3)

Country Link
US (1) US8159023B2 (ja)
JP (1) JP5484741B2 (ja)
CN (1) CN101794816B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5739813B2 (ja) * 2009-09-15 2015-06-24 株式会社東芝 半導体装置
JP2011204796A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
KR101216897B1 (ko) 2011-08-09 2012-12-28 주식회사 케이이씨 고전압 반도체 소자
KR101279222B1 (ko) 2011-08-26 2013-06-26 주식회사 케이이씨 고전압 반도체 소자
US9287371B2 (en) 2012-10-05 2016-03-15 Semiconductor Components Industries, Llc Semiconductor device having localized charge balance structure and method
US9219138B2 (en) 2012-10-05 2015-12-22 Semiconductor Components Industries, Llc Semiconductor device having localized charge balance structure and method
US10256325B2 (en) * 2012-11-08 2019-04-09 Infineon Technologies Austria Ag Radiation-hardened power semiconductor devices and methods of forming them
CN103199104B (zh) * 2013-03-05 2016-04-27 矽力杰半导体技术(杭州)有限公司 一种晶圆结构以及应用其的功率器件
SE1550821A1 (sv) * 2015-06-16 2016-11-22 Ascatron Ab SiC SUPER-JUNCTIONS
US9768247B1 (en) 2016-05-06 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device having improved superjunction trench structure and method of manufacture
CN109643656A (zh) * 2016-09-02 2019-04-16 新电元工业株式会社 Mosfet以及电力转换电路
WO2018051512A1 (ja) 2016-09-16 2018-03-22 新電元工業株式会社 Ｍｏｓｆｅｔ及び電力変換回路
JP6362152B1 (ja) * 2016-11-11 2018-07-25 新電元工業株式会社 Ｍｏｓｆｅｔ及び電力変換回路
CN110447108B (zh) * 2017-05-26 2022-12-30 新电元工业株式会社 Mosfet以及电力转换电路
JP2019054169A (ja) * 2017-09-15 2019-04-04 株式会社東芝 半導体装置
US11005354B2 (en) * 2017-11-17 2021-05-11 Shindengen Electric Manufacturing Co., Ltd. Power conversion circuit
CN110416285B (zh) * 2019-07-31 2024-06-07 电子科技大学 一种超结功率dmos器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69833743T2 (de) * 1998-12-09 2006-11-09 Stmicroelectronics S.R.L., Agrate Brianza Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
DE69838453D1 (de) * 1998-12-09 2007-10-31 St Microelectronics Srl Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren
JP3743395B2 (ja) 2002-06-03 2006-02-08 株式会社デンソー 半導体装置の製造方法及び半導体装置
JP4304433B2 (ja) * 2002-06-14 2009-07-29 富士電機デバイステクノロジー株式会社 半導体素子
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP4904673B2 (ja) * 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP4851738B2 (ja) 2005-06-29 2012-01-11 新電元工業株式会社 半導体装置
WO2007122646A1 (en) 2006-04-21 2007-11-01 Stmicroelectronics S.R.L. Process for manufacturing a power semiconductor device and corresponding power semiconductor device
EP1873837B1 (en) * 2006-06-28 2013-03-27 STMicroelectronics Srl Semiconductor power device having an edge-termination structure and manufacturing method thereof
JP2008153620A (ja) * 2006-11-21 2008-07-03 Toshiba Corp 半導体装置
JP2008210899A (ja) * 2007-02-23 2008-09-11 Toshiba Corp 半導体装置及びその製造方法
JP4564509B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
JP2008294028A (ja) * 2007-05-22 2008-12-04 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
CN101794816B (zh) 2012-10-10
CN101794816A (zh) 2010-08-04
US8159023B2 (en) 2012-04-17
JP2010171221A (ja) 2010-08-05
US20100187604A1 (en) 2010-07-29

Similar Documents

Publication Publication Date Title
JP5484741B2 (ja) 半導体装置
JP5762689B2 (ja) 半導体装置
JP3634830B2 (ja) 電力用半導体素子
JP5002148B2 (ja) 半導体装置
JP5198030B2 (ja) 半導体素子
JP4832731B2 (ja) 電力用半導体装置
JP5449094B2 (ja) 半導体装置
JP5504235B2 (ja) 半導体装置
US9590030B2 (en) Semiconductor device having diode characteristic
US20080017897A1 (en) Semiconductor device and method of manufacturing same
US20080035992A1 (en) Semiconductor device
US20080237774A1 (en) Semiconductor device
JP2009088345A (ja) 半導体装置
JP2009272397A (ja) 半導体装置
JP5365016B2 (ja) 半導体素子およびその製造方法
US9013005B2 (en) Semiconductor device and method for manufacturing same
JP5201307B2 (ja) 半導体装置
US8581298B2 (en) Semiconductor device
JP2017191817A (ja) スイッチング素子の製造方法
JP6560141B2 (ja) スイッチング素子
CN108305893B (zh) 半导体装置
JP5448733B2 (ja) 半導体装置の製造方法
JP2009105219A (ja) 半導体装置
TW201803125A (zh) 垂直碳化矽金屬氧化物半導體場效電晶體
JP6089070B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130207

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20130207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130218

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20130219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130712

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130910

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131001

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131219

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20131226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140219

R151 Written notification of patent or utility model registration

Ref document number: 5484741

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151