IT201800006323A1 - Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione - Google Patents

Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione Download PDF

Info

Publication number
IT201800006323A1
IT201800006323A1 IT102018000006323A IT201800006323A IT201800006323A1 IT 201800006323 A1 IT201800006323 A1 IT 201800006323A1 IT 102018000006323 A IT102018000006323 A IT 102018000006323A IT 201800006323 A IT201800006323 A IT 201800006323A IT 201800006323 A1 IT201800006323 A1 IT 201800006323A1
Authority
IT
Italy
Prior art keywords
columns
regions
type
conductivity
column
Prior art date
Application number
IT102018000006323A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to IT102018000006323A priority Critical patent/IT201800006323A1/it
Priority to US16/438,286 priority patent/US11024707B2/en
Priority to CN201910510622.1A priority patent/CN110610993A/zh
Priority to CN201920886398.1U priority patent/CN210123733U/zh
Publication of IT201800006323A1 publication Critical patent/IT201800006323A1/it
Priority to US17/325,932 priority patent/US20210273045A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2176—Class E amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“DISPOSITIVO A SEMICONDUTTORE DEL TIPO A BILANCIAMENTO DI CARICA, IN PARTICOLARE PER APPLICAZIONI RF AD ELEVATA EFFICIENZA, E RELATIVO PROCEDIMENTO DI FABBRICAZIONE”
La presente invenzione è relativa in generale al campo dei dispositivi a semiconduttore di potenza, e più in particolare ad un dispositivo MOS di potenza del tipo a bilanciamento di carica (chiamato anche a ″supergiunzione″) per applicazioni RF ad elevata efficienza, e al relativo procedimento di fabbricazione.
Come noto, i dispositivi a semiconduttore MOS di potenza si possono dividere a grandi linee fra dispositivi a struttura orizzontale e dispositivi a struttura verticale. Fra questi ultimi, si possono distinguere dispositivi planari e dispositivi dotati di strutture colonnari, chiamati anche a bilanciamento di carica o a supergiunzione.
Dispositivi a struttura verticale sono mostrati nelle figure 1A, 2A (relative ad un dispositivo MOS di potenza di tipo planare) e nelle figure 1B, 2B (relative ad un dispositivo MOS di potenza a supergiunzione).
Con riferimento inizialmente alle figure 1A e 2A (nelle quali le varie regioni non sono in scala, per chiarezza illustrativa), un dispositivo MOS planare 1 è integrato in una piastrina (″die″) comprendente un corpo 11 di materiale semiconduttore. Il corpo 11 ha una superficie superiore 11A, una superficie posteriore 11B e un primo tipo di conducibilità, ad esempio N. Il corpo 11 è formato da un substrato 12 avente concentrazione di droganti più elevata e da uno strato epitassiale 13, meno drogato. Lo strato epitassiale 13, formante una regione di pozzo (″drain″), può essere ottenuto in una singola fase o in più fasi di crescita, e alloggia una pluralità di regioni di body 18, qui di tipo P, estendentisi dalla superficie superiore 11A del corpo 11. Regioni di sorgente 19, qui di tipo N, si estendono all'interno delle regioni di body 18 (due regioni di sorgente 19, fra loro distanziate, per ogni regione di body 18).
Regioni di porta isolata 20 (non mostrate in figura 2A) si estendono al di sopra della superficie superiore 11A del corpo 11, fra coppie di regioni di body 18 adiacenti, ovvero in modo sfalsato lateralmente rispetto alle regioni di sorgente 19. Le regioni di porta isolata 20 sono isolate elettricamente dal corpo 11 e circondate ciascuna da una rispettiva regione isolante 22. Una metallizzazione di sorgente 23 (non mostrata in figura 2A) si estende al di sopra del corpo 11, sopra le regioni di porta isolata 20, isolata elettricamente rispetto a queste dalla regione isolante 22, e presenta porzioni di contatto estendentisi verso la superficie superiore 11A del corpo 11, fra coppie di regioni di porta isolata 20 adiacenti, in contatto elettrico diretto con le regioni di sorgente 19. Una passivazione 24 copre la metallizzazione di sorgente 23 e una metallizzazione di pozzo 25 si estende sulla superficie inferiore 11B del corpo 11.
La figura 2A mostra la forma allungata delle regioni di body 18, delle regioni di sorgente 19, nonché di regioni di polarizzazione di porta 28, estendentisi al di sopra delle regioni isolanti 22 (non mostrate) e in contatto elettrico con le regioni di porta isolata 20 attraverso vie non mostrate attraversanti le regioni isolanti 22. La figura 2A mostra anche una struttura di bordo 29 del dispositivo MOS planare 1.
Con riferimento alle figure 1B e 2B, un dispositivo MOS verticale a supergiunzione 50 è integrato in una piastrina comprendente un corpo 51. Il corpo 51 è di materiale semiconduttore, ha una superficie superiore 51A, una superficie posteriore 51B e un primo tipo di conducibilità, ad esempio N. Il corpo 51 è formato tipicamente da un substrato 52 avente concentrazione di droganti più elevata e da uno strato epitassiale 53, meno drogato, ottenuto per crescite successive. Lo strato epitassiale 53 forma una regione di pozzo 54 ed una regione di drift 55. La regione di drift 55 alloggia una pluralità di prime colonne 56 di un secondo tipo di conducibilità, qui di tipo P, intervallate da seconde colonne 57 di tipo N, formate dallo strato epitassiale 53. Regioni di body 58, qui di tipo P, si estendono dalla superficie superiore 51A del corpo 51 fino alla estremità superiore delle prime colonne 56 e alloggiano regioni di sorgente 59, di tipo N.
Regioni di porta isolata 60 si estendono al di sopra della superficie superiore 51A del corpo 51, fra coppie di regioni di body 58 adiacenti, ovvero in modo sfalsato lateralmente rispetto alle regioni di sorgente 59. Le regioni di porta isolata 60 sono isolate elettricamente dal corpo 51 e circondate ciascuna da una rispettiva regione isolante 62. Una metallizzazione di sorgente 63 (non mostrata in figura 2B) si estende al di sopra del corpo 51, sopra le regioni di porta isolata 60, è isolata elettricamente rispetto a queste dalla regione isolante 62, e presenta porzioni di contatto estendentisi verso la superficie superiore 51A del corpo 51, fra coppie di regioni di porta 61 adiacenti, in contatto elettrico diretto con le regioni di sorgente 59. Una passivazione 64 copre la metallizzazione di sorgente 63 e una metallizzazione di pozzo 65 si estende sulla superficie inferiore 51B del corpo 51.
La figura 2B mostra inoltre la forma allungata delle regioni di body 58, delle regioni di sorgente 59, nonché di regioni di polarizzazione di porta 68, estendentisi al di sopra delle regioni isolanti 62 (non mostrate) e in contatto elettrico con le regioni di porta isolata 60 attraverso vie non mostrate attraversanti le regioni isolanti 62. La figura 2B mostra anche una struttura di bordo 69 del dispositivo MOS a supergiunzione 50.
Nel dispositivo MOS planare 1 delle figure 1A, 2A, lo strato epitassiale 53 è ottimizzato in modo da fornire un adatto valore per la tensione di rottura BVDss (definita come tensione pozzo-sorgente in presenza di una corrente di perdita di 50 nA) e allo stesso tempo una bassa resistenza di conduzione RDSon (resistenza del percorso di corrente nel dispositivo, definita come VD/ID, con VD tensione di pozzo e ID corrente di pozzo), senza la possibilità di intervenire nella relazione che lega fra loro lo spessore e la resistività dello strato epitassiale 53.
Nel dispositivo MOS a supergiunzione 50, le prime colonne 56 neutralizzano la carica elettrica nello strato epitassiale 53 (ovvero nelle seconde colonne 57) e consentono di ottimizzare separatamente i parametri che determinano il valore della tensione di rottura BVDss (spessore e resistività delle prime colonne 56), rispetto ai valori di tali parametri nelle seconde colonne 57, dove scorre la corrente e dove la resistività può essere controllata separatamente tramite il livello di drogaggio di progetto in modo da ottenere il valore di resistenza di conduzione RDSon desiderato.
Infatti, come mostrato nelle figure 3A e 3B, con il dispositivo MOS a supergiunzione 50 si ottiene una migliore distribuzione del campo elettrico. In particolare, la figura 3A mostra il campo elettrico E1 misurato attraverso lo strato epitassiale 103 del dispositivo MOS planare 1, in una direzione verticale Z a partire dall'interfaccia fra una regione di body 18 e lo strato epitassiale 103. Come si nota, il campo elettrico E1 ha andamento discendente. La figura 3B mostra il campo elettrico E2 misurato attraverso una seconda colonna 56 e la regione di pozzo 54 del dispositivo MOS a supergiunzione 50, in una direzione verticale Z a partire dall'interfaccia fra una regione di body 57 e la rispettiva seconda colonna 56. Come si nota, il campo elettrico E2 ha andamento costante.
In questo modo, per una valore prefissato della tensione di rottura BVDss e una data dimensione delle piastrine, è possibile progettare il dispositivo MOS a supergiunzione 50 in modo da avere un valore di resistenza di conduzione RDSon molto più basso rispetto al dispositivo MOS planare 1 (anche un decimo di quelli ottenibili per il dispositivo di potenza MOS planare 1).
Tale caratteristica rende i dispositivi MOS a supergiunzione candidati ideali per applicazioni in apparecchi a radiofrequenza che in questo modo possono avere una densità di potenza molto elevata. Tuttavia, l'utilizzo di dispositivi MOS a supergiunzione in applicazioni in radiofrequenza si scontra con la presenza di componenti parassiti che ne impediscono il funzionamento in condizioni reali.
Per una migliore comprensione del problema, si faccia riferimento alla figura 4, che mostra un tipico circuito in RF utilizzante un dispositivo MOS di potenza del tipo considerato.
In dettaglio, la figura 4 mostra un amplificatore di potenza 70 in classe E, inventato da N.O. Sokal nel 1975 e descritto nell'articolo ″Class E-A New Class of High Efficiency Tuned Single-Ended Switching Power Amplifiers″ di N. e A. Sokal, IEEE Journal of Solid State Circuits (Vol. SC-10, No. 3, Giugno 1975), caratterizzato da elevatissima efficienza (η>90%). L'amplificatore di potenza 70 di figura 4 comprende un dispositivo di commutazione 71, che opera alla frequenza portante del segnale di uscita, e una rete di carico 72, che deve estrarre una singola componente di frequenza spettrale.
Il dispositivo di commutazione 71 è tipicamente implementato da un dispositivo MOS planare del tipo mostrato in figura 1 e presenta una capacità intrinseca (chiamata in seguito anche capacità di uscita Cds) fra i terminali di pozzo e sorgente. La rete di carico 72 è costituita da un condensatore 73 avente capacità C1, posto in parallelo al dispositivo di commutazione 71, e da un circuito di uscita 74 comprendente un filtro LC 75 in configurazione serie. Il terminale di pozzo del dispositivo di commutazione 71 è accoppiato ad una tensione di alimentazione continua VDC attraverso un induttore di choke 76.
Nell'amplificatore di potenza 70 di figura 4, per evitare la presenza contemporanea di valori non nulli della corrente Ids e della tensione Vds, che causerebbero una dissipazione di potenza indesiderata, le forme d'onda della corrente e della tensione soddisfano particolari condizioni, come riportato nel succitato articolo di Sokal. In questo modo, si ottengono le curve (normalizzate) mostrate in figura 5 per la corrente Ids e la tensione Vds.
Nell'amplificatore di potenza 70 di figura 4, inoltre, la corrente IRF che scorre nel circuito di uscita 74 è puramente sinusoidale, per effetto del comportamento ideale del filtro LC 75, costituente un filtro risonante serie, operante ad una frequenza di lavoro f0.
In tale ipotesi, in condizione ideale e per ottenere un corretto funzionamento, si desidera che:
− la tensione di rottura BVdss > Vpicco = 3,562 VDC;
− la corrente di picco IP = 2,862 IDC;
− la frequenza massima fmax = 0,051 IDC/Cds*VDC;
− la potenza di uscita in radiofrequenza, che minimizza le perdite in base alle condizioni di Sokal, PO ≈ PDC = VDC * IDC ≈ 2π<2>fCpVDC<2>, con Cp = Cds+C1.
Il soddisfacimento di tali condizioni è tuttavia problematico in un dispositivo MOS di potenza a supergiunzione.
Infatti, una delle caratteristiche che distinguono un dispositivo a supergiunzione consiste nel particolare andamento della capacità di uscita Cds in funzione della tensione pozzo-sorgente Vds, mostrato in figura 6 (curva A). Per confronto, la figura B mostra l'analogo andamento della capacità di uscita Cds in funzione della tensione pozzo-sorgente Vds di un dispositivo MOS planare. Come si nota, la curva B ha un andamento semplice (curva approssimativamente conica), con un tratto dapprima discendente rapidamente e poi, dopo una zona di ginocchio, discendente lentamente; viceversa la curva A presenta una zona di flesso per tensioni comprese fra circa 15 e 50 V.
Uno studio della Richiedente ha mostrato che l'andamento della capacità di uscita Cds di un dispositivo a supergiunzione del tipo mostrato in figura 2A comporta un funzionamento non accettabile nel caso di applicazioni in radiofrequenza. Infatti, come è mostrato in figura 7, è stato verificato che tale zona di flesso fa sì che, nell'intervallo di tensioni indicato, il circuito non lavori più alla frequenza di risonanza desiderata fi = 13,56 MHz, ma lavori in corrispondenza di una sottoarmonica a frequenza metà rispetto alla frequenza desiderata, corrispondente ad un periodo di circa 150 ns. Ciò è mostrato in figura 7, relativa all'andamento della tensione di pozzo-sorgente Vds per una tensione di alimentazione VDC = 80 V.
Scopo della presente invenzione è ideare un dispositivo MOS di potenza a supergiunzione che superi le limitazioni della tecnica nota e in particolare possa essere utilizzato in applicazioni in radiofrequenza ad alta efficienza o in altre applicazioni in cui sia desiderabile avere un andamento più regolare della capacità di uscita.
Secondo la presente invenzione vengono realizzati un dispositivo MOS di potenza e il relativo procedimento di fabbricazione, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- le figure 1A e 2A mostrano, rispettivamente, una sezione trasversale e una vista sezionata prospettica di un dispositivo MOS di potenza noto di tipo planare;
- le figure 1B e 2B mostrano, rispettivamente, una sezione trasversale e una vista sezionata prospettica di un dispositivo MOS di potenza noto di tipo a supergiunzione;
- le figure 3A e 3B mostrano l'andamento di una grandezza elettrica per il dispositivo MOS di potenza planare di figura 1A e per il dispositivo MOS di potenza a supergiunzione di figura 1B;
- la figura 4 mostra uno schema elettrico semplificato di un amplificatore di potenza a radiofrequenza noto;
- le figure 5 e 6 mostrano andamenti di altre grandezze elettriche per il dispositivo MOS di potenza planare di figura 1A e, rispettivamente, per il dispositivo MOS di potenza a supergiunzione di figura 1B;
- la figura 7 mostra l'andamento di una grandezza elettrica per il circuito di figura 4 in caso di utilizzo del dispositivo MOS di potenza a supergiunzione di figura 1B;
- la figura 8 è una vista in sezione trasversale di una forma di realizzazione del presente dispositivo MOS di potenza;
- la figura 9 è una vista in sezione trasversale di un'altra forma di realizzazione del presente dispositivo MOS di potenza;
- le figure 10-12 mostrano andamenti di grandezze elettriche per le forme di realizzazione dei dispositivi MOS di potenza delle figure 8 e 9;
- le figure 13-19 mostrano sezioni trasversali attraverso una fetta di materiale semiconduttore in successive fasi di fabbricazione di un dispositivo MOS di potenza; e
- le figure 20-22 mostrano sezioni trasversali attraverso una fetta di materiale semiconduttore in successive fasi di fabbricazione di un diverso dispositivo MOS di potenza.
La figura 8 mostra una forma di realizzazione di un dispositivo di tipo MOS di potenza a supergiunzione, in seguito indicato anche come dispositivo 100.
Il dispositivo 100 è integrato in una piastrina comprendente un corpo 101. Il corpo 101 è di materiale semiconduttore (quale Si, SiGe, SiC, Ge, GaN, GaAs, AlGaAs, InGaP o altro materiale semiconduttore adatto), ha una superficie superiore 101A, una superficie posteriore 101B e un primo tipo di conducibilità, ad esempio N. Il corpo 101 è formato tipicamente da un substrato 102 avente concentrazione di droganti più elevata e da uno strato epitassiale 103, meno drogato, ottenuto per crescite successive. Lo strato epitassiale 103 forma una regione di pozzo (″drain″) 104 ed una regione di drift 105. La regione di drift 105 alloggia una pluralità di prime colonne 106 di un secondo tipo di conducibilità, qui di tipo P, intervallate da seconde colonne 107 di tipo N, formate dallo strato epitassiale 103. Regioni di body 108, qui di tipo P, si estendono dalla superficie superiore 101A del corpo 101 verso l'estremità superiore delle prime colonne 106, ma sono separate e terminano a distanza da queste. Di conseguenza, una porzione di interruzione 109 appartenente alla regione di drift 105 si estende fra l'estremità superiore delle prime colonne 106 e delle seconde colonne 107 e il fondo delle regioni di body 108. La porzione di interruzione 109 può avere uno spessore compreso fra 4,5 µm e 7,5 µm; ad esempio per un dispositivo 100 avente tensione di breakdown di 900 V può essere pari a 7,5 µm.
Analogamente al dispositivo MOS planare 1 e al dispositivo MOS a supergiunzione 50 delle figure 1A e 1B, ciascuna regione di body 108 alloggia una coppia di regioni di sorgente 115, qui di tipo N, distanziate fra loro e affacciate alla superficie superiore 101A del corpo 101. Regioni di porta isolata 116 si estendono al di sopra della superficie superiore 101A del corpo 101, fra coppie di regioni di body 108 adiacenti. In modo noto, le regioni di porta isolata 116 sono isolate elettricamente dal corpo 101 tramite un sottile strato di ossido di porta non mostrato e sono circondate ciascuna, superiormente e lateralmente, da una rispettiva regione isolante 117. Una metallizzazione di sorgente 120 si estende al di sopra del corpo 101, sopra le regioni di porta isolata 116, isolata elettricamente da queste dalle regioni isolanti 117, e presenta porzioni di contatto estendentisi verso la superficie superiore 101A del corpo 101, fra coppie di regioni di porta isolata 116 adiacenti, in contatto elettrico diretto con le regioni di sorgente 115. Una passivazione 121 copre la metallizzazione di sorgente 120 e, in modo non mostrato, una metallizzazione di pozzo può estendersi sulla superficie inferiore 101B del corpo 101.
In modo non mostrato, le regioni di body 108, le regioni di sorgente 115 e le regioni di porta isolata 116 possono avere forma allungata, come nel dispositivo MOS a supergiunzione 50; inoltre una struttura di bordo non mostrata può circondare l'area attiva dove sono presenti le prime e le seconde colonne 106, 107.
Il dispositivo 100 mantiene la caratteristica di bilanciamento della carica nello strato epitassiale 103 (e più in particolare, fra le seconde colonne 107 e le prime colonne 106).
Con il dispositivo 100, grazie alla presenza della porzione di interruzione 109, quando il dispositivo 100 lavora a bassa tensione (fino a 40-50V), il campo elettrico presente nel dispositivo 100 non ″aggancia″ le prime colonne 106 e le regioni di body 108 sono elettricamente disgiunte dalle prime colonne 106. In questa zona, quindi, il dispositivo 100 si comporta a grandi linee come il dispositivo MOS planare 1 di figura 1A e quindi presenta capacità di uscita Cds ridotta, avente andamento approssimativamente uniforme (come discusso in seguito con riferimento alla figura 10). Al crescere della tensione e all'aumentare del campo elettrico generato, questo ″aggancia″ le prime colonne 106. Ad alte tensioni, quindi, il dispositivo 100 si comporta approssimativamente come il dispositivo MOS a supergiunzione 50 di figura 1B.
Studi della Richiedente hanno mostrato che tuttavia il dispositivo 100 presenta un peggioramento per quanto riguarda la tenuta in tensione rispetto al dispositivo MOS a supergiunzione 50, mostrando una riduzione della tensione di rottura BVdss di quasi il 50%. Tale forma di realizzazione è quindi utilizzabile solo in applicazioni che prevedono tensioni di rottura non elevate.
Nelle applicazioni in cui è desiderato avere un valore della tensione di rottura BVdss più elevato, è possibile utilizzare la struttura di figura 9.
La figura 9 mostra un'altra forma di realizzazione del presente dispositivo di tipo MOS di potenza a supergiunzione, in seguito indicato anche come dispositivo 200. Il dispositivo 200 di figura 9 presenta struttura generale simile a quella del dispositivo 100 di figura 8, per cui elementi simili sono stati identificati da numeri di riferimento aumentati di 100 e non verranno descritti ulteriormente.
Il dispositivo 200 presenta una pluralità di regioni intermedie 230, una per ogni prima colonna 206, disposte fra una rispettiva seconda colonna 206 ed una rispettiva regione di body 208, a distanza da queste. Ad esempio, ciascuna regione intermedia 230 può essere disposta approssimativamente equidistanziata dalla rispettiva prima colonna 206 e dalla rispettiva regione di body 208, ad una distanza 1-2 µm da entrambe. Le regioni intermedie 230 hanno tipo di conducibilità uguale a quello delle prime colonne 206, qui P, e approssimativamente stesso livello di drogaggio, ad esempio compreso fra 5,5*10<12 >e 6,5*10<12 >at/cm<3>. Inoltre, le regioni intermedie 230 possono avere larghezza inferiore alle prime colonne 206, in considerazione del processo di fabbricazione, descritto sotto.
Grazie alla separazione fra le prime colonne 106, 206 dalle rispettive regioni di body 108, 208, i dispositivi 100 di figura 8 e 200 di figura 9 presentano capacità di uscita Cds migliori rispetto al dispositivo MOS a supergiunzione 50 del tipo mostrato in figura 1B.
Ciò è visibile dai grafici di figura 10, mostranti l'andamento delle capacità di uscita Cds in funzione della tensione pozzo-sorgente Vds per il dispositivo 100 (curva C) e per il dispositivo 200 (curva D). In questa figura è Lstata riportata, per confronto, anche la curva A di figura 6.
Come si nota, le curve C e D presentano un andamento molto più uniforme e simile a quello della curva B di figura 6, di un dispositivo di potenza MOS planare 1, per cui essi possono essere utilizzati in applicazioni in RF, ad esempio per l'implementazione del dispositivo di commutazione 71 di figura 5.
Con il dispositivo 200, grazie alla presenza delle regioni intermedie 230, si ha un comportamento migliore per quanto riguarda la tensione di rottura BVdss.
Ciò è visibile dalla figura 11, mostrante la caratteristica di rottura Ids/Vds di strutture di test realizzate dalla Richiedente relativamente ad un dispositivo realizzato come il dispositivo 200 di figura 9 (curva F) e di un corrispondente dispositivo 100 di figura 8 (curva E). Come si nota, a parità di altri parametri, il dispositivo 200 presenta un valore della tensione di rottura BVdss di 854 V, di poco inferiore rispetto ad un analogo dispositivo MOS a supergiunzione noto (900-1000 V) e molto maggiore di un corrispondente dispositivo 100, avente tensione di rottura BVdss di 443 V).
Inoltre, sia il dispositivo 100 di figura 8 sia il dispositivo 200 di figura 9 presentano valori della resistenza di conduzione RDSon confrontabile a quella del dispositivo MOS a supergiunzione 50 di figura 1B, dato che il percorso di corrente attraverso le seconde colonne 107, 207 non viene influenzato.
Dalle strutture di test realizzate dalla Richiedente, è stato inoltre verificato che il presente dispositivo MOS ha l'andamento della tensione di pozzo-sorgente Vds mostrato in figura 12 per una tensione di alimentazione VDC = 80 V. Come si nota, la forma d'onda ottenuta è perfettamente compatibile con il comportamento tipico di un amplificatore in classe E del tipo mostrato in figura 4, che risuona alla frequenza fondamentale f0 = 13,56 MHz, corrispondente ad un periodo T ≈ 75 ns.
I dispositivi 100 e 200 delle figure 8 e 9 vengono realizzati utilizzando inizialmente fasi note per la fabbricazione di dispositivi a supergiunzione, in particolare con riguardo alla realizzazione dello strato epitassiale 103, 203 e delle prime e seconde colonne 106, 206; 107, 207. Il procedimento di fabbricazione si differenzia solo per il fatto che non viene eseguita l'ultima fase di impianto delle prime colonne 106 (per la realizzazione del dispositivo 100 di figura 8) o questa viene eseguita in modo ridotto (per la realizzazione del dispositivo 200 di figura 9), come descritto più in dettaglio qui di seguito.
Le figure 13-18 mostrano sezioni trasversali attraverso una fetta di materiale semiconduttore durante fasi successive di fabbricazione del dispositivo 100 di figura 8.
La figura 13 mostra una fetta 300 di materiale semiconduttore comprendente un substrato 301, ad esempio silicio di tipo N, con elevato livello di drogaggio (ad esempio tale da ottenere una resistività compresa fra 0,03 e 0,07 Ω·cm). Il substrato 301 può corrispondere al substrato 102 di figura 8. Sul substrato 300 viene cresciuto un sottostrato epitassiale iniziale 302, pure di tipo N, di spessore ad esempio 30 µm, avente minore livello di drogaggio rispetto al substrato (ad esempio tale da ottenere una resistività compresa fra 6 e 16 Ω·cm), in modo noto.
In figura 14, sul sottostrato epitassiale iniziale 302 viene cresciuto un primo sottostrato di drift 303.1, pure di tipo N, per uno spessore di ad es. 4 µm e resistività 2,5 Ω·cm, e viene eseguito un primo impianto mascherato di specie ioniche droganti atte a conferire opposto tipo di conducibilità, qui tipo P. In particolare, l'impianto, rappresentato in figura 14 da frecce 307.1, permette l'introduzione selettiva di ioni droganti, ad esempio di boro, attraverso una prima maschera 304.1, ad esempio di resist, dotata di aperture 305.1 aventi una prima dimensione D1, ad esempio diametro pari a 4,5 µm. Nel primo sottostrato di drift 303.1 si formano così prime porzioni di colonna 306.1, a distanza reciproca, in modo noto.
In seguito, figura 15, vengono eseguite una terza fase di crescita epitassiale ed una seconda fase di impianto mascherato, in modo noto. Sul primo sottostrato di drift 303.1, si ha quindi la crescita di un secondo sottostrato di drift 303.2. Sul secondo sottostrato di drift 303.2 viene depositata una seconda maschera 304.2, ad esempio di resist, dotata di seconde aperture 305.2 aventi le stesse dimensioni delle prime aperture 305.1 e allineate a queste (quindi alle prime porzioni di colonna 306.1). Il secondo sottostrato di drift 303.2 può avere spessore di ad esempio 8 µm e resistività leggermente maggiore rispetto al primo sottostrato di drift 303.1 e ha stesso tipo di conducibilità, in modo noto. Il secondo impianto viene eseguito usando le stesse specie ioniche droganti (ad esempio boro) e porta alla formazione di seconde porzioni di colonna 306.2, sovrapposte verticalmente alle prime porzioni di colonna 306.1.
Le fasi di crescita epitassiale e di impianto mascherato vengono ripetute più volte, in modo uguale, fino ad ottenere una pluralità di porzioni di colonna 306.1, 306.2, … , 306.n (ad esempio, con n = 5) reciprocamente allineate in direzione verticale, la cui altezza totale corrisponde all'incirca all'altezza desiderata per le prime colonne 106, come mostrato in figura 16, nella quale l'impianto è rappresentato da frecce 307.5 e utilizza una maschera 304.5 dotata di aperture 305.5 aventi la prima dimensione D1.
In figura 17, viene eseguita un'ulteriore crescita epitassiale, portante alla crescita di un ulteriore sottostrato epitassiale 310. In questa fase, non viene eseguito alcun impianto. L'ulteriore sottostrato epitassiale 310 presenta la stessa altezza e viene cresciuto usando gli stessi parametri (spessore, energia concentrazione di impianto) dei sottostrati di drift 301.2, …, 301.5. Si noti che lo spessore finale dell'ulteriore sottostrato epitassiale 310, al termine delle fasi di fabbricazione, sarà leggermente minore del valore di crescita (8 µm), a causa di fenomeni di diffusione, in modo noto al tecnico del ramo. Si noti che, nel processo tradizionale di realizzazione di un dispositivo a supergiunzione, in tale fase viene realizzata l'ultima porzione di colonna (qui non presente).
In figura 18, al di sopra dell'ulteriore sottostrato epitassiale 310 viene cresciuto un sottostrato epitassiale di body 311, destinato ad accogliere le regioni di body. Il sottostrato epitassiale di body 311 presenta la stessa altezza e viene cresciuto usando gli stessi parametri dell'ulteriore sottostrato epitassiale 310 e forma, insieme a quest'ultimo, ai sottostrati di drift 301.1, 301.2, …, 301.5 e al sottostrato epitassiale iniziale 302, uno strato epitassiale 315 corrispondente allo strato epitassiale 103 di figura 8. Inoltre, i sottostrati di drift 301.1, 301.2, …, 301.5 e l'ulteriore sottostrato epitassiale 310 formano una regione di drift corrispondente alla regione di drift 105 e il sottostrato epitassiale iniziale 302 corrisponde alla regione di pozzo 104 di figura 8.
Seguono fasi di fabbricazione tradizionali, includenti un impianto e la diffusione di una struttura di bordo (non mostrati). In particolare, la fase di realizzazione della struttura di bordo determina la diffusione delle specie ioniche droganti delle porzioni di colonna 306.1, 306.2, …, 306 e la formazione di una pluralità di prime colonne 320 (corrispondenti alle prime colonne 106 di figura 8), estendentisi con continuità attraverso lo strato epitassiale 315, come mostrato in figura 19.
In particolare, le regioni di body 108 si formano nel sottostrato epitassiale di body 311, senza raggiungere le prime colonne 106, data la presenza e lo spessore dell'ulteriore sottostrato epitassiale 310.
Successivamente, in modo non mostrato, vengono eseguite fasi note di impiantazione ionica, deposito e sagomatura per la formazione di regioni di body, sorgente, porta isolata, passivazioni e metallizzazioni (si veda ad esempio US 9,899,508 a nome della Richiedente), ottenendo la struttura di figura 8.
Il dispositivo 200 di figura 9 viene realizzato utilizzando fasi simili a quelle sopra discusse, ad eccezione della fase di figura 17. In dettaglio, il processo di fabbricazione del dispositivo 200 comprende le stesse fasi iniziali descritte con riferimento alle figure 13-16, cui si fa riferimento.
Per la realizzazione del dispositivo 200 di figura 9, dopo la fase di figura 16, al di sopra dell'n-esimo sottostrato epitassiale 303.n (qui il sottostrato di drift 303.5 con le porzioni di colonna 306.5), viene cresciuto l'ulteriore sottostrato epitassiale 310 (figura 20). Come per la fase di figura 17, l'ulteriore sottostrato epitassiale 310 può essere cresciuto usando gli stessi parametri dell'n-esimo sottostrato epitassiale 303.n. Inoltre, secondo la figura 20, viene eseguito un impianto finale, indicato dalle frecce 307.f. L'impianto finale 307.f viene eseguito con le stesse specie ioniche droganti degli impianti 307.1-307.5, ma usando una maschera 304.f avente aperture 305.f di dimensione D2 < D1, ad esempio comprese fra il 25% e il 35% di D2. Energia e concentrazione di atomi droganti dell'impianto finale 307.f possono essere gli stessi degli impianti 307.1-307.5 o essere differenti, e possono essere regolati, mediante semplice sperimentazione in fase di progettazione, in base ai parametri finali desiderati (in particolare la tensione di rottura BVDss) del dispositivo 9). Si formano così regioni impiantate 325, sovrapposte verticalmente alle prime porzioni di colonna 306.1, ma di dimensioni inferiori rispetto a queste ultime.
Quindi, figura 21, al di sopra dell'ulteriore sottostrato epitassiale 310 viene cresciuto il sottostrato epitassiale di body 311 destinato ad accogliere le regioni di body 215, analogamente a quanto descritto con riferimento alla figura 18. Il sottostrato epitassiale di body 311 presenta la stessa altezza e viene cresciuto usando gli stessi parametri dell'ulteriore sottostrato epitassiale 310 e forma, insieme a quest'ultimo, ai sottostrati di drift 301.1, 301.2, …, 301.5 e al sottostrato epitassiale iniziale 302, lo strato epitassiale 315 corrispondente allo strato epitassiale 203 di figura 9. Inoltre, i sottostrati di drift 301.1, 301.2, …, 301.5 e l'ulteriore sottostrato epitassiale 310 formano una regione di drift corrispondente alla regione di drift 205 e il sottostrato epitassiale iniziale 302 corrisponde alla regione di pozzo 204 di figura 9.
Seguono fasi di fabbricazione tradizionali, includenti l'impianto e la diffusione di una struttura di bordo (non mostrati). In particolare, la fase di realizzazione della struttura di bordo determina la diffusione delle specie ioniche droganti delle porzioni di colonna 306.1, 306.2, …, 306 e la formazione di una pluralità di prime colonne 320 (corrispondenti alle prime colonne 206 di figura 9), estendentisi con continuità attraverso lo strato epitassiale 315, come mostrato in figura 22. Inoltre, durante la realizzazione della struttura di bordo, si ha anche la diffusione delle specie ioniche droganti delle regioni impiantate 325 che vanno a formare regioni intermedie 330 analoghe alle regioni intermedie 230 di figura 9, senza che comunque tale diffusione provochi la connessione delle regioni intermedie 330 alle prime colonne 320.
Successivamente, in modo non mostrato, vengono eseguite fasi note di impiantazione ionica, deposito e sagomatura per la formazione di regioni di body, sorgente, porta isolata, passivazioni e metallizzazioni (si veda ad esempio la struttura mostrata in figura 1 di US 9,899,508 a nome della Richiedente), ottenendo la struttura di figura 9.
Il dispositivo MOS di potenza descritto permette quindi di ottenere migliori prestazioni per quanto riguarda il comportamento ad alta frequenza e quindi di poter essere utilizzato in applicazioni RF, a scapito solo di una riduzione della tensione di rottura BVDss. In particolare, a seconda dell'applicazione prevista, è possibile utilizzare la forma di realizzazione di figura 8 o 9.
Il miglioramento del comportamento in alta frequenza può essere ottenuto senza impatto sostanziale sul processo di fabbricazione, dato che richiede l'eliminazione o solo la modifica delle dimensioni di una singola maschera di impiantazione, e quindi a parità o addirittura con riduzione di costi rispetto ai dispositivi noti e senza richiedere adattamenti nel processo di fabbricazione di eventuali altri componenti nella stessa piastrina.
Risulta infine chiaro che al dispositivo e al procedimento di fabbricazione qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.
Ad esempio, nel processo di fabbricazione del dispositivo 100 di figura 8, descritto con riferimento alle figure 13-19, le crescite epitassiali rappresentate nelle figure 17 e 18 possono essere sostituite da una singola crescita epitassiale di spessore opportuno.
Inoltre, la ralizzazione delle regioni intermedie 230 potrebbe avvenire con una tecnica diversa e/o usando parametri diversi (diversa energia impianto, scelta di un drogante diverso).

Claims (16)

  1. RIVENDICAZIONI 1. Dispositivo MOS a semiconduttori (100; 200), comprendente: una regione di pozzo (103; 203; 302) avente un primo tipo di conducibilità; una pluralità di prime colonne (106; 206; 320) sulla regione di pozzo, le prime colonne avendo un secondo tipo di conducibilità; una pluralità di seconde colonne (107; 207) sulla regione di pozzo, le seconde colonne avendo il primo tipo di conducibilità, ciascuna delle seconde colonne essendo disposta fra coppie di prime colonne reciprocamente adiacenti; una pluralità di regioni di porta isolata (116; 216), sovrapposte ciascuna ad una rispettiva seconda colonna (107; 207); e una pluralità di regioni di body (108; 208), aventi il secondo tipo di conducibilità, ciascuna regione di body estendendosi al di sopra di e a distanza da una rispettiva prima colonna (106; 206).
  2. 2. Dispositivo secondo la rivendicazione 1, comprendente inoltre coppie di regioni di sorgente (115; 215) del primo tipo di conducibilità, ciascuna coppia di regioni di sorgente estendendosi all'interno di una rispettiva regione di body (108; 208), su lati opposti di una rispettiva regione di porta isolata (116; 216).
  3. 3. Dispositivo secondo la rivendicazione 1 o 2, in cui uno strato di interruzione (109; 209; 311) del primo tipo di conducibilità si estende fra le prime colonne e le regioni di body (108; 208).
  4. 4. Dispositivo secondo la rivendicazione precedente, in cui la regione di pozzo (103; 203; 302), le seconde colonne (107; 207) e lo strato di interruzione (109; 209; 311) sono formate da uno strato epitassiale (103; 203; 315).
  5. 5. Dispositivo secondo la rivendicazione 4, in cui lo strato di interruzione (109; 209; 311) presenta spessore compreso fra 4,5 e 7,5 µm.
  6. 6. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre una pluralità di regioni intermedie (230; 330) del secondo tipo di conducibilità, ciascuna regione intermedia (230; 330) essendo disposta, a distanza, fra una rispettiva prima colonna (206; 320) e una rispettiva regione di body (208).
  7. 7. Dispositivo secondo la rivendicazione 6, in cui ciascuna regione intermedia (230; 330) è equidistanziata dalla rispettiva prima colonna (206; 320) e dalla rispettiva regione di body (208).
  8. 8. Dispositivo secondo la rivendicazione 6 o 7, in cui ciascuna regione intermedia (230; 330) è disposta ad una distanza compresa fra 1 e 2 µm dalla rispettiva prima colonna (206; 320) e dalla rispettiva regione di body (208).
  9. 9. Dispositivo secondo una qualsiasi delle rivendicazioni 6-8, in cui le regioni intermedie (230; 330) e porzioni superiori delle prime colonne (206; 320) hanno stesso livello di conducibilità.
  10. 10. Dispositivo secondo una qualsiasi delle rivendicazioni 6-9, in cui le regioni intermedie (230; 330) presentano larghezza inferiore alle prime colonne (206; 320).
  11. 11. Procedimento di fabbricazione di un dispositivo MOS di potenza, comprendente le fasi di: formare una regione di pozzo (103; 203; 302) di un primo tipo di conducibilità; formare una pluralità di prime colonne (106; 206; 320) e una pluralità di seconde colonne (107; 207) sulla regione di pozzo, le prime colonne (106; 206; 320) avendo un secondo tipo di conducibilità e le seconde colonne (107; 207) avendo il primo tipo di conducibilità, le prime e le seconde colonne essendo reciprocamente alternate; formare uno strato di interruzione (109; 209; 311) del primo tipo di conducibilità, al di sopra delle prime e delle seconde colonne; formare una pluralità di regioni di body (108; 208) aventi il secondo tipo di conducibilità al di sopra dello strato di interruzione, ciascuna regione di body estendendosi al di sopra di e a distanza da una rispettiva prima colonna (106; 206; 320); e formare una pluralità di regioni di porta isolata (116; 216) al di sopra delle regioni di body, ciascuna regione di porta isolata essendo sovrapposta ad una rispettiva seconda colonna (107; 207).
  12. 12. Procedimento secondo la rivendicazione 11, in cui formare una pluralità di prime colonne (106; 206; 320) e una pluralità di seconde colonne (107; 207) comprende formare porzioni di colonna successive, includente crescere un sottostrato epitassiale (303.1, …, 303.5) del primo tipo di conducibilità e introdurre specie ioniche droganti di colonna (306.1, …, 306.5) atte a conferire il secondo tipo di conducibilità, in cui ciascuna fase di introdurre specie ioniche droganti di colonna (306.1, …, 306.5) viene effettuata in modo allineato rispetto ad una fase precedente di introdurre specie ioniche droganti di colonna.
  13. 13. Procedimento secondo la rivendicazione precedente, in cui formare strato di interruzione (109; 209; 311) comprende effettuare una crescita epitassiale di interruzione.
  14. 14. Procedimento secondo la rivendicazione 12 o 13, comprendente, dopo la fase di effettuare una crescita epitassiale di interruzione, formare una pluralità di regioni intermedie (230; 330) del secondo tipo di conducibilità all'interno dello strato di interruzione (209; 311), ciascuna regione intermedia estendendosi fra una rispettiva prima colonna (206; 320) e una rispettiva regione di body (108; 208).
  15. 15. Procedimento secondo la rivendicazione precedente, in cui le regioni intermedie (230; 330) hanno larghezza inferiore rispetto alle prime colonne (206; 320).
  16. 16. Procedimento secondo la rivendicazione 14 o 15, in cui introdurre specie ioniche droganti di colonna comprende usare maschere di colonna (304.1, …, 304.5) aventi prime aperture (305.1, …, 305.5) dotate di una prima dimensione (D1) e in cui formare una pluralità di regioni intermedie (230; 330) comprende introdurre specie ioniche droganti intermedie usando una maschera intermedia (304.f) avente seconde aperture (305.f) dotate di una seconda dimensione (D2) minore della prima dimensione (D1).
IT102018000006323A 2018-06-14 2018-06-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione IT201800006323A1 (it)

Priority Applications (5)

Application Number Priority Date Filing Date Title
IT102018000006323A IT201800006323A1 (it) 2018-06-14 2018-06-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione
US16/438,286 US11024707B2 (en) 2018-06-14 2019-06-11 Charge balance semiconductor device, in particular for high efficiency RF applications, and manufacturing process thereof
CN201910510622.1A CN110610993A (zh) 2018-06-14 2019-06-13 用于高效rf应用的电荷平衡半导体器件及其制造工艺
CN201920886398.1U CN210123733U (zh) 2018-06-14 2019-06-13 半导体mos器件和功率放大器
US17/325,932 US20210273045A1 (en) 2018-06-14 2021-05-20 Charge balance semiconductor device, in particular for high efficiency rf applications, and manufacturing process thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102018000006323A IT201800006323A1 (it) 2018-06-14 2018-06-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione

Publications (1)

Publication Number Publication Date
IT201800006323A1 true IT201800006323A1 (it) 2019-12-14

Family

ID=63449607

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102018000006323A IT201800006323A1 (it) 2018-06-14 2018-06-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione

Country Status (3)

Country Link
US (2) US11024707B2 (it)
CN (2) CN210123733U (it)
IT (1) IT201800006323A1 (it)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111133586B (zh) * 2017-10-05 2023-04-07 三菱电机株式会社 半导体装置
IT201800006323A1 (it) * 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018642A1 (en) * 2014-03-20 2017-01-19 Denso Corporation Semiconductor device
CN106711189A (zh) * 2017-01-12 2017-05-24 中国科学院微电子研究所 一种超结器件
US20170288021A1 (en) * 2016-03-29 2017-10-05 Rohm Co., Ltd. Semiconductor device
EP3306672A1 (en) * 2016-10-07 2018-04-11 ABB Schweiz AG Semiconductor device
US20180158937A1 (en) * 2015-10-27 2018-06-07 Infineon Technologies Ag Bipolar transistor with superjunction structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3919656A (en) 1973-04-23 1975-11-11 Nathan O Sokal High-efficiency tuned switching power amplifier
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69833743T2 (de) 1998-12-09 2006-11-09 Stmicroelectronics S.R.L., Agrate Brianza Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
DE69838453D1 (de) 1998-12-09 2007-10-31 St Microelectronics Srl Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren
JP3636345B2 (ja) 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
EP1160873A1 (en) 2000-05-19 2001-12-05 STMicroelectronics S.r.l. MOS technology power device
CN102439727B (zh) 2009-07-15 2015-05-20 富士电机株式会社 超结半导体器件
JP5515922B2 (ja) 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
EP2599107B1 (en) 2010-07-26 2016-12-21 STMicroelectronics Srl Process for filling deep trenches in a semiconductor material body
US8975136B2 (en) 2013-02-18 2015-03-10 Infineon Technologies Austria Ag Manufacturing a super junction semiconductor device
JP2014187200A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
CN203659877U (zh) 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括所述超结器件的半导体结构
JP2016067135A (ja) * 2014-09-25 2016-04-28 東芝テック株式会社 非接触給電装置
US9136381B1 (en) 2014-11-18 2015-09-15 Texas Instruments Incorporated Super junction MOSFET with integrated channel diode
JP6510280B2 (ja) 2015-03-11 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN106887451B (zh) * 2015-12-15 2020-04-07 深圳尚阳通科技有限公司 超结器件及其制造方法
US9899508B1 (en) 2016-10-10 2018-02-20 Stmicroelectronics S.R.L. Super junction semiconductor device for RF applications, linear region operation and related manufacturing process
US10580868B2 (en) * 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
IT201800006323A1 (it) * 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018642A1 (en) * 2014-03-20 2017-01-19 Denso Corporation Semiconductor device
US20180158937A1 (en) * 2015-10-27 2018-06-07 Infineon Technologies Ag Bipolar transistor with superjunction structure
US20170288021A1 (en) * 2016-03-29 2017-10-05 Rohm Co., Ltd. Semiconductor device
EP3306672A1 (en) * 2016-10-07 2018-04-11 ABB Schweiz AG Semiconductor device
CN106711189A (zh) * 2017-01-12 2017-05-24 中国科学院微电子研究所 一种超结器件

Also Published As

Publication number Publication date
US20190386097A1 (en) 2019-12-19
US11024707B2 (en) 2021-06-01
US20210273045A1 (en) 2021-09-02
CN210123733U (zh) 2020-03-03
CN110610993A (zh) 2019-12-24

Similar Documents

Publication Publication Date Title
US9373619B2 (en) High voltage resistor with high voltage junction termination
US11270993B2 (en) MOSFET device of silicon carbide having an integrated diode and manufacturing process thereof
US20110233657A1 (en) High-voltage vertical transistor with a varied width silicon pillar
US8796760B2 (en) Transistor and method of manufacturing the same
CN104904019B (zh) 用于氮化镓垂直晶体管的方法和***
US20220037462A1 (en) Semiconductor device
CN106104806A (zh) 高压mosfet器件及其制造方法
US8399925B2 (en) Termination structure with multiple embedded potential spreading capacitive structures for trench MOSFET and method
CN103035681A (zh) Rf ldmos器件及制造方法
IT201800006323A1 (it) Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione
US9384960B2 (en) Method of manufacturing a semiconductor device with a continuous silicate glass structure
JP2019521529A (ja) パワーデバイス及びその製造方法
CN105027290B (zh) 自适应电荷平衡的mosfet技术
CN102479806B (zh) 超级结半导体器件及其制作方法
CN103035722B (zh) 射频ldmos器件及制造方法
TWI595649B (zh) Semiconductor device
US20090184373A1 (en) Semiconductor device and method for manufacturing a semiconductor device
CN107078153A (zh) 具有优化的混合漏极接触的场效应晶体管及其制造方法
US20110169080A1 (en) Charge balance power device and manufacturing method thereof
ITTO20070392A1 (it) Dispositivo di potenza a bilanciamento di carica comprendente strutture colonnari e avente resistenza ridotta
US8653600B2 (en) High-voltage monolithic schottky device structure
KR102283496B1 (ko) 다수의 주입층들을 갖는 고-전압 전계-효과 트랜지스터
Ghobadi et al. A performance-enhanced planar Schottky diode for terahertz applications: an electromagnetic modeling approach
CN103050531A (zh) Rf ldmos器件及制造方法
KR102456658B1 (ko) 열 특성의 향상을 위한 여분의 소스 핑거를 갖춘 질화 갈륨 기반 반도체 소자