JP2007012858A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2007012858A
JP2007012858A JP2005191454A JP2005191454A JP2007012858A JP 2007012858 A JP2007012858 A JP 2007012858A JP 2005191454 A JP2005191454 A JP 2005191454A JP 2005191454 A JP2005191454 A JP 2005191454A JP 2007012858 A JP2007012858 A JP 2007012858A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
pillar
conductivity type
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005191454A
Other languages
English (en)
Inventor
Shotaro Ono
昇太郎 小野
Wataru Saito
渉 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005191454A priority Critical patent/JP2007012858A/ja
Priority to US11/476,595 priority patent/US7576393B2/en
Publication of JP2007012858A publication Critical patent/JP2007012858A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 少ない工程数で狭セルピッチのスーパージャンクション構造を得ることができる半導体素子及びその製造方法を提供する。
【解決手段】
ｎ型のエピタキシャル層１３Ａを形成した後、そのエピタキシャル層１３Ａの所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物例えばボロンを注入する。熱によりこの不純物が拡散することにより、拡散層１４Ａ１〜３が深さ方向に結合されたｐ型ピラー層１４が形成される。この工程をエピタキシャル層１３Ｂ〜Ｄについて繰り返す。
【選択図】 図１

Description

本発明は、半導体素子及びその製造方法に関し、より詳しくはドリフト層にｐ型ピラー層とｎ型ピラー層を水平方向に周期的に交互に形成してなるスーパージャンクション構造を備えた半導体素子、及びその製造方法に関する。
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
このスーパージャンクション構造のＭＯＳＦＥＴにおいては、スーパージャンクション構造の厚さが大きくなるほど、素子の耐圧を大きくすることができる。
しかし、厚さが大きくなると、その分製造工程が複雑化する。
一方、このスーパージャンクション構造のＭＯＳＦＥＴにおいて、更なるオン抵抗の低減を実現するためにはスーパージャンクション構造の横方向周期（ピッチ）を狭くすることが有効である。幅が狭くなることにより、非導通時においてｐｎ接合が空乏化し易くなり、その分ピラー層の不純物濃度を高くすることができるからである。
ＰＮピラー層のセルピッチを５μｍとした場合、耐圧３００Ｖを得るためには、スーパージャンクション構造のピラー層の厚さは１７μｍ程度必要である。セルピッチの片側半分をＰピラー層が占めるとすると、Ｐピラー層のアスペクト比は６〜８程度に形成する必要がある。このような幅狭で高アスペクト比のピラー層を形成する一方法として、エピタキシャル層表面より深いトレンチを形成し、このトレンチ内を異なる導電型の半導体をエピタキシャル成長により埋め込む製造方法がある（特許文献１参照）。
他の方法としては、高抵抗のエピタキシャル層に選択的に埋め込み層をイオン注入と拡散によって形成させた後、さらに高抵抗のエピタキシャル層を積み増しし、下層と同様に埋め込み層をイオン注入と拡散によって形成させる工程を複数回繰り返す製造方法がある（特許文献２参照）。この場合、各高抵抗のエピタキシャル層の厚さが、上下のｎ型とｐ型の拡散層を接続可能な程度に形成しなくてはならないため、高アスペクト比とするためには拡散時間の長時間化、あるいはエピタキシャル成長とイオン注入の工程回数を増やす必要がある。
特開２００４−１４５５４号公報 特開２０００−４０８２２号公報
本発明は、少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション構造を得ることができる半導体素子及びその製造方法を提供することを目的とする。
本発明の一態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極とを備え、前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、前記複数の拡散層の水平方向幅は、深さ方向の所定の周期で変化し、前記所定の一周期内における前記拡散層の水平方向幅の平均値が、異なる周期間で略等しくされていることを特徴とする。
本発明の別の態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極とを備え、前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された第３半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、前記第３半導体層は、複数の積層されたエピタキシャル層からなり、前記拡散層は、前記エピタキシャル層の１つに対し深さ方向に複数個並べられ、いずれかのエピタキシャル層の厚さをＴ、前記１つの厚さＴのエピタキシャル層内における最上層及び最下層の前記不純物濃度分布のピークの間の距離をＲとした場合、Ｒ＞Ｔ／２とされていることを特徴とする。
本発明の別の態様に係る半導体素子の製造方法は、第１導電型の半導体層上に第１導電型のエピタキシャル層を形成した後、そのエピタキシャル層の所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物を注入することを所定回数繰り返す工程と、熱により前記不純物が拡散した領域を上下相互に接続することにより、第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に配置してなるピラー層を形成する工程と、前記ピラー層の表面に選択的に第２導電型の半導体ベース層を形成する工程と、前記半導体ベース層の表面に選択的に第１導電型の第２半導体層を形成する工程と、前記第２半導体層、前記半導体ベース層及び前記第１半導体ピラー層に沿って絶縁膜を形成し、この絶縁膜に沿って制御電極を形成する工程と、前記第１半導体層に電気的に接続された第１の主電極と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極とを形成する工程とを備えたことを特徴とする。
この発明によれば、少ない工程数で狭セルピッチで低オン抵抗のスーパージャンクション構造を有する半導体素子を得ることが可能となる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
（第１の実施形態） 図１は本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図である。このＭＯＳＦＥＴ１は、ｎ＋型ドレイン層１２の表面に、ｎ型エピタキシャル層１３を備えている。このｎ型エピタキシャル層１３にｐ型ピラー層１４が所定のピラーピッチＰｉｃｔｈで形成される。このｐ型ピラー層１４と、ｐ型ピラー層１４により挟まれたｎ型エピタキシャル層１３の領域により形成されるｎ型ピラー層１５とにより、スーパージャンクション構造が形成される。この実施の形態のｐ型ピラー層１４、ｎ型ピラー層１５は、それぞれ紙面垂直方向に延在するストライプ形状を備えているものとする。
更に、ｐ型ピラー層１４の表面には、ｐ型ベース層１６が選択的に拡散形成され、更にこのｐ型ベース層１６の表面にはｎ型ソース層１７、及びｐ＋型コンタクト層１８が選択的に拡散形成されている。ｐ型ベース層１６、及びｎ型ソース層１７も、ｐ型ピラー層１４、及びｎ型ピラー層１５と同様に、紙面垂直方向に延在するストライプ形状を有する様に形成されている。
また、ｐ型ベース層１６及びｎ型ソース層１７からｎ型ピラー層１５を介して隣接するｐ型ベース層１６およびｎ型ソース層１７に至る領域上にはゲート絶縁膜１９が形成されている。ゲート絶縁膜１９は、たとえば膜厚約０．１μｍの酸化シリコン膜からなる。このゲート絶縁膜１９を介してゲート電極２０がストライプ形状に形成されている。このゲート電極２０を挟むように、ｐ型ベース層１６及びｎ型ソース層１７上には、ソース電極２１が形成されている。ｎ＋型ドレイン層１２の下面には、ドレイン電極１１が形成されている。ゲート電極２０及びソース電極２１も、ｎ型ソース層１７等と同様に紙面垂直方向を長手方向とするようにストライプ状に形成されている。
この実施の形態のｐ型ピラー層１４は、ｎ型エピタキシャル層１３にイオン注入と拡散によって形成した複数の拡散層１４Ｘ１、１４Ｘ２、１４Ｘ３（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）を深さ方向に結合させることにより形成されるものである。更に、ｎ型エピタキシャル層１３は、複数回例えば４回のエピタキシャル成長に分けて形成される。各成長工程により形成される４つのエピタキシャル層１３Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）が積層されることにより、ｎ型エピタキシャル層１３が形成される。
この実施の形態において特徴的なことは、１つのエピタキシャル層１３Ｘにおいて、ピラー層のピラーピッチＰに対応した間隔で、注入エネルギの異なる複数回のイオン注入がなされることである。この点、１つのエピタキシャル層において１回のみのイオン注入を行う特許文献２等に開示の技術と異なっている。図１では、例えば１つのエピタキシャル層１３Ａにおいて水平方向の同一箇所に３回のイオン注入がなされた後熱拡散される。これにより１つのエピタキシャル層１３Ａ中に、深さ方向に並ぶ３つの拡散層１４Ａ１、１４Ａ２、１４Ａ３が形成され、互いに結合される。ただし、１つのエピタキシャル層１３Ｘの深さ方向に並ぶ拡散層１４Ｘの数は３つに限るものではなく、得ようとするアスペクト比、使用するイオン注入装置の最大加速電圧その他の要素を考慮して、任意の数に設定することができる。この実施の形態によれば、特許文献２等に開示の技術に比べ、エピタキシャル層の形成とイオン注入の工程の繰り返し数が少なくて済み、しかもピラーピッチの微細化も可能であるため低オン抵抗を得ることができる。
前述したように、１つのエピタキシャル層１３Ｘの水平方向の１箇所に対する複数回のイオン注入は、注入エネルギを異ならせて行う。例えばイオン注入装置の加速電圧を、深い位置（エピタキシャル層１３Ａでいえば拡散層１４Ａ１）に注入する場合には高く、浅い位置に注入する場合は低くすることにより行うことができる。例えば、８．７μｍ程度の厚さのエピタキシャル層１３Ｘの場合、各拡散層１４Ｘの種となる不純物を注入するイオン注入装置の加速電圧を、下記のように変化させる（括弧内の数字はエピタキシャル層１３Ｘ表面からの注入深さを示す）。
拡散層１３Ｘ１： ５．０ＭｅＶ（５．９μｍ）
拡散層１３Ｘ２： ２．２ＭｅＶ（３．０μｍ）
拡散層１３Ｘ３： ９０ＫｅＶ（０．２μｍ）
例えばエピタキシャル層１３Ｘ上にたとえば酸化膜を介して選択的に配置させたマスクの開口幅を２．０ｕｍとしたときに、上記のような深さに注入された不純物が、熱により例えば横方向にマスク端より約０．５〜１．０μｍ程度に拡散し、縦方向にも半径約１．５ｕｍに拡散することにより、１つのエピタキシャル層１３Ｘの深さ方向に並んだ位置に、複数の拡散層１４Ｘ１、１４Ｘ２、１４Ｘ３が深さ方向で結合する。全てのエピタキシャル層１３Ａ〜Ｄで同様の工程が行われることにより、各ｐ型ピラー層１４が形成され、スーパージャンクション構造が形成される。なお、最下層のエピタキシャル層１３Ａ以外のエピタキシャル層１３Ｘでは、一つ下層のエピタキシャル層に注入された不純物の拡散を受けるため、上記の条件では、厚さ８．７μｍ程度の厚さのエピタキシャル層１３Ｘでも、拡散層１４Ｘ同士を結合させ、ｐ型ピラー層１４を形成することができる。従って、上記の条件では、１つのエピタキシャル層１３Ｘにおいて、アスペクト比として８．７［μｍ］／３［μｍ］＝２．９を得ることができる。従来の１つのエピタキシャル層に１回のイオン注入を行う手法では、アスペクト比は１〜２程度である。従って、本実施の形態によれば、少ない工程により高いアスペクト比のピラー層を形成することができる。注入エネルギのより高いイオン注入装置を用いることにより、より深い位置に不純物を注入することができ、よって１つのエピタキシャル層１３Ｘを厚く形成し、アスペクト比を更に高めることができる。そうすることにより、製造工程数をより少なくすることができる。
なお、最下層のエピタキシャル層１３Ａの底面までｐ型ピラー層１４を到達させない構成とする場合、最下層のエピタキシャル層１３Ａの厚さは、上記条件でも、上層のエピタキシャル層１３Ｘと同じ厚さにする必要はなく、任意の値とすることができる。
図２は、ｐ型ピラー層１４の深さ方向での不純物濃度の分布、及び拡散層１４Ｘの水平方向幅Ｗ及び深さ方向幅Ｄのグラフを、図１のＭＯＳＦＥＴの構造と対応付けて示したものである。ここでは、水平方向幅Ｗは、各拡散層１４Ｘの最も幅広の部分を計測した測定値であるとする。また、深さ方向幅Ｄは、上下層の重複部分も含めた１つの拡散層１４Ｘの高さを計測した測定値である。
１つのエピタキシャル層１３Ｘに形成される３つの拡散層１４Ｘは、それぞれ注入深さ、注入エネルギ等が異なるため、熱拡散後は、その水平方向の幅Ｗが異なる。後述の方法の如く共通のマスクを用いて１つのエピタキシャル層１３Ｘに対し注入エネルギの異なるイオン注入が行われる場合、１つのエピタキシャル層１３Ａにおいては、最下層の拡散層１４Ａ１の水平方向幅Ｗａ１が最も大きい。中層の拡散層１４Ａ２の水平方向幅Ｗａ２、及び最上層の拡散層１４Ａ３の水平方向幅Ｗａ３は、Ｗａ１よりも小さくなる。これは、下層ほど注入距離が長く、またイオン注入エネルギも大きいので、不純物が熱拡散前の注入直後からして幅広に注入されているためである。通常の条件の下では、Ｗａ３＜Ｗａ２＜Ｗａ１となる場合が多い。上層のエピタキシャル層１３Ｂ〜１３Ｄにおいても同様である。従って、拡散層１４Ｘの水平方向幅Ｗは、深さ方向の周期（図１のａ、ｂ、ｃ）で周期的に変化する。また、エピタキシャル層１３Ａ〜１３Ｄそれぞれにおける水平方向幅Ｗの総和又は平均値は、各層間で略等しくされる。従って、ｐ型ピラー層１４は、各エピタキシャル層１３Ｘの一部分を見ると台形に近い形状を有しているが、層１３Ａ〜１３Ｄ全体を見渡すとほぼ長方形に近い形状を有している。
また、拡散層１４Ｘの深さ方向幅Ｄは、水平方向幅Ｗにおよそ比例して変化する。従って通常は、１つのエピタキシャル層１３Ａについて言えば、最下層の拡散層１４Ａ１の深さ方向幅Ｄａ１が最も大きく、拡散層１４Ａ２の深さ方向幅Ｄａ２、拡散層１４Ａ３の深さ方向幅Ｄａ３はこれよりも小さい。通常の条件の下では、Ｄａ３＜Ｄａ２＜Ｄａ１となる場合が多い。他のエピタキシャル層１３Ｂ〜Ｄでも同様である。従って、拡散層１４Ｘの深さ方向幅Ｄは、深さ方向の周期（図１のａ、ｂ、ｃ）で周期的に変化する。また、エピタキシャル層１３Ａ〜１３Ｄそれぞれにおける深さ方向幅Ｄの総和又は平均値は、各層間で略等しくされる。不純物濃度の分布は、１つのエピタキシャル層１３Ｘ内において、拡散層１４Ｘの数と一致する３つのピークを有し、そのピーク間の幅Ｐが深さ方向の周期ａ、ｂ、ｃ（周期Ｔ）で周期的に変化する。すなわち、図２に示すように、１つのエピタキシャル層１３Ｘに形成される３つの拡散層１４Ｘに基づく不純物濃度分布のピーク間の距離を、下側からＰｘ１、Ｐｘ２、Ｐｘ３（ｘ＝ａ，ｂ，ｃ，・・・）のように定義する。この場合、Ｐｘ１、Ｐｘ２、Ｐｘ３が、周期ａ，ｂ，ｃにおいて周期的に変化する。なお、図２では、Ｐｘ１、Ｐｘ２、Ｐｘ３が、Ｗ，Ｄの変化と同様にＰｘ３＜Ｐｘ２＜Ｐｘ１となっているが、Ｐｘ１＜Ｐｘ２＜Ｐｘ３となるようにすることもできる。 このようなプロセスでスーパージャンクション構造を形成することで、理想的なスーパージャンクション構造に近いピラー不純物プロファイルを実現することが可能となる。従来の製造方法では、一回のエピタキシャル成長につき、一回のイオン注入を行い、それを積層することでスーパージャンクション構造を形成していた。そして埋め込まれた不純物を拡散することにより接続し、ピラー層を形成していた。このため、ピラー層の不純物プロファイルは成長厚が大きいほど、プロファイルの振幅は大きくなる。一方、本実施の形態の製造方法を用いた場合、同じエピタキシャル成長厚のままでも複数回のイオン注入を行う。このため、拡散させる距離が短くなる。これにより、プロファイルの振幅が小さくなり、理想的なプロファイルを高いアスペクト比で形成される。
１つのエピタキシャル層１３Ｘの厚さＴ［μｍ］、その厚さＴのエピタキシャル層１３Ｘ内における最上層及び最下層の不純物濃度ピーク間の距離をＲ［μｍ］とした場合、Ｒ＞Ｔ／２の式が成り立つよう、拡散層１３Ｘの深さを設定するのが好ましい。Ｒ＝＜Ｔ／２であると、エピタキシャル層１３Ｘ１層当たりで得られるピラー層のアスペクト比として２以上を得ることができなくなる場合があるためである。より好適には、１つのエピタキシャル層１３Ｘ内の３つの拡散層１４Ｘの幅ＷＸ１，Ｗｘ２、Ｗｘ３の平均値をＷａｖｅとした場合、Ｔ−Ｒ＞Ｗａｖｅ×０．３が成り立つようにするのがよい。周期ａ，ｂ，ｃ毎の拡散層１４Ｘを拡散により接続するためには、１層目のエピタキシャル層１３Ａの最上部に形成された拡散層１４Ａ３と、２層目のエピタキシャル層１３Ｂの最深部に形成された拡散層１４Ｂ１を拡散により接続する必要がある。それぞれの拡散元（イオン注入時の注入箇所）よりおよそＷ／２拡散されるため、拡散元間の距離はＷ＞Ｔ−Ｒであればよい。Ｔ−Ｒが大きい場合には拡散層１４Ｘが接続されない可能性があるのに加え、接続されていても拡散層１４Ｘの不純物濃度の振幅（ｐ型ピラー層１４内での高濃度部分と低濃度部分の濃度差）が大きくなってしまう。この濃度差を小さくするためにはＴ−Ｒを０に近づければよいが、エピタキシャル層１３Ｘ１層当たりの厚さを厚くすることができないためプロセスコストが増加するのに加え高いアスペクト比が実現できない。高いアスペクト比を実現しつつ、単位周期ａ，ｂ，ｃ同士の拡散層１４Ｘの接続部において、不純物濃度差を２倍以内とするためにはＴＸ−ＲＸ＞ＷＸ×０．３とすることが好ましい。
なお、ｐ型ピラー層１４、及びｎ型ピラー層１５の図１におけるＡ−Ａ’断面は、上述のように図３のようなストライプ構造としてもよいが、図４に示すように、ｐ型ピラー層１４を格子状、もしくは千鳥格子状に配列することも可能である。
次に、図１に示すＭＯＳＦＥＴ１の製造工程の一例を、図５乃至図１４を参照して説明する。まず、図５に示すように、ｎ＋型ドレイン層１２の表面にｎ型のエピタキシャル層１３Ａを例えば１０μｍ程度の厚さに形成し、次に図６に示すように、このエピタキシャル層１３Ａの上に保護膜としての熱酸化膜Ｓ１を形成し、更にピラーピッチＰに対応する間隔でレジストＭ１を形成する。続いて、図７に示すように、このレジストＭ１をマスクとして、イオン注入装置の加速電圧を変化させて、ｐ型の不純物としてのボロン（Ｂ）を異なる深さにイオン注入する。続いて、図８に示すように、熱酸化膜Ｓ１とレジストＭ１を除去し、エピタキシャル層１３Ａの上に更にエピタキシャル層１３Ｂを例えば８．６μｍ程度の厚さに堆積させる。図に示すように、この堆積の途中において、エピタキシャル層１３Ａ及び１３Ｂの熱により、エピタキシャル層１３Ａに注入されたボロンが徐々にある程度まで拡散される。
以下、図１０〜図１４に示すように、エピタキシャル層１３Ｂ〜１３Ｄにも、酸化膜Ｓ２、Ｓ３、Ｓ４を介して形成されたレジストＭ２、Ｍ３、Ｍ４をマスクとして同様なイオン注入がなされる。そして、エピタキシャル層１３Ｂ〜１３Ｄに対し熱工程が加えられることにより、図１のように各拡散層１４Ｘが深さ方向に結合される。これにより、ｐ型ピラー層１４が全体として形成される。このようにしてピラー層が完成したら、周知のＭＯＳＦＥＴ製造工程を用いて、図１に示すようなＭＯＳＦＥＴを得ることができる。
（第２の実施形態） 図１５Ａは、本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図を示している。図１５Ａには、そのｐ型ピラー層１４の不純物濃度分布のグラフ、並びに拡散層１４Ｘの水平方向幅Ｗ及び深さ方向幅Ｄのグラフも示している。第１の実施の形態と同様の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。この実施の形態では、上層のエピタキシャル層１３Ｃ、１３Ｄに存在する拡散層１４Ｘの不純物濃度を高くし、これによりｐ型ピラー層１４の表面側（ソース電極２１側）の不純物濃度を底面側（ドレイン電極１１側）よりも高くしたものである。
この実施の形態において、エピタキシャル層１３Ａ〜１３Ｄの不純物濃度が均一である場合、ピラー層は上層部において、ｐ型ピラー層１４の不純物ドーズ量の方がｎ型ピラー層１５のそれよりも大きい状態（ｐピラーリッチ）となる。意図的にこのようにチャージアンバランス状態の部分を与えることによって、インダクタンス負荷時の耐量（ＵＩＳ性能）を向上させることが可能となる。
また、ｐ型ピラー層１４とチャージバランスがとれるよう、エピタキシャル層１３Ｘの不純物濃度を、上層部（１３Ｃ、１３Ｄ）において下層部（１３Ａ、１３Ｂ）よりも高くすることもできる。この場合、ピラー層の下層は低濃度のチャージバランス状態となり、上層は高濃度のチャージバランス状態となる。この構造の場合、上層のピラー層では耐圧が高くなるので、その分エピタキシャル層１３Ｃ、１３Ｄの厚さを小さくすることができ、これにより製造コストを抑えることができる。この実施の形態では２段階にｐ型ピラー層１４の不純物濃度を変化させた場合について示しているが、図１５Ｂに示すように、各エピタキシャル成長層１３Ｘ毎の平均濃度を変化させても実施可能である。また、各イオン注入毎にドーズ量を変化させて、さらに連続的に不純物濃度プロファイルを変化させることも実施可能である。
さらにまた、イオン注入の不純物ドーズ量を一定として、各エピタキシャル成長層１３Ｘの厚さをソース電極２１側にいくほど薄くしても同様の効果が得られる。この場合にはソース電極側２１にいくほど、不純物濃度分布等の変化の周期Ｔは狭くなる。
なお、上述の周期Ｔが各層で異なる場合、
ただし、Ｎ≧２
の関係をもつエピタキシャル層１３Ｘとすることもできる。ここで、ＴＸはｐ型ピラー１４のドレイン電極１１側からのＸ番目の周期で、Ｎは総周期数を意味する。αはＰ型ピラー層１４の総周期内でどれだけ不純物濃度分布に傾斜をつけるかの変動割合を示している。例えば、３層（３周期）のＰ型ピラー層１４の平均濃度を１００%とし、上下で±３０％の濃度傾斜を持たせる（ソース電極２１側がＰピラーリッチ）場合には、α＝０．３、Ｎ＝３なので、
となり、周期ＴＸはソース電極２１側ほど短い周期となる。ドレイン電極１１側にいくに従ってエピタキシャル層１３Ｘを厚く形成し、周期Ｔを上部よりも広くすることで、上部（ソース電極２１側）をＰピラーリッチとし、アバランシェ耐量を向上させることができる。 （第３の実施形態） 図１６は、本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図を示している。この実施の形態では、ｐ型ピラー層１４だけでなく、ｎ型ピラー層１５も拡散層１５Ｘを深さ方向に結合して形成されている点で、上記の実施の形態と異なっている。ｐ型ピラー層１４形成のためにイオン注入されたボロン（図７等参照）の間に、同様の手法によりｎ型不純物のリン（Ｐ）をイオン注入することで、この図１６に示すようなピラー層を形成することができる。この場合、ｎ型ピラー層１５の不純物濃度はイオン注入工程において決定される。このため、イオン注入の下地となるエピタキシャル層は高抵抗（低不純物濃度）のものとすることができると共に、ｐ型ピラー層１４とｎ型ピラー層１５間のチャージバランスを取ることが容易になる。チャージバランスが得られることで、ピラー層の不純物濃度を更に高くして、オン抵抗の低減など素子の高性能化を図ることが可能となる。
また、この実施の形態の場合、前述の実施の形態に比べ、製造工程数を減らし低コスト化を図ることが可能となる。ｐ型ピラー層１４を形成するためのボロン、ｎ型ピラー層を形成するためのリンを高濃度でイオン注入して拡散させる場合、拡散時間を長時間化しても拡散層１４Ｘ、１５Ｘの水平方向への広がりは制限される。このため、長時間の拡散を行うことで、各拡散層１４Ｘ、１５Ｘの形状を図１７に示すように縦長の形状とすることができる。従って、１つのエピタキシャル層１３Ｘの厚さを厚くすることができ、その分製造工程数を減らし、低コスト化を図ることができる。あるいは、一回のエピタキシャル層で得られるアスペクト比を大きくすることができるため、より低オン抵抗を実現することができる。
（第４の実施の形態） 図１８は、本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図を示している。この実施の形態では、いわゆるトレンチゲート型のゲート電極を採用している点で、いわゆるプレナーゲート型のゲート電極を採用している上記の第１乃至第３の実施の形態と異なっている。すなわち、ｐ型ベース層１６にｎ型ピラー層１５に達するトレンチを形成し、このトレンチに絶縁膜１９を介してゲート電極２０を埋め込んでいるものである。この構造の場合、プレナーゲート型に比べてセルピッチを小さくすることが可能となる。なお、この第４の実施の形態でも、第２の実施の形態と同様、ｐピラーリッチなピラー層を形成するか、又は表面側の不純物ドーズ量が底面側よりも高いピラー層を形成することが可能である。このように第２の実施形態と第４の実施形態を組み合わせることによって、ドレイン電圧印加時におけるトレンチゲート底部酸化膜への電界の集中を抑制することができる。また第３の実施の形態と同様に、ｎ型ピラー層１５を拡散層１５Ｘを深さ方向に結合して形成することが可能である。
（第５の実施の形態） 図１９は、本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。この実施の形態のパワーＭＯＳＦＥＴは、素子が形成される素子形成領域だけでなく、この素子形成領域を囲う終端領域も、ｐ型ピラー層１４とｎ型ピラー層１５が交互に形成されたスーパージャンクション構造とされている。終端領域のエピタキシャル層１３の表面には、ｐ型リサーフ層２３が形成されている。またこのリサーフ層２３の上に、絶縁膜２４を介して、ソース電極２１に接続されたフィールドプレート電極２５が形成されている。これにより、パワーＭＯＳＦＥＴ１の非導通時において、終端領域の横方向に速やかに空乏層を伸ばして、耐圧を高めることができる。なお、フィールドプレート電極２５は、ソース電極２１に接続される代わりに、ゲート電極２０に接続されるものとしてもよい。また、ここではｐ型リサーフ層２３およびフィールドプレート電極２５の両方が形成された構造を示しているが、いずれか一方のみを形成しても実施可能である。
図２０は、この第５の実施の形態の第１の変形例を示すものであり、終端領域のピラー層のピラーピッチが、素子形成領域に比べ狭くされている。終端領域のピラーピッチが狭い場合、同じ不純物濃度であってもピラーピッチが広い場合に比べて終端領域が空乏化し易くなり、その分耐圧を高めることができる。
図２１は、この第５の実施の形態の第２の変形例を示すものであり、終端領域のｐ型ピラー層１４の深さ方向の長さが、素子形成領域から離れるに従って短くなる構成としている。終端領域においては、空乏層は素子形成領域から離れるに従って表面側に向かって伸びるため、ｐ型ピラー層１４を長く形成する必要は無いことに鑑みたものである。これにより、製造工程をより簡素化して低コスト化を図ることができる。
図２２は、この第５の実施の形態の第３の変形例を示すものであり、終端領域のｐ型ピラー層１４の表面側の拡散層１４Ｄ１、１４Ｄ２、１４Ｄ３の水平方向幅Ｗ、及び不純物濃度が大きくされ、これによりｐ型ピラー層１４の表面側がいわゆるガードリング層として機能するようにされている。図２２では終端領域の全てのｐ型ピラー層１４が表面側でガードリング層を形成されているが、全てに形成する必要はなく、たとえば数個のｐ型ピラー層１４毎に１つガードリング層が形成されるのでも構わない。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
例えば、上記の実施の形態では、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するＭＯＳＦＥＴを例に挙げて説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。
また、上記の実施の形態では、図２３に示すように、ｐ型ピラー層１４、ｎ型ピラー層１５が４つのエピタキシャル層１３Ｘに亘って深さ方向に並ぶようにされている。しかし、図２４に示すように、ｐ型ピラー層１４、ｎ型ピラー層１５が、上層と下層で直交するように分割された形状とすることもできる。
更に、図２５に示すように、ｐ型ピラー層１４及びｎ型ピラー層１５からなるスーパージャンクション構造の下にｎ−型エピタキシャル層３１を形成することも可能である。この場合、スーパージャンクション構造部分ではＭＯＳＦＥＴの非導通時において電界が均一であり、ｎ−型エピタキシャル層３１では下層に向かうに従って電界が低下するが、ｎ−エピタキシャル層３１の部分でも耐圧を持たせることができる分、素子全体の耐圧を高めることができる。
また、上記の実施の形態では、図５乃至図１４のように、スーパージャンクション構造部分全体に亘り、エピタキシャル層形成工程と不純物イオン注入工程とを繰り返すことによりピラー層１４、１５を形成する例を説明した。しかし、例えばスーパージャンクション構造の下半分は図５乃至図１４の方法で形成し、上半分はエピタキシャル層に形成したトレンチに別の導電型のエピタキシャル層を埋め込むことにより形成する方法も可能である。この方法を図２６乃至図２７を参照して説明する。すなわち、図２６に示すように、エピタキシャル層１３Ａに異なる注入エネルギで複数回不純物を注入して拡散層１３Ａ１〜３を形成した後、このエピタキシャル層１３Ａの上にエピタキシャル層１３Ｂ、１３Ｅを堆積させる。そして、エピタキシャル層１３ＥにピラーピッチＰでトレンチ１４Ｔを形成する。続いて図２７に示すように、このトレンチ１４Ｔをマスクとして、エピタキシャル層１３Ｂにも異なる注入エネルギで複数回イオン注入を行って拡散層１３Ｂ１〜３を形成する。その後図２８に示すように、ｐ型エピタキシャル層１４Ａをトレンチ１４Ｔ内に堆積させる。これにより、下部のエピタキシャル成長とイオン注入の繰り返しによるピラー層と、上部のトレンチ形成によるピラー層とが結合され、ｐ型ピラー層１４が形成される。最後に、トレンチ外部のエピタキシャル層１４Ａを化学的機械研磨法（ＣＭＰ）を用いて除去した後、周知のＭＯＳＦＥＴ製造工程を用いて、ＭＯＳＦＥＴを形成する。なお、図２４に示すような、上部のピラー層と下部のピラー層が直交方向に延在する形式とすることも可能である。また、下部のピラー層において、ｎ型ピラー層１５もイオン注入により形成することも勿論可能である。
また、第４の実施の形態においては、終端領域のｐ型ピラー層１４について拡散層１４Ｘを深さ方向に結合して形成する例を説明したが、図３０に示すように、拡散ｎ型ピラー層１５も拡散層１５Ｘを深さ方向に結合させることにより形成することができる。このとき、終端領域のピラーピッチは、素子形成領域のピラーピッチと同じでもよいし、空乏化し易くするため、図３０に示すように前者を後者に比べ小さくするようにしてもよい。加えて、素子形成領域ではｐ型ピラー層１４の幅Ｗｃｐ（平均値）とｎ型ピラー層１５の幅Ｗｃｐ（平均値）を略等しくする一方、終端領域ではｐ型ピラー層１４の幅Ｗｔｐ（平均値）をｎ型ピラー層１５の幅Ｗｔｐ（平均値）に比べ大きくすることができる。これにより、終端領域において空乏層をより水平方向に広げやすくなる。なお、図３０において、素子形成領域のｎ型ピラー層１５のみを拡散層１５Ｘの深さ方向の結合により形成し、終端領域のｎ型ピラー層１５は、ｐ型ピラー層１４に挟まれたｎ型エピタキシャル層１３で形成することも可能である。
その他、次のような改変等が可能である。
（１）前記複数の拡散層の深さ方向幅は、深さ方向の所定の周期で変化し、前記所定の一周期内における前記拡散層の深さ方向幅の平均値が、異なる周期間で略等しくされていることを特徴とする請求項１記載の半導体素子。
（２）前記拡散層は、一部において不純物濃度の高いことを特徴とする請求項１記載の半導体素子。
（３）前記第１及び２半導体ピラー層の間の不純物濃度のバランス状態が異なる周期を少なくとも１つ有することを特徴とする請求項１記載の半導体素子。
（４）前記ゲート電極は、前記半導体ベース層の表面上に絶縁膜を介して形成される請求項１記載の半導体素子。
（５）前記ゲート電極は、前記半導体ベース層を貫通して前記第１半導体ピラー層に達するトレンチに絶縁膜を介して導電層を埋め込むことにより形成されたものである請求項１記載の半導体素子。
（６）前記第１及び第２半導体ピラー層は同一方向に延在するストライプ形状に形成されていることを特徴とする請求項１記載の半導体素子。
（７）前記第１及び第２半導体ピラー層は、前記第１半導体層に沿った断面において格子状又は千鳥状に形成されていることを特徴とする請求項１記載の半導体素子。
（８）前記第１及び第２半導体ピラー層は、素子形成領域を囲う終端領域にも形成されていることを特徴とする請求項１記載の半導体素子。
（９）前記終端領域では、前記素子形成領域に比して前記第１及び第２半導体ピラー層の形成周期が狭くなっていることを特徴とする（８）記載の半導体素子。
（１０）前記終端領域では、前記第１及び第２半導体ピラー層の深さが前記素子形成領域から離れるに従って小さくなることを特徴とする（８）記載の半導体装置。
（１１）前記終端領域では、前記第１又は第２半導体ピラー層が前記第２主電極側で前記第１主電極側よりも水平方向幅が大きくされていることを特徴とする（８）記載の半導体素子。
（１２）前記第１又は第２半導体ピラー層は、不純物濃度分布のピーク間の距離が、所定の周期で変化するようにされた請求項１記載の半導体素子。
（１３）前記不純物を注入する工程は、第１導電型の不純物を所定の間隔で注入し、第２導電型の不純物を前記第１導電型の不純物の間に注入することを特徴とする請求項５記載の半導体素子の製造方法。
本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。 図１のｐ型ピラー層１４の深さ方向の不純物濃度の分布、及び拡散層１４Ｘの水平方向幅Ｗ及び深さ方向幅Ｄのグラフである。 図１のＡ−Ａ’断面構造の一例である。 図１のＡ−Ａ’断面構造の別の例である。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 図１のパワーＭＯＳＦＥＴの製造工程を示す。 本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。 本発明の第２の実施の形態の変形例を示す。 本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。 第３の実施の形態の利点を説明する説明図である。 本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。 本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。 第５の実施の形態のパワーＭＯＳＦＥＴの第１の変形例を示す。 第５の実施の形態のパワーＭＯＳＦＥＴの第２の変形例を示す。 第５の実施の形態のパワーＭＯＳＦＥＴの第３の変形例を示す。 上記実施の形態の変形例を説明する。 上記実施の形態の変形例を説明する。 上記実施の形態の変形例を説明する。 上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。 上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。 上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。 上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。 上記実施の形態の変形例を説明する。
符号の説明
１１・・・ドレイン電極、 １２・・・ｎ型ドレイン層、 １３、１３Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）・・・ｎ型エピタキシャル層、 １４・・・ｐ型ピラー層、 １５・・・ｎ型ピラー層、 １４Ｘ、１５Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）・・・拡散層、 １６・・・ｐ型ベース層、 １７・・・ｎ型ソース層、 １８・・・ｐ＋型コンタクト層、 １９・・・ゲート絶縁膜、 ２０・・・ゲート電極、 ２１・・・ソース電極。

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、
    前記第１半導体層に電気的に接続された第１の主電極と、
    前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
    前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、
    前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、
    前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極と
    を備え、
    前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された第３半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、
    前記複数の拡散層の水平方向幅は、深さ方向の所定の周期で変化し、
    前記所定の一周期内における前記拡散層の水平方向幅の平均値が、異なる周期間で略等しくされている
    ことを特徴とする半導体素子。
  2. 前記第１及び２半導体ピラー層の間の不純物濃度のバランス状態が異なる周期を少なくとも１つ有することを特徴とする請求項１記載の半導体素子。
  3. 第１導電型の第１半導体層と、
    前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、
    前記第１半導体層に電気的に接続された第１の主電極と、
    前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
    前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、
    前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、
    前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極と
    を備え、
    前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された第３半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、
    前記第３半導体層は、複数の積層されたエピタキシャル層からなり、
    前記拡散層は、前記エピタキシャル層の１つに対し深さ方向に複数個並べられ、
    前記いずれかのエピタキシャル層の厚さをＴ、前記１つの厚さＴのエピタキシャル層内における最上層及び最下層の前記不純物濃度分布のピークの間の距離をＲとした場合、Ｒ＞Ｔ／２とされていることを特徴とする半導体素子。
  4. １つのエピタキシャル層内に深さ方向に並べられた複数の拡散層の幅の平均値をＷａｖｅとした場合、Ｔ−Ｒ＞Ｗａｖｅ×０．３が成り立つようにされた請求項３記載の半導体素子。
  5. 第１導電型の半導体層上に第１導電型のエピタキシャル層を形成した後、そのエピタキシャル層の所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物を注入することを所定回数繰り返す工程と、
    熱により前記不純物が拡散した領域を上下相互に接続することにより、第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に配置してなるピラー層を形成する工程と、
    前記ピラー層の表面に選択的に第２導電型の半導体ベース層を形成する工程と、
    前記半導体ベース層の表面に選択的に第１導電型の第２半導体層を形成する工程と、
    前記第２半導体層、前記半導体ベース層及び前記第１半導体ピラー層に沿って絶縁膜を形成し、この絶縁膜に沿って制御電極を形成する工程と、
    前記第１半導体層に電気的に接続された第１の主電極と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極とを形成する工程と、
    を備えたことを特徴とする半導体素子の製造方法。
JP2005191454A 2005-06-30 2005-06-30 半導体素子及びその製造方法 Pending JP2007012858A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005191454A JP2007012858A (ja) 2005-06-30 2005-06-30 半導体素子及びその製造方法
US11/476,595 US7576393B2 (en) 2005-06-30 2006-06-29 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005191454A JP2007012858A (ja) 2005-06-30 2005-06-30 半導体素子及びその製造方法

Publications (1)

Publication Number Publication Date
JP2007012858A true JP2007012858A (ja) 2007-01-18

Family

ID=37588400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005191454A Pending JP2007012858A (ja) 2005-06-30 2005-06-30 半導体素子及びその製造方法

Country Status (2)

Country Link
US (1) US7576393B2 (ja)
JP (1) JP2007012858A (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010056486A (ja) * 2008-08-29 2010-03-11 Sony Corp 半導体装置及び半導体装置の製造方法
JP2011192824A (ja) * 2010-03-15 2011-09-29 Fuji Electric Co Ltd 超接合半導体装置の製造方法
JP2011210916A (ja) * 2010-03-30 2011-10-20 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2011233670A (ja) * 2010-04-27 2011-11-17 Fuji Electric Co Ltd 超接合半導体装置の製造方法
JP2012060017A (ja) * 2010-09-10 2012-03-22 Toshiba Corp 電力用半導体装置及びその製造方法
US8847305B2 (en) 2010-06-17 2014-09-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US9093474B2 (en) 2012-02-27 2015-07-28 Kabushiki Kaisha Toshiba Electric power semiconductor device and manufacturing method of the same
US9231056B2 (en) 2011-10-14 2016-01-05 Fujitsu Limited Semiconductor device and fabrication method therefor, and power supply apparatus
JP2016152242A (ja) * 2015-02-16 2016-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2016171134A (ja) * 2015-03-11 2016-09-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017055028A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置の製造方法
JP2019197874A (ja) * 2018-05-11 2019-11-14 富士電機株式会社 半導体装置の製造方法
JP2021089916A (ja) * 2019-12-02 2021-06-10 富士電機株式会社 炭化珪素半導体装置の製造方法、炭化珪素基板の製造方法および炭化珪素基板
WO2024052952A1 (ja) * 2022-09-05 2024-03-14 三菱電機株式会社 半導体装置、半導体装置の制御方法、および半導体装置の製造方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1742258A1 (en) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Semiconductor power device with multiple drain and corresponding manufacturing process
DE102006025218B4 (de) * 2006-05-29 2009-02-19 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
JP4980663B2 (ja) * 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
DE102006061994B4 (de) * 2006-12-21 2011-05-05 Infineon Technologies Austria Ag Ladungskompensationsbauelement mit einer Driftstrecke zwischen zwei Elektroden und Verfahren zur Herstellung desselben
JP4564510B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
US8581345B2 (en) * 2007-06-05 2013-11-12 Stmicroelectronics S.R.L. Charge-balance power device comprising columnar structures and having reduced resistance, and method and system of same
ITTO20070392A1 (it) * 2007-06-05 2008-12-06 St Microelectronics Srl Dispositivo di potenza a bilanciamento di carica comprendente strutture colonnari e avente resistenza ridotta
WO2009039441A1 (en) 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP5196980B2 (ja) * 2007-12-10 2013-05-15 株式会社東芝 半導体装置
US20090159927A1 (en) * 2007-12-21 2009-06-25 Infineon Technologies Austria Ag Integrated circuit device and method for its production
US20090166722A1 (en) * 2007-12-28 2009-07-02 Alpha & Omega Semiconductor, Ltd: High voltage structures and methods for vertical power devices with improved manufacturability
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
JP5423882B2 (ja) * 2009-07-15 2014-02-19 富士電機株式会社 超接合半導体装置
US8901652B2 (en) * 2009-09-01 2014-12-02 Stmicroelectronics S.R.L. Power MOSFET comprising a plurality of columnar structures defining the charge balancing region
US20110068397A1 (en) * 2009-09-24 2011-03-24 Disney Donald R Power devices and associated methods of manufacturing
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
JP2011204796A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
US8664720B2 (en) 2010-08-25 2014-03-04 Infineon Technologies Ag High voltage semiconductor devices
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
CN102479805A (zh) * 2010-11-30 2012-05-30 比亚迪股份有限公司 一种超级结半导体元件及其制造方法
US8673700B2 (en) * 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) * 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
WO2012149195A1 (en) * 2011-04-27 2012-11-01 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US8680613B2 (en) * 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US9224852B2 (en) * 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US9287371B2 (en) * 2012-10-05 2016-03-15 Semiconductor Components Industries, Llc Semiconductor device having localized charge balance structure and method
US10256325B2 (en) * 2012-11-08 2019-04-09 Infineon Technologies Austria Ag Radiation-hardened power semiconductor devices and methods of forming them
US8901623B2 (en) 2013-02-18 2014-12-02 Infineon Technologies Austria Ag Super junction semiconductor device with overcompensation zones
CN104037206B (zh) * 2013-03-08 2017-02-15 上海华虹宏力半导体制造有限公司 超级结器件及制造方法
US9112022B2 (en) * 2013-07-31 2015-08-18 Infineon Technologies Austria Ag Super junction structure having a thickness of first and second semiconductor regions which gradually changes from a transistor area into a termination area
US9484404B2 (en) 2014-01-29 2016-11-01 Stmicroelectronics S.R.L. Electronic device of vertical MOS type with termination trenches having variable depth
US9306034B2 (en) 2014-02-24 2016-04-05 Vanguard International Semiconductor Corporation Method and apparatus for power device with multiple doped regions
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
WO2015164849A1 (en) * 2014-04-26 2015-10-29 Arthropod Biosciences, Llc Insect trap device and method of using
JP6324805B2 (ja) * 2014-05-19 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105845566A (zh) * 2015-01-13 2016-08-10 北大方正集团有限公司 一种二极管及其制作方法
CN104979214B (zh) * 2015-05-12 2019-04-05 电子科技大学 一种超结结构的制备方法
JP6757288B2 (ja) * 2017-04-14 2020-09-16 株式会社東芝 半導体装置
SE541466C2 (en) 2017-09-15 2019-10-08 Ascatron Ab A concept for silicon carbide power devices
SE541402C2 (en) 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet
SE541291C2 (en) 2017-09-15 2019-06-11 Ascatron Ab Feeder design with high current capability
SE541290C2 (en) * 2017-09-15 2019-06-11 Ascatron Ab A method for manufacturing a grid
CN112655096A (zh) * 2018-11-29 2021-04-13 富士电机株式会社 超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法
KR20220121391A (ko) * 2021-02-25 2022-09-01 주식회사 디비하이텍 슈퍼정션 반도체 소자 및 제조방법
CN113964189B (zh) * 2021-12-23 2022-04-05 杭州芯迈半导体技术有限公司 低导通电阻的超结vdmos结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208527A (ja) * 1999-01-11 2000-07-28 Fuji Electric Co Ltd 超接合半導体素子の製造方法および超接合半導体素子
JP2001015448A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置の製造方法
JP2004119611A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 電力用半導体素子
WO2004088717A2 (en) * 2003-03-25 2004-10-14 International Rectifier Corporation Superjunction device and method of manufacture therefore
JP2004363263A (ja) * 2003-06-04 2004-12-24 Nec Electronics Corp 半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
US6936892B2 (en) 1998-07-24 2005-08-30 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
DE19839970C2 (de) * 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
EP1011146B1 (en) * 1998-12-09 2006-03-08 STMicroelectronics S.r.l. Method of manufacturing an integrated edge structure for high voltage semiconductor devices
EP1009036B1 (en) * 1998-12-09 2007-09-19 STMicroelectronics S.r.l. High-voltage MOS-gated power device, and related manufacturing process
DE19943143B4 (de) * 1999-09-09 2008-04-24 Infineon Technologies Ag Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
DE19947020B4 (de) * 1999-09-30 2006-02-23 Infineon Technologies Ag Kompensationsbauelement mit variabler Ladungsbilanz und dessen Herstellungsverfahren
JP2001119022A (ja) 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP3636345B2 (ja) 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
DE10024480B4 (de) 2000-05-18 2006-02-16 Infineon Technologies Ag Kompensationsbauelement mit verbesserter Robustheit
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
JP4785335B2 (ja) * 2001-02-21 2011-10-05 三菱電機株式会社 半導体装置およびその製造方法
DE10120656C2 (de) 2001-04-27 2003-07-10 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Avalanche-Festigkeit
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US6825514B2 (en) 2001-11-09 2004-11-30 Infineon Technologies Ag High-voltage semiconductor component
US6995426B2 (en) 2001-12-27 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
JP3993458B2 (ja) * 2002-04-17 2007-10-17 株式会社東芝 半導体装置
JP3743395B2 (ja) 2002-06-03 2006-02-08 株式会社デンソー 半導体装置の製造方法及び半導体装置
DE10346838A1 (de) * 2002-10-08 2004-05-13 International Rectifier Corp., El Segundo Superjunction-Bauteil
US6979862B2 (en) * 2003-01-23 2005-12-27 International Rectifier Corporation Trench MOSFET superjunction structure and method to manufacture

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208527A (ja) * 1999-01-11 2000-07-28 Fuji Electric Co Ltd 超接合半導体素子の製造方法および超接合半導体素子
JP2001015448A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置の製造方法
JP2004119611A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 電力用半導体素子
WO2004088717A2 (en) * 2003-03-25 2004-10-14 International Rectifier Corporation Superjunction device and method of manufacture therefore
JP2006521706A (ja) * 2003-03-25 2006-09-21 インターナショナル レクティファイアー コーポレーション 超接合デバイス及びその製造方法
JP2004363263A (ja) * 2003-06-04 2004-12-24 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI394262B (zh) * 2008-08-29 2013-04-21 Sony Corp 半導體裝置及其製造方法
JP4645705B2 (ja) * 2008-08-29 2011-03-09 ソニー株式会社 半導体装置及び半導体装置の製造方法
US8097914B2 (en) 2008-08-29 2012-01-17 Sony Corporation Semiconductor device and manufacturing method of the same
JP2010056486A (ja) * 2008-08-29 2010-03-11 Sony Corp 半導体装置及び半導体装置の製造方法
US8227314B2 (en) 2008-08-29 2012-07-24 Sony Corporation Semiconductor device and manufacturing method of the same
JP2011192824A (ja) * 2010-03-15 2011-09-29 Fuji Electric Co Ltd 超接合半導体装置の製造方法
JP2011210916A (ja) * 2010-03-30 2011-10-20 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2011233670A (ja) * 2010-04-27 2011-11-17 Fuji Electric Co Ltd 超接合半導体装置の製造方法
US8847305B2 (en) 2010-06-17 2014-09-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US9362118B2 (en) 2010-06-17 2016-06-07 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US9129892B2 (en) 2010-06-17 2015-09-08 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012060017A (ja) * 2010-09-10 2012-03-22 Toshiba Corp 電力用半導体装置及びその製造方法
US9231056B2 (en) 2011-10-14 2016-01-05 Fujitsu Limited Semiconductor device and fabrication method therefor, and power supply apparatus
US9136351B2 (en) 2012-02-27 2015-09-15 Kabushiki Kaisha Toshiba Electric power semiconductor device and manufacturing method of the same
US9093474B2 (en) 2012-02-27 2015-07-28 Kabushiki Kaisha Toshiba Electric power semiconductor device and manufacturing method of the same
JP2016152242A (ja) * 2015-02-16 2016-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10236374B2 (en) 2015-02-16 2019-03-19 Renesas Electronics Corporation Semiconductor device manufacturing method and semiconductor device
JP2016171134A (ja) * 2015-03-11 2016-09-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10141397B2 (en) 2015-03-11 2018-11-27 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2017055028A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置の製造方法
JP2019197874A (ja) * 2018-05-11 2019-11-14 富士電機株式会社 半導体装置の製造方法
JP7135422B2 (ja) 2018-05-11 2022-09-13 富士電機株式会社 半導体装置の製造方法
JP2021089916A (ja) * 2019-12-02 2021-06-10 富士電機株式会社 炭化珪素半導体装置の製造方法、炭化珪素基板の製造方法および炭化珪素基板
JP7472477B2 (ja) 2019-12-02 2024-04-23 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法
WO2024052952A1 (ja) * 2022-09-05 2024-03-14 三菱電機株式会社 半導体装置、半導体装置の制御方法、および半導体装置の製造方法

Also Published As

Publication number Publication date
US20070001194A1 (en) 2007-01-04
US7576393B2 (en) 2009-08-18

Similar Documents

Publication Publication Date Title
JP2007012858A (ja) 半導体素子及びその製造方法
JP5196980B2 (ja) 半導体装置
US10825923B2 (en) Semiconductor device
JP5462020B2 (ja) 電力用半導体素子
JP4635067B2 (ja) 半導体装置及びその製造方法
JP5052025B2 (ja) 電力用半導体素子
US20140203356A1 (en) Semiconductor device including vertical semiconductor element
KR100731141B1 (ko) 반도체소자 및 그의 제조방법
JP2006278826A (ja) 半導体素子及びその製造方法
JP5342752B2 (ja) 半導体装置
JP2008182054A (ja) 半導体装置
JP2009004668A (ja) 半導体装置
JP2007036213A (ja) 半導体素子
JP2006179598A (ja) 電力用半導体装置
JP2005333068A (ja) 半導体装置
JPWO2014061367A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2010056510A (ja) 半導体装置
JP6648331B1 (ja) 半導体装置及び半導体装置の製造方法
JP5559232B2 (ja) 電力用半導体素子
JP2009021519A (ja) 半導体装置
JP6750300B2 (ja) 半導体装置および半導体装置の製造方法
JP2007019146A (ja) 半導体素子
JP7288827B2 (ja) 半導体装置の製造方法
JP7443702B2 (ja) 半導体装置
JP4997715B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111020

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120228