JP5216908B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えばＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシュメモリに係り、特に、１
つのメモリセルに多値データを記憶することが可能な半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、カラム方向に配置された複数のメモリセルが直列接続
されてＮＡＮＤセルを構成し、各ＮＡＮＤセルは選択ゲートを介して対応するビット線に
接続される。各ビット線は、書き込みデータ、及び読み出しデータをラッチするラッチ回
路に接続されている。ロー方向に配置された複数のセルの全て、又は半数のセルは、同時
に選択され、この同時に選択された全てのセル又は半数のセルに対して、一括して書き込
み、又は読み出し動作が行なわれる。ロー方向に配置された複数のＮＡＮＤセルはブロッ
クを構成し、このブロック単位に消去動作が実行される。消去動作は、メモリセルの閾値
電圧を負に設定する。書き込み動作により、メモリセル内に電子を注入することにより閾
値電圧が正に設定される（例えば特許文献１参照）。

ところで、ＮＡＮＤセルにおいて、メモリセルは直列に接続されている。このため、読
み出し動作時において、非選択セルはオン状態である必要があり、非選択セルのゲート電
極に閾値電圧より高い電圧（Ｖread）が印加される。このため、書き込み動作において、
セルに設定される閾値電圧は、Ｖreadを超えてはならず、書き込みシーケンスにおいて、
ビット毎にプログラム、プログラムベリファイリードを繰り返し行ない、Ｖreadを超えな
いように閾値分布を制御している。

また、近時、メモリの大容量化に伴い、１つのセルに２ビット以上を記憶する多値メモ
リが開発されている。例えば１つのセルに２ビットを記憶するためには、Ｖreadを超えな
い範囲において、４つの閾値分布を設定する必要がある。このため、１つのセルに１ビッ
ト、２つの閾値分布を記憶する場合に比べて、閾値分布を狭く制御する必要がある。さら
に、１つのセルに３ビット、４ビットを記憶するには、８個、１６個の閾値分布を設定し
なくてはならない。このため、１つ当たりの閾値電圧の分布幅を非常に狭くする必要があ
る。このように、閾値電圧の分布幅を狭くするためには、プログラム、ベリファイを厳密
に繰り返す必要があり、書き込みスピードが遅くなるという問題が発生する。

特開２００４−１９２７８９号公報

本発明は、書き込み速度を高速化することが可能な半導体記憶装置を提供しようとする
ものである。

本発明の半導体記憶装置の第１の態様は、半導体基板と、ワード線、及びビット線に接
続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモ
リセルアレイと、前記ワード線を選択する選択トランジスタと、入力データに応じて前記
ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出
し及び消去動作を制御する制御回路とを具備し、前記選択トランジスタは、前記半導体基
板のウェル上に形成され、書き込み動作時に、前記ウェルには第２負電圧が入力され、所
定の非選択ワード線には第３電圧（第３電圧≧第２負電圧）が入力されることを特徴とす
る。

従来と本実施形態との閾値電圧の関係を示す図。 本実施形態に係る半導体記憶装置の一例を示す構成図。 図２に示すメモリセルアレイ及びビット線制御回路の構成を示す回路図。 図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。 本実施形態に係る半導体記憶装置を示す断面図。 本実施形態に係る消去、プログラム、読み出し時において、各ウェルに供給される電位を示す図。 図３に示すデータ記憶回路の一例を示す回路図。 図２に示す負電圧発生回路の一例を示す回路図。 図９（ａ）（ｂ）（ｃ）は、メモリセルのデータとメモリセルの閾値の関係を示す図。 本実施形態における書き込み順序を示す図。 図２に示すローデコーダの一部を構成するトランスファーゲートを示す図。 第１ページの書き込み動作を示すフローチャート。 第２ページの書き込み動作を示すフローチャート。 図１４（ａ）（ｂ）はＲＬＳＢ書き込み方式における各部の電圧示す図、図１４（ｃ）はＲＥＡＳＢ書き込み方式における各部の電圧示す図。 図１５（ａ）（ｂ）（ｃ）は本実施形態の変形例を示す図。

図１（ａ）（ｂ）は、従来と本実施形態の閾値電圧の関係を示している。図１（ａ）（
ｂ）は、２ビット、４値のデータを記憶する場合を示している。

本実施形態は、図１（ｂ）に示すように、例えば０Ｖ以下の負側にも複数の閾値電圧を
設定している。このように、負側にも複数の閾値電圧を設定することにより、Ｖread を
変えることなく、１つ当りの閾値分布幅を広げることができる。このため、プログラム、
ベリファイの回数を削減でき、書き込み速度を高速化することが可能となる。

このような閾値電圧を設定するため、次のような構成が必要となる。すなわち、選択セ
ルのゲート電極を負電圧とするため、ワード線を負電位に設定する必要がある。このため
、ローデコーダを構成する高耐圧の例えばＮチャネルＭＯＳトランジスタをＰ型ウェル（
Ｐウェルと称す）領域内に形成し、このＰウェル領域に負電圧を供給する。この時、選択
ブロック内の非選択ワード線には、Ｖread（例えば５Ｖ）を供給し、非選択セルを導通さ
せる。

また、“１”書き込み（非書き込み）において、誤書き込みが生じないよう、ＲＬＳＢ
(Revised Local Self Boost)、ＲＥＡＳＢ(Revised Erased Local Self Boost)と称する
書き込み方式が考案されている。この書き込み方式は、ＮＡＮＤセルのうち、書き込みセ
ルの近傍のセルのチャネル領域をオフに設定し、チャネル領域の電位がブートされ易くし
ている。このため、ワード線に接地電位を供給している。しかし、本実施形態の場合、セ
ルが消去セルの場合、図１（ｂ）にデータ“０”で示すように、その閾値電圧が従来に比
べて負側に深くなっている。このため、書き込みセルの近傍のセルのチャネル領域をオフ
させるため、ワード線に負電位を供給する必要がある。

以下、本発明の実施の形態について、図面を参照して説明する。

図２は、本実施形態に係る半導体記憶装置、具体的には例えば４値（２ビット）のデー
タを記憶するＮＡＮＤ型フラッシュメモリの構成を示している。

メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えば
ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に
配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回
路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータ
を読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出した
り、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加して
メモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入
出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコ
ーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記
データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッ
ファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。

ワード線制御回路６は、ローデコーダ６−１を含んでいる。ワード線制御回路６は、ロ
ーデコーダ６−１を介してメモリセルアレイ１中のワード線を選択し、選択されたワード
線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ
４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御
信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、
制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信
号によって制御される。制御信号及び制御電圧発生回路７は、後述する負電圧発生回路７
−１を含んでいる。この負電圧発生回路７−１はデータの書き込み、読み出し時に負電圧
を発生する。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御
電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図３は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。
メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、
直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１
、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲ
ートＳ１はソース線ＳＲＣに接続されている。各ローに配置されたメモリセルＭＣの制御
ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、
選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳ
に共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０
には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、
ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロック
は、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される
。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時
に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル
（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが
書き込まれ、読み出される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回
路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給され
るアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択さ
れる。さらに、外部アドレスに応じて、１本のワード線が選択される。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ
）はメモリセルを示している。基板５１（後述するＰウェル領域５５）にはメモリセルの
ソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐウェル領域５５の上には
ゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上
には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲ
ートを示している。Ｐウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形
成されている。Ｐウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形
成されている。

図５は、半導体記憶装置の断面図を示している。例えばＰ型半導体基板５１内には、Ｎ
型ウェル（以下、Ｎウェルと称す）領域５２、５３、５４、５６、Ｐウェル領域５７が形
成されている。Ｎウェル領域５２内にはＰウェル領域５５が形成され、このＰウェル領域
５５内にメモリセルアレイ１を構成する低電圧ＮチャネルＭＯＳトランジスタＬＶＮＴｒ
が形成されている。さらに、前記Ｎウェル領域５３、Ｐウェル領域５７内に、データ記憶
回路１０を構成する低電圧ＰチャネルＭＯＳトランジスタＬＶＰＴｒ、低電圧Ｎチャネル
ＭＯＳトランジスタＬＶＮＴｒが形成されている。

前記Ｎウェル領域５６内には、Ｐウェル領域５８が形成され、このＰウェル領域５８内
にローデコーダ６−１を構成する高電圧ＮチャネルＭＯＳトランジスタＨＶＮＴｒが形成
されている。また、前記Ｎウェル領域５４内には例えばワード線駆動回路等を構成する高
電圧ＰチャネルＭＯＳトランジスタＨＶＰＴｒが形成されている。高電圧トランジスタＨ
ＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚
いゲート絶縁膜を有している。

図６は、消去、プログラム、読み出し時における各ウェルに供給される電位を示してい
る。ローデコーダ６−１を構成するＮチャネルＭＯＳトランジスタが形成されるＰウェル
５８には、プログラム時及びデータの読み出し時に負電位、例えば−２Ｖが供給される。

図７は、図３に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデー
タキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータ
キャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力デー
タを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保
持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読
み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶す
る際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトラ
ンジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバ
ータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されて
いる。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ
６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトラ
ンジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、
カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは
、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらト
ランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤ
ＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続
されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６
１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構
成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロ
ックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１
ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１
ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ
６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供
給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構
成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジス
タ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲ
ートはトランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続されている。トランジスタ６
１ｎ、６１ｏの電流通路の他端には、信号ＣＯＭｉが供給されている。この信号ＣＯＭｉ
は全データ記憶回路１０に共通の信号であり、全データ記憶回路１０のベリファイが完了
したかどうかを示す信号である。すなわち、後述するように、ベリファイが完了すると、
ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２
ｎをハイレベルとすると、ベリファイが完了している場合、信号ＣＯＭｉがハイレベルと
なる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキ
ャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続さ
れている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されて
いる。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。

ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの
電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路
に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記
ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴ
Ｇが供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続
されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲート
には信号ＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣ
ＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６
１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線Ｂ
Ｌｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の
一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢｌＡＳｏが供給され
ている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている
。このトランジスタ６１ｙのゲートには信号ＢｌＡＳｅが供給されている。これらトラン
ジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トラン
ジスタ６１ｘ、６１ｙは、信号ＢｌＡＳｏ、ＢｌＡＳｅに応じてトランジスタ６１ｖ、６
１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。

上記各信号及び電圧は、図２に示す制御信号及び制御電圧発生回路７により生成され、
この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。

図８は、負電圧発生回路７−１の一例を示している。負電圧発生回路７−１は、例えば
４相のポンプ回路ＰＭＰ、検出回路ＤＴ、制御部７ｄ、発振回路７ｅにより構成されてい
る。ポンプ回路ＰＭＰは、例えば複数のＰチャネルＭＯＳトランジスタＰＭＯＳ、複数の
キャパシタＣｐにより構成されている。各キャパシタＣｐの一端にクロック信号ＣＬＫ１
〜ＣＬＫ４が供給されている。これらクロック信号ＣＬＫ１〜ＣＬＫ４により、ＰＭＯＳ
が順次オンとされ、負電圧が発生される。

検出回路ＤＴは、ポンプ回路ＰＭＰの出力端に接続されている。この検出回路ＤＴは、
定電流源７ａ、抵抗７ｂ、及び差動増幅器７ｃにより構成されている。定電流源７ａと抵
抗７ｂは、電源ＶＤＤが供給されるノードとポンプ回路ＰＭＰの出力端間に直列接続され
ている。差動増幅器７ｃの一方入力端は定電流源７ａと抵抗７ｂの接続ノードに接続され
、他端には基準電圧Ｖrefが供給されている。この基準電圧Ｖrefは、例えばバンドギャッ
プリファレンス回路により生成された、１Ｖ程度の電圧である。この検出回路ＤＴは、基
準電圧Ｖrefに基づき、ポンプ回路ＰＭＰの出力電圧を検出する。この検出出力信号は制
御部７ｄに供給される。制御部７ｂは、検出出力信号に応じて発振回路７ｅを制御する。
発振回路７ｅは、制御部７ｂの制御に基づき、発振又は停止される。このようにして、ポ
ンプ回路ＰＭＰにより、一定の負電圧が生成される。

また、抵抗７ｂは、トリミング回路７ｆを構成している。このトリミング回路７ｆは、
トリミング信号ＴＭに応じて、抵抗７ｂの抵抗値を変化することにより、ポンプ回路ＰＭ
Ｐから出力される負電圧のレベルを切り替える。前記トリミング信号ＴＭは、例えば制御
信号及び制御電圧発生回路７により、データの読み出し時、プログラムベリファイ時に発
生される。したがって、負電圧発生回路７−１は、データの読み出し時、プログラムベリ
ファイ時に種々のレベルの負電圧を発生する。

本メモリは、多値メモリであるため、１セルに２ビットのデータを記憶することができ
る。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。

図９（ａ）（ｂ）（ｃ）は、メモリセルのデータとメモリセルの閾値の関係を表してい
る。図９（ｃ）に示すように、消去動作を行なうとメモリセルのデータは“０”となる。
データ“０”は、０Ｖ以下の負電圧である。後述するように、ＲＬＳＢ、ＲＥＡＳＢ書き
込み方式を適用するため、消去後、ベリファイ電圧“ｚ”によりベリファイが行なわれる
。閾値電圧がベリファイ電圧“ｚ”以下である場合、閾値電圧がベリファイ電圧“ｚ”と
なるまで書き込み動作が行なわれる。

図９（ａ）に示すように、第１ページの書き込みにより、メモリセルのデータはデータ
“０”とデータ“２”になる。また、図９（ｂ）に示すように、第２ページの書き込み後
、メモリセルのデータはデータ“０”、“１”、“２”、“３”となる。本実施形態にお
いて、メモリセルのデータは閾値電圧の低い方から高い方へと定義されている。

図１０は、本実施形態における書き込み順序を概略的に示している。図１０に示すよう
に、ブロック内において、ソース線に近いメモリセルからページ毎に書き込み動作が行な
われる。この場合、先に書き込まれた隣接するメモリセルの閾値電圧の影響を除去するた
め、図９に示すように、メモリセルへの書き込み順序が定められている。

図１１は、ローデコーダ６−１の一部を構成するトランスファーゲートを示している。
このトランスファーゲートは、前述した複数のＮチャネルＭＯＳトランジスタＨＶＮＴｒ
により構成されている。各トランジスタＨＶＮＴｒの一端には電圧ＳＧＳ＿ＤＲＶ、ＣＧ
０〜ＣＧ３１、ＳＧＤ＿ＤＲＶが供給され、他端は、セレクト線ＳＧＳ、ワード線ＷＬ０
〜ＷＬ３１、セレクト線ＳＧＤに接続されている。各トランジスタＨＶＮＴｒのゲートに
は、信号ＴＧが供給される。各選択ブロックのトランジスタＨＶＮＴｒが信号ＴＧに応じ
てオンすることにより、セルのワード線ＷＬ０〜ＷＬ３１に所定の電圧が供給される。

尚、ローデコーダ６−１が配置されるＰウェル領域５８は、ブロック毎に分離されてい
ても良いし、１つのＰウェル領域５８に複数又は全ブロックのローデコーダが配置されて
いてもよい。

（読み出し動作）
図９（ａ）に示すように、第１ページ書き込み後、メモリセルのデータは、“０”又は
“２”となっている。このため、これらデータの中間のレベル“ａ”をワード線に供給し
て読み出し動作を行なうことにより、これらデータを読み出すことができる。また、図９
（ｂ）に示すように、第２ページ書き込み後、メモリセルのデータは、“０”、“１”、
“２”、“３”のいずれかとなっている。このため、これらデータの各中間のレベル“ｂ
”、“ｃ”、“ｄ”をワード線にそれぞれ供給して読み出し動作を行なうことにより、こ
れらデータを読み出すことができる。本実施形態において、例えばレベル“ａ”及び“ｂ
”は、負電圧である。

メモリセルのウェル（図５、Ｐウェル領域５５）、ソース線及び非選択ビット線をＶｓ
ｓ（接地電位＝０Ｖ）にする。Ｐウェル領域５８がブロック毎に分離されている場合、非
選択ブロックのＰウェル領域５８はＶｓｓ又は負電位（例えば−２Ｖ）に設定され、非選
択ブロックのトランスファーゲート（図１１に示す）をオフとする。１つＰウェル領域５
８に複数又は全ブロックのローデコーダが配置されている場合、Ｐウェル領域５８は負電
位（例えば−２Ｖ）に設定され、非選択ブロックのトランスファーゲート（図１１に示す
）をオフとする。これにより、非選択ブロックのワード線はフローティング状態となり、
選択ゲートはＶｓｓとなる。

選択ブロックのローデコーダのＰウェル領域５８に負電位（例えば−２Ｖ）を供給し、
選択ブロックのトランスファーゲートをオンとすることにより、選択ブロックの選択ワー
ド線にリードの時の電位（例えば−２Ｖから３Ｖ）、選択ブロックの非選択ワード線にＶ
read（例えば５Ｖ）、選択ブロックの選択ゲートＳＧ１にＶｓｇ（Ｖｄｄ＋Ｖｔｈ、例え
ば２．５Ｖ＋Ｖｔｈ）となる。ここで、読み出し時の電位が負でないとき、Ｐウェル領域
はＶｓｓでも良い。

次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信
号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖ
ｔｈ）に設定し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側
のセレクト線ＳＧ２をＶｄｄに設定する。メモリセルの閾値電圧が読み出し時の電位より
高い時、セルはオフするため、ビット線はハイレベルのままである。また、メモリセルの
閾値電圧が読み出し時の電位より低い場合、セルはオンするため、ビット線の電位はＶｓ
ｓとなる。

この後、図７に示すデータ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔ
ｈ）に設定して、ＴＤＣのノードＮ３をＶｄｄにプリチャージした後、信号ＢＬＣＬＡＭ
Ｐを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３は、ビット線の電位
が０．４５Ｖより低い場合、ローレベルとなり、ビット線の電位が０．４５Ｖより高い場
合、ハイレベルとなる。信号ＢＬＣＬＡＭＰをＶｓｓとした後、信号ＢＬＣ１をＶｓｇ（
Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電
圧が、ワード線の電位より低い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベ
ルとなる。このようにして読み出し動作が行なわれる。

（プログラム）
（第１ページ書き込み動作）
図１２は、第１ページの書き込みシーケンスを示し、図１３は、第２ページの書き込み
シーケンスを示している。

プログラム動作は、先ずアドレスを指定し、図３示すように、１本のワード線に接続さ
れた半数のメモリセル（２ページ）が選択される。本メモリは、この２ページのうち、第
１ページ、第２ページの順でしか、プログラム動作できない。したがって、初めにアドレ
スにより第１ページを選択する。

図１２に示す第１ページの書き込み動作において、先ず、書き込みデータを外部より入
力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ１１）。この後、書き込みコ
マンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送さ
れる（Ｓ１２）。外部よりデータ“１”（書き込みを行なわない）が入力された場合、Ｐ
ＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力され
た場合、ＰＤＣのノードＮ１ａはローレベルとなる。以後、ＰＤＣのデータはノードＮ１
ａの電位、ＳＤＣのデータはノードＮ２ａの電位とする。

（プログラム動作）（Ｓ１３）
図７に示すデータ記憶回路１０において、信号ＢＬＣ１をＶｄｄ＋Ｖｔｈとすると、ト
ランジスタ６１ｈが導通する。このため、ＰＤＣにデータ“１”（書き込みを行なわない
）が記憶されている時、ビット線はＶｄｄとなり、データ“０”（書き込みを行なう）が
記憶されている時、ビット線はＶｓｓとなる。また、選択されたワード線に接続され、非
選択ページ（ビット線が非選択）のセルは書き込みが行なわれてはならない。このため、
これらのセルに接続されたビット線もデータ“１”が供給されるビット線と同様、Ｖｄｄ
に設定される。

この状態において、Ｐウェル領域５８がブロック毎に分離されている場合、非選択ブロ
ックのＰウェル領域５８はＶｓｓ又は負電位（例えば−２Ｖ）に設定され、非選択ブロッ
クのトランスファーゲート（図１１に示す）をオフとする。１つＰウェル領域５８に複数
又は全ブロックのローデコーダが配置されている場合、Ｐウェル領域５８は負電位（例え
ば−２Ｖ）に設定され、非選択ブロックのトランスファーゲート（図１１に示す）をオフ
とする。これにより、非選択ブロックのワード線はフローティング状態となり、選択ゲー
トはＶｓｓとなる。

また、選択ブロックのローデコーダのＰウェル領域５８は、負電位（例えば−２Ｖ）に
設定し、選択ブロックのトランスファーゲートを導通することにより、選択ブロックの選
択ゲートＳＧＤにＶｄｄ（又はＶｄｄより若干低い電位）が供給される。さらに、選択ブ
ロックの選択ゲートＳＧＳにＶｓｓを供給し、選択ワード線にＶｐｇｍ（２０Ｖ）、非選
択ワード線にＶｐａｓｓ（１０Ｖ）を供給すると、ビット線がＶｓｓになっている場合、
セルのチャネルがＶｓｓ、ワード線がＶｐｇｍとなるため、書き込みが行なわれる。一方
、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓではなく、カップリング
によりチャネルがブートされる。このため、ゲートとチャネル間の電位差が小さくなり、
書き込みが行われない。

図１０に示す順序により書き込みを行った場合、ソース線から離れるに従い、書き込ま
れたセルの数が多くなる。このため、チャネルがブートされにくくなり誤書き込みされる
問題がある。これを解決するために、前述したＲＬＳＢ書き込み方式、ＲＥＡＳＢ書き込
み方式が開発されている。ＲＬＳＢ書き込み方式は、選択ワード線の隣のワード線、又は
それより１つ離れた隣のワード線をＶｓｓに設定し、選択ワード線をＶｐｇｍ、その他の
ワード線をＶｐａｓｓ又は中間電位に設定する。また、ＲＥＡＳＢ書き込み方式は、ソー
ス側の選択ワード線の隣のワード線、又はそれより１つ離れた隣のワード線をＶｓｓに設
定し、選択ワード線をＶｐｇｍ、その他のワード線をＶｐａｓｓ又は中間電位に設定する
。このように選択ワード線の隣、又はそれより１つ離れた隣のワード線をＶｓｓに設定し
てメモリセルをオフさせ、選択セル直下のチャネルがブートされ易くしている。

しかし、本実施形態において、ワード線がＶｓｓとなるセルが消去セルである場合、閾
値が負電圧であるためオフしなくなってしまう。このため、本実施形態の場合、図１４（
ａ）（ｂ）に示すＲＬＳＢ書き込み方式、図１４（ｃ）に示すＲＥＡＳＢ書き込み方式に
おいて、選択ワード線の隣、又はそれより１つ離れた隣のワード線をＶｓｓではなく、負
電位、例えば（−１．５Ｖ）に設定する。第１ページの書き込みにおいて、メモリセルの
データはデータ“０”とデータ“２”になる。

（プログラムベリファイリード）（Ｓ１４）
プログラムベリファイリードは、読み出し動作と同じであるが、読み出しレベルより若
干高いベリファイレベル“ａ’”をワード線に供給してリードする。このベリファイリー
ドにより、メモリセルの閾値電圧がベリファイレベル“ａ’”に達している場合、ＰＤＣ
がデータ“１”となり、書き込みが行なわれなくなる。

一方、メモリセルの閾値電圧がベリファイレベル“ａ’”に達していない場合、ＰＤＣ
がデータ“０”となる。各データ記憶回路１０のＰＤＣのデータが全て“１”でない場合
（Ｓ１５）、再度プログラムが行われる（Ｓ１３）。各データ記憶回路１０のＰＤＣのデ
ータが全て“１”になるまで、プログラム動作とベリファイ動作が繰り返される。

（第２ページ書き込み動作）
図１３に示す第２ページの書き込み動作において、先ず、書き込みデータを外部より入
力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ２１）。この後、第１ページ
の書き込みにおいて、書き込まれたデータを確認するため、読み出しレベル“ａ”（例え
ば負電圧）をワード線に設定して、メモリセルのデータが読み出される（Ｓ２２）。この
読み出し動作は、前述した通りである。セルの閾値電圧が、ワード線の電位“ａ”より低
い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベルとなる。

この後、データキャッシュが設定される（Ｓ２３）。すなわち、第２ページの書き込み
は、図９（ｂ）に示すように行なわれる。

第１ページの書き込みにおいて、データ“１”の場合で、第２ページの書き込みにおい
て、データ“１”の場合、第２ページ書き込みが行なわれない。

第１ページの書き込みにおいて、データ“１”の場合で、第２ページの書き込みにおい
て、データ“０”の場合、第２ページ書き込みにより、メモリセルのデータが“１”に設
定される。

第１ページの書き込みにおいて、データ“０”の場合で、第２ページの書き込みにおい
て、データ“０”の場合、第２ページ書き込みにより、メモリセルのデータが“２”に設
定される。

第１ページの書き込みにおいて、データ“０”の場合で、第２ページの書き込みにおい
て、データ“１”の場合、第２ページ書き込みにより、セルのデータが“３”に設定され
る。

この動作を行なうため、データキャッシュが設定される。

すなわち、メモリセルのデータを“０”にする場合（第１ページにおいてデータ“１”
、第２ページはデータ“１”）、ＰＤＣはハイレベル、ＤＤＣはローレベル、ＳＤＣはハ
イレベルに設定される。

メモリセルのデータを“１”にする場合（第１ページにおいてデータ“１”、第２ペー
ジはデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはハイレベルに
設定される。

メモリセルのデータを“２”にする場合（第１ページにおいてデータ“０”、第２ペー
ジはデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはローレベルに
設定される。

メモリセルのデータを“３”にする場合（第１ページではデータ“０”、第２ページは
データ“１”）、ＰＤＣはローレベル、ＤＤＣはローレベル、ＳＤＣはローレベルに設定
される。

ＰＤＣ，ＤＤＣ，ＳＤＣの各データは、信号ＢＬＣ１，ＢＬＣ２，ＤＴＧ，ＲＥＧ、Ｖ
ＲＥＧを所定の順序で供給し、ＰＤＣ，ＤＤＣ，ＳＤＣ，ＴＤＣのデータを転送すること
により設定される。尚、具体的な動作については省略する。

（プログラム動作）（Ｓ２４）
プログラム動作は、第１ページのプログラム動作と全く同じである。ＰＤＣにデータ“
１”が記憶されている場合、書き込みが行なわれず、データ“０”が記憶されている場合
、書き込みが行なわれる。

（ベリファイ動作）（Ｓ２５，Ｓ２６，Ｓ２７）
プログラムベリファイリードは、リード動作と同じである。しかし、ベリファイレベル
“ｂ’”、“ｃ’”、“ｄ’”は、リードレベルにマージンが付加され、リードレベルよ
り若干高いレベルに設定されている。このベリファイレベル“ｂ’”、“ｃ’”、“ｄ’
”を用いてベリファイリードを行う。例えばベリファイレベル“ｂ’”は、負電圧であり
、ベリファイレベル“ｃ’”、“ｄ’”は、正の電圧である。

ベリファイ動作は、例えばベリファイレベル“ｂ’”、“ｃ’”、“ｄ’”の順に実行
される。

すなわち、先ず、ワード線にベリファイレベル“ｂ’”が設定され、メモリセルの閾値
電圧がベリファイレベル“ｂ’”に達しているかどうか検証される（Ｓ２５）。この結果
、メモリセルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとな
り、書き込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、
ＰＤＣがローレベルとなり、次回のプログラムで書き込みが行なわれる。

この後、ワード線にベリファイレベル“ｃ’”が設定され、メモリセルの閾値電圧がベ
リファイレベル“ｃ’”に達しているかどうか検証される（Ｓ２６）。この結果、メモリ
セルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き
込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣが
ローレベルとなり、次回のプログラムで書き込みが行なわれる。

次いで、ワード線にベリファイレベル“ｄ’”が設定され、メモリセルの閾値電圧がベ
リファイレベル“ｄ’”に達しているかどうか検証される（Ｓ２７）。この結果、メモリ
セルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き
込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣが
ローレベルとなり、次回のプログラムで書き込みが行なわれる。

このようにして、全てのデータ記憶回路１０のＰＤＣがハイレベルになるまで、プログ
ラム動作とベリファイ動作が繰り返される。

以下に、具体的なベリファイ動作について説明する。

（ベリファイ（ｂ’））（Ｓ２５）
このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“ｂ’
”を与える。

先ず、選択されているブロック内の非選択ワード線及びセレクト線ＳＧ１に読み出し電
位Ｖｒｅａｄを与える。データ記憶回路１０の信号ＢＬＣＬＡＭＰを１Ｖ＋Ｖｔｈ、ＢＬ
Ｃ２をＶｄｄ＋Ｖｔｈとしてビット線をプリチャージする。メモリセルのデータ“２”、
“３”への書き込み時、ＳＤＣの記憶データは“０”である。このため、ビット線はプリ
チャージされず、メモリセルのデータ“０”、“１”への書き込み時のみ、ビット線がプ
リチャージされる。

次に、セルのソース側のセレクト線ＳＧ２をハイレベルにする。閾値電圧が電位“ｂ’
”より高い時セルはオフするため、ビット線はハイレベルのままである。また、閾値電圧
が電位“ｂ’”より低いセルはオンするためビット線はＶｓｓとなる。このビット線放電
中、ＴＤＣのノードＮ３を一旦Ｖｓｓとし、信号ＲＥＧをハイレベルとしてトランジスタ
６１ｑをオンさせ、ＤＤＣのデータをＴＤＣに移す。

次に、信号ＤＴＧをハイレベルとしてトランジスタ６１ｓを一旦オンとし、ＰＤＣのデ
ータをＤＤＣに移す。この後、ＴＤＣのデータをＰＤＣに移す。次に、データ記憶回路の
信号ＢＬＰＲＥに電圧Ｖｄｄ＋Ｖｔｈとして、トランジスタ６１ｕをオンとし、ＴＤＣの
ノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを０．９Ｖ＋Ｖｔ
ｈとし、トランジスタ６１ｔをオンさせる。すると、ＴＤＣのノードＮ３はビット線がロ
ーレベルの場合ローレベルとなり、ビット線がハイレベルの場合ハイレベルとなる。

ここで、書き込みを行なう場合、ＤＤＣにローレベルが記憶され、書き込みを行なわな
い場合、ＤＤＣにハイレベルが記憶されている。このため、信号ＶＲＥＧをＶｄｄとし、
信号ＲＥＧをハイレベルにすると、書き込みを行なわない場合のみＴＤＣのノードＮ３が
強制的にハイレベルとなる。この動作の後、ＰＤＣのデータをＤＤＣに移し、ＴＤＣの電
位をＰＤＣに読み込む。ＰＤＣにハイレベルがラッチされるのは、書き込みを行なわない
場合と、メモリセルにデータ“１”を書き込んでいて、セルの閾値電圧がベリファイ電圧
“ｂ’”に達した場合だけである。ＰＤＣにローレベルがラッチされる場合は、セルの閾
値電圧が電位“ｂ’”に達しない場合と、メモリセルのデータ“２”、“３”に書き込ん
でいる場合である。

（ベリファイ（ｃ’））（Ｓ２６）
データ“２”を書き込むセルは、第１ページで本来のベリファイ電圧“ｃ’”より低い
ベリファイ電圧“ａ’”により、書き込みが行なわれている。その後、隣接セルの書き込
みにより閾値電圧が上昇している場合もあり、本来のベリファイ電圧“ｃ’”に達してい
るセルもある。このため、先ず、データ“２”のベリファイを行なう。このプログラムベ
リファイ動作では、選択されているワード線にベリファイ電圧“ｃ’”を印加する。

先ず、選択されているブロック内の非選択ワード線及びセレクト線ＳＧ１に電位Ｖｒｅ
ａｄを与え、図７に示すデータ記憶回路１０の信号ＢＬＣＬＡＭＰを１Ｖ＋Ｖｔｈとし、
信号ＲＥＧをＶｄｄ＋Ｖｔｈとしてビット線をプリチャージする。メモリセルにデータ“
０”、“３”を書き込む場合、ＤＤＣがローレベルに設定されている。このため、ビット
線はプリチャージされない。また、メモリセルにデータ“１”、“２”を書き込む場合、
ＤＤＣがハイレベルに設定されている。このため、ビット線がプリチャージされる。

次に、ＮＡＮＤセルのソース側のセレクト線ＳＧ２をハイレベルにする。セルの閾値電
圧が“ｃ’”より高い時、セルはオフする。このため、ビット線はハイレベルのままであ
る。また、セルの閾値電圧が“ｃ’”より低いセルはオンする。このため、ビット線はＶ
ｓｓとなる。ビット線の放電中に、ＴＤＣのノードＮ３が一旦Ｖｓｓとされる。この後、
信号ＲＥＧをハイレベルとしてトランジスタ６１ｑをオンさせ、ＤＤＣのデータをＴＤＣ
に転送する。

次に、信号ＤＴＧをＶｄｄ＋Ｖｔｈとしてトランジスタ６１ｓを一旦オンさせ、ＰＤＣ
のデータをＤＤＣに移す。この後、ＴＤＣのデータをＰＤＣに移す。

次に、信号ＶＰＲＥをＶｄｄとし、信号ＢＬＰＲＥをＶｄｄ＋Ｖｔｈとすることにより
、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを０．
９Ｖ＋Ｖｔｈとしてトランジスタ６１ｔをオンさせる。ＴＤＣのノードＮ３はビット線が
ローレベルの場合、ローレベルとなり、ビット線がハイレベルの場合、ハイレベルとなる
。

ここで、書き込みを行なう場合、ＤＤＣにローレベル信号が記憶され、書き込みを行な
わない場合、ＤＤＣにハイレベル信号が記憶されている。このため、信号ＶＲＥＧをＶｄ
ｄとし、信号ＲＥＧをＶｄｄ＋Ｖｔｈにすると、書き込みを行なわない場合のみＴＤＣの
ノードＮ３が強制的にハイレベルとなる。

この後、ＰＤＣのデータをＤＤＣに移し、ＴＤＣの電位をＰＤＣに読み込む。ＰＤＣに
ハイレベル信号がラッチされるのは、書き込みを行なわない場合と、メモリセルにデータ
“２”を書き込み、セルの閾値電圧がベリファイ電圧である“ｃ’”に達した場合だけで
ある。ＰＤＣにローレベルがラッチされる場合は、セルの閾値電圧が“ｃ’”に達しない
場合と、メモリセルにデータ“１”、“３”を書き込んでいる場合である。

（ベリファイ（ｄ’））（Ｓ２７）
このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“ｄ’
”を供給する。この状態において、先ず、選択されているブロック内の非選択ワード線及
びセレクト線ＳＧ１にＶｒｅａｄを供給し、信号ＢＬＣＬＡＭＰを１Ｖ＋Ｖｔｈ、ＢＬＰ
ＲＥをＶｄｄ＋Ｖｔｈとしてトランジスタ６１ｔ、６１ｕをオンとしてビット線をプリチ
ャージする。

次に、セルのソース側のセレクト線ＳＧ２をハイレベルにする。閾値電圧が電位“ｄ’
”より高いセルはオフするため、ビット線はハイレベルのままである。また、閾値電圧が
電位“ｄ’”より低いセルはオンするため、ビット線はＶｓｓとなる。このビット線放電
中、ＴＤＣのノードＮ３をＶｓｓとし、信号ＲＥＧハイレベルとし、トランジスタ６１ｑ
をオンとしてＤＤＣのデータをＴＤＣに移す。

次に、信号ＤＴＧをハイレベルとし、トランジスタ６１ｓをオンさせＰＤＣのデータを
ＤＤＣに移す。この後、ＴＤＣのデータをＰＤＣに移す。次に、信号ＢＬＰＲＥをＶｄｄ
＋Ｖｔｈとしてトランジスタ６１ｕをオンさせ、ＴＤＣのノードＮ３をＶｄｄにプリチャ
ージする。この後、信号ＢＬＣＬＡＭＰを０．９Ｖ＋Ｖｔｈとしてトランジスタ６１ｔを
オンとする。ＴＤＣのノードＮ３はビット線がローレベルの場合ローレベルとなり、ビッ
ト線がハイレベルの場合ハイレベルとなる。

ここで、書き込みを行なう場合、ＤＤＣにローレベルが記憶され、書き込みを行なわな
い場合、ＤＤＣにハイレベルが記憶されている。このため、信号ＶＲＥＧをＶｄｄとし、
信号ＲＥＧをハイレベルとしてトランジスタ６１ｑをオンとする。すると、書き込みを行
なわない場合のみＴＤＣのノードＮ３が強制的にハイレベルとなる。この動作の後、ＰＤ
ＣのデータをＤＤＣに移し、ＴＤＣの電位をＰＤＣに読み込む。ＰＤＣにハイレベルがラ
ッチされるのは、書き込みを行なわない場合と、メモリセルにデータ“３”を書き込んで
いて、セルの閾値電圧がベリファイ電圧“ｄ’”に達した場合だけである。ＰＤＣにロー
レベルがラッチされる場合は、セルの閾値電圧が電位“ｄ’”に達しない場合とメモリセ
ルのデータ“１”、“２”に書き込んでいる場合である。

ＰＤＣがローレベルの場合は再び書き込み動作を行ない全てのデータ記憶回路のＰＤＣ
のデータがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ２
８）。

上記プログラムベリファイにおいて、１回のプログラムの後、３つのベリファイを行な
っていた。しかし、初期のプログラムループでは、閾値電圧が上がらない。このため、メ
モリセルデータ“３”のベリファイ、若しくはメモリセルデータ“３”のベリファイ及び
メモリセルデータ“２”のベリファイを省略することもできる。また、終了近くのプログ
ラムループでは、メモリセルデータ“１”への書き込み、若しくはメモリセルデータ“２
”及びメモリセルデータ“１”の書き込みは終了している。このため、これらのベリファ
イ動作は省略することもできる。メモリセルデータ“１”のベリファイが不用になると、
ＳＤＣで記憶しているデータを保持する必要がなくなる。このため、次のデータを書き込
みのためのデータを外部より読み込んでおくことも可能である。

（消去動作）
消去動作は、図３の破線で示すブロック単位に実行される。また、各データ記憶回路１
０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）について同時に実行する。消
去後、セルの閾値は、図９（ｃ）に示すように、メモリセルのデータ“０”となる。

ＲＬＳＢ、ＲＥＡＳＢ方法の場合、消去セルの閾値電圧を浅くする必要がある。したがっ
て、消去動作後、ブロック内の全ワード線を選択して、プログラム及びプログラムベリフ
ァイリードを行ない、図９（ｃ）に示すように、ベリファイレベル“ｚ”まで書き込み動
作を行なう。この時、プログラム及びプログラムベリファイリード動作は、全ワード線を
選択状態とし、ベリファイ時の選択ワード線の電位をｚ＋Ｖｆｉｘ（例えば０Ｖ）とし、
他は、通常のプログラム及びプログラムベリファイリードと同じ動作により実行する。こ
のようにして、消去後の閾値電圧を若干浅く設定する。

上記実施形態によれば、０Ｖより低い負電圧側に、データ“０”を含む複数の閾値電圧
を設定している。すなわち、データ“０”“１”を負電圧側に設定している。このため、
読み出し電圧Ｖｒｅａｄの範囲内に、データ“２”“３”の２つのデータを設定すればよ
い。したがって、従来と同様の読み出し電圧Ｖｒｅａｄの範囲に設定するデータの数を削
減することができるため、各データの閾値電圧分布を広くすることができる。よって、プ
ログラム、ベリファイ回数を削減することができ、書き込み速度を高速化することが可能
である。

また、書き込み時には、前述したように、選択セルのワード線に書き込み電圧Ｖｐｇｍ
が供給され、プログラムベリファイ時に、書き込み電圧Ｖｐｇｍを少しずつ増加して選択
セルの閾値電圧が所定の閾値電圧になるまで繰り返し書き込まれる。図１（ｂ）に示すよ
うに、本実施形態の場合、ベリファイレベルＶＣ，ＶＤを図１（ａ）に示す従来に比べて
若干低くすることができる。このため、書き込み電圧Ｖｐｇｍを低くすることが可能であ
り、周辺回路の耐圧を低くすることができるとともに、書き込み電圧Ｖｐｇｍを発生する
ポンプ回路を小型化できる利点を有している。

尚、上記実施形態では、２ビット、４値の場合について説明した。しかし、これに限定
されるものではなく、３ビット、８値、４ビット、１６値以上の場合にも上記実施形態を
適用することが可能である。このような多値データを記憶する場合において、例えば８値
の場合であれば４値、１６値の場合であれば８値のデータを負側に設定すればよい。

また、上記実施形態において、多値データとしての複数の閾値電圧分布の中央部を０Ｖ
に設定した。しかし、これに限定されるものではなく、図１５（ａ）に示すように、例え
ば多値データの中央部を中性閾値電圧（浮遊ゲート内に電子が存在しない状態における閾
値電圧）に設定してもよい。

さらに、図１５（ｂ）（ｃ）は、各閾値電圧と中性閾値電圧との差分Ｂ、Ｃ、Ｄと、必
要なデータリテンションとの関係を示している。図１５（ｂ）（ｃ）に示すように、中性
閾値電圧から離れるに従って、必要なデータリテンションのマージン、つまり、図１（ａ
）（ｂ）に示すベリファイレベルＶＢ、ＶＣ、ＶＤと読み出しレベルＲＢ、ＲＣ、ＲＤの
差分ＶＢ−ＲＢ、ＶＣ−ＲＣ、ＶＤ−ＲＤを大きく設定する必要がある。

図１５（ｂ）に示す従来の場合、中性閾値電圧との差分Ｂについて、ＶＢ−ＲＢは０．
１Ｖ、差分Ｃについて、ＶＣ−ＲＣは０．２Ｖ、差分Ｄについて、ＶＤ−ＲＤは０．３Ｖ
であり、差分の合計は０．６Ｖである。このため、従来は０．６Ｖのマージンを設定する
必要がある。

これに対して、図１５（ｃ）に示す本実施形態の場合、差分Ｂについて、ＶＢ−ＲＢは
０．２Ｖ、差分Ｃについて、ＶＣ−ＲＣは０．１Ｖ、差分ＤについてＶＤ−ＲＤは０．２
Ｖであり、差分の合計は０．５Ｖである。このため、０．５Ｖのマージンを設定すればよ
い。

このように、トータルのマージンを少なくすることができるため、Ｖｒｅａｄの範囲内
において、より多くのデータを記憶することが可能となる。

その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である
。

１…メモリセルアレイ、２…ビット線制御回路、６…ワード線制御回路、６−１…ロー
デコーダ、７…制御信号及び制御電圧発生回路、７−１…負電圧発生回路、１０…データ
記憶回路、５８…Ｐウェル領域、ＭＣ…メモリセル、ＷＬ０〜ＷＬ３１…ワード線、ＢＬ
Ｏｅ、ＢＬＯｏ…ビット線、ＳＧＳ、ＳＧＤ…選択ゲート、ＨＶＮＴｒ…トランジスタ。

Claims (6)

1. 半導体基板と、
   ワード線、及びビット線に接続され、直列接続された複数のメモリセルがマトリックス
   状に配置されて構成されたメモリセルアレイと、
   前記ワード線を選択する選択トランジスタと、
   入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対する
   データの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、
   前記選択トランジスタは、前記半導体基板のウェル上に形成され、書き込み動作時に、
   前記ウェルには第２負電圧が入力され、所定の非選択ワード線には第３電圧（第３電圧≧
   第２負電圧）が入力されることを特徴とする半導体記憶装置。
2. 前記メモリセルアレイは、少なくとも１つの前記ワード線を含むブロックを少なくとも
   １つ有し、前記選択トランジスタは前記ブロック毎に同一のウェル上に形成され、選択ブ
   ロックのウェルには、前記第１負電圧又は第２負電圧が供給され、非選択ブロックのウェ
   ルには第４電圧、第１負電圧、第２負電圧のうちの１つが供給されることを特徴とする請
   求項１記載の半導体記憶装置。
3. 前記メモリセルは複数の負の閾値電圧のうちの１つが設定されることを特徴とする請求
   項１記載の半導体記憶装置。
4. 書き込み対象のメモリセルより少なくともソース線側に位置するメモリセルのゲート電
   極に前記第２負電圧を供給することを特徴とする請求項１記載の半導体記憶装置。
5. 前記制御回路は、負電圧発生回路を具備することを特徴とする請求項１記載の半導体記
   憶装置。
6. 前記半導体基板は第１導電型であり、
   前記ウェルは、前記第１導電型とは反対の型の第２導電型のウェル内に形成された第１
   導電型のウェルであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体記
   憶装置。

Images