JP5025703B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

この発明は、不揮発性半導体記憶装置に関し、より詳しくは、高電圧を転送する転送トランジスタを含む不揮発性半導体記憶装置に関する。
従来、半導体記憶装置の一つとして、不揮発に情報を記憶することが可能なメモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤセル型フラッシュメモリは、高集積化ができるものとして注目されている。ＮＡＮＤセル型フラッシュメモリの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
ＮＡＮＤセル型フラッシュメモリでは、データ書き込み動作時、データ消去動作時等には、選択ブロック内の選択された制御ゲート線、選択ブロック内の非選択の制御ゲート線に電源電圧より高い電圧を転送する必要がある。このような高電をメモリセルに転送するため、従来のＮＡＮＤセル型フラッシュメモリは、高耐圧の転送トランジスタを含むロウデコーダ回路を備えている（例えば、特許文献１参照）。ロウデコーダ以外の周辺回路にも、このような高電圧を転送する転送トランジスタが多数設けられている。
フラッシュメモリでは、微細化の要求、多値化（ＭＬＣ：マルチレベルセル）の要求に対応するため、セルアレイ以外の周辺回路の面積も極力小さくし、また、多値書き込みに対応するために所望の書き込み電位を十分に転送できなければならない。
しかし、このような高耐圧の転送トランジスタにおいて、転送しようとする高電圧を十分に転送できず、誤動作等が生じている。
特開２００２−６３７９５号公報
本発明は、高電圧を支障なく転送可能とした不揮発性半導体記憶装置を提供することを目的とする。
本発明に係る不揮発性半導体記憶装置は、不揮発にデータを保持するメモリセルを配列してなるメモリセルアレイと、前記メモリセルでのデータの読み出し、書き込み及び消去を行うために供給される電圧を前記メモリセルに転送するための複数の転送トランジスタとを備え、複数の前記転送トランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の下方に位置する前記半導体基板の表面に設けられた第１拡散領域と、前記第１拡散領域に隣接して前記半導体基板の表面に形成された第２拡散領域と、前記第２拡散領域と共に前記第１拡散領域を挟むように前記半導体基板の表面に形成され、前記メモリセルに接続される第３拡散領域とを備え、前記第１拡散層領域と前記第２拡散領域及び第３拡散層領域には重なる部分が存在し、前記第１拡散領域の上部であり且つ前記第３拡散領域の上部である領域には、前記転送トランジスタが前記書込みに用いられる電圧を転送する際に前記第３拡散領域が空乏化することを防止するための所定電圧を与えられる第１配線が形成され、前記第２拡散領域の上部である領域には、前記転送トランジスタが前記書込みに用いられる電圧を転送する際に接地電圧を与えられる第２配線が形成されていることを特徴とする。
この発明によれば、高電圧を支障なく転送可能とした不揮発性半導体記憶装置を提供することができる。
本発明の実施形態に係るＮＡＮＤセル型フラッシュメモリの概略構成を示すブロック図である。 図１のメモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図である。 メモリセルアレイ１０１における一つのＮＡＮＤセル部分の等価回路図である。 図２ＡのＡ−Ａ’断面図である。 図２ＡのＢ−Ｂ’断面図である。 ＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。 図１に示すロウデコーダ１０５の構成例を示す図である。 本発明の実施形態に係る転送トランジスタＱＮｉ〜ＱＮｉ−３（ｉ＝４〜ｎ、以下同じ）の平面図である。 転送トランジスタＱＮｉを示す図６Ａの拡大平面図である。 図６ＢのＡ−Ａ線に沿った断面図である。 比較例に係る転送トランジスタＱＮｉの構成を示す平面図である。 比較例に係る転送トランジスタＱＮｉの構成を示す平面図である。 比較例に係る転送トランジスタＱＮｉの構成を示す平面図である。 比較例に係る転送トランジスタＱＮｉの構成を示す平面図である。
以下、本発明の実施形態について図面を参照して説明する。
［実施形態］
図１は、本発明の実施形態に係るＮＡＮＤセル型フラッシュメモリの概略構成を示すブロック図である。
メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。
また、上記メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ１０５、及びこのメモリセルアレイ１０１が形成されるｐ型シリコン基板（または、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。また、メモリセル等に供給される、書き込み、読出し等に必要な電圧を発生する回路として、電圧発生回路１２０が設けられている。
ビット線制御回路１０２は主にＣＭＯＳフリップフロップからなり、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
図２Ａ、図２Ｂはそれぞれ、上記メモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３Ａ、図３Ｂはそれぞれ図２ＡのＡ−Ａ’、及びＢ−Ｂ’断面図である。素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施の形態では、例えば、ｎ個のメモリセルＭ１〜Ｍｎが直列接続されて一つのＮＡＮＤセルを構成している。
メモリセルＭ１〜Ｍｎはそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１、１４２、・・・、１４ｎ）が形成され、この上に絶縁膜１５を介して制御ゲート１６（＝ワード線：１６１、１６２、・・・、１６ｎ）が形成されて構成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４Ｄ、１６Ｄ及び１４Ｓ、１６Ｓが設けられ、これにより選択トランジスタＳ１、Ｓ２が形成されている。
素子形成された基板１１上は絶縁膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９に接続されている。ロウ方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（１）、ＣＧ（２）、・・・、ＣＧ（ｎ）として配設されている。これら制御ゲートはワード線となる。選択ゲート１４Ｄ、１６Ｄ及び１４Ｓ、１６Ｓもそれぞれ行方向に連続的に選択ゲート線ＳＧ（１）、ＳＧ（２）として配設されている。
図４は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群で、図４中の破線で囲まれた領域を１個のブロックと呼ぶ。通常の読み出し・書き込み動作時には、複数のブロックのうち１個だけが選択（選択ブロックと呼ぶ）される。
図５に、ロウデコーダ１０５の構成例を示す。図５では、メモリセルアレイ１０１中の１つのメモリセルブロック２の片側に、ロウデコーダ１０５を構成するロウデコーダ回路を配置した場合を示している。ロウデコーダ回路１０５は、制御ゲート線ＣＧ（１）〜ＣＧ（ｎ）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続される転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳを備えている。また、制御ゲート線ＣＧ（１）〜ＣＧ（ｎ）には、それぞれ転送トランジスタＱＮ１〜ＱＮｎが１個ずつ接続されている。
即ち、制御ゲート線ＣＧ（１）〜ＣＧ（ｎ）とその信号入力ノードＣＧＤ１〜ＣＧＤｎ間にはそれぞれ、転送トランジスタＱＮ１〜ＱＮｎの電流通路が接続される。また、選択ゲート線ＳＧ（１）とその信号入力ノードＳＧＤとの間には転送トランジスタＱＮＤの電流通路が接続される。更に、選択ゲート線ＳＧ（２）とその信号入力ノードＳＧＳとの間には、転送トランジスタＱＮＳの電流通路が接続される。また、転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳのゲート電圧を設定して制御ゲート線ＣＧ（１）〜（ｎ）、選択ゲート線ＳＧ（１）及びＳＧ（２）の電圧を切換えるため、電圧切換回路５４Ａが備えられている。なお、転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳはいずれもエンハンスメント型のｎ型ＭＯＳトランジスタであるものとする。
前述のように、ロウデコーダ回路１０５は、ワード線ＷＬ、選択ゲート線ＳＧ（１）、ＳＧ（２）に書き込み用高電圧（２０Ｖ以上）等の高電圧を転送するための転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ、ＱＮＳを備えている。このような高電圧を転送するトランジスタは、ロウデコーダ回路１０５にだけでなく、例えば前述した基板電位制御回路１０７や、電圧切換回路５４Ａ等にも設けられている。
このような転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳにより、高電圧ＶＤをドレイン側のノード（ｎチャネル型のＭＯＳＦＥＴの場合）から転送しようとする場合には、ゲート電極に電圧ＶＤに転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳの閾値電圧Ｖｔｈを加えた電圧（ＶＤ＋Ｖｔｈ）を印加する。これにより、トランジスタのソース側の電位は所望の電位ＶＤとなる。なお、特に定義が無い場合、閾値電圧Ｖｔｈは転送トランジスタＱＮ０〜ＱＮｎの閾値電圧を意味する。
図６Ａは、実施形態に係る転送トランジスタＱＮｉ（ｉ＝４〜ｎ、以下同じ）の平面図である。図６Ａは、複数の転送トランジスタＱＮｉ〜ＱＮｉ−３の平面図を示している。図６Ａに示すように、それぞれの転送トランジスタＱＮｉ〜ＱＮｉ−３は素子分離領域ＳＴＩによって分離されている。また、複数の転送トランジスタＱＮｉは、ゲート電極２０３を共有して配置されているが、それぞれの転送トランジスタＱＮｉで分離されていて上層配線で接続されていても良い。
図６Ｂは、転送トランジスタＱＮｉを示す図６Ａの拡大平面図であり、図６Ｃは、図６ＢのＡ−Ａ線に沿った断面図である。転送トランジスタＱＮｉは、ｐ型シリコン基板１１上にゲート絶縁膜２０２を介して形成されたゲート電極２０３を有する。さらに、転送トランジスタＱＮｉは、シリコン基板１１の表面にｐ型のベース拡散領域２０１ａ、ｎ型のドレイン拡散領域２０１ｂ、及びソース拡散領域２０１ｃを備えている。なお、ベース拡散領域２０１ａは、上面からみて、ドレイン拡散領域２０１ｂ、及びソース拡散領域２０１ｃと重複する領域を有する。
ベース拡散領域２０１ａは、ゲート電極２０３の下方に位置し、転送トランジスタＱＮｉのチャネルを構成可能とされている。ドレイン側拡散領域２０１ｂは、ベース拡散領域２０１ａに隣接して形成されて、転送トランジスタＱＮｉのドレインとして機能する。ソース側拡散領域２０１ｃは、ベース拡散領域２０１ａに隣接して且つドレイン側拡散領域２０１ｂと共にベース拡散領域２０１ａを挟むように形成されて転送トランジスタＱＮｉのソースとして機能する。なお、ドレイン拡散領域２０１ｂは、高濃度領域２０１ｂ１と、ＬＤＤ領域２０１ｂ２とを有している。同様にソース拡散領域２０１ｃは、高濃度領域２０１ｃ１と、ＬＤＤ領域２０１ｃ２とを有している。なお、ＬＤＤ領域２０１ｂ２及びＬＤＤ領域２０１ｃ２は、ゲート電極２０３の端部下まで形成されていても良い。
ドレイン拡散領域２０１ｂには信号入力ノードＣＧＤｉがコンタクトＣＴを介して接続され、ソース拡散領域２０１ｃには制御ゲート線ＣＧ（ｉ）が接続されている。
転送トランジスタＱＮｉ上には、この転送トランジスタＱＮｉの動作に無関係のＭ０配線３０１が多数配設されている。Ｍ０配線３０１の例としては、制御ゲートＣＧ（ｊ）（ｊ＝１〜ｎであり、ｉと異なる整数）の転送トランジスタＱＮｊへの引き出し配線等を挙げることができる。例えば、図６Ａにおいて、転送トランジスタＱＮｉに隣接する転送トランジスタＱＮｉ−１のＭ０配線３０１である。
Ｍ０配線３０１は、大きく分けて７つの領域ＡＲ１〜ＡＲ７に設けられたＭ０配線３０１ａ〜３０１ｇにて構成されている。
Ｍ０配線３０１ａは、ドレイン拡散領域２０１ｂに隣接する素子分離領域（絶縁層）の上の領域ＡＲ１に形成されている。Ｍ０配線３０１ｂは、ソース拡散領域２０１ｃに隣接する素子分離領域（絶縁層）の上の領域ＡＲ２に形成されている。Ｍ０配線３０１ａ、３０１ｂは、接地電圧を印加されても良いし、それ以外の所定電圧を印加されても良い。
Ｍ０配線３０１ｃは、ベース拡散領域２０１ａの上ではなく且つドレイン拡散領域２０１ｂの上の領域ＡＲ３に形成されている。Ｍ０配線３０１ｄは、ベース拡散領域２０１ａの上ではなく且つソース拡散領域２０１ｃの上の領域ＡＲ４に形成されている。転送トランジスタＱＮｉのコンタクトＣＴに接続されているＭ０配線３０１ｃ、３０１ｄ（ここでは隣接する転送トランジスタＱＮｉ−１等のコンタクトＣＴに接続されたＭ０配線３０１は除く）は、それぞれ、信号入力ノードＣＧＤｉの電圧、制御ゲート線ＣＧ（ｉ）に転送する電圧が与えられる。コンタクトＣＴに接続されていないＭ０配線３０１ｃは、接地電圧を印加されても良いし、それ以外の所定電圧を印加されても良い。また、転送トランジスタＱＮｉのコンタクトＣＴに接続されていないＭ０配線３０１ｄは、接地電圧を印加されても良いし、それ以外の所定電圧を印加されても良いが、Ｍ０配線３０１ｄ下のソース拡散領域２０１ｃが空乏化することを防止するための所定電圧を与えられることが好ましい。
Ｍ０配線３０１ｅは、ベース拡散領域２０１ａの上であり且つドレイン拡散領域２０１ｂの上の領域ＡＲ５に形成されている。Ｍ０配線３０１ｆは、ベース拡散領域２０１ａの上であり且つソース拡散領域２０１ｃの上の領域ＡＲ６に形成されている。Ｍ０配線３０１ｅは、接地電圧を印加されても良いし、それ以外の所定電圧を印加されても良い。Ｍ０配線３０１ｆは、短絡配線３０２によりゲート電極２０３と短絡されている。すなわち、Ｍ０配線３０１ｆは、転送トランジスタＱＮｉが高い電圧を転送する際、例えば、書込みの際にソース拡散領域２０１ｃが空乏化することを防止するための所定電圧を与えられる。
Ｍ０配線３０１ｇは、ゲート電極２０３の直上の領域ＡＲ７に形成されている。Ｍ０配線３０１ｇは、接地電圧を印加されても良いし、それ以外の所定電圧を印加されても良い。
また、Ｍ０配線３０１の上には、転送トランジスタＱＮｉの動作に無関係のＭ１配線４０１が多数配設されている。Ｍ１配線４０１は、上記領域ＡＲ１〜ＡＲ７に配置されたＭ１配線４０１ａ〜４０１ｇにて構成されている。Ｍ１配線４０１ａ〜４０１ｇは、接地電圧を印加されても良いし、それ以外の所定電圧を印加されても良い。
［効果］
上記Ｍ０配線３０１は、印加電圧の大きさによっては、転送トランジスタＱＮｉの動作に悪影響を与える。ここで、上記実施形態から短絡配線３０２を省略し、ゲート電極３０２、Ｍ０配線３０１ｆに各々独立した電圧が印加される比較例を考える。このような比較例において、Ｍ０配線３０１ｆの印加電圧が、転送トランジスタＱＮｉにより転送される高電圧に比べ小さい電圧（例えば、接地電圧（０Ｖ））である場合には、このような電圧の転送が十分に行われず、フラッシュメモリの誤動作を生じさせ得る。
すなわち、比較例において、転送トランジスタＱＮｉのゲート電極２０３に所定のゲート電圧（ＶＤ＋Ｖｔｈ）が与えられ、ドレインから高電圧ＶＤが供給され、これがソース側に転送される場合において、０Ｖが印加されたＭ０配線３０１ｆの影響により、ソース拡散領域２０１ｃが空乏化する。これにより、ソース拡散領域２０１ｃの抵抗が増加し、ソース側に所望の電圧ＶＤが転送できなくなる虞がある。特に、１つのメモリセルＭＣに多値データの書き込みを行う場合、十分なマージンが取れなくなってしまう。
一方、本実施形態においては、ゲート電極２０３に所定のゲート電圧が供給され、Ｍ０配線３０１ｆにも同じ電圧が供給される。これにより、転送トランジスタＱＮｉによる高電圧ＶＤ（書込みに用いられる電圧）の転送時において、Ｍ０配線３０１ｆには高電圧ＶＤ＋Ｖｔｈの電圧が加えられる。その結果、転送トランジスタＱＮｉのソース拡散領域２０１ｃの空乏化を防止することができ、高電圧を支障なく転送することが可能になる。また、このようにゲート電極２０３に短絡されたＭ０配線３０１ｆが形成されると、そのＭ０配線３０１ｆは、その更に上層の配線に関してシールド線として働く。従って、上層配線における配線レイアウトの自由度を増すことができる。
また、転送トランジスタＱＮｉのコンタクトＣＴが接続されていないＭ０配線３０１ｄにも、Ｍ０配線３０１ｆと同じ電圧を与えることにより、ソース拡散領域２０１ｃの空乏化を防止する領域を大きくすることができる。その結果、高電圧を支障なく転送する効果がいっそう顕著になる。また、このようなＭ０配線３０１ｄが形成されると、そのＭ０配線３０１ｄは、その更に上層の配線に関してシールド線として働く。従って、上層配線における配線レイアウトの自由度を増すことができる。
また、ロウデコーダ回路に配置される転送トランジスタＱＮの数は制御ゲート線（ワード線）及び選択ゲート線の本数だけ配置される必要があり、その数は１０００個を軽く超える。この莫大な数の転送トランジスタＱＮを限られた領域内に配置する必要があり、Ｍ０配線３０１はかなり複雑になる。本実施形態においては、領域ＡＲ４、６以外の領域ＡＲ１〜３、５、７に配置されたＭ０配線３０１ａ〜ｃ、ｅ、ｇには任意の電圧を与えることが可能となる。また、後述する比較例の結果を見るとＭ０配線３０１ａ〜ｃ、ｅ、ｇには２５Ｖ程度の電圧を加えても高電圧を支障なく転送することができている。すなわち、Ｍ０配線３０１ａ〜ｃ、ｅ、ｇには、高電圧が加わる信号入力ノードＣＧＤ１〜ＣＧＤｎ等を配置することができる。その結果、転送トランジスタＱＮのレイアウトの自由度を増すことができる。
［比較例］
次に、図７Ａ〜図７Ｄを参照して、Ｍ０配線３０１又はＭ１配線４０１の印加電圧に伴う第１比較例〜第１６比較例の転送トランジスタＱＮｉのオン電流Ｉｏｎの変動率を比較する。第１〜第８比較例は、転送トランジスタＱＮｉのドレイン側に位置するＭ０配線３０１、及びＭ１配線４０１の影響を測定したものである。第９〜第１６比較例は、転送トランジスタＱＮｉのソース側に位置するＭ０配線３０１、及びＭ１配線４０１の影響を測定したものである。図７Ａ〜図７Ｄは、第１比較例〜第１６比較例の構成を示す図である。図７Ａ及び図７Ｂは、転送トランジスタＱＮｉのドレイン側を示し、図７Ｃ及び図７Ｄは、転送トランジスタＱＮｉのソース側を示す。
［第１比較例（ドレイン側）］
第１比較例において、図７Ａの符号Ｓ１に示すように、Ｍ０配線３０１ａは、ドレイン拡散領域２０１ｂに隣接する素子分離領域（絶縁層）の上の位置Ｐ１に形成されている。なお、第１比較例において、位置Ｐ１のＭ０配線３０１ａ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
この第１比較例において、位置Ｐ１のＭ０配線３０１ａへの印加電圧を２５Ｖから−５Ｖに変化させ、転送トランジスタＱＮｉのオン電流Ｉｏｎを測定した。なお、バックゲート−ソース間を電圧Ｖｂｓ＝−２２Ｖ、−２４Ｖ、−２６Ｖに設定して上記測定を行った。
上記測定の結果、位置Ｐ１のＭ０配線３０１ａの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．２％であった。すなわち、位置Ｐ１ａのＭ０配線３０１ａの電圧によって、オン電流Ｉｏｎは、ほどんど変動しない。
［第２比較例（ドレイン側）］
第２比較例において、図７Ａの符号Ｓ２に示すように、Ｍ０配線３０１ｃは、ドレイン拡散領域２０１ｂの上であって、ベース拡散領域２０１ａの上でない位置Ｐ２に形成されている。なお、第２比較例において、位置Ｐ２のＭ０配線３０１ｂ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第２比較例に係る構成において、第１比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ２のＭ０配線３０１ｃの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．２％であった。すなわち、位置Ｐ２のＭ０配線３０１ｃの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第３比較例（ドレイン側）］
第３比較例において、図７Ａの符号Ｓ３に示すように、Ｍ０配線３０１ｅは、ドレイン拡散領域２０１ｂの上であって、ベース拡散領域２０１ａの端部の上である位置Ｐ３に形成されている。なお、第３比較例において、位置Ｐ３のＭ０配線３０１ｅ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第３比較例に係る構成において、第１比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ３のＭ０配線３０１ｅの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．３％であった。すなわち、位置Ｐ３のＭ０配線３０１ｅの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第４比較例（ドレイン側）］
第４比較例において、図７Ａの符号Ｓ４に示すように、Ｍ１配線４０１ｅは、ドレイン拡散領域２０１ｂの上であって、ベース拡散領域２０１ａの端部の上である位置Ｐ４に形成されている。Ｍ１配線４０１ｅは、Ｍ０配線３０１の上層に形成されている。なお、第４比較例において、位置Ｐ４のＭ０配線４０１ｅ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第４比較例に係る構成において、第１比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ４のＭ１配線４０１ｅの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．６％であった。すなわち、位置Ｐ４のＭ１配線４０１ｅの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第５比較例（ドレイン側）］
第５比較例において、図７Ｂの符号Ｓ５に示すように、Ｍ０配線３０１ｅは、ドレイン拡散領域２０１ｂの上であって、ゲート電極２０３に隣接するベース拡散領域２０１ａの上の位置Ｐ５に形成されている。なお、第５比較例において、位置Ｐ５のＭ０配線３０１ｅ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第５比較例に係る構成において、第１比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ５のＭ０配線３０１ｅの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．１％であった。すなわち、位置Ｐ５のＭ０配線４０１ｅの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第６比較例（ドレイン側）］
第６比較例において、図７Ｂの符号Ｓ６に示すように、Ｍ０配線３０１ｇは、ベース拡散領域２０１ａの上であって、且つゲート電極２０３の上である位置Ｐ６ａに形成されている。位置Ｐ６は、ドレイン拡散領域２０１ｂ側のゲート電極２０３の端から所定距離に位置する。なお、第６比較例において、位置Ｐ６のＭ０配線３０１ｇ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第６比較例に係る構成において、第１比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ６のＭ０配線３０１ｇの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．４％であった。すなわち、位置Ｐ６のＭ０配線３０１ｇの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第７比較例（ドレイン側）］
第７比較例において、図７Ｂの符号Ｓ７に示すように、Ｍ０配線３０１ｃ、３０１ｅは、上述したドレイン拡散領域２０１ｂの上の位置Ｐ２、Ｐ３、Ｐ５に形成されている。なお、第７比較例において、位置Ｐ２、Ｐ３、Ｐ５のＭ０配線３０１ｃ、３０１ｅ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第７比較例に係る構成において、第１比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ２、Ｐ３、Ｐ５のＭ０配線３０１ｃ、３０１ｅの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．１％であった。すなわち、位置Ｐ２、Ｐ３、Ｐ５のＭ０配線３０１ｃ、３０１ｅの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第８比較例（ドレイン側）］
第８比較例において、図７Ｂの符号Ｓ８に示すように、Ｍ０配線３０１ｅは、ドレイン拡散領域２０１ｂの上であって、ベース拡散領域２０１ａの上である位置Ｐ７に形成されている。位置Ｐ７は、ベース拡散領域２０１ａの端部から所定距離をもって位置する。
加えて、図７Ｂの符号Ｓ８に示すように、Ｍ０配線３０１ｇが、ベース拡散領域２０１ａの上であって、且つゲート電極２０３の上である位置Ｐ８にも形成されている。位置Ｐ８は、ドレイン拡散領域２０１ｂ側のゲート電極２０３の端に位置する。なお、第８比較例において、位置Ｐ７、Ｐ８のＭ０配線３０１ｅ、３０１ｇ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第８比較例に係る構成において、第１比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ７、Ｐ８のＭ０配線３０１ｅ、３０１ｇの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約＋０．３％であった。すなわち、位置Ｐ７、Ｐ８のＭ０配線３０１ｅの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
以上、第１〜第８比較例に示したように、転送トランジスタＱＮｉのドレイン側に位置するＭ０配線３０１、Ｍ１配線４０１の印加電圧によって、転送トランジスタＱＮｉのオン電流は、ほとんど変動しない。よって、転送トランジスタＱＮｉのドレイン側に位置するＭ０配線３０１、Ｍ１配線４０１には、接地電圧を印加しても良いし、その他所定電圧を印加しても良いことが分かる。
［第９比較例（ソース側）］
第９比較例において、図７Ｃの符号Ｓ９に示すように、Ｍ０配線３０１ｂは、ソース拡散領域２０１ｃに隣接する素子分離領域（絶縁層）の上の位置Ｐ９に形成されている。なお、第９比較例において、位置Ｐ９のＭ０配線３０１ｂ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
この第９比較例において、位置Ｐ９のＭ０配線３０１ｂへの印加電圧を２５Ｖから−５Ｖに変化させ、転送トランジスタＱＮｉのオン電流Ｉｏｎを測定した。なお、バックゲート−ソース間を電圧Ｖｂｓ＝−２２Ｖ、−２４Ｖ、−２６Ｖに設定して上記測定を行った。
上記測定の結果位置、Ｐ９のＭ０配線３０１ｂの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−０．５％であった。すなわち、位置Ｐ１ｂのＭ０配線３０１ｂの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第１０比較例（ソース側）］
第１０比較例において、図７Ｃの符号Ｓ１０に示すように、Ｍ０配線３０１ｄは、ソース拡散領域２０１ｃの上であって、ベース拡散領域２０１ａの上でない位置Ｐ１０に形成されている。なお、第１０比較例において、位置Ｐ１０のＭ０配線３０１ｄ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第１０比較例に係る構成において、第９比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ１０のＭ０配線３０１ｄの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−４．６％であった。すなわち、位置Ｐ１０のＭ０配線３０１ｄの電圧によって、オン電流Ｉｏｎは、低下していると言える。
［第１１比較例（ソース側）］
第１１比較例において、図７Ｃの符号Ｓ１１に示すように、Ｍ０配線３０１ｆは、ソース拡散領域２０１ｃの上であって、ベース拡散領域２０１ａの端部の上である位置Ｐ１１に形成されている。なお、第１１比較例において、位置Ｐ１１のＭ０配線３０１ｆ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第１１比較例に係る構成において、第９比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ１１のＭ０配線３０１ｆの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−５．６％であった。すなわち、位置Ｐ１１のＭ０配線３０１ｆの電圧を０Ｖに下げることによって、オン電流Ｉｏｎは、大きく低下する。
［第１２比較例（ソース側）］
第１２比較例において、図７Ｃの符号Ｓ１２に示すように、Ｍ１配線４０１ｆは、ソース拡散領域２０１ｃ上であって、ベース拡散領域２０１ａの端部の上である位置Ｐ１２に形成されている。Ｍ１配線４０１ｆは、Ｍ０配線３０１の上層に形成されている。なお、第１２比較例において、位置Ｐ１２のＭ０配線４０１ｆ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第１２比較例に係る構成において、第９比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ１２のＭ１配線４０１ｆの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−０．５％であった。すなわち、位置Ｐ１２のＭ１配線４０１ｆの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第１３比較例（ソース側）］
第１３比較例において、図７Ｄの符号Ｓ１３に示すように、Ｍ０配線４０１ｆは、ソース拡散領域２０１ｃの上であって、ゲート電極２０３に隣接するベース拡散領域２０１ａの上の位置Ｐ１３に形成されている。なお、第１３比較例において、位置Ｐ１３のＭ０配線３０１ｆ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第１３比較例に係る構成において、第９比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ１３のＭ０配線３０１ｆの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−５．７％であった。すなわち、位置Ｐ１３のＭ０配線３０１ｆの電圧を０Ｖに下げることによって、オン電流Ｉｏｎは、大きく低下する。
［第１４比較例（ソース側）］
第１４比較例において、図７Ｄの符号Ｓ１４に示すように、Ｍ０配線３０１ｇは、ベース拡散領域２０１ａの上であって、且つゲート電極２０３の上である位置Ｐ１４に形成されている。位置Ｐ１４は、ソース拡散領域２０１ｃ側のゲート電極２０３の端から所定距離に位置する。なお、第１４比較例において、位置Ｐ１４のＭ０配線４０１ｇ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第１４比較例に係る構成において、第９比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ１４のＭ０配線３０１ｇの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−３．３％であった。すなわち、位置Ｐ１４のＭ０配線３０１ｇの電圧によって、オン電流Ｉｏｎは、ほとんど変動しない。
［第１５比較例（ソース側）］
第１５比較例において、図７Ｄの符号Ｓ１５に示すように、Ｍ０配線層３０１ｄ、３０１ｆは、上述したソース拡散領域２０１ｃの上の位置Ｐ１０、Ｐ１１、Ｐ１３に形成されている。なお、第１５比較例において、位置Ｐ１０、Ｐ１１、Ｐ１３のＭ０配線３０１ｄ、３０１ｆ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第１５比較例に係る構成において、第９比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ１０、Ｐ１１、Ｐ１３のＭ０配線３０１ｄ、３０１ｆの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−１３．８％であった。すなわち、位置Ｐ１０、Ｐ１１、Ｐ１３のＭ０配線３０１ｄ、３０１ｆの電圧を０Ｖに下げることによって、オン電流Ｉｏｎは、大きく低下する。
［第１６比較例（ソース側）］
第１６比較例において、図７Ｄの符号Ｓ１６に示すように、Ｍ０配線３０１ｆは、ソース拡散領域２０１ｃの上であって、ベース拡散領域２０１ａの上である位置Ｐ１５に形成されている。位置Ｐ１５は、ベース拡散領域２０１ａの端部から所定距離をもって位置する。
加えて、図７Ｄの符号Ｓ１６に示すように、Ｍ０配線３０１ｇが、ベース拡散領域２０１ａの上であって、且つゲート電極２０３の上である位置Ｐ１６にも形成されている。位置Ｐ１６は、ソース拡散領域２０１ｃ側のゲート電極２０３の端に位置する。なお、第１６比較例において、位置Ｐ１５、Ｐ１６のＭ０配線３０１ｆ、３０１ｇ以外、Ｍ０配線３０１、及びＭ１配線４０１は形成されていないものとする。
上記第１６比較例に係る構成において、第９比較例と同様に、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動を測定した。測定の結果、位置Ｐ１５、Ｐ１６のＭ０配線３０１ｆ、３０１ｇの印加電圧の変化（２５Ｖから０Ｖ）に伴う、転送トランジスタＱＮｉのオン電流Ｉｏｎの変動は、約−１４．５％であった。すなわち、位置Ｐ１５、Ｐ１６のＭ０配線３０１ｆ、３０１ｇの電圧を０Ｖに下げることによって、オン電流Ｉｏｎは、大きく低下する。
以上、第９〜第１６比較例に示したように、転送トランジスタＱＮｉのソース側においては、Ｍ０配線３０１ｆが、位置Ｐ１０、Ｐ１１、Ｐ１３、Ｐ１５（図６Ｃに示す領域ＡＲ４、ＡＲ６）に形成されている場合に、転送トランジスタＱＮｉのオン電流Ｉｏｎは、そのＭ０配線３０１ｆの電圧の低下に伴い低下する。特に、ソース拡散領域２０１ｃ上であって、ベース拡散領域２０１ａの上である位置Ｐ１１、Ｐ１３、Ｐ１５（図６Ｃに示す領域ＡＲ６）に形成されている場合に、転送トランジスタＱＮｉのオン電流Ｉｏｎは、そのＭ０配線３０１ｆの電圧の低下に伴い大きく低下する。したがって、本発明の実施形態に係るＭ０配線３０１ｆは、短絡配線３０２にてゲート電極２０３に接続され、それにより転送トランジスタＱＮｉのオン電流Ｉｏｎの低下を抑制している。また、転送トランジスタＱＮｉのコンタクトＣＴが接続されていないＭ０配線３０１ｄにも適用することによりこの効果がさらに顕著になる。一方、転送トランジスタＱＮｉのソース側に位置するＭ１配線４０１には、接地電圧を印加しても良いし、その他所定電圧を印加しても良いことが分かる。
［その他の実施形態］
以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施形態では、Ｍ０配線３０１ｆは、短絡配線３０２によってゲート電極２０３に接続されている。しかしながら、Ｍ０配線３０１ｆは、ソース拡散領域２０１ｃと短絡されて、ソース拡散領域２０１ｃと同じ電圧を印加される構成であってもよい。
また、Ｍ０配線３０１ｆは、ゲート電極２０３及びソース拡散領域２０１ｃとは別個独立に、転送トランジスタＱＮｉが書込み又は消去に用いられる電圧を転送する際にソース拡散領域２０１ｃが空乏化することを防止するための所定電圧を与えられる構成であってもよい。
１０１…メモリセルアレイ、 １０２…ビット線制御回路（センスアンプ兼データラッチ）、 １０６…データ入出力バッファ、 １０４…アドレスバッファ、 １０３…カラムデコーダ、 １０５…ロウデコーダ、 １０７…基板電位制御回路、 １２０…電圧発生回路、 １１…ｐ型シリコン基板、 １２…素子分離酸化膜、 １３…ゲート絶縁膜、 １４…浮遊ゲート、 １５、１７…絶縁膜、 １６…制御ゲート、 １８…ビット線、 Ｍｉ（ｉ＝１〜ｎ）…メモリセル、 Ｓ１、Ｓ２…選択トランジスタ、 ＣＧＤｉ、ＳＧＤ，ＳＧＳ…信号入力ノード、 ５４Ａ…電圧切換回路、 ２０１ａ…ドレイン拡散領域、 ２０１ｂ…ソース拡散領域、 ２０２…ゲート絶縁膜、 ２０３…ゲート電極、 ３０１、３０１ａ〜３０１ｇ…Ｍ０配線、 ３０２…短絡配線、４０１、４０１ａ〜４０１ｇ…Ｍ１配線。

Claims (4)

  1. 不揮発にデータを保持するメモリセルを配列してなるメモリセルアレイと、
    前記メモリセルでのデータの読み出し、書き込み及び消去を行うために供給される電圧を前記メモリセルに転送するための複数の転送トランジスタと
    を備え、
    複数の前記転送トランジスタは、
    半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の下方に位置する前記半導体基板の表面に設けられた第１拡散領域と、
    前記第１拡散領域に隣接して前記半導体基板の表面に形成された第２拡散領域と、
    前記第２拡散領域と共に前記第１拡散領域を挟むように前記半導体基板の表面に形成され、前記メモリセルに接続される第３拡散領域と
    を備え、
    前記第１拡散層領域と前記第２拡散領域及び第３拡散層領域には重なる部分が存在し、前記第１拡散領域の上部であり且つ前記第３拡散領域の上部である領域には、前記転送トランジスタが前記書込みに用いられる電圧を転送する際に前記第３拡散領域が空乏化することを防止するための所定電圧を与えられる第１配線が形成され、
    前記第２拡散領域の上部である領域には、前記転送トランジスタが前記書込みに用いられる電圧を転送する際に接地電圧を与えられる第２配線が形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第３拡散領域の上部であり且つ前記第１拡散領域の上部でない領域にも前記第１配線が形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１配線の上部である領域には、前記転送トランジスタが前記書込みに用いられる電圧を転送する際に接地電圧を与えられ得る第４配線が形成されている
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記メモリセルアレイ上に配線されるワード線を選択するロウデコーダを更に備え、
    前記転送トランジスタは、前記ロウデコーダ中に含まれる転送トランジスタである
    ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
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