JP2819975B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は電気的に消去可能な書き
込み可能読み出し専用記憶装置（ElectricalErasable P
rogramable Read Only Memory：ＥＥＰＲＯＭ）に関
し、特に消去時の過消去（オーバーイレーズ）を防止す
る不揮発性半導体記憶装置及びその製造方法に関する。
込み可能読み出し専用記憶装置（ElectricalErasable P
rogramable Read Only Memory：ＥＥＰＲＯＭ）に関
し、特に消去時の過消去（オーバーイレーズ）を防止す
る不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のオーバーイレーズ防止機能を有す
るＥＥＰＲＯＭの一例を図４に示す。本例は、ＩＥＤＭ
（1989年インターナショナル エレクトロン デバイス
ミーティング）講演番号25.7.1 K.Naruke他「A New
Flash-Erase EEPROM cell witha sidewall select-gate
on its source side」（同ダイジェストＰ603 〜606）
に記載されたものである。この構成のＥＥＰＲＯＭセル
は、Ｐ型シリコン基板１１ｂの表面に第１ゲート絶縁膜
１４ｂにより基板と絶縁された浮遊ゲート１５ｂと、こ
の浮遊ゲート１５ｂ上に第２ゲート絶縁膜１６ｂを介し
て形成された制御ゲート１７ｂを有し、さらにこれら制
御ゲート１７ｂ及び浮遊ゲート１５ｂで制御されるよう
に、ソース１２ｂ、ドレイン１３ｂの不純物拡散領域を
それぞれシリコン基板１１ｂの表面の所定領域に形成さ
れている。さらに、ソース１２ｂと制御ゲート１７ｂの
間には、第３ゲート絶縁膜２３を介して第３のゲート電
極である選択ゲート１９が設けられていて、この選択ゲ
ート１９を制御ゲート１７ｂと連動させて電位を変える
ことにより浮遊ゲート１５ｂの電荷の状況によらず、Ｅ
ＥＰＲＯＭの導通，非導通を制御することが可能にな
る。
るＥＥＰＲＯＭの一例を図４に示す。本例は、ＩＥＤＭ
（1989年インターナショナル エレクトロン デバイス
ミーティング）講演番号25.7.1 K.Naruke他「A New
Flash-Erase EEPROM cell witha sidewall select-gate
on its source side」（同ダイジェストＰ603 〜606）
に記載されたものである。この構成のＥＥＰＲＯＭセル
は、Ｐ型シリコン基板１１ｂの表面に第１ゲート絶縁膜
１４ｂにより基板と絶縁された浮遊ゲート１５ｂと、こ
の浮遊ゲート１５ｂ上に第２ゲート絶縁膜１６ｂを介し
て形成された制御ゲート１７ｂを有し、さらにこれら制
御ゲート１７ｂ及び浮遊ゲート１５ｂで制御されるよう
に、ソース１２ｂ、ドレイン１３ｂの不純物拡散領域を
それぞれシリコン基板１１ｂの表面の所定領域に形成さ
れている。さらに、ソース１２ｂと制御ゲート１７ｂの
間には、第３ゲート絶縁膜２３を介して第３のゲート電
極である選択ゲート１９が設けられていて、この選択ゲ
ート１９を制御ゲート１７ｂと連動させて電位を変える
ことにより浮遊ゲート１５ｂの電荷の状況によらず、Ｅ
ＥＰＲＯＭの導通，非導通を制御することが可能にな
る。
【０００３】即ち、このＥＥＰＲＯＭの動作を説明す
る。このＥＥＰＲＯＭへの書き込みは、例えばドレイン
１３ｂには７Ｖ、ソース１２ｂは接地、制御ゲート１７
ｂ及び選択ゲート１９には12Ｖの電位を印加する。シリ
コン基板１１ｂも接地する。その場合、ソース・ドレイ
ン間は導通し、電流が流れるがＭＯＳトランジスタの動
作に従って電流はシリコン基板１１ｂの表面のいわゆる
チャネルと呼ばれる層を流れるが、ドレイン１３ｂ近傍
のチャネルでは、第１ゲート絶縁膜１４ｂのエネルギ障
壁を越えるエネルギーを有するいわゆるホットな電子が
発生し、浮遊ゲート１５ｂに蓄積される。その結果、制
御ゲート１７ｂに電圧を印加しても、浮遊ゲート１５ｂ
中の電子とで電気力線が終端し、シリコン基板１１ｂの
表面でチャネル形成が行われにくくなる。すなわち、Ｍ
ＯＳトランジスタのしきい値が正方向にシフトし記憶動
作が可能になる。
る。このＥＥＰＲＯＭへの書き込みは、例えばドレイン
１３ｂには７Ｖ、ソース１２ｂは接地、制御ゲート１７
ｂ及び選択ゲート１９には12Ｖの電位を印加する。シリ
コン基板１１ｂも接地する。その場合、ソース・ドレイ
ン間は導通し、電流が流れるがＭＯＳトランジスタの動
作に従って電流はシリコン基板１１ｂの表面のいわゆる
チャネルと呼ばれる層を流れるが、ドレイン１３ｂ近傍
のチャネルでは、第１ゲート絶縁膜１４ｂのエネルギ障
壁を越えるエネルギーを有するいわゆるホットな電子が
発生し、浮遊ゲート１５ｂに蓄積される。その結果、制
御ゲート１７ｂに電圧を印加しても、浮遊ゲート１５ｂ
中の電子とで電気力線が終端し、シリコン基板１１ｂの
表面でチャネル形成が行われにくくなる。すなわち、Ｍ
ＯＳトランジスタのしきい値が正方向にシフトし記憶動
作が可能になる。
【０００４】一方、ＥＥＰＲＯＭの記憶を消去するに
は、ドレイン１３ｂに正の電圧を、制御ゲート１７ｂを
接地すれば、第１ゲート絶縁膜１４ｂの中を、Ｆ・Ｎ電
流（ファウラー・ノルトハイム電流。トンネル電流とも
いう）が流れ、浮遊ゲート１５ｂ中の蓄積された電子を
ドレイン側へ引き抜くことができる。このトンネル電流
を生じさせるには、例えば第１ゲート絶縁膜１４ｂ及び
第２ゲート絶縁膜１６ｂの膜厚を共に 120Å、ドレイン
１３ｂに12Ｖを印加して、第１ゲート絶縁膜１４ｂ中に
約５MV／cmの電界が印加されるようにすればよい。
は、ドレイン１３ｂに正の電圧を、制御ゲート１７ｂを
接地すれば、第１ゲート絶縁膜１４ｂの中を、Ｆ・Ｎ電
流（ファウラー・ノルトハイム電流。トンネル電流とも
いう）が流れ、浮遊ゲート１５ｂ中の蓄積された電子を
ドレイン側へ引き抜くことができる。このトンネル電流
を生じさせるには、例えば第１ゲート絶縁膜１４ｂ及び
第２ゲート絶縁膜１６ｂの膜厚を共に 120Å、ドレイン
１３ｂに12Ｖを印加して、第１ゲート絶縁膜１４ｂ中に
約５MV／cmの電界が印加されるようにすればよい。
【０００５】ＥＥＰＲＯＭの基本動作は以上であるが、
消去に際して過大な消去（消し過ぎ，オーバーイレーズ
と称す）の現象が問題になる。それはトンネル電流の制
御がうまくいかない場合、本来、書き込みによって蓄積
された以上に電子が引き抜かれることがある。これをオ
ーバーイレーズというが、これが生じるとＥＥＰＲＯＭ
を書き込み前の状態に戻すことができず、極端な場合、
しきい値が負になり通常動作では導通したままの状態に
なってしまう。それを防ぐために選択ゲート１９が設け
られており、万一浮遊ゲート１５ｂのしきい値が負にな
っても選択ゲート１９でチャネルを非導通にすることが
できる。
消去に際して過大な消去（消し過ぎ，オーバーイレーズ
と称す）の現象が問題になる。それはトンネル電流の制
御がうまくいかない場合、本来、書き込みによって蓄積
された以上に電子が引き抜かれることがある。これをオ
ーバーイレーズというが、これが生じるとＥＥＰＲＯＭ
を書き込み前の状態に戻すことができず、極端な場合、
しきい値が負になり通常動作では導通したままの状態に
なってしまう。それを防ぐために選択ゲート１９が設け
られており、万一浮遊ゲート１５ｂのしきい値が負にな
っても選択ゲート１９でチャネルを非導通にすることが
できる。
【０００６】
【発明が解決しようとする課題】この従来のオーバーイ
レーズ防止ＥＥＰＲＯＭ構造では、選択ゲートを制御ゲ
ートの側面に形成するため平面的に横に長さを広げるこ
とが避けられず、特に選択ゲートの電位を外部に引き出
す電極を形成するためには、その相当する部分の平面面
積を確保しなければならなかった。また、この選択ゲー
トを形成する際には、制御ゲートの側壁面に自己整合的
に作成する方法が採用されるが、異方性エッチングによ
る側壁形成工程に製造上の不安定性があり、所望の寸法
に形成することが難しく、安定な特性を得ることが難し
いという問題もある。本発明の目的は、平面面積を低減
して高集積化を可能にした不揮発性半導体記憶装置を提
供することにある。また、本発明の他の目的は、常に安
定した特性を得ることができる半導体記憶装置の製造方
法を提供することにある。
レーズ防止ＥＥＰＲＯＭ構造では、選択ゲートを制御ゲ
ートの側面に形成するため平面的に横に長さを広げるこ
とが避けられず、特に選択ゲートの電位を外部に引き出
す電極を形成するためには、その相当する部分の平面面
積を確保しなければならなかった。また、この選択ゲー
トを形成する際には、制御ゲートの側壁面に自己整合的
に作成する方法が採用されるが、異方性エッチングによ
る側壁形成工程に製造上の不安定性があり、所望の寸法
に形成することが難しく、安定な特性を得ることが難し
いという問題もある。本発明の目的は、平面面積を低減
して高集積化を可能にした不揮発性半導体記憶装置を提
供することにある。また、本発明の他の目的は、常に安
定した特性を得ることができる半導体記憶装置の製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の記憶装置は、第
１導電型の半導体層の所定の深さ位置に形成された第２
導電型のソース領域と、この半導体層にその主表面から
ソース領域に達する深さまで形成された溝と、この溝の
内面に形成された第１ゲート絶縁膜と、この第１ゲート
絶縁膜の内部に埋設された制御ゲートと、この制御ゲー
トの表面に形成された第２ゲート絶縁膜と、この第２ゲ
ート絶縁膜の上に前記半導体層とは絶縁された状態で形
成された浮遊ゲートと、この浮遊ゲートに覆われていな
い前記半導体層の所定の領域に形成された前記ソース領
域と同一導電型のドレイン領域とを備える。
１導電型の半導体層の所定の深さ位置に形成された第２
導電型のソース領域と、この半導体層にその主表面から
ソース領域に達する深さまで形成された溝と、この溝の
内面に形成された第１ゲート絶縁膜と、この第１ゲート
絶縁膜の内部に埋設された制御ゲートと、この制御ゲー
トの表面に形成された第２ゲート絶縁膜と、この第２ゲ
ート絶縁膜の上に前記半導体層とは絶縁された状態で形
成された浮遊ゲートと、この浮遊ゲートに覆われていな
い前記半導体層の所定の領域に形成された前記ソース領
域と同一導電型のドレイン領域とを備える。
【０００８】また、本発明の記憶装置の製造方法は、半
導体基板の表面部の所要領域に第２導電型のソース領域
を形成する工程と、この半導体基板の表面上に第１導電
型の半導体層を所要厚さに形成する工程と、この半導体
層にその表面から前記ソース領域にまで達する溝を形成
する工程と、この溝の内面に第１ゲート絶縁膜を形成す
る工程と、この第１ゲート絶縁膜内に制御ゲートを埋設
する工程と、この制御ゲート上に第２ゲート絶縁膜を形
成する工程と、この第２ゲート絶縁膜及び前記半導体層
の表面に形成された絶縁膜上にわたって浮遊ゲートを形
成する工程と、この浮遊ゲートを用いた自己整合法によ
り前記半導体層にドレイン領域を形成する工程とを含ん
でいる。
導体基板の表面部の所要領域に第２導電型のソース領域
を形成する工程と、この半導体基板の表面上に第１導電
型の半導体層を所要厚さに形成する工程と、この半導体
層にその表面から前記ソース領域にまで達する溝を形成
する工程と、この溝の内面に第１ゲート絶縁膜を形成す
る工程と、この第１ゲート絶縁膜内に制御ゲートを埋設
する工程と、この制御ゲート上に第２ゲート絶縁膜を形
成する工程と、この第２ゲート絶縁膜及び前記半導体層
の表面に形成された絶縁膜上にわたって浮遊ゲートを形
成する工程と、この浮遊ゲートを用いた自己整合法によ
り前記半導体層にドレイン領域を形成する工程とを含ん
でいる。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＥＥＰＲＯＭの一実施例の断面図で
ある。例えば、1016cm-3の不純物濃度のＮ型シリコン基
板１１ａの表面に1020〜1021cm-3の不純物濃度でＮ型の
埋込電極より成るソース領域１２ａが形成されている。
このソース領域１２ａを覆うように前記シリコン基板１
１の表面に1017〜1018cm-2のＰ型不純物を含有した単結
晶シリコン層２１が形成される。このＰ型単結晶シリコ
ン層２１の厚さは、例えば 0.8〜 1.0μｍである。
る。図１は本発明のＥＥＰＲＯＭの一実施例の断面図で
ある。例えば、1016cm-3の不純物濃度のＮ型シリコン基
板１１ａの表面に1020〜1021cm-3の不純物濃度でＮ型の
埋込電極より成るソース領域１２ａが形成されている。
このソース領域１２ａを覆うように前記シリコン基板１
１の表面に1017〜1018cm-2のＰ型不純物を含有した単結
晶シリコン層２１が形成される。このＰ型単結晶シリコ
ン層２１の厚さは、例えば 0.8〜 1.0μｍである。
【００１０】この単結晶シリコン層２１には表面から前
記ソース領域１２ａに達するように、溝２２が形成され
ている。溝２２の内面には第１ゲート絶縁膜１４ａが形
成され、かつこの第１ゲート絶縁膜１４ａで囲まれる凹
部内には制御ゲート１７ａが埋設されている。また、こ
の制御ゲート１７ａの上部には第２ゲート絶縁膜１６が
形成され、この第２ゲート絶縁膜１６及び前記単結晶シ
リコン層２１の表面の第１ゲート絶縁膜１４ａ上にわた
って浮遊ゲート１５ａが形成される。更に、ドレイン領
域１３ａが浮遊ゲート１５の外側の単結晶シリコン層２
１表面に設けられている。このドレイン領域１３ａは、
ソース領域１２ａと同一導電型で不純物濃度は1020〜10
21cm-3である。なお、１８は層間絶縁膜、２０は配線電
極である。
記ソース領域１２ａに達するように、溝２２が形成され
ている。溝２２の内面には第１ゲート絶縁膜１４ａが形
成され、かつこの第１ゲート絶縁膜１４ａで囲まれる凹
部内には制御ゲート１７ａが埋設されている。また、こ
の制御ゲート１７ａの上部には第２ゲート絶縁膜１６が
形成され、この第２ゲート絶縁膜１６及び前記単結晶シ
リコン層２１の表面の第１ゲート絶縁膜１４ａ上にわた
って浮遊ゲート１５ａが形成される。更に、ドレイン領
域１３ａが浮遊ゲート１５の外側の単結晶シリコン層２
１表面に設けられている。このドレイン領域１３ａは、
ソース領域１２ａと同一導電型で不純物濃度は1020〜10
21cm-3である。なお、１８は層間絶縁膜、２０は配線電
極である。
【００１１】このような構成にすることで、ソース１２
ａに隣接した制御ゲート１７ａが有効に働き、浮遊ゲー
ト１５ａから電子が過剰に引き抜かれても、ソース領域
１２ａ近傍では制御ゲート１７ａによりチャネルを制御
できる。また、ソース領域１２ａは、Ｎ型シリコン基板
１１ａと同じ導電型なのでシリコン基板１１ａを通じて
電位を設定することができる。したがって、従来必要と
された選択ゲートが不要となり、その分平面面積を低減
し、記憶装置の高集積化が可能となる。また、選択ゲー
トを形成するための側壁電極を形成する工程が不要とな
り、工程における不安定要素がなくなり、安定した記憶
装置の製造が可能となる。
ａに隣接した制御ゲート１７ａが有効に働き、浮遊ゲー
ト１５ａから電子が過剰に引き抜かれても、ソース領域
１２ａ近傍では制御ゲート１７ａによりチャネルを制御
できる。また、ソース領域１２ａは、Ｎ型シリコン基板
１１ａと同じ導電型なのでシリコン基板１１ａを通じて
電位を設定することができる。したがって、従来必要と
された選択ゲートが不要となり、その分平面面積を低減
し、記憶装置の高集積化が可能となる。また、選択ゲー
トを形成するための側壁電極を形成する工程が不要とな
り、工程における不安定要素がなくなり、安定した記憶
装置の製造が可能となる。
【００１２】図２（ａ）〜（ｅ）は、前記一実施例の製
造方法を工程順に示す断面図である。先ず、図２（ａ）
のように、1016cm-3のＮ型不純物濃度のシリコン基板１
１ａの主表面に所定の開孔部Ａを設けたフォトレジスト
膜２４を形成し、それをマスクにして例えばヒ素のよう
なＮ型不純物を50KeV ，５×1015cm-2のドーズ量でイオ
ン注入し、ソース領域１２ａを形成する。次に、図２
（ｂ）のように、フォトレジスト２４を除去した後、Ｍ
ＢＥ法（分子ビームエピタキシャル法）のようなシリコ
ン膜形成法を用いて、埋込電極１２ａを覆って単結晶シ
リコン層２１を約0.8〜 1.0μｍ形成する。この単結晶
シリコン層２１の形成方法は、例えば、成長温度 700℃
に設定するので、ソース領域１２ａは、熱的な不純物拡
散は殆ど生じない。また、単結晶シリコン層２１は、成
長時に、例えばホウ素のようなＰ型不純物を1017〜1018
cm-2で含有させることができるので、Ｐ型シリコン層２
１が得られる。
造方法を工程順に示す断面図である。先ず、図２（ａ）
のように、1016cm-3のＮ型不純物濃度のシリコン基板１
１ａの主表面に所定の開孔部Ａを設けたフォトレジスト
膜２４を形成し、それをマスクにして例えばヒ素のよう
なＮ型不純物を50KeV ，５×1015cm-2のドーズ量でイオ
ン注入し、ソース領域１２ａを形成する。次に、図２
（ｂ）のように、フォトレジスト２４を除去した後、Ｍ
ＢＥ法（分子ビームエピタキシャル法）のようなシリコ
ン膜形成法を用いて、埋込電極１２ａを覆って単結晶シ
リコン層２１を約0.8〜 1.0μｍ形成する。この単結晶
シリコン層２１の形成方法は、例えば、成長温度 700℃
に設定するので、ソース領域１２ａは、熱的な不純物拡
散は殆ど生じない。また、単結晶シリコン層２１は、成
長時に、例えばホウ素のようなＰ型不純物を1017〜1018
cm-2で含有させることができるので、Ｐ型シリコン層２
１が得られる。
【００１３】次に、図２（ｃ）に示すように、単結晶シ
リコン層２１の表面にフォトレジスト膜２５を所定の部
分に開孔部Ｂを設けて形成する。この開孔部Ｂは既に形
成したソース領域１２ａに達する溝２２をエッチングす
るためである。そして、開孔部Ｂの単結晶シリコン層２
１をエッチングし、ソース領域１２ａに達する溝２２を
形成する。次に、フォトレジスト２５を除去した後、図
２（ｄ）のように、溝２２の内部及び単結晶シリコン層
２１の表面を覆って、第１ゲート絶縁膜１４ａを 100Å
形成する。
リコン層２１の表面にフォトレジスト膜２５を所定の部
分に開孔部Ｂを設けて形成する。この開孔部Ｂは既に形
成したソース領域１２ａに達する溝２２をエッチングす
るためである。そして、開孔部Ｂの単結晶シリコン層２
１をエッチングし、ソース領域１２ａに達する溝２２を
形成する。次に、フォトレジスト２５を除去した後、図
２（ｄ）のように、溝２２の内部及び単結晶シリコン層
２１の表面を覆って、第１ゲート絶縁膜１４ａを 100Å
形成する。
【００１４】更に、図２（ｅ）のように、リンを1020cm
-3程度含有した多結晶シリコンにより制御ゲート１７ａ
を溝の内部に埋設する。その上で、制御ゲート１７ａの
上面に、例えば 150Åの窒化シリコン膜を 100Åの酸化
シリコン膜と40Åの酸化シリコン膜で挟んだ３層膜より
成る第２ゲート絶縁膜１６ａを形成し、制御ゲート１７
ａと同様にリンを1019〜1020cm-3含有した多結晶シリコ
ンにより浮遊ゲート１５ａを形成する。この浮遊ゲート
１５ａは、制御ゲート１７ａを覆い、かつ単結晶シリコ
ン層２１表面の前記第１ゲート絶縁膜１４ａ上に延在し
て形成する。その後、ソース領域と同様Ｎ型の例えばヒ
素のような不純物を例えば 70KeV，５×1015cm-2のドー
ズ量でイオン注入し、浮遊ゲート１５ａに覆われていな
い領域の単結晶シリコン層２１中にドレイン領域１３ａ
を形成する。
-3程度含有した多結晶シリコンにより制御ゲート１７ａ
を溝の内部に埋設する。その上で、制御ゲート１７ａの
上面に、例えば 150Åの窒化シリコン膜を 100Åの酸化
シリコン膜と40Åの酸化シリコン膜で挟んだ３層膜より
成る第２ゲート絶縁膜１６ａを形成し、制御ゲート１７
ａと同様にリンを1019〜1020cm-3含有した多結晶シリコ
ンにより浮遊ゲート１５ａを形成する。この浮遊ゲート
１５ａは、制御ゲート１７ａを覆い、かつ単結晶シリコ
ン層２１表面の前記第１ゲート絶縁膜１４ａ上に延在し
て形成する。その後、ソース領域と同様Ｎ型の例えばヒ
素のような不純物を例えば 70KeV，５×1015cm-2のドー
ズ量でイオン注入し、浮遊ゲート１５ａに覆われていな
い領域の単結晶シリコン層２１中にドレイン領域１３ａ
を形成する。
【００１５】図３は、本発明の第２の実施例の断面図で
ある。本実施例では、浮遊ゲート１５ａ′を制御ゲート
１７ａの片側にのみ形成するとともに、ドレイン領域１
３ａを浮遊ゲート１５ａが設けられている側にのみ形成
している。その結果、イオン注入に際して、浮遊ゲート
１５ａ′の他方の側をマスクするという工程は増加する
が、ドレイン領域が片側のみで済むことから第１実施例
に比較して集積度を高めることが出来る。なお、本発明
において、シリコン基板１１ａの導電型は、Ｎ型ではな
くＰ型であってもかまわない。Ｎ型であれば、ソース電
位をシリコン基板から引き出すことができるが、Ｐ型の
場合は、別にコンタクトホールを設けて上面から引き出
せば問題はない。
ある。本実施例では、浮遊ゲート１５ａ′を制御ゲート
１７ａの片側にのみ形成するとともに、ドレイン領域１
３ａを浮遊ゲート１５ａが設けられている側にのみ形成
している。その結果、イオン注入に際して、浮遊ゲート
１５ａ′の他方の側をマスクするという工程は増加する
が、ドレイン領域が片側のみで済むことから第１実施例
に比較して集積度を高めることが出来る。なお、本発明
において、シリコン基板１１ａの導電型は、Ｎ型ではな
くＰ型であってもかまわない。Ｎ型であれば、ソース電
位をシリコン基板から引き出すことができるが、Ｐ型の
場合は、別にコンタクトホールを設けて上面から引き出
せば問題はない。
【００１６】
【発明の効果】以上説明したように本発明は、シリコン
基板表面に溝を形成し、溝内に制御ゲートを埋設し、溝
の底部にソースを形成しているので、ソースに隣接した
制御ゲートによりチャネルを制御し、オーバーイレーズ
を防止することができる。これにより、従来必要とされ
た選択ゲートを不要とし、その分の平面面積を低減し、
高集積化が可能となる。また、選択ゲートが不要とされ
るため、この選択ゲートを形成するための側壁電極形成
工程が不要となり、製造の不安定要素をなくし、安定し
た特性の記憶装置を得ることができる。
基板表面に溝を形成し、溝内に制御ゲートを埋設し、溝
の底部にソースを形成しているので、ソースに隣接した
制御ゲートによりチャネルを制御し、オーバーイレーズ
を防止することができる。これにより、従来必要とされ
た選択ゲートを不要とし、その分の平面面積を低減し、
高集積化が可能となる。また、選択ゲートが不要とされ
るため、この選択ゲートを形成するための側壁電極形成
工程が不要となり、製造の不安定要素をなくし、安定し
た特性の記憶装置を得ることができる。
【図１】本発明の第１実施例の断面図である。
【図２】第１実施例の記憶装置を製造工程順に示す断面
図である。
図である。
【図３】本発明の第２実施例の断面図である。
【図４】従来の記憶装置の一例の断面図である。
１１ａ Ｎ型シリコン基板 １２ａ ソース領域 １３ａ ドレイン領域 １４ａ 第１ゲート絶縁膜 １５ａ 浮遊ゲート １６ａ 第２ゲート絶縁膜 １７ａ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/02 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 第１導電型の半導体層の所定の深さ位置
に形成された第２導電型のソース領域と、前記半導体層
にその主表面から前記ソース領域に達する深さまで形成
された溝と、この溝の内面に形成された第１ゲート絶縁
膜と、この第１ゲート絶縁膜の内部に埋設された制御ゲ
ートと、この制御ゲートの表面に形成された第２ゲート
絶縁膜と、この第２ゲート絶縁膜の上に前記半導体層と
は絶縁された状態で形成された浮遊ゲートと、この浮遊
ゲートに覆われていない前記半導体層の所定の領域に形
成された前記ソース領域と同一導電型のドレイン領域と
を備えることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 半導体基板の表面部の所要領域に第２導
電型のソース領域を形成する工程と、前記半導体基板の
表面上に第１導電型の半導体層を所要厚さに形成する工
程と、前記半導体層にその表面から前記ソース領域にま
で達する溝を形成する工程と、この溝の内面に第１ゲー
ト絶縁膜を形成する工程と、この第１ゲート絶縁膜内に
制御ゲートを埋設する工程と、この制御ゲート上に第２
ゲート絶縁膜を形成する工程と、この第２ゲート絶縁膜
及び前記半導体層の表面に形成された絶縁膜上にわたっ
て浮遊ゲートを形成する工程と、この浮遊ゲートを用い
た自己整合法により前記半導体層にドレイン領域を形成
する工程とを含むことを特徴とする不揮発半導体記憶装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337880A JP2819975B2 (ja) | 1992-11-26 | 1992-11-26 | 不揮発性半導体記憶装置及びその製造方法 |
| EP93309435A EP0601747B1 (en) | 1992-11-26 | 1993-11-25 | Nonvolatile memory device and method for manufacturing same |
| DE69316858T DE69316858T2 (de) | 1992-11-26 | 1993-11-25 | Nichtflüchtige Halbleiteranordnung und Verfahren zur ihrer Herstellung |
| KR93025441A KR0122090B1 (en) | 1992-11-26 | 1993-11-26 | Nonvolatile memory device with compensation for over-erasing operation |
| US08/157,568 US5371704A (en) | 1992-11-26 | 1993-11-26 | Nonvolatile memory device with compensation for over-erasing operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337880A JP2819975B2 (ja) | 1992-11-26 | 1992-11-26 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163925A JPH06163925A (ja) | 1994-06-10 |
| JP2819975B2 true JP2819975B2 (ja) | 1998-11-05 |
Family
ID=18312865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337880A Expired - Fee Related JP2819975B2 (ja) | 1992-11-26 | 1992-11-26 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5371704A (ja) |
| EP (1) | EP0601747B1 (ja) |
| JP (1) | JP2819975B2 (ja) |
| KR (1) | KR0122090B1 (ja) |
| DE (1) | DE69316858T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254651A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 半導体集積回路装置 |
| US5675161A (en) * | 1995-03-28 | 1997-10-07 | Thomas; Mammen | Channel accelerated tunneling electron cell, with a select region incorporated, for high density low power applications |
| US6096604A (en) * | 1999-08-04 | 2000-08-01 | Chartered Semiconductor Manufacturing Ltd | Production of reversed flash memory device |
| US6894343B2 (en) | 2001-05-18 | 2005-05-17 | Sandisk Corporation | Floating gate memory cells utilizing substrate trenches to scale down their size |
| US6936887B2 (en) * | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US6794236B1 (en) * | 2002-06-03 | 2004-09-21 | Lattice Semiconductor Corporation | Eeprom device with improved capacitive coupling and fabrication process |
| KR100591147B1 (ko) * | 2003-10-23 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 및 그 제조 방법 |
| KR100594307B1 (ko) * | 2004-12-24 | 2006-06-30 | 삼성전자주식회사 | 매몰된 컨트롤 게이트를 갖는 불휘발성 메모리 소자 및 그제조방법 |
| DE102006035949B4 (de) * | 2006-07-31 | 2009-11-26 | Bruker Biospin Ag | Vorrichtung und Verfahren zur Kompensation von Magnetfeldstörungen in Magnetfeldern mit hoher Feldhomogenität |
| US7696044B2 (en) * | 2006-09-19 | 2010-04-13 | Sandisk Corporation | Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches |
| US7646054B2 (en) * | 2006-09-19 | 2010-01-12 | Sandisk Corporation | Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches |
| US7642160B2 (en) * | 2006-12-21 | 2010-01-05 | Sandisk Corporation | Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches |
| US7800161B2 (en) * | 2006-12-21 | 2010-09-21 | Sandisk Corporation | Flash NAND memory cell array with charge storage elements positioned in trenches |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3660819A (en) * | 1970-06-15 | 1972-05-02 | Intel Corp | Floating gate transistor and method for charging and discharging same |
| JPS6276563A (ja) * | 1985-09-28 | 1987-04-08 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
| JPH07120717B2 (ja) * | 1986-05-19 | 1995-12-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US4864374A (en) * | 1987-11-30 | 1989-09-05 | Texas Instruments Incorporated | Two-transistor dram cell with high alpha particle immunity |
| JPH031574A (ja) * | 1989-05-29 | 1991-01-08 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| US5053842A (en) * | 1990-05-30 | 1991-10-01 | Seiko Instruments Inc. | Semiconductor nonvolatile memory |
| JPH04111470A (ja) * | 1990-08-31 | 1992-04-13 | Oki Electric Ind Co Ltd | 不揮発性半導体装置の製造方法 |
-
1992
- 1992-11-26 JP JP4337880A patent/JP2819975B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-25 EP EP93309435A patent/EP0601747B1/en not_active Expired - Lifetime
- 1993-11-25 DE DE69316858T patent/DE69316858T2/de not_active Expired - Fee Related
- 1993-11-26 KR KR93025441A patent/KR0122090B1/ko not_active IP Right Cessation
- 1993-11-26 US US08/157,568 patent/US5371704A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012640A (ko) | 1994-06-24 |
| EP0601747A3 (en) | 1995-01-18 |
| DE69316858T2 (de) | 1998-05-20 |
| JPH06163925A (ja) | 1994-06-10 |
| US5371704A (en) | 1994-12-06 |
| DE69316858D1 (de) | 1998-03-12 |
| EP0601747B1 (en) | 1998-02-04 |
| KR0122090B1 (en) | 1997-11-12 |
| EP0601747A2 (en) | 1994-06-15 |
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