JP3359406B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
およびドレイン領域を備えた半導体装置に関するもので
あり、特に製造工程数を削減し得る半導体装置の製造方
法に関するものである。より特定的には、電気的に書込
および消去を行なうことが可能なフラッシュメモリの製
造方法の改良に関するものである。
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。
造を示すブロック図を示している。フラッシュメモリ
は、行列状に配置されたメモリマトリクス100と、X
アドレスデコーダ200と、Yゲート300と、Yアド
レスデコーダ400と、アドレスバッファ500と、書
込回路600と、センスアンプ700と、入出力バッフ
ァ800と、コントロールロジック900とを含む。
配置された複数個のメモリトランジスタをその内部に有
する。メモリセルマトリクス100の行および列を選択
するためにXアドレスデコーダ200とYゲート300
とが接続されている。Yゲート300には、列の選択情
報を与えるYアドレスデコーダ400が接続されてい
る。Xアドレスデコーダ200とYアドレスデコーダ4
00には、それぞれアドレス情報が一時格納されるアド
レスバッファ500が接続されている。
動作を行なうための書込回路600と、データ出力時に
流れる電流値から“0”と“1”とを判定するセンスア
ンプ700が接続されている。書込回路600およびセ
ンスアンプ700には、それぞれ入出力データを一時格
納する入出力バッファ800が接続されている。アドレ
スバッファ500および入出力バッファ800には、フ
ラッシュメモリの動作制御を行なうためのコントロール
ロジック900が接続されている。コントロールロジッ
ク900は、チップイネーブル信号、アウトプットイネ
ーブル信号およびプログラム信号に基づいた制御を行な
う。
トリクス100の概略構成を示す等価回路図である。図
11を参照して、行方向に延びる複数本のワード線WL
1 、WL2 、…、WLi と、列方向に延びる複数本のビ
ット線BL1 、BL2 、…、BLj とが互いに直交する
ように配置され、マトリクスを構成する。各ワード線と
各ビット線との交点には、それぞれフローティングゲー
トを有するメモリトランジスタQ11、Q12、…、Qijが
配置されている。各メモリトランジスタのドレインは、
各ビット線に接続されている。メモリトランジスタのソ
ースは各ソース線S1 、S2 、…、Si に接続されてい
る。同一行に属するメモリトランジスタのソースは、図
示するように相互に接続されている。
つのメモリトランジスタの断面構造を示している。図示
するフラッシュメモリは、スタックゲート型と呼ばれて
いる。図13は、従来のスタックゲート型フラッシュメ
モリの平面的配置を示している。なお、本図において
は、便宜上後述する第1の導電層26、層間絶縁膜1
6、ビット線18を図示していない。図14は、図13
中のW−W線に沿って見た断面図である。これらの図を
参照して、従来のフラッシュメモリの構造について説明
する。
よりなる第1の絶縁膜2を介してm行n列のマトリクス
状に配置された(m×n)個のポリシリコンよりなるフ
ローティングゲート3が配置されている。このフローテ
ィングゲート3の隣接する2列にまたがる各列間ごと
に、素子分離領域9が形成されている。フローティング
ゲート3上には、SiO2 などよりなる第2の絶縁膜4
を介して各行ごとに行方向に延びるm本のポリシリコン
よりなるコントロールゲート25が形成されている。
ト3によって囲まれた領域の半導体基板1の主表面に
は、所定の深さにかけて不純物濃度5×1019/c
m3 、シート抵抗80Ω/□からなるn型のドレイン領
域13が形成されている。また、このドレイン領域13
を挟むフローティングゲート3の外側の領域の半導体基
板1の主表面には、所定の深さにかけて不純物濃度1×
1021/cm3 、シート抵抗50Ω/□からなるn型の
ソース領域14が形成されている。
トロールゲート25を覆い、かつドレイン領域13およ
びソース領域14に一部が重なるように形成された第3
の絶縁膜7および第4の絶縁膜15が形成されている。
5の側壁に沿って形成され、かつドレイン領域13に電
気的に接続されたポリシリコンよりなる第1の配線層2
6が設けられている。この第1の配線層26には、ドレ
イン領域13上においてさらに上向きに延びるように形
成された高融点金属材料、たとえばタングステン(W)
などからなる第2の配線層27が接続されている。第2
の配線層27は、層間絶縁膜16上に形成されたn本の
ビット線18に接続されている。層間絶縁膜16は、第
3の絶縁膜7、第4の絶縁膜15および第1の配線層2
6を覆うように形成されている。
図12を参照して説明する。まず書込動作においては、
n型ドレイン領域13に3〜7V程度の電圧VD 、コン
トロールゲート25に9〜13V程度の電圧VG が印加
される。さらに、n型ソース領域14およびp型半導体
基板1は、接地電位に保たれる。このとき、メモリトラ
ンジスタのチャネルには、数百μAの電流が流れる。ソ
ース領域14からドレイン領域13に流れた電子のう
ち、ドレイン領域13の近傍で加速された電子は、この
近傍で高いエネルギを有する電子、すなわちチャネルホ
ットエレクトロンとなる。この電子の一部は、酸化膜と
シリコン基板界面のエネルギ障壁を越え、図中矢印Aに
示すように、フローティングゲート3に注入される。こ
のようにして、フローティングゲート3に電子の蓄積が
行なわれると、メモリトランジスタのしきい値電圧Vth
が高くなる。このしきい値電圧Vthが所定の値よりも高
くなった状態が書込まれた状態、“0”と呼ばれる。
域14に7〜13V程度の電圧Vsが印加され、コント
ロールゲート25およびp型半導体基板1は接地電位に
保持される。n型ドレイン領域13は開放される。n型
ソース領域14に印加された電圧Vs による電界によ
り、図中矢印Bに示すようにフローティングゲート3中
の電子は、トンネル現象によって薄いゲート酸化膜2を
通過する。このようにして、フローティングゲート3中
の電子が引き抜かれることにより、メモリトランジスタ
のしきい値電圧Vthが低くなる。このしきい値電圧Vth
が所定の値よりも低い状態が、消去された状態、“1”
と呼ばれる。各メモリトランジスタのソースは、図11
に示すように接続されているので、この消去動作によっ
て、すべてのメモリセルを一括消去することは可能であ
る。
25に5V程度の電圧VG 、n型ドレイン領域13に1
〜2V程度の電圧VD が印加される。このとき、メモリ
トランジスタのチャネル領域に電流が流れるかどうかに
よって、すなわちメモリトランジスタがオン状態かオフ
状態かによって上記の“1”、“0”の判定が行なわれ
る。
フラッシュメモリの製造工程について、図15〜図30
を参照して説明する。図15〜図30は、図14に示さ
れた断面構造を得るまでのスタックゲート型フラッシュ
メモリの製造工程を順に示している。
主表面には、メモリセル領域および周辺回路領域が位置
する。まず、p型シリコン基板1の主表面全体に100
Å程度の酸化膜よりなる第1の絶縁膜2を形成する。こ
の第1の絶縁膜2上にCVD法により厚さ1000Å程
度の第1のポリシリコン層3を堆積する。その後、所定
のピッチでパターニングされたレジストをマスクとして
ポリシリコン3をエッチングする。このとき、周辺回路
領域上のポリシリコン層は除去される。
の絶縁膜4を形成する。第2の絶縁膜4は3層の積層膜
となっている。具体的には、まず膜厚100Å程度の酸
化膜を形成し、その上にCVD法により膜厚100Å程
度の窒化膜を形成し、さらにその上に膜厚100Å程度
の酸化膜を形成することにより、第2の絶縁膜4を形成
する。その後、メモリセル領域を除いて、周辺回路領域
上の第2の絶縁膜4を除去する。
第2のポリシリコン層25を形成し、さらにその上に第
3の絶縁膜7を形成する。この第3の絶縁膜7上に、メ
モリセル領域をすべて覆い、かつ周辺回路領域上におい
ては所定形状にパターニングされたレジスト28を形成
する。このレジスト28をマスクとしてエッチングを行
なうことによって、周辺回路領域のトランジスタのゲー
ト電極25が形成される。
た後、第3の絶縁膜7上に、周辺回路領域をすべて覆
い、かつ図16に示すような所定のパターン形状を有す
るレジスト29を形成する。このレジスト29をマスク
として異方性エッチングを行なうことによって、第3の
絶縁膜7、第2のポリシリコン層25、第2の絶縁膜
4、第1のポリシリコン層3を順次エッチングし、フロ
ーティングゲート3とコントロールゲート25とを形成
する。その後レジスト29を除去して、図17に示す状
態となる。
のレジストマスクの形状を概略的に示す平面図である。
コン基板1の主表面上にレジスト30を形成する。フロ
ーティングゲート3とコントロールゲート25との積層
構造およびレジスト30をマスクとして、シリコン基板
1中に砒素(As)を35keV、5.0×1014/c
m2 の条件で導入し、濃度5×1019/cm3 、シート
抵抗80Ω/□のn型不純物領域からなるドレイン領域
13を形成する。
た後、ドレイン領域13の表面をレジスト31で覆う。
フローティングゲート3とコントロールゲート25との
積層構造およびレジスト31をマスクとして、シリコン
基板1中に砒素(As)を35keV、1×1016/c
m2 の条件で導入し、濃度1×1021/cm3 、シート
抵抗50Ω/□のn型不純物領域からなるソース領域1
4を形成する。
た後、シリコン基板1の全面上に第4の絶縁膜15を形
成する。その後、異方性エッチングにより第4の絶縁膜
15をエッチングすることによって、図22に示すよう
に、フローティングゲート3とコントロールゲート25
との積層構造の側面にサイドウォール絶縁膜15を形成
する。
上に第5の絶縁膜32を形成する。その後、図24を参
照して、ドレイン領域13の上方のみに開口部を有する
レジスト33を形成し、このレジストをマスクとしてド
レイン領域13の上に位置する第5の絶縁膜32をエッ
チング除去する。
上にポリシリコン層26を堆積する。さらに、このポリ
シリコン層26の上に、ドレイン領域13を覆うように
形成されたレジスト34を形成する。
としてポリシリコン層26に対して異方性エッチングを
行なうことにより、ドレイン領域13に接続された第1
配線層26を形成する。図27を参照して、シリコン基
板1の全面にTEOSなどの層間絶縁膜16を堆積し、
約900℃でリフローを30分行なった後、表面の平坦
化を行なう。こうして、図28に示す層間絶縁膜16が
形成される。
に、ドレイン領域13の上方に孔を持つパターン形状の
レジスト35を形成する。このレジスト35をマスクと
して層間絶縁膜16を異方性エッチングすることによ
り、コンタクトホール27aを形成する。
aの内部に、高融点金属たとえばタングステン(W)な
どからなる第2の配線層27を形成し、その後、ビット
線18を形成することにより、スタックゲート型フラッ
シュメモリが完成する。
て従来技術の問題点を説明する。
モリを図示している。NOR型フラッシュメモリでは、
ドレイン近傍に発生したチャネルホットエレクトロンの
一部をフローティングゲートに注入することによって書
込動作を行なう。また、FN(Fowler Nordheim )トン
ネル現象を利用してフローティングゲートからソースへ
電子を引抜くことによって消去動作を行なう。
には、素子分離領域101が島状に配置されている。こ
の素子分離領域101と、フローティングゲート102
とによって囲まれた領域がドレイン領域103となり、
その他の領域がソース領域104となる。コントロール
ゲート105は、フローティングゲート102上を連続
的に延びている。図示していないビット線は、コンタク
ト部106でドレイン領域103に接続される。メモリ
トランジスタは、フローティングゲートおよびコントロ
ールゲートを積層した電極層と、ソース領域と、ドレイ
ン領域とによって構成される。
た断面図である。図示するメモリトランジスタ107
は、フローティングゲート102およびコントロールゲ
ート105を積層した電極層130と、ドレイン領域1
03と、ソース領域104とを備える。
物層103aと、この不純物層を取囲むp型(p+ )不
純物層103bとを含む。n型不純物層103aは、書
込特性向上のための最適濃度に設定される。最適な濃度
に設定されれば、急峻な電界勾配によってドレイン近傍
でのチャネルホットエレクトロンの発生を容易にする。
p型不純物層103bを形成する目的は、リーク電流の
抑制および耐圧向上のためである。
不純物層104aと、この不純物層を取り囲み、かつこ
の不純物層よりも低濃度のn型低濃度(n- )不純物層
104bとを含む。n型高濃度不純物層104aは、フ
ローティングゲート102と部分的に重なるようにされ
ている。n型高濃度不純物層104aは、消去特性向上
のための最適濃度に設定される。n型高濃度不純物層1
04aがフローティングゲート102と部分的に重な
り、かつ最適濃度に設定されれば、ソース領域104と
フローティングゲート102とのカップリングが高くな
り、FNトンネル現象で電子を引抜くことが容易にな
る。n型低濃度不純物層104bを形成するのは、ソー
ス線でのリーク電流の防止およびソース線の耐圧向上の
ためである。
aは、書込特性向上のためにチャネルホットエレクトロ
ンを容易に発生し得るような最適濃度に設定される。一
方、ソース領域104のn型高濃度不純物層104a
は、消去特性向上のためにFNトンネル現象を効率的に
生じさせるような最適濃度に設定される。ドレイン領域
103およびソース領域104は、ともにその目的が相
違することから、最適濃度も異なったものになる。一般
的に、ソース領域104のn型高濃度不純物層104a
は、ドレイン領域103のn型不純物層103aよりも
濃度が高くされる。
ジスタ107を得るための方法について説明する。
の主表面上には、フローティングゲート102およびコ
ントロールゲート105を積層した電極層130が間隔
をあけて形成されている。この状態で、レジスト111
を全面に堆積し、その後パターニングによってドレイン
領域となるべき半導体基板110の主表面を露出する。
に砒素(As)を35keV、5×1014cm-2、0°
回転の条件で注入する。さらに、臭素(B)を50ke
V、3×1013cm-2、45°回転の条件で注入する。
これにより、図34に示すように、n型不純物層103
aとp型不純物層103bとからなるドレイン領域10
3が形成される。
除去し、再度全面にレジスト112を堆積する。このレ
ジスト112は、図34に示すように、ソース領域とな
るべき半導体基板110の主表面を露出するようにパタ
ーニングされる。この状態で、半導体基板110中に砒
素(As)を35keV、5×1015cm-2、7°回転
の条件で注入する。さらにリン(P)を50keV、5
×1014cm-2、0°回転の条件で注入する。これによ
り、図32に示すように、n型高濃度不純物層104a
とn型低濃度不純物層104bとからなるソース領域1
04が形成される。
イン領域形成のイオン注入を行なうために、マスク合わ
せ工程と写真製版工程とが必要であり、それに加えて、
ソース領域形成のイオン注入のためにマスク合わせ工程
と写真製版工程とが必要となる。そのため、マスク枚数
が多くなり、工程数も多くなり、結果として製造コスト
が高くなってしまう。
ュメモリを図示している。DINOR型フラッシュメモ
リでは、FNトンネル現象を利用してフローティングゲ
ートからドレインへ電子を引抜くことによって書込動作
を行なう。また、FNトンネル現象を利用してチャネル
全面からフローティングゲートへ電子を注入することに
よって消去動作を行なう。
に、素子分離領域210と活性領域211とが交互に配
置されている。素子分離領域210とフローティングゲ
ート212とによって囲まれた活性領域は、交互にドレ
イン領域213およびソース線領域214となる。
線に沿って見た断面図である。図38および図39は、
図35中のZ−Z線に沿った見た断面図である。
の主表面に、フローティングゲート212とコントロー
ルゲート215とを積層した電極層216が、間隔をあ
けて形成されている。この状態で、ソース線領域214
となるべき半導体基板の主表面を露出したレジスト21
8を形成する。このレジスト218をマスクとして、素
子分離領域210のフィールド酸化膜をエッチングす
る。このエッチングによって、図36および図37に示
すように、ソース線領域214に位置するフィールド酸
化膜219は除去され、活性領域が露出することにな
る。
16をマスクとしてp型半導体基板217中に砒素(A
s)を35keV、5×1015cm-2、7°回転の条件
で注入する。この砒素の注入により、図39に示すよう
に、ドレイン領域213およびソース線領域214が同
時に形成される。
回のイオン注入で同時にドレイン領域213およびソー
ス線領域214を形成しているので、工程数を減らすこ
とができる。しかし、ドレイン領域213とソース線領
域214とを異なった構造にしたり、また異なった濃度
にしようとする場合には、上述の方法を採用することが
できない。
び写真製版工程を削減することのできる半導体装置の製
造方法を提供することである。
上に最適な構造を持つドレイン領域と、消去特性の向上
に最適な構造を持つソース領域とを備えた半導体装置の
製造方法を提供することである。
装置の製造方法では、第1導電型の半導体基板の主表面
上に、フローティングゲートとコントロールゲートとを
積層した電極層を形成する。次に、この電極層をマスク
としてソースおよびドレイン領域となるべき半導体基板
の主表面に同時にドレイン領域の形成に適した条件で第
1導電型不純物および第2導電型不純物を注入すること
によって、第2導電型不純物層と、それを取囲む第1導
電型不純物層とからなる1対の不純物領域を形成する。
次に、ドレイン領域となるべき一方の不純物領域をマス
クで覆った状態で、ソース領域となるべき他方の不純物
領域にソース領域の形成に適した条件で第2導電型の不
純物を注入し、さらに第1導電型不純物層を相殺するの
に適した条件で第2導電型の不純物を注入する。
ドレイン領域およびソース領域の両者に同時に不純物を
注入することによって、最適構造のドレイン領域を形成
している。その後ドレイン領域をマスクで覆った状態で
不純物を半導体基板中に注入することによって、最適構
造のソース領域を形成している。したがって、マスク合
わせ工程の数および写真製版工程の数を削減するととも
に、書込特性および消去特性に優れた半導体装置を得る
ことができる。
図示している。前述したように、NOR型フラッシュメ
モリでは、ドレイン近傍に発生したチャネルホットエレ
クトロンの一部をフローティングゲートに注入すること
によって書込動作を行ない、FNトンネル現象を利用し
てフローティングゲートからソースへ電子を引抜くこと
によって消去動作を行なっている。
主表面上には、下から順に第1絶縁膜302、フローテ
ィングゲートとなるべき第1ポリシリコン層303、第
2絶縁膜304、コントロールゲートの一部となるべき
第2ポリシリコン層305、コントロールゲートの一部
となるべき金属シリサイド層306、および第3絶縁膜
307が形成されている。この状態で、所定の形状にパ
ターニングされたレジスト308をマスクとして、第3
絶縁膜307をエッチングする。その後レジスト308
を除去し、パターニングされた第3の絶縁膜307をマ
スクとして、金属シリサイド層306、第2ポリシリコ
ン層305、第2絶縁膜304、第1ポリシリコン層3
03を順次エッチングし、フローティングゲート303
とコントロールゲート305、306とを積層した電極
層309を形成する。
マスクとして、メモリセルアレイ全面の活性領域に砒素
(As)を35keV、5×1014cm-2、0°回転の
条件で注入し、さらに臭素(B)を50keV、3×1
013cm-2、45°回転の条件で注入する。不純物注入
条件は、書込特性を向上し得るドレイン領域の形成に適
した条件で設定されている。
ように電極層309を挟んで1対の不純物領域310お
よび311が形成される。一方の不純物領域310はド
レイン領域となるべきものであり、n型(n+ )不純物
層310aと、この不純物層を取囲むp型(p+ )不純
物層310bとを有する。同様に、他方の不純物領域3
11も、n型不純物層311aと、この不純物層を取囲
むp型不純物層311bとを含む。
べき半導体基板301の主表面を露出したレジスト31
2を形成し、このレジスト312をマスクとして半導体
基板301中に砒素(As)を35keV、5×1015
cm-2、7°回転の条件で注入し、さらにリン(P)を
50keV、5×1014cm-2、0°回転の条件で注入
する。不純物注入の条件は、消去特性の向上に最適なソ
ース領域を形成するのに最適となるように設定されてい
る。この不純物注入によって、電極層309の形成直後
に砒素を注入することによって形成されたn型不純物層
311a(図3)の影響を無視できる。また、臭素
(B)の注入によって形成されたp型不純物層311b
(図3)は、上記n型不純物の注入によってほとんど消
失するが、電極層309の直下では依然として残ったま
まとなる。
基板301中にリン(P)を130keV、3×1013
cm-2、45°回転の条件で注入し、p型不純物層31
1bを完全に消失させる。このリンの注入条件は、p型
不純物層311bを相殺するのに適した条件となるよう
に設定されている。そのため、ドーズ量および回転角度
は同じである。リンは臭素よりも質量が小さいので、同
じ注入深さとなるように注入エネルギが高く設定されて
いる。
示す構造を得る。ソース領域313は、n型不純物層3
13aと、この不純物層を取り囲みかつより低濃度のn
型低濃度不純物層313bとを含む。
aは、チャネルホットエレクトロンの発生を容易にする
ような最適濃度に設定されている。また、ドレイン領域
310のp型不純物層310bは、リーク電流の抑制お
よび耐圧向上に寄与する。ソース領域313のn型不純
物層313aは、ソースとフローティングゲートとのカ
ップリングを高め、FNトンネル現象で電子を引抜きや
すくするような最適濃度に設定されている。ソース領域
313のn型低濃度不純物層313bは、ソース線での
リーク電流の防止およびソース線の耐圧向上に寄与す
る。
下に残ったp型不純物層311bを消失するために、所
定条件でリンを半導体基板中に注入している。もしもp
型不純物層311bが消失することなく残存したままで
あれば、ソースとフローティングゲートとのカップリン
グが極端に上昇し、FNトンネル現象による電子引抜き
量の制御が困難になる。そのため、消去動作において過
剰消去になる可能性が高い。したがって、高濃度のp型
不純物層311bを消失するための不純物注入が必要と
なる。
イン領域形成の際のマスク合わせ工程および写真製版工
程が不要となる。さらに、書込特性および消去特性に優
れた半導体装置が得られる。
ト直下に残った高濃度のp型不純物層311bを消失さ
せていたが、低濃度のp型不純物層として残すようにし
てもよい。その場合には、図4に示す状態で、リン
(P)を半導体基板中に130keV、2.5×1013
cm-2、45°回転の条件で注入する。電極層309の
形成直後の臭素(B)のドーズ量に比べてリン(P)の
ドーズ量がわずかに小さいので、図6に示すように、フ
ローティングゲート直下には低濃度のp型不純物層31
4が残る。
不純物層313aとチャネル領域との間に低濃度のp型
不純物層314が位置している。したがって、ソースと
フローティングゲートとの重なりの幅を正確に制御する
ことができ、FNトンネル現象による電子引抜き量を正
確に制御できる。こうして、図6に示した構造によれ
ば、消去特性を一層向上させることができる。
モリの製造工程を図示している。前述したように、DI
NOR型フラッシュメモリでは、FNトンネル現象を利
用してフローティングゲートからドレインへ電子を引抜
くことによって書込動作を行ない、FNトンネル現象を
利用してチャネル全面からフローティングゲートへ電子
を注入することによって消去動作を行なっている。
主表面上に、電極層402が間隔をあけて形成されてい
る。電極層402は、フローティングゲート403上に
絶縁膜を介してコントロールゲート404を積層した構
造を有する。この電極層402をマスクとして、p型半
導体基板401中に、砒素(As)を35keV、5×
1015cm-2、7°回転の条件で注入する。この不純物
注入の条件は、ドレイン領域の構造を最適化するように
設定されている。上記砒素の注入によって、電極層40
2の両側に不純物領域405および406が形成され
る。一方の不純物領域405はドレイン領域となる。
るべき半導体基板401の主表面を露出したレジスト4
07を形成し、このレジスト407をマスクとして、素
子分離領域のフィールド酸化膜をエッチングによって除
去する。
をマスクとして、半導体基板401中にソース領域を最
適化する条件で不純物を注入する。この不純物注入によ
って、消去特性の優れたソース領域408が得られる。
域形成のためのマスク合わせ工程および写真製版工程が
不要である。さらに、ドレイン領域およびソース領域の
形成に対してそれぞれ最適な条件で不純物注入を行なう
ことができる。
リの製造工程を図示するものであったが、不純物の注入
条件を変更してもよい。たとえば、電極層402を形成
した直後に半導体基板401中にリン(P)を30〜4
0keV、(1〜10)×1014cm-2の条件で注入
し、さらに砒素(As)を30〜40keV、(1〜1
0)×1015cm-2の条件で注入することにより、電極
層の両側に1対の不純物領域を形成してもよい。この条
件であれば、ドレイン領域の構造を最適化でき、リーク
電流を抑制し、耐圧を向上させることが可能になる。さ
らに、書込特性を改善することができる。その後、素子
分離領域のフィールド酸化膜をエッチング除去すること
によってソース線を形成した直後に、ソース領域となる
べき半導体基板の主表面中にリン(P)を30〜40k
eV、(1〜10)×1013/cm 2 の条件で注入す
る。このリンの注入によって、ソース線の耐圧が向上
し、リーク電流を抑制することができる。
シュメモリを例示として挙げたが、マスク合わせ工程お
よび写真製版工程の削減、ならびにドレイン領域および
ソース領域の最適化という観点で見れば、電界効果型ト
ランジスタにも適用可能である。
特性および消去特性に優れた半導体装置を得ることがで
きる。
工程および写真製版工程の数を削減することができる。
の構造およびソース領域の構造を最適化することができ
る。
注入を行なっている状態の断面図である。
ランジスタの断面図である。
純物層を有するメモリトランジスタの断面図である。
態を示す断面図である。
除去している状態を示す断面図である。
不純物を注入している状態を示す断面図である。
すブロック図である。
概略構成を示す等価回路図である。
構造を示す断面図である。
ある。
る。
造方法における第1工程を示す図である。
造方法における第2工程を示す図である。
造方法における第3工程を示す図である。
造方法における第2工程のレジストマスクの形状を示す
平面概略図である。
造方法における第4工程を示す図である。
造方法における第5工程を示す図である。
造方法における第6工程を示す図である。
造方法における第7工程を示す図である。
造方法における第8工程を示す図である。
造方法における第9工程を示す図である。
造方法における第10工程を示す図である。
造方法における第11工程を示す図である。
造方法における第12工程を示す図である。
造方法における第13工程を示す図である。
造方法における第14工程を示す図である。
造方法における第15工程を示す図である。
る。
っている状態の断面図である。
ている状態の断面図である。
である。
る。
断面図である。
る。
物注入を行なっている状態の断面図である。
コン層 305 コントロールゲートとなるべき第2ポリシリコ
ン層 306 コントロールゲートとなるべき金属シリサイド
層 309 電極層 310 ドレイン領域 310a n型不純物層 310b p型不純物層 311 不純物領域 311a n型不純物層 311b p型不純物層 313 ソース領域 313a n型不純物層 313b n型低濃度不純物層 314 低濃度のp型不純物層
Claims (1)
- 【請求項1】 第1導電型の半導体基板の主表面上に、
フローティングゲートとコントロールゲートとを積層し
た電極層を形成する工程と、 前記電極層をマスクとしてソースおよびドレイン領域と
なるべき半導体基板の主表面に同時にドレイン領域の形
成に適した条件で第1導電型不純物および第2導電型不
純物を注入することによって、第2導電型不純物層と、
それを取囲む第1導電型不純物層とからなる1対の不純
物領域を形成する工程と、 前記ドレイン領域となるべき一方の不純物領域をマスク
で覆った状態で、前記ソース領域となるべき他方の不純
物領域にソース領域の形成に適した条件で第2導電型の
不純物を注入し、さらに前記第1導電型不純物層を相殺
するのに適した条件で第2導電型の不純物を注入する工
程と、 を備えた半導体装置の製造方法。
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---|---|---|---|
JP33310293A JP3359406B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP33310293A JP3359406B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
---|---|
JPH07193148A JPH07193148A (ja) | 1995-07-28 |
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JP33310293A Expired - Fee Related JP3359406B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102184896A (zh) * | 2011-04-06 | 2011-09-14 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
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-
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- 1993-12-27 JP JP33310293A patent/JP3359406B2/ja not_active Expired - Fee Related
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