JP2710194B2 - 不揮発性半導体記憶素子とその製造方法 - Google Patents
不揮発性半導体記憶素子とその製造方法Info
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Description
子とその製造方法に関し、特に浮遊ゲート電極を有する
不揮発性半導体記憶素子とその製造方法に関する。
子として、半導体基板表面部のソース領域とドレイン領
域とで挟まれた領域上に、第1のゲート絶縁膜を介して
浮遊ゲート電極を設け、さらにその上に第2ゲート絶縁
膜を介して浮遊ゲート電極と容量結合する制御ゲート電
極を形成した電界効果トランジスタ(EPROM)が知
られている。この記憶素子では、浮遊ゲート電極の電荷
蓄積状態の相違によるしきい値電圧の相違をデータの
“0”、“1”として記憶する。
制御ゲート電極を正の高電位にして基板表面にチャネル
を形成し、ドレイン領域に正の電圧を印加する。この
時、チャネル内を走行する電子は、チャネル上に発生し
た高電界によりエネルギーを受け、第1ゲート絶縁膜に
よるポテンシャル障壁を超えて浮遊ゲート電極に注入さ
れる。このように浮遊ゲート電極に電子が注入された状
態を書き込み状態とするこの書き込み動作において、書
き込み電圧を低くすることはきわめて重要である。例え
ば、電気的に書き込みを行い、電気的に全ビットを一括
消去するフラッシュメモリの市場においては、現在の1
2V/5V二電源から5V単一電源化または3V単一電
源化への移行に対して強い要求があるが、そのためには
書き込み動作における低電圧化が必要である。
るための半導体記憶素子として、ソース領域とゲート電
極直下部との間にオフセット領域のある浮遊ゲート型電
界効果トランジスタが提案されている。この素子につい
ては、アイイーディーエム・テクニカル・ダイジェスト
誌(IEDM Technical Digest)、
第584頁−第587頁、1986年、アイイーイーイ
ー・エレクトロン・デバイス・レターズ誌(IEEE
Electron Device Letters)、
第EDL−7巻、第540頁−第542頁、アイイーデ
ィーエム・テクニカル・ダイジェスト誌(IEDM T
echnical Digest)、第315頁−第3
18頁、1991年、アイイーイーイー・エレクトロン
・デバイス・レターズ誌(IEEE Electron
Device Letters)、第13巻、第46
5頁−第467頁、1992年などに紹介されている
が、その動作によりSIEPROM(ソース・サイド・
インジェクション(Source−Side Inje
ction EPROM))と呼ばれている。
図である。P型シリコン基板1のドレイン領域10Dと
ソース領域10Sとで挟まれた部分の表面に浮遊ゲート
電極4bが第1ゲート絶縁膜3を介しドレイン領域10
Dにオーバーラップし、かつソース領域10Sに対して
オフセット領域(LOFF)を有した位置に形成され、
浮遊ゲート電極4bに第2ゲート絶縁膜5を介して制御
ゲート電極6aが形成されている。この素子では、オフ
セット領域(LOFF)が高抵抗であるため、制御ゲー
ト電極6a、ドレイン領域10Dに印加する電圧が比較
的低くても、ソース側のチャネル部に強い電界集中が起
こり、この高電界によりエネルギーを得たホットエレク
トロンを浮遊ゲート電極4bに注入することができる。
なお、消去はF−Nトンネル電流により浮遊ゲート電極
から電子を放出することにより行なう。
としきい値電圧との関係(書込み特性)を実測した。
の酸窒化シリコン膜からなる第1ゲート絶縁膜3、膜厚
150nmの浮遊ゲート電極4b、膜厚20nmの酸化
シリコン膜からなる第2ゲート絶縁膜5、膜厚200n
mの制御ゲート電極6aを形成したのち、ソース領域1
0S、ドレイン領域10Dを加速電圧70keV、注入
密度3×1015cm−2で砒素を注入後、900℃、
30分の熱拡散により形成した。このイオン注入に際し
ては、ドレイン側はゲート電極と自己整合的に、ソース
側はゲート電極とソース間にオフセット長LOFFのイ
オン注入マスクを設けることにより行い、SIEPRO
M構造を形成した。
6μm、ゲート幅0.8μmのSIEPROMの書込み
特性の実測値を示すグラフである。オフセット長L
OFFの増加に伴い書き込み速度は向上する。
SIEPROMの解折結果を述べる。
0.5μm、LOFF=0.2μmのSIEPROMに
ついて、書き込み動作初期における電位φとチャネル表
面におけるチャネル方向電界強度EXをそれぞれ計算し
た結果である。書き込み動作時の電圧として、制御ゲー
ト電極の電位VCGが12V、ドレイン電圧VDが3
V、ソース電圧VSが0V、基板電圧VBが0Vであ
る。書き込み動作初期の浮遊ゲート電極の電位VFGは
6.6Vである。さて、図13(b)に示されるよう
に、チャネル方向電界強度EXは、ソース側の端部で鋭
いピークEmをもつ。同様に2次元デバイスシミュレー
タにより求めた、LOFF=0〜0.2μmのSIEP
ROMについてのEmの値を図14に示す。ここで明ら
かなように、SIEPROMでは書き込み動作時に発生
するチャネル上の電界はオフセット長LOFFにより決
定され、チャネル上の最大電界強度EmはLOFFの増
加に伴い増大する。
よれば、例えば、アイイーイーイー・トランザクション
・オン・エレクトロン・デバイセス誌(IEEE Tr
ansaction on Electron Dev
ices)第ED−31巻、第1116頁−第1125
頁、1982年)に示されているように、
電流、φb はシリコン−酸化シリコン膜間のポテンシャ
ル障壁、λは電子の散乱平均自由行程、P(EOX)はシ
リコン−酸化シリコン膜界面で酸化シリコン膜中に注入
された電子が酸化シリコン膜内部へ流入する確率、Cは
定数である。上式によれば、書き込み時のゲート電流I
g を増加させるためにはEm の増加が有効である。図1
4に示した計算結果を考えると、LOFF を大きくし、E
m を増大させることにより、SIEPROMの書き込み
速度を向上することができる。これは図12に示した測
定結果と一致する。
このSIEPROMにおける書き込み動作時のチャネル
上の電界は物理的なオフセット長により決定される。書
き込み電圧を低くするためには、オフセット長LOFF
を長くとり、チャネル上の電界強度を大きくする必要が
ある。しかし、オフセット長LOFFの増大は素子の読
み出し電流を減少させ、素子面積を増加させてしまい、
高速読み出しが可能な微細素子の設計を行う上での障害
となる。また、素子性能のバラツキを抑えるため、オフ
セット長LOFFを精密制御することが要求されるが、
製造プロセス技術が同じ場合、オフセットの形成工程の
ない通常のEPROMに比べ、歩留まりが低下してしま
う。
体記憶素子は、半導体基板表面部のP型領域にそれぞれ
選択的に形成されたN型のドレイン領域およびソース領
域と、前記ドレイン領域とソース領域とで挟まれた前記
P型領域の表面を第1ゲート絶縁膜を介して選択的に被
覆する浮遊ゲート電極および前記浮遊ゲート電極表面に
第2ゲート絶縁膜を介して被着された制御ゲート電極と
を有し、前記ソース領域と前記浮遊ゲート電極直下部と
の間に、オフセット領域が設けられた3端子の電界効果
トランジスタでなる不揮発性半導体記憶素子において、
前記オフセット領域に前記P型領域より高濃度のP+ 型
領域が設けられているというものである。
製造方法は、表面部にP型領域を有する半導体基板に素
子分離構造体を形成して素子形成領域を区画する工程
と、前記素子形成領域の前記半導体基板表面を被覆して
第1ゲート絶縁膜を形成し第1の導体膜を堆積し前記第
1の導体膜を前記素子形成領域とその近傍上に残してパ
ターニングして浮遊ゲート用導体膜を形成する工程と、
前記浮遊ゲート用導体膜を被覆して第2ゲート絶縁膜を
形成し第2の導体膜を堆積したのち前記第2の導体膜、
第2ゲート絶縁膜および浮遊ゲート用導体膜をパターニ
ングして前記素子形成領域の中央部を横断する積層ゲー
ト構造体を形成する工程と、前記積層ゲート構造体の設
けられていない前記素子形成領域の一方であるソース形
成領域に所定のイオンを注入してP+型領域を形成する
工程と、前記積層ゲート構造体の前記ソース形成領域側
の側面にスペーサを形成しイオン注入を行ないN型のソ
ース領域およびドレイン領域を形成する工程とを有する
というものである。
あっても、P+型領域の不純物濃度によりオフセット領
域の抵抗値を設定できるので、従来基板P型領域の不純
物濃度とオフセット長とにより設定していた場合に比
べ、より幅広く自由に行える。その結果、書き込み動作
時により大きなチャネル方向電界強度の最大値Emを得
ることができ、書き込み速度を増加することができる。
すなわち、オフセット長を大きくとることなく、書き込
み電圧を低くすることが可能となる。
とドライエッチングとによって決定されるオフセット長
で書き込み特性が定まっていたが、上述した手段によれ
ば、イオン注入と熱拡散とにより定まるP+型領域の不
純物濃度に応じたオフセット長を選択することができ、
プロセス設計の自由度が増し書き込み特性の揃った素子
の製造を行うことができる。
説明する。
チップの断面図である。
m−3のP型シリコン基板1(あるいはP−型シリコン
基板にPウェルを形成したものでもよく、その場合はP
ウェルの表面部の濃度が2×1015cm−3)の表面
部に選択的に形成されたN型のドレイン領域10Dおよ
びソース領域10Sと、ドレイン領域10Dとソース領
域10Sとで挟まれたP型シリコン基板領域の表面を第
1ゲート絶縁膜3(厚さ10nmの酸化シリコン膜)を
介して選択的に被覆する浮遊ゲート電極4bおよび浮遊
ゲート電極4b表面に第2ゲート絶縁膜5(厚さ20n
mの酸化シリコン膜)を介して被着された制御ゲート電
極6aとを有し、ソース領域10Sと浮遊ゲート電極4
b直下部との間に、オフセット領域(オフセット長L
OFF)が設けられた不揮発性半導体記憶装置におい
て、前述のオフセット領域にP型シリコン基板1より高
濃度のP+型領域13が設けられているというものであ
る。
13μm、ソース・ドレイン領域を加速電圧70ke
V、注入密度3×1015cm−2で砒素をイオン注入
後、900℃、30分の熱拡散により形成し、P+型領
域を加速電圧70keV、注入密度4×1013cm
−2でボロンを注入後、900℃、30分の熱拡散によ
り形成した。
Mの書き込み特性を示すグラフである。ゲート長0.6
μm、ゲート幅0.8μm、LOFF=0.13μmの
素子に、VCG=12V、VD=3V、VS=VB=0
Vの条件で書き込みを行なったときのしきい値電圧V
TMの変化の実測値を示す。
ボロン注入量と書き込み電圧VDWおよび書き込み電流
IDWとの関係を示す図である。ここでVDWおよびI
DWは、書き込み開始電圧、電流でホットエレクトロン
を浮遊ゲート電極に注入するのに必要な最小のドレイン
電圧、電流である。
効率がよくなることが判る。あるいは、書き込み効率を
同じにするのにより小さなオフセット長でよいことにな
る。
ROMの書き込み動作初期における電位φの分布とチャ
ネル方向電界強度EXのシミュレーション結果を示すグ
ラフである。EXはチャネル表面(図3(a)の深さ
1.10μmのところ)での値であり、ゲート長0.5
μm、LOFF=0.1μm、書き込み動作時の電圧
は、制御ゲート電極の電位VCGが12V、ドレイン電
圧VDが3V、ソース電圧VSが0V、基板電圧VBが
0Vである。
上のチャネル方向電界強度EXは、ソース側の端部で鋭
いピークEmをもつ。このピーク強度Emは、図13
(b)に示されるLOFF=0.2μmの従来のSIE
PROMの場合と同程度である。すなわち、小さいオフ
セット長LOFFで、大きなチャネル方向最大電界強度
Emを得ることが可能である。
る。
断面図である。
ソース領域10sに連結してN−型ソース領域14が設
けらている。その他は第1の実施例に準じる。P+型領
域13aの形成条件は第1の実施例と同じであり、N−
型ソース領域は加速電圧40keV、注入密度4×10
13cm−2でリンを注入後、400℃、30分の熱拡
散を行なって形成する。
イオン注入濃度と読み出し電流および書き込み時間との
関係を示すグラフである。ここで、読み出し電流は、V
CG=12V、VD=1V、VS=VB=0Vのときの
ドレイン電流値(IDS)、書き込み時間は、VCG=
12V、VD=3V、VS=VB=0Vで書き込みを行
なったとき、しきい値電圧が1Vから6Vに変化するの
に必要な時間である。N−型ソース領域の不純物濃度を
増加させることによって、書き込み速度をそれほど減少
させることなく、読み出し電流を増やすことが可能とな
ることが判る。これは、セルの高速読み出しにきわめて
重要である。このように、読み出し電流を増加させ、同
時に、書き込み速度も第1の実施例より劣るとはいえ大
きく保つことができるのは、オフセット領域の抵抗値は
小さくなるとはいえN−型ソース領域とP+型領域とが
交差するあたり(図4のA点)において不純物プロファ
イルが急峻であるため、なお、書き込み時に多きなEm
を得ることができるからである。
明する。
度2×1015cm−3のP型シリコン基板1(あるい
はP−型シリコン基板にPウェルを形成したものでもよ
い)を用意し、素子分離構造体としてトレンチやフィー
ルド酸化膜2を形成して素子形成領域を区画し、素子形
成領域上に第1のゲート絶縁膜1、第1の導体膜4を順
次成長する。例えば、第1ゲート絶縁膜1は厚さ10n
mの酸窒化シリコン膜、第1の導体膜4は不純物をドー
プした厚さ150nmのポリシリコン膜を使うことがで
きる。
体膜4をパターニングして素子形成領域とその近傍を覆
う浮遊ゲート用導体膜4aとした後に、第2ゲート絶縁
膜5を成長し、続いて、第2の導体膜6を成長する。こ
こで、第2ゲート絶縁膜5としては、例えば、厚さ20
nmのONO三層膜(酸化シリコン膜/窒化シリコン膜
/酸化シリコン膜)を使い、第2の導体膜6としては、
厚さ200nmのタングステンポリサイド膜(タングス
テンシリサイド膜/ポリシリコン膜)を使うことができ
る。
体膜6、第2ゲート絶縁膜5、浮遊ゲート用導体膜4a
を順次異方性ドライエッチングにてパターニングするこ
とにより、浮遊ゲート電極4b、第2ゲート絶縁膜5お
よび制御ゲート電極6aからなる積層ゲート構造体を形
成する。この積層ゲート構造体は素子形成領域の中央部
を横断し、制御ゲート電極は制御ゲート電極配線と連結
した形に加工されるのが普通である。
スト膜を基板表面全面に塗布した後、光リソグラフィー
によりソース形成領域16上を開孔し、ボロンイオン
(B+)を加速エネルギー70keV、密度4×10
13cm−2、傾斜角度60°で回転イオン注入する。
さらに、リンイオン(P+)を加速エネルギー40ke
V、密度4×1013cm−2でイオン注入する。
後、窒素雰囲気中で900℃、30分の熱処理を行い、
イオン注入したボロンおよびリンを活性化し、図8
(a)に示すように、P+型領域13aとその表面部に
N−型ソース領域17を形成する。
nm酸化シリコン膜7および厚さ120nmのポリシリ
コン膜を、例えば、段差被覆性のよい化学気相成長法
(以下、CVDと略す)により順次に形成する。
コン膜8を例えばCl2とHBrとの混合ガスによる選
択性の異方性ドライエッチングによりエッチングするこ
とにより、積層ゲート構造体の側壁に酸化シリコン膜7
を介してポリシリコンのスペーサ8aを形成する。
ジスト膜9を全面に塗布した後、光リソグラフィーによ
りドレイン形成領域18上を開孔し、等方性ドライエッ
チングまたはウェットエッチングにより、ドレイン側に
形成されたポリシリコンのスペーサ8aを除去する。こ
のとき、ポリシリコンのエッチングは、下地となる酸化
シリコン膜7とのエッチング選択比が高いSF6などを
用いる。
図10に示すように、砒素イオン(As+)を加速エネ
ルギー70keV、密度3×1015cm−2でイオン
入し、次いで窒素雰囲気中で900℃、30分の熱処理
を行い、ソース領域10S、ドレイン領域10Dを形成
する。
型ソース領域をP+ 型領域13aで包んだソース・ポケ
ット構造を実現することができる。
のスペーサ8aを除去し、図4に示すように、層間絶縁
膜11を形成し、制御ゲート電極6a、ソース領域10
S、ドレイン領域10D上にそれぞれコンタクト孔を開
孔し、金属配線12CG、12S、12Dを形成する。
ト長LOFFはソース側に形成されたポリシリコンのス
ペーサ8aの幅、すなわち、ポリシリコン膜8の膜厚に
より決定される。ソース側の不純物拡散領域の寸法、濃
度は、製造プロセスにおいて、ポリシリコン膜の膜厚と
P+型領域およびN−型ソース領域の形成におけるイオ
ン注入条件と熱処理条件で決定される。これは、従来例
においては、ポリシリコン膜8の膜厚で決定されるオフ
セット長だけでオフセット領域の抵抗値が定まるのに比
較すると設計の自由度が増し、特性のバラツキを少なく
することが可能となる。
の実施例の製造方法におけるリンイオンの注入を省略す
ればよい。また、ボロンイオンの注入は斜めイオン注入
を行なう必要はない(第1の実施例は垂直方向からの注
入によった)。
ト電極を有する不揮発性半導体記憶素子において、ドレ
イン領域を浮遊ゲートに対して一部オーバーラップして
隣接して設け、ソース領域が浮遊ゲート電極と重ならな
いようにオフセット領域を設けて、このオフセット領域
下に、高濃度のP+型領域を備えたため、オフセット長
を大きくすることなくオフセット領域下の抵抗値設定を
幅広く自由に行え、したがって、書き込み電圧を低くで
きるという効果を有している。また、オフセット領域下
の抵抗設定をイオン注入と熱拡散とにより行うことがで
き、プロセス設計を容易にし、安定した製造を行なうこ
とができる。
関係を示すグラフ(図2(a))およびボロン注入量と
書き込み開始電圧、電流との関係を示す図(図2
(b))である。
(図3(a))およびチャネル方向電界強度を示すグラ
フ(図3(b))である。
流および書き込み時間との関係を示すグラフである。
(b)に分図して示す工程順断面図である。
(a),(b)に分図して示す工程順断面図である。
(a),(b)に分図して示す工程順断面図である。
(a),(b)に分図して示す工程順断面図である。
断面図である。
係を示すグラフである。
3(a))およびチャネル方向電界強度を示すグラフ
(図13(b))である。
値Emとオフセット長LOFFとの関係を示すグラフで
ある。
Claims (4)
- 【請求項1】 半導体基板表面部のP型領域にそれぞれ
選択的に形成されたN型のドレイン領域およびソース領
域と、前記ドレイン領域とソース領域とで挟まれた前記
P型領域の表面を第1ゲート絶縁膜を介して選択的に被
覆する浮遊ゲート電極および前記浮遊ゲート電極表面に
第2ゲート絶縁膜を介して被着された制御ゲート電極と
を有し、前記ソース領域と前記浮遊ゲート電極直下部と
の間にオフセット領域が設けられた3端子の電界効果ト
ランジスタでなる不揮発性半導体記憶素子において、前
記オフセット領域に前記P型領域より高濃度のP+ 型領
域が設けられていることを特徴とする不揮発性半導体記
憶素子。 - 【請求項2】 前記P+型領域の表面部に前記ソース領
域に連結して低濃度ソース領域が設けられかつ前記P+
型領域がソース・ポケット構造を有している請求項1記
載の不揮発性半導体記憶素子。 - 【請求項3】 表面部にP型領域を有する半導体基板に
素子分離構造体を形成して素子形成領域を区画する工程
と、前記素子形成領域の前記半導体基板表面を被覆して
第1ゲート絶縁膜を形成し第1の導体膜を堆積し前記第
1の導体膜を前記素子形成領域との近傍上に残してパタ
ーニングして浮遊ゲート用導体膜を形成する工程と、前
記浮遊ゲート用導体膜を被覆して第2ゲート絶縁膜を形
成し第2の導体膜を堆積したのち前記第2の導体膜、第
2ゲート絶縁膜および浮遊ゲート用導体膜をパターニン
グして前記素子形成領域の中央部を横断する積層ゲート
構造体を形成する工程と、前記積層ゲート構造体の設け
られていない前記素子形成領域の一方であるソース形成
領域に所定のイオンを注入してP+型領域を形成する工
程と、前記積層ゲート構造体の前記ソース形成領域側の
側面にスペーサを形成しイオン注入を行ないN型のソー
ス領域およびドレイン領域を形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶素子の製造方法。 - 【請求項4】 前記P+型形成領域を形成する工程の代
りに、前記ソース形成領域に、N型不純物イオンの注
入、回転イオン注入法によるP型不純物イオンの導入お
よび熱処理を行ない、前記P+型領域およびその表面部
に低濃度ソース領域を形成する工程を有する請求項3記
載の不揮発性半導体記憶素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5273263A JP2710194B2 (ja) | 1993-09-24 | 1993-09-24 | 不揮発性半導体記憶素子とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5273263A JP2710194B2 (ja) | 1993-09-24 | 1993-09-24 | 不揮発性半導体記憶素子とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0794609A JPH0794609A (ja) | 1995-04-07 |
JP2710194B2 true JP2710194B2 (ja) | 1998-02-10 |
Family
ID=17525400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5273263A Expired - Lifetime JP2710194B2 (ja) | 1993-09-24 | 1993-09-24 | 不揮発性半導体記憶素子とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2710194B2 (ja) |
Families Citing this family (4)
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---|---|---|---|---|
KR100278661B1 (ko) * | 1998-11-13 | 2001-02-01 | 윤종용 | 비휘발성 메모리소자 및 그 제조방법 |
KR100632651B1 (ko) * | 2005-09-15 | 2006-10-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
JP4314252B2 (ja) | 2006-07-03 | 2009-08-12 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
JP5458526B2 (ja) | 2008-08-08 | 2014-04-02 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2717543B2 (ja) * | 1988-06-02 | 1998-02-18 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリの製造方法 |
-
1993
- 1993-09-24 JP JP5273263A patent/JP2710194B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0794609A (ja) | 1995-04-07 |
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