JP5503843B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
1−1.構造
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構造を示す平面図である。図1では、各ゲートの配置や延在方向が概略的に示されており、上層配線等の図示は省略されている。本実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルMCがアレイ状に配置されたメモリセルアレイ100を備えている。各メモリセルMCは、複数のゲートを有する電界効果型トランジスタ(メモリセルトランジスタ)である。より詳細には、各メモリセルMCは、消去ゲートEG、選択ゲートSLG、プログラムゲートPG、浮遊ゲートFG、及びソース線SLを備えている。
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。図3〜図10には、各製造工程でのXY平面構造、A−A’断面構造、及びB−B’断面構造が示されている。
次に、本実施の形態に係る不揮発性半導体記憶装置の動作を説明する。
データプログラムは、CHE方式で実現される。特に、CHE方式の一種であるソースサイド注入(SSI: Source Side Injection)方式で行われる。図18は、データプログラム動作時の印加電位の一例を示している。例えば、選択ゲートSLG、プログラムゲートPG、消去ゲートEG、ソース線SL、ビット線(第2拡散領域70)のそれぞれへの印加電位は、2V、6V、0V、6V、0.3Vである。このとき、第1拡散領域50はドレインとして機能し、一方、第2拡散領域70はソースとして機能する。第2拡散領域70から放出された電子は、チャネル領域CNL中で加速されホットエレクトロンとなる。特に、選択ゲートSLGと浮遊ゲートFGの間の境界近傍では、それらの間の強電界により、多数のホットエレクトロンが生成される。生成されたホットエレクトロンの一部が、浮遊ゲートFGに注入される。その結果、メモリセルトランジスタの閾値電圧が増加する。
データ消去は、FNトンネル方式で実現される。図19は、データ消去動作時の印加電位の一例を示している。例えば、選択ゲートSLG、プログラムゲートPG、消去ゲートEG、ソース線SL、ビット線(第2拡散領域70)のそれぞれへの印加電位は、0V、0V、8V、0V、0Vである。つまり、消去ゲートEGには、高電位が印加される。その結果、FNトンネリングにより、浮遊ゲートFG中の電子がトンネル絶縁膜20を通して消去ゲートEGに引き抜かれる。これにより、メモリセルトランジスタの閾値電圧が減少する。
図20は、データ読み出し動作時の印加電位の一例を示している。例えば、選択ゲートSLG、プログラムゲートPG、消去ゲートEG、ソース線SL、ビット線(第2拡散領域70)のそれぞれへの印加電位は、2V、2V、0V、0V、0.5Vである。このとき、第1拡散領域50はソースとして機能し、一方、第2拡散領域70はドレインとして機能する。プログラム状態のメモリセルトランジスタの閾値電圧は高いため、読み出し電流は流れにくい。一方、消去状態のメモリセルトランジスタの閾値電圧は低いため、読み出し電流が流れやすい。読み出し電流を所定のリファレンスレベルと比較することによって、データの判定が可能である。
本実施の形態によれば、データ消去用の消去ゲートEGが独立して設けられる。データ消去時には、その消去ゲートEGに高電位が印加されるため、選択ゲートSLGには高電位を印加する必要が無い。従って、信頼性の観点から選択ゲートSLG直下の第2ゲート絶縁膜60を厚くする必要が無くなり、第2ゲート絶縁膜60をできるだけ薄くすることが可能となる。このことは、読み出し電流の増加と読み出し速度の向上に寄与する。
本実施の形態に係る不揮発性半導体記憶装置の構造は、上述のものに限られない。例えば図21に示されるように、STI構造5が半導体基板1の表面から突出している場合、消去ゲートEGの全体がその突出部内だけに形成されていてもよい。この場合、消去ゲートEGの全体は半導体基板1の表面より上に位置するが、浮遊ゲートFGの斜め下に位置していることには変わりなく、同じ効果が得られる。製造工程も同様である。トレンチ(FGスリット)15の深さを調整するだけで、図21で示された構造が得られる。
本発明の第2の実施の形態では、プログラムゲートPGが省略される。第1の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
5 STI構造
10 第1ゲート絶縁膜
11 FG材料膜
12 絶縁膜
15 トレンチ(FGスリット)
20 トンネル絶縁膜
21 EG材料膜
25 保護絶縁膜
27 絶縁膜
30 ONO膜
31 PG材料膜
40 保護絶縁膜
45 保護絶縁膜
50 第1拡散領域
51 SL材料膜
55 保護絶縁膜
60 第2ゲート絶縁膜
61 SLG材料膜
70 第2拡散領域
75 サイドウォール
81 シリサイド膜
82 シリサイド膜
83 シリサイド膜
84 シリサイド膜
85 シリサイド膜
90 層間絶縁膜
91 コンタクト
92 コンタクト
100 メモリセルアレイ
MC メモリセル
DMC ダミーセル
CNL チャネル領域
FG 浮遊ゲート
PG プログラムゲート
EG 消去ゲート
SLG 選択ゲート
SL ソース線(ソースプラグ)
EL 消去線
Claims (13)
- 半導体基板と、
前記半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成された選択ゲート及び浮遊ゲートと、
前記浮遊ゲートの上面より下方に位置するように、前記浮遊ゲートと自己整合的に前記半導体基板中に形成され、前記浮遊ゲートとの間に形成されたトンネル絶縁膜を介して前記浮遊ゲートの下面の端部と対向する凹部を有する消去ゲートと
を備え、
前記浮遊ゲート中の電子は、FNトンネル方式により、前記トンネル絶縁膜を通して前記消去ゲートに引き抜かれる
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって、
前記消去ゲートの少なくとも一部は、前記半導体基板中に形成された素子分離構造内に埋め込まれている
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって、
更に、
前記半導体基板の表面から突出するように形成された素子分離構造と、
前記素子分離構造中に形成されたトレンチと、
前記トレンチの内壁上に形成された前記トンネル絶縁膜と
を備え、
前記消去ゲートは、前記トレンチ内に埋め込まれるように、前記トンネル絶縁膜上に形成されている
不揮発性半導体記憶装置。 - 請求項3に記載の不揮発性半導体記憶装置であって、
前記浮遊ゲートは、
隣り合う前記素子分離構造間に挟まれる下方部と、
前記下方部の上に形成され、前記素子分離構造の一部と重なる上方部と
を有し、
前記消去ゲートの前記凹部は、前記トンネル絶縁膜を介して、前記上方部の下面の端部と対向している
不揮発性半導体記憶装置。 - 請求項1乃至4のいずれか一項に記載の不揮発性半導体記憶装置であって、
更に、前記浮遊ゲート上に絶縁膜を介して形成されたプログラムゲートを備える
不揮発性半導体記憶装置。 - 請求項1乃至5のいずれか一項に記載の不揮発性半導体記憶装置であって、
更に、
前記チャネル領域を挟むように前記半導体基板中に形成された第1拡散領域及び第2拡散領域と、
前記第1拡散領域につながるプラグと
を備え、
前記プラグの上面はシリサイド化されている
不揮発性半導体記憶装置。 - 複数のメモリセルがアレイ状に配置されたメモリセルアレイを具備し、
前記複数のメモリセルの各々は、
半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成された選択ゲート及び浮遊ゲートと、
前記浮遊ゲートの上面より下方に位置するように、前記浮遊ゲートと自己整合的に前記半導体基板中に形成され、前記浮遊ゲートとの間に形成されたトンネル絶縁膜を介して前記浮遊ゲートの下面の端部と対向する凹部を有する消去ゲートと
を備え、
前記浮遊ゲート中の電子は、FNトンネル方式により、前記トンネル絶縁膜を通して前記消去ゲートに引き抜かれ、
前記消去ゲートは、前記複数のメモリセルのうち第1方向に沿って並ぶ所定数のメモリセルに対して共通に設けられている
不揮発性半導体記憶装置。 - 請求項7に記載の不揮発性半導体記憶装置であって、
更に、前記第1方向に延在するように前記半導体基板中に形成された素子分離構造を備え、
前記消去ゲートの少なくとも一部は、前記素子分離構造内に埋め込まれている
不揮発性半導体記憶装置。 - 請求項7又は8に記載の不揮発性半導体記憶装置であって、
前記選択ゲートは、前記第1方向と直交する第2方向に延在するように形成されている不揮発性半導体記憶装置。 - 請求項7乃至9のいずれか一項に記載の不揮発性半導体記憶装置であって、
前記所定数のメモリセルの端に位置するメモリセルは、ダミーセルであり、
前記所定数のメモリセルに対して共通に設けられた前記消去ゲートは、前記ダミーセルの前記選択ゲートに電気的に接続されている
不揮発性半導体記憶装置。 - (A)半導体基板中に素子分離構造を形成する工程と、
(B)絶縁膜により前記半導体基板から分離しながら、前記半導体基板の全面に第1ゲート材料膜を形成する工程と、
(C)前記第1ゲート材料膜を貫通して前記素子分離構造の内部に達するトレンチを形成して、浮遊ゲートを形成する工程と、
(D)前記トレンチの内壁上と前記浮遊ゲートの周囲にトンネル絶縁膜を形成する工程と、
(E)前記浮遊ゲートの上面より低くなるように、前記トンネル絶縁膜が形成された前記トレンチ内に前記浮遊ゲートと自己整合的に消去ゲートを形成する工程と、
(F)前記浮遊ゲートの側方の前記半導体基板上に、前記絶縁膜としてのゲート絶縁膜を介して選択ゲートを形成する工程と
を含み、
前記(D)工程は、
(D1)ウェットエッチングを実施することにより、前記トレンチ内の前記素子分離構造の内壁を後退させる工程と、
(D2)前記ウェットエッチングの後に、前記トレンチの内壁上に前記トンネル絶縁膜を形成する工程と
を含む
不揮発性半導体記憶装置の製造方法。 - 請求項11に記載の不揮発性半導体記憶装置の製造方法であって、
前記(A)工程において、前記素子分離構造は、前記半導体基板の表面から突出するように形成され、
前記(E)工程において、前記消去ゲートは、前記素子分離構造と重なる前記浮遊ゲートの下面の端部と対向するように形成される
不揮発性半導体記憶装置の製造方法。 - 請求項11又は12に記載の不揮発性半導体記憶装置の製造方法であって、
(G1)全面に絶縁膜及び第2ゲート材料膜を更に形成する工程と、
(G2)前記第2ゲート材料膜及び前記第1ゲート材料膜を一括してパターンニングすることによって、前記第2ゲート材料膜からプログラムゲートを形成する工程と
を更に含む
不揮発性半導体記憶装置の製造方法。
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