JP5503843B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Description

本発明は、電気的に消去/プログラムが可能な不揮発性半導体記憶装置及びその製造方法に関する。特に、本発明は、消去ゲートを備える不揮発性半導体記憶装置及びその製造方法に関する。
電気的に消去/プログラム可能な不揮発性半導体記憶装置として、フラッシュメモリやEEPROM等が知られている。そのような不揮発性半導体記憶装置のメモリセルは、典型的には、浮遊ゲート(floating gate)と制御ゲート(control gate)を備えるトランジスタである。制御ゲートは、浮遊ゲート上に積層される場合もあるし、浮遊ゲート側方のチャネル領域上に少なくとも形成される場合もある。後者は、一般的に「スプリットゲート型」と呼ばれ、過消去対策や読み出し速度向上等の観点から優れている。
上記メモリセルに対する一般的なデータプログラム/消去方法は、次の通りである。データプログラムは、CHE(Channel Hot Electron)方式で実現される。具体的には、制御ゲートとドレインにそれぞれ所定のプログラム電位が印加され、ドレイン近傍で発生するホットエレクトロンが浮遊ゲートに注入される。一方、データ消去は、FN(Fowler-Nordheim)トンネル方式で実現される。具体的には、制御ゲートに高電位が印加され、FNトンネリングにより、浮遊ゲート中の電子がトンネル絶縁膜を通して制御ゲートへ引き抜かれる。
ここで、次の問題点が考えられる。上述のスプリットゲート型の場合、制御ゲートは、チャネル領域上にゲート絶縁膜を介して形成される。また、上述の通り、データ消去時には、FNトンネリングを実現するために、制御ゲートには高電位を印加する必要がある。従って、信頼性の観点から、高電位が印加される制御ゲート直下のゲート絶縁膜を薄くすることが出来ない。制御ゲートとチャネル領域の間のゲート絶縁膜を薄く出来ない場合、データ読み出し時の読み出し電流が減少し、読み出し速度が低下するという問題が生じる。
このような問題を解決するために、データ消去用の「消去ゲート(erase gate)」を、制御ゲートとは別に設ける技術が提案されている(特許文献1、特許文献2参照)。データ消去時には、制御ゲートではなくこの消去ゲートに高電位が印加される。その結果、FNトンネリングにより、浮遊ゲート中の電子が消去ゲートに引き抜かれる。データ消去時に制御ゲートに高電位を印加する必要がなくなるため、制御ゲート直下のゲート絶縁膜を薄くすることが可能となる。その結果、読み出し速度の低下が防止される。
尚、特許文献1に記載された技術によれば、消去ゲートは、浮遊ゲート上に絶縁膜を介して積層され、制御ゲートは、それら浮遊ゲート及び消去ゲートからなる積層構造の側方に設けられる。一方、特許文献2に記載された技術によれば、消去ゲートは、半導体基板表面のソース領域上に形成され、トンネル酸化膜を介して浮遊ゲートの側面全体及び上面の一部と隣接するように設けられている。
特開2001−230330号公報 特開2000−286348号公報
本願発明者は、次の点に着目した。上記文献に記載されているように消去ゲートを制御ゲートとは独立に設けることにより、読み出し速度の低下が防止される。しかしながら、そのような消去ゲートと浮遊ゲートとの間のカップリング容量は、消去動作の高速化を妨げる方向に働く。すなわち、読み出し速度の低下が防止される一方で、消去速度を向上させることができない。
以下に、[発明を実施するための最良の形態]で使用される番号・符号を用いて、[課題を解決するための手段]を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の第1の観点において、不揮発性半導体記憶装置が提供される。その不揮発性半導体記憶装置は、半導体基板(1)と、半導体基板(1)中のチャネル領域(CNL)上のゲート絶縁膜(60,10)上に並んで形成された選択ゲート(SLG)及び浮遊ゲート(FG)を備える。不揮発性半導体記憶装置は更に、浮遊ゲート(FG)の上面(ST)より下方に位置し、浮遊ゲート(FG)の下面(SU)の端部(EU)と対向する消去ゲート(EG)を備える。
本発明の第2の観点において、不揮発性半導体記憶装置が提供される。その不揮発性半導体記憶装置は、複数のメモリセル(MC)がアレイ状に配置されたメモリセルアレイ(100)を備える。複数のメモリセル(MC)の各々は、半導体基板(1)中のチャネル領域(CNL)上のゲート絶縁膜(60,10)上に並んで形成された選択ゲート(SLG)及び浮遊ゲート(FG)と、浮遊ゲート(FG)の上面(ST)より下方に位置し浮遊ゲート(FG)の下面(SU)の端部(EU)と対向する消去ゲート(EG)とを備える。消去ゲート(EG)は、複数のメモリセル(MC)のうち第1方向に沿って並ぶメモリセル群に対して共通に設けられている。
本発明の第3の観点において、不揮発性半導体記憶装置の製造方法が提供される。その製造方法は、(A)半導体基板(1)中に素子分離構造(5)を形成する工程と、(B)全面に第1ゲート材料膜(11)を形成する工程と、(C)第1ゲート材料膜(11)を貫通して素子分離構造(5)の内部に達するトレンチ(15)を形成する工程と、(D)トレンチ(15)の内壁上にトンネル絶縁膜(20)を形成する工程と、(E)トレンチ(15)内に埋め込まれ第1ゲート材料膜(11)の上面より低くなるように、トンネル絶縁膜(20)上に消去ゲート(EG)を形成する工程と、(F)少なくとも第1ゲート材料膜(11)をパターンニングして、浮遊ゲート(FG)を形成する工程と、(G)浮遊ゲート(FG)の側方の半導体基板(1)上に、ゲート絶縁膜(60)を介して選択ゲート(SLG)を形成する工程とを含む。
本発明によれば、消去ゲートは、浮遊ゲートの上面より下方に位置し、浮遊ゲートの下面の端部と対向する。従って、消去ゲートと浮遊ゲートとの間の余計な容量カップリングが排除される。消去ゲートと浮遊ゲートとの間の容量カップリングが低減されるため、消去動作が高速化され、消去効率が向上する。すなわち、読み出し速度と共に消去速度をも向上させることが可能となる。
添付図面を参照して、本発明の実施の形態を説明する。
1.第1の実施の形態
1−1.構造
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構造を示す平面図である。図1では、各ゲートの配置や延在方向が概略的に示されており、上層配線等の図示は省略されている。本実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルMCがアレイ状に配置されたメモリセルアレイ100を備えている。各メモリセルMCは、複数のゲートを有する電界効果型トランジスタ(メモリセルトランジスタ)である。より詳細には、各メモリセルMCは、消去ゲートEG、選択ゲートSLG、プログラムゲートPG、浮遊ゲートFG、及びソース線SLを備えている。
消去ゲートEGは、データ消去用のゲートである。図1に示されるように、消去ゲートEGは、X方向に延在している。より詳細には、消去ゲートEGは、X方向に延在するように形成された素子分離構造に沿って形成されている。例えば、素子分離構造はSTI(Shallow Trench Isolation)構造5であり、図1に示されるように、複数のSTI構造5がX方向に延在するように略平行に形成されている。各STI構造5の中央には、X方向に沿ってスリット状のトレンチ15が形成されており、消去ゲートEGの少なくとも一部はそのトレンチ15に埋め込まれている。このような消去ゲートEGが、X方向に沿って配置された所定数のメモリセルMCに対して共通に設けられており、その所定数のメモリセルMCが単位消去ブロックを構成する。
選択ゲートSLGは、メモリセルMCの選択に用いられるゲートである。図1に示されるように、選択ゲートSLGは、X方向と直交するY方向に延在しており、Y方向に沿って配置された所定数のメモリセルMCに対して共通に設けられている。
プログラムゲートPGは、データプログラムやデータ読み出し時に用いられるゲートであり、いわゆる制御ゲートの役割を果たす。図1に示されるように、プログラムゲートPGは、Y方向に延在しており、Y方向に沿って配置された所定数のメモリセルMCに対して共通に設けられている。
ソース線SLは、メモリセルMCの拡散領域に接続される。図1に示されるように、ソース線SLは、Y方向に延在しており、Y方向に沿って配置された所定数のメモリセルMCに対して共通に設けられている。
浮遊ゲートFGは、各メモリセルMC中のデータ記憶領域(電荷保持部)に相当し、図1ではハッチングが施されている。Y方向に関して、隣接する浮遊ゲートFGは、上述のスリット状のトレンチ15で区切られている。つまり、隣接する浮遊ゲートFGは、上記消去ゲートEGの幅とほぼ一致するスリット幅で区切られている。後に説明されるように、これは、浮遊ゲートFGと消去ゲートEGとが自己整合的に形成される結果である。
図2Aは、図1中の線A−A’に沿ったXZ断面構造を示している。半導体基板1は、例えばシリコン基板である。その半導体基板1中に、メモリセルトランジスタのソースあるいはドレインとして機能する第1拡散領域50及び第2拡散領域70が形成されている。それら第1拡散領域50と第2拡散領域70に挟まれる半導体領域が、メモリセルトランジスタのチャネル領域CNLである。
第1拡散領域50上には、上述のソース線SL(ソースプラグ)が形成されている。このソース線SLは、プラグ状に形成されており、第1拡散領域50と電気的に接続されている。そのソース線SLの両側に、1ビット分のメモリセルトランジスタがそれぞれ形成されている。つまり、図2Aには、ソース線SLを共有する2ビット分のメモリセルトランジスタが示されている。各メモリセルトランジスタが、浮遊ゲートFG、プログラムゲートPG、選択ゲートSLG、ソース線SL、第1拡散領域50、及び第2拡散領域70を有している。
浮遊ゲートFGは、半導体基板1中のチャネル領域CNL上に、第1ゲート絶縁膜10を介して形成されている。また、この浮遊ゲートFGは、周囲から電気的に絶縁されている。具体的には、浮遊ゲートFGの側面には保護絶縁膜40が形成されており、その上面には絶縁膜30(例えばONO膜)が形成されている。プログラムゲートPGは、その絶縁膜30を介して浮遊ゲートFG上に形成されている。プログラムゲートPGの側面には同じく保護絶縁膜40が形成されている。
選択ゲートSLGは、半導体基板1中のチャネル領域CNL上に、薄い第2ゲート絶縁膜60を介して形成されている。選択ゲートSLGの一方の側面には保護絶縁膜40が形成されており、他方の側面にはサイドウォール75が形成されている。つまり、選択ゲートSLGと浮遊ゲートFGは、チャネル領域CNL上に並んで設けられており、保護絶縁膜40を挟んで隣り合っている。図2Aにおいて、浮遊ゲートFGは第1拡散領域50側に配置され、一方、選択ゲートSLGは第2拡散領域70側に配置されている。
上述のプログラムゲートPG、ソース線SL、選択ゲートSLG及び第2拡散領域70のそれぞれの上面はシリサイド化されている。具体的には、プログラムゲートPG、ソース線SL、選択ゲートSLG及び第2拡散領域70の上面には、それぞれシリサイド膜81、82、83及び84が形成されている。シリサイド膜81〜84は例えばコバルトシリサイド膜である。
更に、上記メモリセルトランジスタを覆うように層間絶縁膜90が形成されている。また、その層間絶縁膜90を貫通し、第2拡散領域70上のシリサイド膜84に電気的に接続されるコンタクト91が形成されている。コンタクト91は、X方向に延在するビット線(図示されない)に電気的に接続されている。
図2Bは、図1中の線B−B’に沿ったYZ断面構造を示している。既出の図1でも示されたように、素子分離構造としてのSTI構造5が、X方向に沿って半導体基板1中に形成されている。図2Bで示されるように、そのSTI構造5は、半導体基板1の表面から一部突出するように形成されている。
浮遊ゲートFGは、その突出しているSTI構造5に一部重なるように形成されている。より詳細には、図2Bに示されるように、浮遊ゲートFGは、隣り合うSTI構造5間に挟まれる下方部FG−Lと、その下方部FG−L上の上方部FG−Uを有している。浮遊ゲートFGの上方部FG−Uは、STI構造5の一部と重なっている。このように、浮遊ゲートFGは、逆凸状の断面形状を有している。ここで、浮遊ゲートFGの「上面ST」と「下面SU」の定義を行う。本明細書において、浮遊ゲートFGの下面SUは、半導体基板1と対向する下向きの面として定義される。従って、上方部FG−Uの底面も、浮遊ゲートFGの下面SUである。一方、浮遊ゲートFGの上面STは、下面SUと反対側の上向きの面として定義される。
本実施の形態によれば、浮遊ゲートFGと消去ゲートEGとの間の容量カップリングをなるべく小さくするために、消去ゲートEGは次の特徴を有するように形成される。すなわち、消去ゲートEGは、浮遊ゲートFGの上面STより下方に位置し、且つ、浮遊ゲートFGの下面SUの端部EUと対向するように形成される。言い換えれば、消去ゲートEGは、浮遊ゲートFGの“斜め下”に形成される。消去ゲートEGを浮遊ゲートFGの上面STより下方に配置するためには、例えば、消去ゲートEGの少なくとも一部を半導体基板1中に埋め込むことが考えられる。すなわち、消去ゲートEGの少なくとも一部を、半導体基板1の表面よりも下方に形成することが考えられる。
例えば、図2Bで示されるように、消去ゲートEGの少なくとも一部は、STI構造5内に埋め込まれる。より詳細には、STI構造5の中央には、X方向に沿ってスリット状のトレンチ15が形成されている。そのトレンチ5の内壁上には、トンネル絶縁膜20が形成されている。そして、消去ゲートEGは、トレンチ5内に埋め込まれるように、トンネル絶縁膜20上に形成されている。更に、消去ゲートEG上には、比較的厚い保護絶縁膜25が形成されており、その保護絶縁膜25上に上述の絶縁膜30が形成されている。つまり、プログラムゲートPGと浮遊ゲートFGとの間には絶縁膜30が介在しており、プログラムゲートPGと消去ゲートEGとの間には絶縁膜30及び保護絶縁膜25が介在している。これは、消去ゲートEGの上面が、浮遊ゲートFGの上面STより下方に位置していることを意味する。その結果、浮遊ゲートFGと消去ゲートEGとの間の容量カップリングが低減される。
更に、消去ゲートEGは、浮遊ゲートFGの下面SUの端部(エッジ部)EUと対向するように形成されている。より詳細には、図2B中の拡大図で示されるように、消去ゲートEGは、トンネル絶縁膜20を介して、上方部FG−Uの下面SUの端部(エッジ部)EUと対向している。消去ゲートEGが浮遊ゲートFGの下端部EUと対向し、浮遊ゲートFGとほとんどオーバーラップしていないため、浮遊ゲートFGと消去ゲートEGとの間の容量カップリングが低減される。
以上に説明されたように、本実施の形態に係る消去ゲートEGは浮遊ゲートFGの“斜め下”に配置されるため、浮遊ゲートFGと消去ゲートEGとの間の容量カップリングが低減される。その結果、後述される消去動作が高速化され、消去効率が向上する。
また、消去ゲートEGが浮遊ゲートFGの端部(エッジ部)EUと対向しているため、後述される消去動作において、その端部EU近傍で発生する「電界集中」を利用することができる。この電界集中を利用することも、消去効率の向上に寄与する。電界集中の観点から言えば、図2B中の拡大図で示されるように、消去ゲートEGが、浮遊ゲートFGの端部EUと対向する凹部ECを有していることが好適である。消去ゲートEGの凹部ECと浮遊ゲートFGの端部EUとが互いに対向している場合、電界集中がより強まり、消去効率をより向上させることができる。
図2Cは、図1中の線C−C’に沿ったYZ断面構造を示している。隣り合うSTI構造5間の半導体基板1の表面に第1拡散領域50が形成されており、その第1拡散領域50につながるようにソース線SLが形成されている。ソース線SLの延在方向はY方向である。上述の通り、ソース線SLの上面はシリサイド化されており、シリサイド膜82が形成されている。従って、後述されるデータ読み出し動作時のソース抵抗が減少し、結果として、読み出し電流が増加し、読み出し速度が向上する。尚、ソース線SLと消去ゲートEGとの間には、上述の保護絶縁膜25と共に、その保護絶縁膜25の両側に形成された保護絶縁膜45が介在している。
図2Dは、図1中の線D−D’に沿ったYZ断面構造を示している。半導体基板1上に第2ゲート絶縁膜60を介して選択ゲートSLGが形成されている。選択ゲートSLGの延在方向はY方向である。また、選択ゲートSLGの上面はシリサイド化されており、シリサイド膜83が形成されている。後述されるように、この選択ゲートSLGには高電位を印加する必要がない。従って、選択ゲートSLG直下の第2ゲート絶縁膜60を薄くすることができる。これにより、読み出し電流(読み出し速度)の低下が防止される。尚、選択ゲートSLGと消去ゲートEGとの間には、上述の保護絶縁膜25と共に、その保護絶縁膜25の両側に形成された保護絶縁膜45が介在している。
図2Eは、図1中の線E−E’に沿ったXZ断面構造を示している。消去ゲートEGはX方向に延在しており、消去ゲートEGと各ゲートとの間には少なくとも保護絶縁膜25が形成されている。また、保護絶縁膜25が形成されていない領域において、消去ゲートEGの表面にはシリサイド膜85が形成されている。
既出の図1で説明されたように、消去ゲートEGは、X方向に沿って配置された所定数のメモリセルMCに対して共通に設けられており、その所定数のメモリセルMCが「単位消去ブロック」を構成している。その単位消去ブロックの端に位置するメモリセルMCは、「ダミーセルDMC」としての役割を果たす。また、図2Eで示されるように、単位消去ブロックの端において、層間絶縁膜90を貫通し消去ゲートEG上のシリサイド膜85に電気的に接続されるコンタクト92が形成されている。このコンタクト92は更に、ダミーセルDMCの選択ゲートSLG上に形成されたシリサイド膜83に接触している。すなわち、単位消去ブロックの端において、消去ゲートEGは、コンタクト92を介してダミーセルDMCの選択ゲートSLGに電気的に接続される。ダミーセルDMCの選択ゲートSLGは、消去ゲートEGをY方向に引き出すための「消去線EL」としての役割は果たしていると言える。
1−2.製造方法
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。図3〜図10には、各製造工程でのXY平面構造、A−A’断面構造、及びB−B’断面構造が示されている。
まず、図3に示されるように、半導体基板1中に、素子分離構造として複数のSTI構造5がX方向に沿って略平行に形成される。この時、各STI構造5は、半導体基板1の表面から突出するように形成される。
次に、熱酸化処理が実施され、図4に示されるように、半導体基板1上に第1ゲート絶縁膜10が形成される。続いて、CVD(Chemical Vapor Deposition)法により、FG材料膜11が全面に形成される。FG材料膜11は、浮遊ゲートFGの材料となる膜であり、例えばポリシリコンである。
次に、図5に示されるように、フォトリソグラフィにより、所定のパターンを有するレジストマスクRESがFG材料膜11上に形成される。図5中の平面図において、レジストマスクRESにはハッチングが施されている。このレジストマスクRESは、STI構造5の中央に沿ってX方向に延在するスリット状の開口パターンを有している。このような開口パターンを有するレジストマスクRESを用いることにより、FG材料膜11及びSTI構造5の一部のエッチングが行われる。その結果、FG材料膜11を貫通して、STI構造5の内部に達するトレンチ15が形成される。トレンチ15はX方向に沿ってスリット状に形成され、このトレンチ15によってFG材料膜11はY方向に分断される。その意味で、トレンチ15は、以下「FGスリット」と参照される場合がある。また、本エッチング工程により、STI構造5と重なるFG材料膜11の下面に、上述の浮遊ゲートFGの下端部EUに相当する端部(エッジ部)EUが形成される。
次に、レジストマスクRESが除去された後、ウェットエッチングが実施される。その結果、図6に示されるように、トレンチ15内のSTI構造5の内壁が僅かに後退し、段差TPが形成される。この段差TPは、次に形成される消去ゲートEGの凹部ECに対応する。その後、熱酸化処理が実施され、トンネル絶縁膜20が全面に形成される。この時、図6に示されるように、トレンチ15の内壁上に形成されるトンネル絶縁膜20にも段差TPが存在する。
次に、CVD法により、トレンチ15を埋め込むようにEG材料膜21が全面に堆積される。EG材料膜21は、消去ゲートEGの材料となる膜であり、例えばDOPOS(DOped POly-Silicon)である。更に、EG材料膜21に不純物としてヒ素(As)が注入された後、アニーリング処理が実施される。その後、EG材料膜21のエッチバックが実施され、図7に示されるように、トレンチ15内のトンネル絶縁膜20上にX方向に延在する消去ゲートEGが形成される。このとき、エッチバックは、消去ゲートEGの上面がFG材料膜11の上面STより低くなるように実施される。結果として、トレンチ15の内部に埋め込まれるように消去ゲートEGが形成される。図7中のB−B’断面に示されるように、トレンチ15に埋め込まれた消去ゲートEGは、FG材料膜11の下面SUの端部EUと対向している。特に、上述の段差TPに相当する位置に消去ゲートEGの凹部ECが形成されており、この凹部ECが、STI構造5と重なるFG材料膜11の下端部EUと対向している。
以上に説明されたように、トレンチ15を利用することにより、FG材料膜11の下端部EUと消去ゲートEGを自己整合的に形成することができる。すなわち、FGスリットを利用することにより、浮遊ゲートFGとその浮遊ゲートFGの下端部EUと対向する消去ゲートEGを、自己整合的に形成することができる。このことは、単位セル面積の縮小に寄与する。
次に、熱酸化処理が実施され、図8で示された構造が得られる。ここで、上述の通り、EG材料膜21に不純物としてヒ素が注入されていたことに留意されたい。高濃度の消去ゲートEGの露出面では、増速酸化が発生する。その結果、図8に示されるように、トレンチ15内で露出していた消去ゲートEGの表面上には、比較的厚い保護絶縁膜25が形成される。このように、トレンチ15内部に埋め込まれた消去ゲートEGの上面を覆うように、厚い保護絶縁膜25が形成される。
次に、FG材料膜11上の余分なトンネル絶縁膜20がエッチングにより除去された後、図9に示されるように、絶縁膜30が全面に形成される。絶縁膜30は、例えば、CVD法によって順番に形成されるONO(Oxide-Nitride-Oxide)膜である。続いて、CVD法により、PG材料膜31が全面に形成される。PG材料膜31は、プログラムゲートPGの材料となる膜であり、例えばポリシリコンである。図9中の平面図において、PG材料膜31にはハッチングが施されている。
次に、ゲートプロセスが実施され、図10に示されるようにプログラムゲートPG及び浮遊ゲートFGが一括して形成される。具体的には、フォトリソグラフィにより、Y方向に延在するプログラムゲートPGのパターンを有するレジストマスク(図示されない)が形成される。そのレジストマスクを用いることにより、PG材料膜31、絶縁膜30、FG材料膜11、及び第1ゲート絶縁膜10がエッチングされる。PG材料膜31のパターンニングにより、Y方向に延在するプログラムゲートPGが形成される(図10中の平面図においてハッチングが施されている)。一方、FG材料膜11のパターンニングにより、各メモリセルMCのデータ記憶領域としての浮遊ゲートFGが形成される。このようにして、図10中のA−A’断面で示されるような浮遊ゲートFGとプログラムゲートPGの積層構造が形成される。
図11及び図12には、続く製造工程でのXY平面構造、A−A’断面構造、及びC−C’断面構造が示されている。
まず、熱酸化処理が実施され、図11に示されるように、全面に保護絶縁膜が形成される。具体的には、A−A’断面に示されるように、浮遊ゲートFGとプログラムゲートPGの積層構造や半導体基板1を覆うように保護絶縁膜40が形成される。同時に、C−C’断面に示されるように、上記ゲートプロセスの結果露出していた保護絶縁膜25の両側に保護絶縁膜45が形成される。増速酸化により、この保護絶縁膜45も消去ゲートEG上に厚く形成される。尚、D−D’断面においても同様に、保護絶縁膜45が形成される(図13参照)。
次に、図12に示されるように、Y方向に延在するソース線SL(ソースプラグ)が形成される。具体的には、まずイオン注入が実施され、ソース線SLが形成される領域RSにおける半導体基板1中に第1拡散領域50が形成される。その後、その領域RSにおける保護絶縁膜40が、エッチングにより除去される。続いて、CVD法により、SL材料膜51が全面に堆積される。SL材料膜51は、ソース線SLの材料となる膜であり、例えばDOPOSである。更に、SL材料膜51に不純物としてヒ素(As)が注入された後、アニーリング処理が実施される。続いて、SL材料膜51のエッチバックが実施される。このとき、エッチバックは、SL材料膜51の上面がプログラムゲートPGの上面より低くなるように実施される。更に、熱酸化処理により、SL材料膜51上に保護絶縁膜55が形成される。また、上記エッチバック工程の結果、領域RS以外の領域にサイドウォール形状の不要なSL材料膜51が残っているため、その不要なSL材料膜がエッチングにより除去される。このようにして、図12に示されるように、第1拡散領域50上にソース線SL(ソースプラグ)が形成される。エッチバックによりソース線SLを形成することにより、プログラムゲートPG間の距離を縮小し、単位セル面積を低減することができる。
次に、図13に示されるように、Y方向に延在する選択ゲートSLGが形成される。図13には、XY平面構造、A−A’断面構造、及びD−D’断面構造が示されている。まず、半導体基板1上の余分な保護絶縁膜40が除去される。続いて、熱酸化処理が実施され、半導体基板1上に薄い第2ゲート絶縁膜60が形成される。更に、CVD法により、SLG材料膜61が全面に堆積される。SLG材料膜61は、選択ゲートSLGの材料となる膜であり、例えばポリシリコンである。その後、SLG材料膜61のエッチバックが行われる。その結果、浮遊ゲートFGの側方の半導体基板1上に、第2ゲート絶縁膜60を介して選択ゲートSLGが形成される。
尚、メモリ領域中の選択ゲートSLGや第2ゲート絶縁膜60を、周辺トランジスタと同じプロセスで作成することも可能である。まず、周辺領域に形成されている積層膜がエッチングにより除去される。このとき、メモリ領域中の余分な保護絶縁膜40も除去される。続いて、ゲート酸化処理により、周辺領域では周辺トランジスタのゲート絶縁膜が形成され、メモリ領域では上記第2ゲート絶縁膜60が形成される。周辺トランジスタの薄いゲート絶縁膜と共通に薄い第2ゲート絶縁膜60を形成することができ、好適である。更に、ポリシリコン等のゲート材料膜が全面に堆積された後、そのゲート材料膜のエッチングが行われる。その結果、周辺領域では周辺トランジスタのゲート電極が形成され、メモリ領域では上記選択ゲートSLGが形成される。
図14〜図16を参照して、その後の工程を説明する。図14〜図16には、A−A’断面構造だけが示されている。尚、図14〜図16で説明される工程も、周辺トランジスタの製造工程と共通化することができる。
まず、LDD注入処理により、半導体基板1中にLDD(Lightly Doped Drain)が形成される。続いて、CVD法により絶縁膜が全面に堆積された後、エッチバック処理が行われる。その結果、図14に示されるように、選択ゲートSLGの側面にサイドウォール75が形成される。このエッチバック工程において、プログラムゲートPG、ソース線SL及び消去ゲートEG上のそれぞれの保護絶縁膜や、半導体基板1上の余分な第2ゲート絶縁膜60も除去される。その後、イオン注入が実施され、図14に示されるように、半導体基板1中に第2拡散領域70が形成される。
次に、シリサイド処理が実施され、図15に示されるようにシリサイド膜が形成される。具体的には、スパッタリングにより金属膜(例:Co膜)が全面に形成された後、熱処理が行われる。その結果、プログラムゲートPG、ソース線SL、選択ゲートSLG、第2拡散領域70及び消去ゲートEGのそれぞれの上面はシリサイド化され、シリサイド膜81、82、83、84及び85がそれぞれ形成される。
次に、図16に示されるように、CVD法により層間絶縁膜90が全面に形成され、CMP(Chemical Mechanical Polishing)により層間絶縁膜90が平坦化される。更に、フォトリソグラフィを通して、コンタクト91が形成される。このコンタクト91は、層間絶縁膜90を貫通し、第2拡散領域70上のシリサイド膜84につながるように形成される。
図17には、このときのE−E’断面構造が示されている。単位消去ブロックの端では、上記フォトリソグラフィによってコンタクト92が形成される。このコンタクト92は、層間絶縁膜90を貫通し、消去ゲートEG上のシリサイド膜85につながるように形成される。また、このコンタクト92は、ダミーセルDMCの選択ゲートSLG上に形成されたシリサイド膜83に接触するように形成される。このように、単位消去ブロックの端において、消去ゲートEGは、コンタクト92を介してダミーセルDMCの選択ゲートSLGに電気的に接続される。ダミーセルDMCの選択ゲートSLGは、消去ゲートEGをY方向に引き出すための消去線ELとなる。
その後、コンタクト91に接続されX方向に延在するビット線(図示されない)が形成される。また、上層配線等が形成される。このようにして、本実施の形態に係る不揮発性半導体記憶装置が製造される。
1−3.動作
次に、本実施の形態に係る不揮発性半導体記憶装置の動作を説明する。
(プログラム)
データプログラムは、CHE方式で実現される。特に、CHE方式の一種であるソースサイド注入(SSI: Source Side Injection)方式で行われる。図18は、データプログラム動作時の印加電位の一例を示している。例えば、選択ゲートSLG、プログラムゲートPG、消去ゲートEG、ソース線SL、ビット線(第2拡散領域70)のそれぞれへの印加電位は、2V、6V、0V、6V、0.3Vである。このとき、第1拡散領域50はドレインとして機能し、一方、第2拡散領域70はソースとして機能する。第2拡散領域70から放出された電子は、チャネル領域CNL中で加速されホットエレクトロンとなる。特に、選択ゲートSLGと浮遊ゲートFGの間の境界近傍では、それらの間の強電界により、多数のホットエレクトロンが生成される。生成されたホットエレクトロンの一部が、浮遊ゲートFGに注入される。その結果、メモリセルトランジスタの閾値電圧が増加する。
(消去)
データ消去は、FNトンネル方式で実現される。図19は、データ消去動作時の印加電位の一例を示している。例えば、選択ゲートSLG、プログラムゲートPG、消去ゲートEG、ソース線SL、ビット線(第2拡散領域70)のそれぞれへの印加電位は、0V、0V、8V、0V、0Vである。つまり、消去ゲートEGには、高電位が印加される。その結果、FNトンネリングにより、浮遊ゲートFG中の電子がトンネル絶縁膜20を通して消去ゲートEGに引き抜かれる。これにより、メモリセルトランジスタの閾値電圧が減少する。
上述の通り、本実施の形態に係る消去ゲートEGは、浮遊ゲートFGの斜め下に配置されている。つまり、消去ゲートEGと浮遊ゲートFGとの間の余計な容量カップリングが排除されている。消去ゲートEGと浮遊ゲートFGとの間の容量カップリングが低減されるため、消去動作が高速化され、消去効率が向上する。更に、浮遊ゲートFGの下端部EU(エッジ部)近傍には、「電界集中」が発生する。消去ゲートEGがその下端部EUと対向しているため、電界集中によって消去効率(電子引き抜き効率)は更に向上する。特に、消去ゲートEGが下端部EUと対向する凹部ECを有している場合、電界集中がより強まり、好適である。
尚、FNトンネリングをアシストするために、プログラムゲートPGに−2V程度の負電位が印加されてもよい。この場合、その負電位によって浮遊ゲートFGの電位が低下し、浮遊ゲートFGと消去ゲートEGの間の電位差が増す。これにより、消去効率は更に向上する。
(読み出し)
図20は、データ読み出し動作時の印加電位の一例を示している。例えば、選択ゲートSLG、プログラムゲートPG、消去ゲートEG、ソース線SL、ビット線(第2拡散領域70)のそれぞれへの印加電位は、2V、2V、0V、0V、0.5Vである。このとき、第1拡散領域50はソースとして機能し、一方、第2拡散領域70はドレインとして機能する。プログラム状態のメモリセルトランジスタの閾値電圧は高いため、読み出し電流は流れにくい。一方、消去状態のメモリセルトランジスタの閾値電圧は低いため、読み出し電流が流れやすい。読み出し電流を所定のリファレンスレベルと比較することによって、データの判定が可能である。
1−4.効果
本実施の形態によれば、データ消去用の消去ゲートEGが独立して設けられる。データ消去時には、その消去ゲートEGに高電位が印加されるため、選択ゲートSLGには高電位を印加する必要が無い。従って、信頼性の観点から選択ゲートSLG直下の第2ゲート絶縁膜60を厚くする必要が無くなり、第2ゲート絶縁膜60をできるだけ薄くすることが可能となる。このことは、読み出し電流の増加と読み出し速度の向上に寄与する。
更に、本実施の形態によれば、消去ゲートEGは、浮遊ゲートFGの上面STより下方に位置し、浮遊ゲートFGの下端部EUと対向するように形成される。すなわち、消去ゲートEGは、浮遊ゲートFGの“斜め下”に配置される。従って、消去ゲートEGと浮遊ゲートFGとの間の余計な容量カップリングが排除される。消去ゲートEGと浮遊ゲートFGとの間の容量カップリングが低減されるため、消去動作が高速化され、消去効率が向上する。また、データ消去動作時、浮遊ゲートFGの下端部EU近傍には電界集中が発生する。消去ゲートEGはその下端部EUと対向しているため、電界集中によって消去効率(電子引き抜き効率)は更に向上する。このように、本実施の形態によれば、読み出し速度と共に消去速度をも向上させることが可能となる。
また、消去ゲートEGが浮遊ゲートFGの斜め下に配置される場合、上述の通り、消去ゲートEGをSTI構造5に埋め込むことも可能である。この場合は、独立した消去ゲートEGを設けるために、素子分離領域が有効に活用されていると言える。これにより、独立した消去ゲートEGの設置に伴う単位セル面積の増大が防止される。更に、消去ゲートEGがトレンチ15(FGスリット)に埋め込まれる場合、上述の通り、消去ゲートEGと浮遊ゲートFGを自己整合的に形成することが可能である。これにより、単位セル面積を縮小することができる。
本実施の形態では、消去ゲートEGは、第1拡散領域50やソース線SLの上には設けられていない。従って、ソース線SLの上面をシリサイド化し、データ読み出し動作時のソース抵抗を低減することができる。結果として、読み出し電流が増加し、読み出し速度が向上する。
また、本実施の形態では、浮遊ゲートFG上にプログラムゲートPGが設けられる。データプログラム時やデータ読み出し時には、そのプログラムゲートPGに所定の電位を印加することにより、浮遊ゲートFGの電位を上昇させることができる。浮遊ゲートFGの電位を上昇させるために、第1拡散領域50と浮遊ゲートFGとの間の容量カップリングを利用する必要は無い。第1拡散領域50と浮遊ゲートFGとのオーバーラップを大きくとる必要が無くなるため、浮遊ゲートFGのゲート長を短縮し、単位セル面積を縮小することができる。
1−5.変形例
本実施の形態に係る不揮発性半導体記憶装置の構造は、上述のものに限られない。例えば図21に示されるように、STI構造5が半導体基板1の表面から突出している場合、消去ゲートEGの全体がその突出部内だけに形成されていてもよい。この場合、消去ゲートEGの全体は半導体基板1の表面より上に位置するが、浮遊ゲートFGの斜め下に位置していることには変わりなく、同じ効果が得られる。製造工程も同様である。トレンチ(FGスリット)15の深さを調整するだけで、図21で示された構造が得られる。
また例えば、図22に示されるように、STI構造5は半導体基板1の表面から突出していなくてもよい。この場合、浮遊ゲートFGの断面形状は矩形となる。消去ゲートEGは、STI構造5に埋め込まれ、浮遊ゲートFGの斜め下に位置する。その結果、同じ効果が得られる。製造工程も同様である。
図23は、浮遊ゲートFGと消去ゲートEGの位置関係をより一般化して示す概念図である。重要なことは、消去ゲートEGが浮遊ゲートFGの上面STより下方に位置し、浮遊ゲートFGの下面SUの端部EUと対向していることである。これにより、浮遊ゲートFGと消去ゲートEGの対向面積が小さくなり、カップリング容量が低減される。また、浮遊ゲートFGの下端部EU近傍に発生する電界集中を利用することにより、電子引き抜き効率が向上する。
2.第2の実施の形態
本発明の第2の実施の形態では、プログラムゲートPGが省略される。第1の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
図24は、第2の実施の形態に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。図25A及び図25Bは、図24中の線A−A’及び線B−B’に沿った断面構造をそれぞれ示している。図25Aに示されるように、プログラムゲートPGが省略されており、その代わり、浮遊ゲートFG上には厚い絶縁膜12が形成されている。また、図25Bに示されるように、絶縁膜12と保護絶縁膜25との間のトレンチ領域には、絶縁膜27が埋め込まれている。
本実施の形態に係る不揮発性半導体記憶装置の製造方法は、次の通りである。
図26は、既出の図4に相当する製造工程でのB−B’断面構造を示している。図4で示された構造が得られた後、更に、FG材料膜11上に比較的厚い絶縁膜12が形成される。続いて、第1の実施の形態(図5参照)と同様の方法で、図27に示されるようなトレンチ15(FGスリット)が形成される。所定のパターンを有するレジストマスクRESを用いることにより、絶縁膜12、FG材料膜11及びSTI構造5の一部がエッチングされ、トレンチ15が形成される。その後、第1の実施の形態(図6〜図8参照)と同様に、トンネル絶縁膜20、消去ゲートEG、及び保護絶縁膜25が形成される。
続いて、CVD法によって絶縁膜27が全面に堆積された後、エッチバックが行われる。その結果、図28に示されるように、スリット15の残り領域に絶縁膜27が埋め込まれる。その後、既出の図9で示されたような絶縁膜30やPG材料膜31の堆積は実施されず、ゲートプロセスに移行する。図29は、既出の図10に相当する製造工程でのA−A’断面構造を示している。図29に示されるように、所定のレジストマスクを用いることにより、絶縁膜12、FG材料膜11、及び第1ゲート絶縁膜10がエッチングされる。このとき、エッチング条件を適切に調整することにより、図28で示された絶縁膜27も除去される。FG材料膜11のパターンニングにより、浮遊ゲートFGが形成される。
その後の製造プロセスは、第1の実施の形態と同様である。但し、第1拡散領域50は、浮遊ゲートFGとのオーバーラップが大きくなるように形成される。その第1拡散領域50が、プログラムゲートPGの代わりとして用いられる。データプログラム時やデータ読み出し時には、第1拡散領域50と浮遊ゲートFGとの間の容量カップリングにより、浮遊ゲートFGの電位が上昇する。
消去ゲートEGの特徴及びデータ消去動作は、第1の実施の形態と同じである。その結果、第1の実施の形態と同じ効果が得られる。
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。 図2Aは、図1中の線A−A’に沿った構造を示す断面図である。 図2Bは、図1中の線B−B’に沿った構造を示す断面図である。 図2Cは、図1中の線C−C’に沿った構造を示す断面図である。 図2Dは、図1中の線D−D’に沿った構造を示す断面図である。 図2Eは、図1中の線E−E’に沿った構造を示す断面図である。 図3は、第1の実施の形態に係る構造の製造工程を示している。 図4は、第1の実施の形態に係る構造の製造工程を示している。 図5は、第1の実施の形態に係る構造の製造工程を示している。 図6は、第1の実施の形態に係る構造の製造工程を示している。 図7は、第1の実施の形態に係る構造の製造工程を示している。 図8は、第1の実施の形態に係る構造の製造工程を示している。 図9は、第1の実施の形態に係る構造の製造工程を示している。 図10は、第1の実施の形態に係る構造の製造工程を示している。 図11は、第1の実施の形態に係る構造の製造工程を示している。 図12は、第1の実施の形態に係る構造の製造工程を示している。 図13は、第1の実施の形態に係る構造の製造工程を示している。 図14は、第1の実施の形態に係る構造の製造工程を示している。 図15は、第1の実施の形態に係る構造の製造工程を示している。 図16は、第1の実施の形態に係る構造の製造工程を示している。 図17は、第1の実施の形態に係る構造の製造工程を示している。 図18は、データプログラム動作を説明するための概念図である。 図19は、データ消去動作を説明するための概念図である。 図20は、データ読み出し動作を説明するための概念図である。 図21は、第1の実施の形態の変形例を示す断面図である。 図22は、第1の実施の形態の他の変形例を示す断面図である。 図23は、本発明の実施の形態に係る不揮発性半導体記憶装置を示す概念図である。 図24は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。 図25Aは、図24中の線A−A’に沿った構造を示す断面図である。 図25Bは、図24中の線B−B’に沿った構造を示す断面図である。 図26は、第2の実施の形態に係る構造の製造工程を示している。 図27は、第2の実施の形態に係る構造の製造工程を示している。 図28は、第2の実施の形態に係る構造の製造工程を示している。 図29は、第2の実施の形態に係る構造の製造工程を示している。
符号の説明
1 半導体基板
5 STI構造
10 第1ゲート絶縁膜
11 FG材料膜
12 絶縁膜
15 トレンチ(FGスリット)
20 トンネル絶縁膜
21 EG材料膜
25 保護絶縁膜
27 絶縁膜
30 ONO膜
31 PG材料膜
40 保護絶縁膜
45 保護絶縁膜
50 第1拡散領域
51 SL材料膜
55 保護絶縁膜
60 第2ゲート絶縁膜
61 SLG材料膜
70 第2拡散領域
75 サイドウォール
81 シリサイド膜
82 シリサイド膜
83 シリサイド膜
84 シリサイド膜
85 シリサイド膜
90 層間絶縁膜
91 コンタクト
92 コンタクト
100 メモリセルアレイ
MC メモリセル
DMC ダミーセル
CNL チャネル領域
FG 浮遊ゲート
PG プログラムゲート
EG 消去ゲート
SLG 選択ゲート
SL ソース線(ソースプラグ)
EL 消去線

Claims (13)

  1. 半導体基板と、
    前記半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成された選択ゲート及び浮遊ゲートと、
    前記浮遊ゲートの上面より下方に位置するように、前記浮遊ゲートと自己整合的に前記半導体基板中に形成され前記浮遊ゲートとの間に形成されたトンネル絶縁膜を介して前記浮遊ゲートの下面の端部と対向する凹部を有する消去ゲートと
    を備え、
    前記浮遊ゲート中の電子は、FNトンネル方式により、前記トンネル絶縁膜を通して前記消去ゲートに引き抜かれる
    不揮発性半導体記憶装置。
  2. 請求項1に記載の不揮発性半導体記憶装置であって、
    前記消去ゲートの少なくとも一部は、前記半導体基板中に形成された素子分離構造内に埋め込まれている
    不揮発性半導体記憶装置。
  3. 請求項1に記載の不揮発性半導体記憶装置であって、
    更に、
    前記半導体基板の表面から突出するように形成された素子分離構造と、
    前記素子分離構造中に形成されたトレンチと、
    前記トレンチの内壁上に形成された前記トンネル絶縁膜と
    を備え、
    前記消去ゲートは、前記トレンチ内に埋め込まれるように、前記トンネル絶縁膜上に形成されている
    不揮発性半導体記憶装置。
  4. 請求項に記載の不揮発性半導体記憶装置であって、
    前記浮遊ゲートは、
    隣り合う前記素子分離構造間に挟まれる下方部と、
    前記下方部の上に形成され、前記素子分離構造の一部と重なる上方部と
    を有し、
    前記消去ゲートの前記凹部は、前記トンネル絶縁膜を介して、前記上方部の下面の端部と対向している
    不揮発性半導体記憶装置。
  5. 請求項1乃至のいずれか一項に記載の不揮発性半導体記憶装置であって、
    更に、前記浮遊ゲート上に絶縁膜を介して形成されたプログラムゲートを備える
    不揮発性半導体記憶装置。
  6. 請求項1乃至のいずれか一項に記載の不揮発性半導体記憶装置であって、
    更に、
    前記チャネル領域を挟むように前記半導体基板中に形成された第1拡散領域及び第2拡散領域と、
    前記第1拡散領域につながるプラグと
    を備え、
    前記プラグの上面はシリサイド化されている
    不揮発性半導体記憶装置。
  7. 複数のメモリセルがアレイ状に配置されたメモリセルアレイを具備し、
    前記複数のメモリセルの各々は、
    半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成された選択ゲート及び浮遊ゲートと、
    前記浮遊ゲートの上面より下方に位置するように、前記浮遊ゲートと自己整合的に前記半導体基板中に形成され前記浮遊ゲートとの間に形成されたトンネル絶縁膜を介して前記浮遊ゲートの下面の端部と対向する凹部を有する消去ゲートと
    を備え、
    前記浮遊ゲート中の電子は、FNトンネル方式により、前記トンネル絶縁膜を通して前記消去ゲートに引き抜かれ、
    前記消去ゲートは、前記複数のメモリセルのうち第1方向に沿って並ぶ所定数のメモリセルに対して共通に設けられている
    不揮発性半導体記憶装置。
  8. 請求項に記載の不揮発性半導体記憶装置であって、
    更に、前記第1方向に延在するように前記半導体基板中に形成された素子分離構造を備え、
    前記消去ゲートの少なくとも一部は、前記素子分離構造内に埋め込まれている
    不揮発性半導体記憶装置。
  9. 請求項7又は8に記載の不揮発性半導体記憶装置であって、
    前記選択ゲートは、前記第1方向と直交する第2方向に延在するように形成されている不揮発性半導体記憶装置。
  10. 請求項7乃至9のいずれか一項に記載の不揮発性半導体記憶装置であって、
    前記所定数のメモリセルの端に位置するメモリセルは、ダミーセルであり、
    前記所定数のメモリセルに対して共通に設けられた前記消去ゲートは、前記ダミーセルの前記選択ゲートに電気的に接続されている
    不揮発性半導体記憶装置。
  11. (A)半導体基板中に素子分離構造を形成する工程と、
    (B)絶縁膜により前記半導体基板から分離しながら、前記半導体基板の全面に第1ゲート材料膜を形成する工程と、
    (C)前記第1ゲート材料膜を貫通して前記素子分離構造の内部に達するトレンチを形成して、浮遊ゲートを形成する工程と、
    (D)前記トレンチの内壁上と前記浮遊ゲートの周囲にトンネル絶縁膜を形成する工程と、
    (E)前記浮遊ゲートの上面より低くなるように、前記トンネル絶縁膜が形成された前記トレンチ内に前記浮遊ゲートと自己整合的に消去ゲートを形成する工程と、
    (F)前記浮遊ゲートの側方の前記半導体基板上に、前記絶縁膜としてのゲート絶縁膜を介して選択ゲートを形成する工程と
    を含み、
    前記(D)工程は、
    (D1)ウェットエッチングを実施することにより、前記トレンチ内の前記素子分離構造の内壁を後退させる工程と、
    (D2)前記ウェットエッチングの後に、前記トレンチの内壁上に前記トンネル絶縁膜を形成する工程と
    を含む
    不揮発性半導体記憶装置の製造方法。
  12. 請求項11に記載の不揮発性半導体記憶装置の製造方法であって、
    前記(A)工程において、前記素子分離構造は、前記半導体基板の表面から突出するように形成され、
    前記(E)工程において、前記消去ゲートは、前記素子分離構造と重なる前記浮遊ゲートの下面の端部と対向するように形成される
    不揮発性半導体記憶装置の製造方法。
  13. 請求項11又は12に記載の不揮発性半導体記憶装置の製造方法であって、
    G1)全面に絶縁膜及び第2ゲート材料膜を更に形成する工程と、
    G2)前記第2ゲート材料膜及び前記第1ゲート材料膜を一括してパターンニングすることによって、前記第2ゲート材料膜からプログラムゲートを形成する工程と
    更に含む
    不揮発性半導体記憶装置の製造方法。
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