JP2009049230A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、半導体基板1の上に形成され、行方向に延伸する複数のワード線10と、半導体基板1の上部に形成され、列方向に延伸する複数のビット線(ソースドレイン領域)5と、複数のワード線10と複数のビット線5との各交差部に形成された複数のメモリ素子とを有している。各ワード線10は、各メモリ素子においてゲート電極を構成し、各ワード線10における該ワード線10が延伸する方向に平行な方向の側面の下部は半導体基板1の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜している。
【選択図】図5
Description
本発明の第1の実施形態について図面を参照しながら説明する。
以下、本発明の第2の実施形態について図面を参照しながら説明する。ここでは、本発明の第1の実施形態に係る半導体記憶装置との相違点のみを説明する。従って、図1〜図6に示した構成部材と同一の構成部材には、同一の符号を付す。
以下、本発明の第3の実施形態について図面を参照しながら説明する。ここでは、本発明の第1の実施形態に係る半導体記憶装置との相違点のみを説明する。従って、図1〜図6に示した構成部材と同一の構成部材には、同一の符号を付す。
以下、本発明の第4の実施形態に係る半導体記憶装置及びその製造方法について図40〜図43を参照しながら説明する。
以下、本発明の第5の実施形態に係る半導体記憶装置及びその製造方法について図44〜図47を参照しながら説明する。
以下、本発明の第6の実施形態に係る半導体記憶装置及びその製造方法について図48〜図51を参照しながら説明する。
1a 溝部
2A 第2のマスク形成膜
2 第2のマスク膜
2a 開口部
3 第1のレジスト膜
3a 開口部
4 素子分離領域
5 ソースドレイン領域(拡散ビット線)
6 トラップ膜(ゲート絶縁膜)
7A 第2のマスク形成膜
7 第2のマスク膜
7a 開口部
8 第2のレジスト膜
8a 開口パターン
81 第3のレジスト膜
9A シリコン酸化膜
9 ビット線埋め込み酸化膜(ビット線埋め込み絶縁膜)
10 ワード線(ゲート電極)
10a 下部ワード線
10b 上部ワード線
10A 多結晶シリコン膜
10A1 第1の多結晶シリコン膜
10A2 第2の多結晶シリコン膜
11 埋め込み絶縁膜
11a 側壁絶縁膜
12 層間絶縁膜
13 ビット線コンタクト部
14 コンタクト
15 ビット配線
17 トンネル膜
18 電極間絶縁層
19 ゲート絶縁膜
20 低濃度不純物拡散層
21 側壁絶縁膜
22 高濃度不純物拡散層
23 金属シリサイド層
30a 浮遊ゲート電極
30b 制御ゲート電極
M メモリ素子部
L 論理回路部
Claims (32)
- 半導体領域の上に形成され、行方向に延伸する複数のワード線と、
前記半導体領域に形成され、列方向に延伸する複数のビット線と、
前記複数のワード線と前記複数のビット線との各交差部に形成された複数のメモリ素子とを備え、
前記各ワード線は、前記各メモリ素子において第1のゲート電極を構成し、
前記各ワード線における該ワード線が延伸する方向に平行な方向の側面の下部は前記半導体領域の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜していることを特徴とする半導体記憶装置。 - 前記各ワード線は、下層膜と該下層膜の上に積層された上層膜との積層膜からなり、
前記下層膜における前記ワード線が延伸する方向に平行な方向の側面は、前記半導体領域の主面に対して垂直であり、
前記上層膜における前記ワード線が延伸する方向に平行な方向の側面は、上方に向かうほど断面の幅が小さくなるように傾斜していることを特徴とする請求項1に記載の半導体記憶装置。 - 前記各メモリ素子は、ゲート絶縁膜として電荷を蓄積するトラップ膜を有していることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記ゲート絶縁膜は、前記半導体領域側から順次形成された、下層酸化シリコン膜、電荷を蓄積する窒化シリコン膜及び上層酸化シリコン膜を積層してなる積層膜であることを特徴とする請求項3に記載の半導体記憶装置。
- 前記第1のゲート電極において、前記下層膜は電荷を蓄積する浮遊ゲート電極であり、前記上層膜は制御ゲート電極であり、前記浮遊ゲート電極と前記制御ゲート電極との間には、電極間絶縁膜が形成されていることを特徴とする請求項2に記載の半導体記憶装置。
- 前記各ビット線は、前記半導体領域の上部に選択的に形成された不純物拡散層からなることを特徴とする請求項1〜5のうちのいずれか1項に記載の半導体記憶装置。
- 前記不純物拡散層は、第1の不純物拡散層と、該第1の不純物拡散層の周囲に形成された第2の不純物拡散層とからなることを特徴とする請求項6に記載の半導体記憶装置。
- 前記第1の不純物拡散層の不純物濃度は、前記第2の不純物拡散層の不純物濃度よりも高いことを特徴とする請求項7に記載の半導体記憶装置。
- 前記各ビット線の上側を覆う複数のビット線埋め込み絶縁膜をさらに備え、
前記ビット線埋め込み絶縁膜の高さと前記ワード線における前記側面の下部の高さとは同一であることを特徴とする請求項1〜8のうちのいずれか1項に記載の半導体記憶装置。 - 前記下層膜及び上層膜は、多結晶シリコン又は非晶質シリコンからなることを特徴とする請求項2に記載の半導体記憶装置。
- 前記上層膜は、その上部に金属シリサイド層が形成されていることを特徴とする請求項10に記載の半導体記憶装置。
- 前記ワード線における少なくとも前記上層膜は金属膜であることを特徴とする請求項1〜9のうちのいずれか1項に記載の半導体記憶装置。
- 前記半導体領域の上方に形成され、前記各ビット線とそれぞれコンタクトを介して電気的に接続される複数のビット配線をさらに備え、
前記各ビット線における前記コンタクトとの接続領域には、金属シリサイド層が形成されていることを特徴とする請求項6〜8のうちのいずれか1項に記載の半導体記憶装置。 - 前記半導体領域における前記複数のメモリ素子を除く領域に形成され、第2のゲート電極を有するトランジスタを含む論理回路部をさらに備え、
前記第2のゲート電極は、前記ワード線を構成する前記下層膜及び上層膜と同一の構成を有する積層膜によって形成されていることを特徴とする請求項2に記載の半導体記憶装置。 - 半導体領域の上に電荷を保持するトラップ膜を形成する工程(a)と、
前記トラップ膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第1のマスク膜を形成する工程(b)と、
前記第1のマスク膜を用いて、前記半導体領域に不純物を導入することにより、前記半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程(c)と、
前記第1のマスク膜の前記各開口部に第1の埋め込み絶縁膜を埋め込む工程(d)と、
前記工程(d)よりも後に、前記第1のマスク膜を除去した後、前記半導体領域の上に第1の導電膜を形成する工程(e)と、
前記第1の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第2のマスク膜を形成する工程(f)と、
前記第2のマスク膜を用いて前記第1の導電膜をエッチングによりパターニングすることにより、前記第1の導電膜から複数のワード線を形成すると共に、前記第1の埋め込み絶縁膜を露出する工程(g)とを備え、
前記工程(g)は、前記第1の埋め込み絶縁膜の上面が露出するまでは、前記エッチングが進行するにつれて、前記各ワード線が延伸する方向と平行な方向の側面の上部の幅が下方に向かうほど大きくなるようにエッチングする第1工程と、
前記第1の埋め込み絶縁膜の上面が露出した後で且つ前記トラップ膜が露出するまでは、前記エッチングにより、前記各ワード線における前記側面の下部を前記半導体領域の主面に対して垂直となるようにパターニングする第2工程とを含むことを特徴とする半導体記憶装置の製造方法。 - 前記工程(b)において、前記トラップ膜における前記第1のマスク膜の各開口部からの露出部分を残存させ、
前記工程(c)において、前記不純物は、前記半導体領域に前記トラップ膜を介して導入することを特徴とする請求項15に記載の半導体記憶装置の製造方法。 - 前記工程(b)において、前記トラップ膜における前記第1のマスク膜の各開口部からの露出部分をも除去し、
前記工程(c)において、前記不純物は、前記半導体領域に直接に導入することを特徴とする請求項15に記載の半導体記憶装置の製造方法。 - 前記工程(e)において、前記第1の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることを特徴とする請求項15〜17のうちのいずれか1項に記載の半導体記憶装置の製造方法。
- 前記工程(g)よりも後に、隣り合う前記各ワード線同士の間に、第2の埋め込み絶縁膜を前記各ワード線の上面が露出するように形成する工程(h)と、
露出した前記各ワード線の上面をシリサイド化する工程(i)とをさらに備えていることを特徴とする請求項15〜18のうちのいずれか1項に記載の半導体記憶装置の製造方法。 - 半導体領域の上に電荷を保持するトラップ膜を形成する工程(a)と、
前記トラップ膜の上に第1の導電膜を形成する工程(b)と、
前記第1の導電膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第1のマスク膜を形成する工程(c)と、
前記第1のマスク膜を用いて少なくとも前記第1の導電膜を選択的に除去した後、前記第1のマスク膜及び第1の導電膜に形成された各開口部から、前記半導体領域に不純物を導入することにより、前記半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程(d)と、
前記第1のマスク膜及び第1の導電膜に形成された各開口部に、前記第1のマスク膜を露出するように第1の埋め込み絶縁膜を形成する工程(e)と、
前記工程(e)よりも後に、前記第1のマスク膜を除去した後、前記第1の導電膜及び第1の埋め込み絶縁膜の上に第2の導電膜を形成する工程(f)と、
前記第2の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第2のマスク膜を形成する工程(g)と、
前記第2のマスク膜を用いて前記第2の導電膜及び第1の導電膜をエッチングによりパターニングすることにより、前記第1の導電膜及び第2の導電膜から複数のワード線を形成すると共に、前記第1の埋め込み絶縁膜を露出する工程(h)とを備え、
前記工程(h)は、前記第2の導電膜に対して、前記エッチングが進行するにつれて、前記各ワード線が延伸する方向と平行な方向の側面の幅が下方に向かうほど大きくなるようにエッチングする第1工程と、
前記第1の導電膜に対して、前記エッチングにより、前記各ワード線における側面を前記半導体領域の主面に対して垂直となるようにパターニングする第2工程とを含むことを特徴とする半導体記憶装置の製造方法。 - 前記工程(c)において、前記トラップ膜における前記第1のマスク膜の各開口部からの露出部分を残存させ、
前記工程(d)において、前記不純物は、前記半導体領域に前記トラップ膜を介して導入することを特徴とする請求項20に記載の半導体記憶装置の製造方法。 - 前記工程(c)において、前記トラップ膜における前記第1のマスク膜の各開口部からの露出部分をも除去し、
前記工程(d)において、前記不純物は、前記半導体領域に直接に導入することを特徴とする請求項20に記載の半導体記憶装置の製造方法。 - 前記工程(f)において、前記第2の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることを特徴とする請求項20〜22のうちのいずれか1項に記載の半導体記憶装置の製造方法。
- 前記工程(h)よりも後に、隣り合う前記各ワード線同士の間に、第2の埋め込み絶縁膜を前記各ワード線の上面が露出するように形成する工程(i)と、
露出した前記各ワード線の上面をシリサイド化する工程(j)とをさらに備えていることを特徴とする請求項20〜23のうちのいずれか1項に記載の半導体記憶装置の製造方法。 - 半導体領域の上にトンネル膜を形成する工程(a)と、
前記トンネル膜の上に第1の導電膜を形成する工程(b)と、
前記第1の導電膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第1のマスク膜を形成する工程(c)と、
前記第1のマスク膜を用いて少なくとも前記第1の導電膜を選択的に除去した後、前記第1のマスク膜及び第1の導電膜に形成された各開口部から、前記半導体領域に不純物を導入することにより、前記半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程(d)と、
前記第1のマスク膜及び第1の導電膜に形成された各開口部に、前記第1のマスク膜を露出するように第1の埋め込み絶縁膜を形成する工程(e)と、
前記工程(e)よりも後に、前記第1のマスク膜を除去した後、前記第1の導電膜及び第1の埋め込み絶縁膜の上に電極間絶縁膜を形成する工程(f)と、
前記電極間絶縁膜の上に第2の導電膜を形成する工程(g)と、
前記第2の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第2のマスク膜を形成する工程(h)と、
前記第2のマスク膜を用いて前記第2の導電膜、電極間絶縁膜及び第1の導電膜をエッチングによりパターニングすることにより、前記第1の導電膜、電極間絶縁膜及び第2の導電膜から複数のワード線を形成すると共に、前記第1の埋め込み絶縁膜を露出する工程(i)とを備え、
前記工程(i)は、前記第2の導電膜に対して、前記エッチングが進行するにつれて、前記各ワード線が延伸する方向と平行な方向の側面の幅が下方に向かうほど大きくなるようにエッチングする第1工程と、
前記第1の導電膜に対して、前記エッチングにより、前記各ワード線における側面を前記半導体領域の主面に対して垂直となるようにパターニングする第2工程とを含むことを特徴とする半導体記憶装置の製造方法。 - 前記工程(c)において、前記トンネル膜における前記第1のマスク膜の各開口部からの露出部分を残存させ、
前記工程(d)において、前記不純物は、前記半導体領域に前記トラップ膜を介して導入することを特徴とする請求項25に記載の半導体記憶装置の製造方法。 - 前記工程(c)において、前記トンネル膜における前記第1のマスク膜の各開口部からの露出部分をも除去し、
前記工程(d)において、前記不純物は、前記半導体領域に直接に導入することを特徴とする請求項25に記載の半導体記憶装置の製造方法。 - 前記工程(g)において、前記第2の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることを特徴とする請求項25〜27のうちのいずれか1項に記載の半導体記憶装置の製造方法。
- 前記工程(i)よりも後に、隣り合う前記各ワード線同士の間に、第2の埋め込み絶縁膜を前記各ワード線の上面が露出するように形成する工程(j)と、
露出した前記各ワード線の上面をシリサイド化する工程(k)とをさらに備えていることを特徴とする請求項25〜28のうちのいずれか1項に記載の半導体記憶装置の製造方法。 - 前記半導体領域は、論理回路形成領域を有しており、
前記工程(a)と工程(e)との間に、
前記半導体領域における前記論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程(j)をさらに備え、
前記工程(e)において、前記第1の導電膜を前記論理回路形成領域における前記ゲート絶縁膜の上にも形成し、
前記工程(f)において、前記第2のマスク膜における前記論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、
前記工程(g)は、前記第1の導電膜における前記論理回路形成領域に含まれる部分から、前記論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項15に記載の半導体記憶装置の製造方法。 - 前記半導体領域は、論理回路形成領域を有しており、
前記工程(a)と工程(b)との間に、
前記半導体領域における前記論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程(k)をさらに備え、
前記工程(b)において、前記第1の導電膜を前記論理回路形成領域における前記ゲート絶縁膜の上にも形成し、
前記工程(f)において、前記第2の導電膜を前記論理回路形成領域における前記第1の導電膜の上にも形成し、
前記工程(g)において、前記第2のマスク膜における前記論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、
前記工程(h)は、前記第1の導電膜及び第2の導電膜における前記論理回路形成領域に含まれる部分から、前記論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項20に記載の半導体記憶装置の製造方法。 - 前記半導体領域は、論理回路形成領域を有しており、
前記工程(a)と工程(b)との間に、
前記半導体領域における前記論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程(l)をさらに備え、
前記工程(b)において、前記第1の導電膜を前記論理回路形成領域における前記ゲート絶縁膜の上にも形成し、
前記工程(g)において、前記第2の導電膜を前記論理回路形成領域の前記第1の導電膜の上にも形成し、
前記工程(h)において、前記第2のマスク膜における前記論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、
前記工程(i)は、前記論理回路形成領域における前記第1の導電膜及び第2の導電膜から、前記論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項25に記載の半導体記憶装置の製造方法。
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Family Cites Families (21)
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US5994192A (en) * | 1998-05-29 | 1999-11-30 | Vanguard International Semiconductor Corporation | Compensation of the channel region critical dimension, after polycide gate, lightly doped source and drain oxidation procedure |
US6630721B1 (en) * | 2000-05-16 | 2003-10-07 | Advanced Micro Devices, Inc. | Polysilicon sidewall with silicide formation to produce high performance MOSFETS |
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US6495419B1 (en) * | 2000-09-27 | 2002-12-17 | Lsi Logic Corporation | Nonvolatile memory in CMOS process flow |
US6803284B2 (en) * | 2003-02-10 | 2004-10-12 | Macronix International Co., Ltd. | Method for manufacturing embedded non-volatile memory with two polysilicon layers |
US7049652B2 (en) * | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
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US7268388B2 (en) * | 2004-08-26 | 2007-09-11 | Micron Technology, Inc. | One-transistor composite-gate memory |
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US7449743B2 (en) * | 2005-02-22 | 2008-11-11 | Intel Corporation | Control gate profile for flash technology |
JP4683995B2 (ja) * | 2005-04-28 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
US7416976B2 (en) * | 2005-08-31 | 2008-08-26 | Infineon Technologies Ag | Method of forming contacts using auxiliary structures |
US20070077748A1 (en) * | 2005-09-30 | 2007-04-05 | Dominik Olligs | Method for forming a semiconductor product and semiconductor product |
JP4745039B2 (ja) * | 2005-12-02 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
JP4799189B2 (ja) * | 2006-01-24 | 2011-10-26 | 株式会社東芝 | 半導体装置の製造方法 |
CN101454892B (zh) * | 2006-05-26 | 2011-12-14 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
JP4829015B2 (ja) * | 2006-06-20 | 2011-11-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US20080111182A1 (en) * | 2006-11-02 | 2008-05-15 | Rustom Irani | Forming buried contact etch stop layer (CESL) in semiconductor devices self-aligned to diffusion |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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