JP4808051B2 - 半導体集積回路装置とそのテスト方法 - Google Patents
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Description
前記各クロック信号供給パス上にテストクロック制御回路を備え、
スキャンパステストモード時において、スキャンシフト期間中には、前記各テストクロック制御回路は、共通のスキャンクロック端子から供給されるテストクロック信号を、対応する前記クロック信号供給パスに伝播させ、複数組の前記レジスタ群をそれぞれスキャンシフトさせ、
スキャンキャプチャ期間中には、選択されたクロック信号供給パスには、対応するテスト制御回路からテストクロックパルスが供給され、前記選択されたクロック信号供給パスに接続するレジスタ群にキャプチャ動作させ、非選択のクロック信号供給パスへはテストクロックパルスは供給されず、
前記クロック信号供給パスの数よりも少ないテストクロック端子数で前記複数のクロック信号供給パスのレジスタ群の各々に関するスキャンパステストが行われる、ことを特徴とする。
14 低速ドメイン
16 高速ドメイン
20、22、28、30 スキャナブルメモリ素子
26 コアロジック
32 スキャンチェーン
34 高速ロジック
52 補助テストコントローラ
56 入力バス
101 入出力セル領域
102〜110 スキャンチェーングループ
111 スキャン入力セル
112 スキャン出力セル
113〜121 各スキャンチェーングループの重心
MUXG クロック選択回路
CGC、SCGC、SCGC2 クロックゲーティングセル
SFF スキャンフリップフロップ
SFFG1a〜SFFG1z レジスタ群(スキャンフリップフロップ群)
SFFG2a〜SFFG2z レジスタ群(スキャンフリップフロップ群)
SFFG3a〜SFFG3z レジスタ群(スキャンフリップフロップ群)
TC11〜TC13、TC23、TC31〜TC33 テストクロック制御回路
Claims (15)
- クロック信号供給パスと、該クロック信号供給パスからのクロック信号で共通に駆動される、複数のスキャンフリップフロップよりなるレジスタ群と、の組を複数組有し、
前記各クロック信号供給パス上にテストクロック制御回路を備え、
ユーザモード時には、前記各テストクロック制御回路は、対応するユーザクロック端子から供給されるユーザクロック信号を対応する前記各クロック信号供給パスへ伝播させ、
スキャンパステストモード時において、スキャンシフト期間中には、前記各テストクロック制御回路は、共通のスキャンクロック端子から供給されるテストクロック信号を、対応する前記クロック信号供給パスに伝播させ、複数組の前記レジスタ群をそれぞれスキャンシフトさせ、
スキャンキャプチャ期間中には、選択されたクロック信号供給パスには、対応するテスト制御回路からテストクロックパルスが供給され、前記選択されたクロック信号供給パスに接続するレジスタ群に対して選択的にキャプチャ動作を行わせ、非選択のクロック信号供給パスへはテストクロックパルスは供給されず、
前記クロック信号供給パスの数よりも少ないテストクロック端子数で前記複数のクロック信号供給パスのレジスタ群の各々に関するスキャンパステストを実行可能とし、
前記テストクロック制御回路は、スキャンフリップフロップと、前記スキャンフリップフロップに基づき、テストクロックパルスを伝播するか遮断するかを制御するクロックゲーティング回路と、を備え、
前記テストクロック制御回路内の前記スキャンフリップフロップは、他のテストクロック制御回路中のスキャンフリップフロップとスキャンチェーン接続され、
前記テストクロック制御回路内の前記スキャンフリップフロップに対して、スキャンシフト動作の最終値で、スキャンキャプチャ期間中における前記クロックゲーティング回路を制御するための値を設定する、ことを特徴とする半導体集積回路装置。 - 前記テストクロック制御回路における前記クロックゲーティング回路は、前記スキャンフリップフロップの出力値を入力とする論理ゲートによって制御される、ことを特徴とする請求項1記載の半導体集積回路装置。
- ユーザクロックドメイン数(n個)に対応して、n個の前記テストクロック制御回路を備え、
1番目からn−1番目までの前記各テストクロック制御回路は、スキャンフリップフロップと、前記スキャンフリップフロップに基づき、テストクロックパルスを伝播するか遮断するかを制御するクロックゲーティング回路と、
を備え、
n番目の前記テストクロック制御回路は、1番目からn−1番目までの前記テストクロック制御回路の前記スキャンフリップフロップの出力を入力し、その値の組み合わせに基づき、テストクロックパルスを伝播するか遮断するかを制御するクロックゲーティング回路を備えている、ことを特徴とする請求項1記載の半導体集積回路装置。 - 前記テストクロック制御回路は、スキャンパステストモードとユーザモードを制御する制御信号を入力し、前記制御信号がユーザモードを示すときは、ユーザクロック信号を選択し、前記制御信号がスキャンパステストモードを示すときは、テストクロック信号を選択して出力するクロック選択回路を、前記クロックゲート回路の後段に備え、前記クロック選択回路で選択されたクロック信号が前記クロック信号供給パスに供給される、ことを特徴とする請求項1記載の半導体集積回路装置。
- 前記テストクロック制御回路は、スキャンパステストモードとユーザモードを制御する制御信号を入力し、前記制御信号がユーザモードを示すときは、ユーザクロック信号を選択し、前記制御信号が、スキャンパステストモードを示すときは、テストクロック信号を選択するクロック選択回路を、前記スキャンフリップフロップの前段に備えている、ことを特徴とする請求項1記載の半導体集積回路装置。
- 複数(n個)のユーザクロック信号をそれぞれ入力する第1乃至第nのユーザクロック端子と、
少なくとも1つのテストクロック信号を入力するテストクロック端子と、
スキャンパステストモードとユーザモードを制御する第1の制御信号を入力する第1の制御信号入力端子と、
スキャンシフト動作モードとスキャンキャプチャ動作モードを切替制御する第2の制御信号を入力する第2の制御信号入力端子と、
スキャン入力端子と、
第1乃至第n+1のスキャン出力端子を備え、
前記第1乃至第nのユーザクロック端子と、第1乃至第n群のスキャンフリップフロップへの第1乃至第nのテストクロック供給パスとの間にそれぞれ接続される第1乃至第nのテストクロック制御回路を備え、
前記各テストクロック制御回路は、前記第1及び第2の制御信号、前記テストクロック端子からのテストクロック信号、及び、対応するユーザクロック端子からのユーザクロック信号を入力し、
スキャンパステストモード時には、前記第2の制御信号に基づき、スキャンシフト期間中には、前記テストクロック信号に応答してスキャン入力端子からのシリアルデータをサンプル出力し、スキャンキャプチャ期間中には、入力されるテストクロック信号に応答してデータ入力端子の信号をサンプルするスキャンフリップフロップと、
前記スキャンフリップフロップの出力と、前記第2の制御信号との論理演算結果に基づき、テストクロック信号の伝達、非伝達を制御するクロックゲート回路と、
前記第1の制御信号を選択制御信号として受け、前記第1の制御信号がユーザモードを示すときには、前記ユーザクロックを選択し、前記第1の制御信号がスキャンパステストモードを示すときには、前記クロックゲート回路の出力を選択するクロック選択回路と、
を備え、
前記第1乃至第nのテストクロック制御回路のクロック選択回路の出力が、第1乃至第nのテストクロック供給パスにそれぞれ供給され、
前記第1テストクロック制御回路内の前記スキャンフリップフロップには、スキャン入力端子からの信号が供給され、
前記第i(ただし、iは2以上n以下の整数)のテストクロック制御回路内の前記スキャンフリップフロップには、前段のテストクロック制御回路のスキャンフリップフロップのスキャン出力端子からの信号が供給され、
前記第nのテストクロック制御回路のスキャンフリップフロップの出力は第1のスキャン出力端子に接続され、
前記第1乃至第n群のスキャンフリップフロップのスキャン出力は、第2乃至第n+1のスキャン出力端子に接続されている、ことを特徴とする半導体集積回路装置。 - 複数(n個)のユーザクロック信号をそれぞれ入力する第1乃至第nのユーザクロック端子と、
少なくとも1つのテストクロック信号を入力するテストクロック端子と、
スキャンパステストモードとユーザモードを制御する第1の制御信号を入力する第1の制御信号入力端子と、
スキャンシフト動作モードとスキャンキャプチャ動作モードを切替制御する第2の制御信号を入力する第2の制御信号入力端子と、
スキャン入力端子と、
第1乃至第n+1のスキャン出力端子を備え、
前記第1乃至第nのユーザクロック端子と、第1乃至第n群のスキャンフリップフロップへの第1乃至第nのテストクロック供給パスとの間にそれぞれ接続される第1乃至第nのテストクロック制御回路を備え、
前記第1乃至第n−1のテストクロック制御回路は、前記第1及び第2の制御信号、前記テストクロック端子からのテストクロック信号、及び、対応するユーザクロック端子からのユーザクロック信号を入力し、
スキャンパステストモード時には、前記第2の制御信号に基づき、スキャンシフト期間中には、前記テストクロック信号に応答してスキャン入力端子からのシリアルデータをサンプル出力し、スキャンキャプチャ期間中には、入力されるテストクロック信号に応答してデータ入力端子の信号をサンプルするスキャンフリップフロップと、
前記スキャンフリップフロップの出力と、前記第2の制御信号との論理演算結果に基づき、テストクロック信号の伝達、非伝達を制御するクロックゲート回路と、
前記第1の制御信号を選択制御信号として受け、前記第1の制御信号がユーザモードを示すときには、前記ユーザクロックを選択し、前記第1の制御信号がスキャンパステストモードを示すときには、前記クロックゲート回路の出力を選択するクロック選択回路と、
を備え、
前記第nのテストクロック制御回路は、前記第1及び第2の制御信号、前記テストクロック端子からのテストクロック信号、及び、対応するユーザクロック端子からのユーザクロック信号を入力し、
前記第1乃至第n−1のテストクロック制御回路の前記スキャンフリップフロップの各出力を入力し、スキャンキャプチャ期間中、前記スキャンフリップフロップの出力の組み合わせに応じた信号を生成するデコード回路と、
前記デコード回路の出力に基づき、テストクロック信号の伝達、非伝達を制御するクロックゲート回路と、
前記第1の制御信号を選択制御信号として受け、前記第1の制御信号がユーザモードを示すとき、前記ユーザクロックを選択し、前記第1の制御信号がスキャンパステストモードを示すとき、前記クロックゲート回路の出力を選択するクロック選択回路と、
を備え、
前記第1乃至第nのテストクロック制御回路のクロック選択回路の出力が、第1乃至第nのテストクロック供給パスにそれぞれ供給され、
前記第1テストクロック制御回路のスキャンフリップフロップには、スキャン入力端子からの信号が供給され、
前記第i(ただし、iは2以上n以下の整数)のテストクロック制御回路の前記スキャンフリップフロップには、前段のテストクロック制御回路のスキャンフリップフロップのスキャン出力端子からの信号が供給され、
前記第nのテストクロック制御回路の前記スキャンフリップフロップの出力は第1のスキャン出力端子に接続され、
前記第1乃至第n群のスキャンフリップフロップのスキャン出力は、第2乃至第n+1のスキャン出力端子に接続されている、ことを特徴とする半導体集積回路装置。 - 複数(n個)のユーザクロック信号をそれぞれ入力する第1乃至第nのユーザクロック端子と、
少なくとも1つのテストクロック信号を入力するテストクロック端子と、
スキャンパステストモードを制御する第1の制御信号を入力する第1の制御信号入力端子と、
スキャンシフト動作モードとスキャンキャプチャ動作モードを切替制御する第2の制御信号を入力する第2の制御信号入力端子と、
スキャン入力端子と、
第1乃至第n+1のスキャン出力端子を備え、
前記第1乃至第nのユーザクロック端子と、第1乃至第n群のスキャンフリップフロップへの第1乃至第nのテストクロック供給パスとの間にそれぞれ接続される第1乃至第nのテストクロック制御回路を備え、
前記各テストクロック制御回路は、前記第1及び第2の制御信号、前記テストクロック端子からのテストクロック信号、及び、対応するユーザクロック端子からのユーザクロック信号を入力し、
前記第1の制御信号がユーザモードを示すとき、前記ユーザクロックを選択し、前記第1の制御信号がスキャンパステストモードを示すとき、前記テストクロック端子からのテストクロック信号を選択するクロック選択回路と、
スキャンパステストモード時には、前記第2の制御信号に基づき、スキャンシフト期間中、テストクロック信号に応答してスキャン入力端子からのシリアルデータをサンプル出力し、スキャンキャプチャ期間中には、入力されるテストクロック信号に応答してデータ入力端子の信号をサンプルするスキャンフリップフロップと、
前記スキャンフリップフロップの出力と、前記第2の制御信号の論理演算結果に基づき、前記クロック選択回路から出力されるクロック信号の伝達、非伝達を制御するクロックゲート回路と、
を備え、
前記第1乃至第nのテストクロック制御回路のクロック選択回路の出力が、第1乃至第nのテストクロック供給パスにそれぞれ供給され、
前記第1テストクロック制御回路のスキャンフリップフロップには、スキャン入力端子からの信号が供給され、
前記第i(ただし、iは2以上n以下の整数)のテストクロック制御回路のスキャンフリップフロップには、前段のテストクロック制御回路のスキャンフリップフロップのスキャン出力端子からの信号が供給され、
前記第nのテストクロック制御回路のスキャンフリップフロップの出力は第1のスキャン出力端子に接続され、
前記第1乃至第n群のスキャンフリップフロップのスキャン出力は、第2乃至第n+1のスキャン出力端子に接続されている、ことを特徴とする半導体集積回路装置。 - 前記テストクロック制御回路内の前記スキャンフリップフロップの出力は、前記各テストクロック制御回路のスキャン出力端子、前記各テストクロック制御回路内の前記クロックゲート回路に接続されるとともに、前記スキャンフリップフロップのデータ入力端子に帰還入力される、ことを特徴とする請求項6乃至8のいずれか一に記載の半導体集積回路装置。
- 前記テストクロック制御回路内の前記スキャンフリップフロップは、前記第1の制御信号がユーザモードを示すとき、所定の値にセットされる、ことを特徴とする請求項6乃至8のいずれか一に記載の半導体集積回路装置。
- 前記スキャンフリップフロップのリセット又はセット用の制御信号を入力し、前記第1乃至第nのテストクロック制御回路の前記スキャンフリップフロップが、入力された前記リセット又はセット用の制御信号により、所定値にセットされる、ことを特徴とする請求項6乃至8のいずれか一に記載の半導体集積回路装置。
- 前記第nのテストクロック制御回路のスキャンフリップフロップの出力のうち少なくとも1つが対応するスキャンフリップフロップ群にスキャン入力される、ことを特徴とする請求項6乃至8のいずれか一に記載の半導体集積回路装置。
- 前記テストクロック端子の個数は、前記ユーザクロック端子の個数よりも少ない、ことを特徴とする請求項6乃至12のいずれか一に記載の半導体集積回路装置。
- クロック信号供給パスと、該クロック信号供給パスからのクロック信号で共通に駆動される、複数のスキャンフリップフロップよりなるレジスタ群と、の組を複数組有する半導体集積回路装置のテスト方法であって、
前記各クロック信号供給パス上にテストクロック制御回路を備え、
スキャンパステストモード時において、スキャンシフト期間中には、前記各テストクロック制御回路は、共通のスキャンクロック端子から供給されるテストクロック信号を、対応する前記クロック信号供給パスに伝播させ、複数組の前記レジスタ群をそれぞれスキャンシフトさせ、
スキャンキャプチャ期間中には、選択されたクロック信号供給パスには、対応するテスト制御回路からテストクロックパルスが供給され、前記選択されたクロック信号供給パスに接続するレジスタ群に選択的にキャプチャ動作を行わせ、非選択のクロック信号供給パスへはテストクロックパルスは供給されず、
前記クロック信号供給パスの数よりも少ないテストクロック端子数で前記複数のクロック信号供給パスのレジスタ群の各々に関するスキャンパステストを実行可能とし、
前記テストクロック制御回路に、スキャンフリップフロップと、前記スキャンフリップフロップに基づき、テストクロックパルスを伝播するか遮断するかを制御するクロックゲーティング回路と、を設け、
前記テストクロック制御回路内の前記スキャンフリップフロップは、他のテストクロック制御回路中のスキャンフリップフロップとスキャンチェーン接続され、
前記テストクロック制御回路内の前記スキャンフリップフロップに対して、スキャンシフト動作の最終値で、スキャンキャプチャ期間中における前記クロックゲーティング回路を制御するための値を設定する、ことを特徴とする半導体集積回路装置のテスト方法。 - 前記テストクロック制御回路における前記クロックゲーティング回路は、前記スキャンフリップフロップの出力値を入力とする論理ゲートによって制御される、ことを特徴とする請求項14記載の半導体集積回路装置のテスト方法。
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