JPH11258304A - システムロジックのテスト回路およびテスト方法 - Google Patents
システムロジックのテスト回路およびテスト方法Info
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- JPH11258304A JPH11258304A JP10061309A JP6130998A JPH11258304A JP H11258304 A JPH11258304 A JP H11258304A JP 10061309 A JP10061309 A JP 10061309A JP 6130998 A JP6130998 A JP 6130998A JP H11258304 A JPH11258304 A JP H11258304A
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Abstract
を行うことのできるテスト回路を提供することにある。 【解決手段】 バウンダリスキャン回路は、バウンダリ
スキャンセル10−1および10−2を有している。既
存マクロを単体テストする回路は、第1のバウンダリス
キャンセル10−1に接続された、ボード上の入力端子
36と、入力端子36を既存マクロに接続するライン4
1と、バウンダリスキャンセルに10−2に接続され
た、ボード上の出力端子38と、入力側には既存マクロ
20,新規作成回路22,バウンダリスキャンセル10
−2が接続され、出力側には出力端子38が接続された
セレクタ54とを有している。セレクタ54は、TAP
52で生成されるbstest信号およびmtest信
号により制御される。
Description
のテスト回路、特に既存マクロと新規作成回路のテスト
を切り替えて行うことのできるテスト回路に関し、さら
にはこのようなテスト回路を用いたテスト方法に関する
ものである。
のテストを容易化するためのテスト容易化設計の手法の
一つとして、IEEE1149.1標準に基づくバウン
ダリスキャンデザインがある。バウンダリスキャンデザ
インは、ボード上のLSIチップを全体のシステムにお
ける内部ロジックと見なし、チップがボード上に装着さ
れた後もボード外部から内部のLSIへのテストデータ
の書込み(制御)と内部のデータの読出し(観測)が可
能となるよう、スキャン動作可能なフリップフロップを
LSIの全ての入出力ピンにそれぞれ制御点、観測点と
して付加したものである。
示す図である。1ビットのシフトレジスタであるバウン
ダリスキャンセル(BS)10が、システムロジック1
2と回路ボード6の端子8との間に配置され、各バウン
ダリスキャンセルは、直列に接続されて、バウンダリス
キャンセルチェーンを構成する。TDI端子(図では、
他端子を含めて代表的に14で示している)から入力さ
れたテストデータは、TAP(Test Access
Port)16を介して、バウンダリスキャンイン端
子bsinからバウンダリスキャンセルチェーンに送ら
れ、システムロジック12からの出力はバウンダリスキ
ャンアウト端子bsoutからTAP16に入力され、
データ出力端子TDO18から出力され、LSIテスタ
で期待値と比較される。このようなバウンダリスキャン
テストは、TAP16で生成されるバウンダリスキャン
テスト制御(bstest)信号を、各BSのセレクタ
(SEL)11に入力することにより行われる。
は、全回路を新規に作成するのではなく、一部の回路に
ついては既に設計が完了している既存の回路またはチッ
プを利用することが多い。以下、このような既存の回路
またはチップをマクロ(macro)と称する。
の回路チップと共に搭載されている場合に、図1の従来
のバウンダリスキャン回路では、マクロ単体テストのた
めの機能が付加されていないので、マクロと新規作成回
路とを切り替えてテストを行うことができなかった。
を切り替えてテストを行うことのできるテスト回路を提
供することにある。
路とを切り替えてテストを行うテスト方法を提供するこ
とにある。
回路ボード上に既存マクロと新規作成回路とが搭載され
て構成されるシステムロジックをテストする。このテス
ト回路は、新規作成回路をテストするバウンダリスキャ
ン回路と、既存マクロを単体テストする回路とを備えて
いる。このような既存マクロを単体テストする回路と、
バウンダリスキャン回路とは統合化されており、1個ま
たは2個のセレクタを制御することによって、マクロを
単体テストする回路と、バウンダリスキャン回路とを別
個独立に機能させている。
場合には、新規作成回路のテストと、既存マクロ単体の
テストとを切り替えて行う。新規作成回路のテストは、
バウンダリスキャン回路を用いて行い、既存マクロのテ
ストは、マクロテスト回路を用いて行う。
1の実施例を示す。回路ボード(図示せず)上にマクロ
20と、内部ロジックを構成するLSI22とが構成さ
れているものとする。なお、図面を簡単にするため、1
個のマクロと1個のLSIのみを示している。
ポートTAP(Test Access Port)2
4を備えている。図3に、TAP24の回路を示す。T
AP24には、TDI(テストデータ入力ピン),TM
S(テストモード選択ピン),TRST(パワーオン時
のリセットピン),TCK(テストクロック)の各入力
ピン(図2では、代表的に1つのピン26で示してい
る)が接続されている。
TRST信号が入力されるTAPコントローラ28と、
命令レジスタ30と、命令デコーダ32と、セレクタ3
4とを有している。
bsin,バウンダリスキャンアウト端子bsoutに
は、複数のバウンダリスキャンセルよりなるチェーンが
接続されている。図では、マクロ20および内部ロジッ
ク22に対応した2個のバウンダリスキャンセル(B
S)10−1,10−2を示している。BS10−1
は、内部ロジック22と入力ピン36との間に接続さ
れ、BS10−2は、内部ロジック22と出力ピン38
との間に接続されている。
ァ40は、ライン41を経てマクロ20に接続されてい
る。出力ピン38に接続されている出力バッファ42と
BS10−2との間にはセレクタ44が、内部ロジック
22とBS10−2との間にはセレクタ46が接続され
ている。セレクタ44の他の入力端子は、BS10−2
とセレクタ46との接続点48にライン47を経て接続
されている。セレクタ46の他の入力端子は、マクロ2
0にライン49を経て接続されている。
ローラ28は、テストモード選択TMS信号の入力シー
ケンスによって、バウンダリスキャン回路の全体の種々
の動作を制御する簡単な状態遷移回路となっている。こ
れらの動作は、TMS信号を制御して適当な命令を命令
レジスタ30に読み込んだ後、命令デコーダ32で復号
されて、状態を変化させつつ行う。本実施例では、セレ
クタ44を切り替えるbscan(またはbstes
t)信号を生成する。
スタ30,命令デコーダ32,セレクタ34の各回路、
およびTDI,TDO,TMS,TCK,TRST,b
scanの各信号はIEEE1149.1に規定されて
いるものである。
クロテスト制御(mtest)端子50を有し、マクロ
テスト制御(mtest)信号は、マクロ20およびセ
レクタ46に入力される。
路で、ボード上に搭載された既存のマクロ20と新規作
成回路である内部ロジック22とのテストを切り替えて
行う動作を説明する。図4は、動作の説明に供するタイ
ミング図である。
P24のTAPコントローラ28は、テストモード選択
TMS信号により、バウンダリスキャンテストモードと
なる。TMS信号により命令レジスタ30に命令を読み
込んだ後、命令デコーダ32は命令をデコードし、これ
によりバウンダリスキャンテスト制御(bstest)
信号を“1”にし、これによりセレクタ44の入力端子
をBS10−2側に切り替える。またセレクタ46は、
mtest信号が“0”で、その入力端子は内部ロジッ
ク22側に切り替えられている。
え状態で、テストデータがTDIから入力され、内部ロ
ジック22からの出力は、セレクタ34で選択され、T
DOから外部へ出力される。
バウンダリスキャンテストモードで新規作成回路である
内部ロジック22のテストが行われる。
クロテストモードに移行するには、IEEE1149.
1で規定された手続きで、SHIFT IRモードに入
った後に、mtest信号を“1”にする。マクロ20
は、mtest信号が“1”になったことにより、自回
路がテストモードに入ったことを認識する。また、セレ
クタ46は、このmtest信号によって、入力端子は
マクロ20側に切り替わる。他方、セレクタ44は、T
AP24の命令デコーダからのbstest信号が
“0”になることにより、入力端子はライン47側に切
り替えられる。
力端子36は、入力バッファ40,ライン41を経て、
マクロ20に接続され、出力端子38は、出力バッファ
42,セレクタ44,ライン47,セレクタ46,ライ
ン49を経て、マクロ20に接続されている。
れ、マクロ20からのデータは、出力端子38から出力
される。このようにして、所定のバウンダリスキャンテ
ストの手続きにより、マクロ単体のテストを行うことが
できる。
回路の第2の実施例を説明する。この第2の実施例は、
第1の実施例が、マクロテスト制御(mtest)端子
を別途備えているが、これを不要とするものである。さ
らには、第1の実施例が、マクロと出力端子との間に、
マクロテストとバウンダリスキャンテストを切り替える
ために2個のセレクタを備えており、これらセレクタに
より遅延オーバヘッドが増大するが、これをさらに改善
することにある。
例と異なる点は、マクロテスト制御端子が無く、代わり
に、TAP(Test Acces Port)52が
マクロテスト制御(mtest)信号を生成すること、
およびマクロ20と出力端子38との間に2個ではなく
1個のセレクタ54を備えることである。図2の構成要
素と同一の構成要素には、同一の参照番号を付して示
す。
42に接続され、第1の入力端子は、ライン58を経て
マクロ20に接続され、第2の入力端子は、ライン60
を経て内部ロジック22に接続され、第3の入力端子
は、バウンダリスキャンセル10−2を経て内部ロジッ
ク22に接続されている。
TAP24と異なる点は、命令デコーダ56がバウンダ
リスキャンテスト制御(bstest)信号のみなら
ず、マクロテスト(mtest)信号をも生成すること
である。これらbstest信号,mtest信号は共
にセレクタ54に入力され、セレクタの切り替えを制御
する。なお、mtest信号はIEEE1149.1で
定義されない信号であるが、IEEE1149.1で規
定されているUSER CODE INSTRUCTI
ONの規定(任意のテストモードの規定)に従って命令
デコーダ56で生成される。
上に搭載された既存のマクロ20と新規作成回路である
内部ロジック22のテストを切り替えて行う動作を、図
4のタイミング図を参照しながら説明する。
P52のTAPコントローラ28は、テストモード選択
TMS信号により、バウンダリスキャンテストモードと
なる。TMS信号により命令レジスタ30に命令を読み
込んだ後、命令デコーダ56は命令をデコードし、これ
によりbstest信号を“1”にし、これによりセレ
クタ44の入力端子をBS10−2側に切り替える。
で、テストデータがTDIから入力され、内部ロジック
22からの出力は、セレクタ34で選択され、TDOか
ら外部へ出力される。
バウンダリスキャンテストモードで新規作成回路である
内部ロジック22のテストが行われる。
クロテストモードに移行するには、IEEE1149.
1で規定された手続きで、SHIFT IRモードに入
り、そこで、あらかじめ定められたマクロテストモード
の命令コード“010”をTDIから命令レジスタ30
に入力する。
をデコードし、これによりmtest信号を“1”にす
る。mtest信号は、マクロ20およびセレクタ54
に接続される。マクロ20は、mtest信号が“1”
になったことにより、自回路がテストモードに入ったこ
とを認識する。また、セレクタ54は、このmtest
信号によって、入力端子マクロ20側に切り替わる。
力端子36は、入力バッファ40,ライン41を経て、
マクロ20に接続され、出力端子38は、出力バッファ
42,セレクタ54,ライン58を経て、マクロ20に
接続されている。
れ、マクロ20からのデータは、出力端子38から出力
される。このようにして、所定のバウンダリスキャンテ
ストの手続きにより、マクロ単体のテストを行うことが
できる。
テスト回路によれば、TAP52がマクロテスト制御
(mtest)信号を生成するので、第1の実施例のよ
うなマクロテスト制御端子は不要となる。また、マクロ
と出力端子との間のテスト回路による遅延の増加は、セ
レクタ1段分のみであるので、遅延オーバーヘッドは少
なくなる。
規作成回路の回路チップと共に搭載されている場合に、
マクロと新規作成回路とを切り替えてテストを行うこと
が可能となる。
る。
ある。
ある。
Claims (15)
- 【請求項1】ボード上に既存マクロと新規作成回路とが
搭載されて構成されるシステムロジックをテストするテ
スト回路であって、 前記新規作成回路をテストするバウンダリスキャン回路
と、 前記既存マクロを単体テストする回路と、を備えること
を特徴とするテスト回路。 - 【請求項2】前記既存マクロを単体テストする回路と、
前記バウンダリスキャン回路とが統合化されていること
を特徴とする請求項1記載のテスト回路。 - 【請求項3】前記バウンダリスキャン回路を構成する第
1のバウンダリスキャンセルおよび第2のバウンダリス
キャンセルに対し、前記既存マクロを単体テストする回
路は、 前記第1のバウンダリスキャンセルに接続された、ボー
ド上の入力端子と、 前記入力端子を前記既存マクロに接続する第1のライン
と、 前記第2のバウンダリスキャンセルに接続された、ボー
ド上の出力端子と、 入力側には前記既存マクロおよび前記新規作成回路が接
続され、出力側には前記第2のバウンダリスキャンセル
に接続された第1のセレクタと、 入力側には前記第1のセレクタおよび前記第2のバウン
ダリスキャンセルが接続され、出力側には前記出力端子
が接続された第2のセレクタと、を有することを特徴と
する請求項2記載のテスト回路。 - 【請求項4】前記第1のセレクタの切り替えを制御する
マクロテスト制御信号を供給する入力端子と、 前記第2のセレクタの切り替えを制御するバウンダリス
キャンテスト制御信号を発生するテスト・アクセス・ポ
ートと、をさらに備えることを特徴とする請求項3記載
のテスト回路。 - 【請求項5】前記バウンダリスキャン回路を構成する第
1のバウンダリスキャンセルおよび第2のバウンダリス
キャンセルに対し、前記既存マクロを単体テストする回
路は、 前記第1のバウンダリスキャンセルに接続された、ボー
ド上の入力端子と、 前記入力端子を前記既存マクロに接続する第1のライン
と、 前記第2のバウンダリスキャンセルに接続された、ボー
ド上の出力端子と、 入力側には前記既存マクロ,前記新規作成回路,前記第
2のバウンダリスキャンセルが接続され、出力側には前
記出力端子が接続されたセレクタと、を有することを特
徴とする請求項2記載のテスト回路。 - 【請求項6】前記セレクタの切り替えを制御するマクロ
テスト制御信号およびバウンダリスキャンテスト制御信
号を発生するテスト・アクセス・ポートをさらに備える
ことを特徴とする請求項5記載のテスト回路。 - 【請求項7】ボード上に既存マクロと新規作成回路とが
搭載されて構成されるシステムロジックをテスト回路に
よりテストする方法であって、 前記新規作成回路のをテストと、前記既存マクロ単体の
テストとを、切り替えて行うことを特徴とするテスト方
法。 - 【請求項8】前記新規作成回路のテストは、バウンダリ
スキャン方式で行うことを特徴とする請求項7記載のテ
スト方法。 - 【請求項9】前記新規作成回路のテストは、バウンダリ
スキャン回路を用いて行い、 前記既存マクロのテストは、マクロテスト回路を用いて
行う、ことを特徴とする請求項8記載のテスト方法。 - 【請求項10】前記バウンダリスキャン回路を構成する
第1のバウンダリスキャンセルおよび第2のバウンダリ
スキャンセルに対し、前記マクロテスト回路は、 前記第1のバウンダリスキャンセルに接続された、ボー
ド上の入力端子と、 前記入力端子を前記既存マクロに接続する第1のライン
と、 前記第2のバウンダリスキャンセルに接続された、ボー
ド上の出力端子と、 入力側には前記既存マクロおよび前記新規作成回路が接
続され、出力側には前記第2のバウンダリスキャンセル
に接続された第1のセレクタと、 入力側には前記第1のセレクタおよび前記第2のバウン
ダリスキャンセルが接続され、出力側には前記出力端子
が接続された第2のセレクタと、を有することを特徴と
する請求項9記載のテスト方法。 - 【請求項11】前記テスト回路は、 前記第1のセレクタの切り替えを制御するマクロテスト
制御信号を供給する入力端子と、 前記第2のセレクタの切り替えを制御するバウンダリス
キャンテスト制御信号を発生するテスト・アクセス・ポ
ートと、をさらに有することを特徴とする請求項10記
載のテスト方法。 - 【請求項12】前記新規作成回路をテストするときに
は、前記マクロテスト制御信号により、前記第1のセレ
クタの入力端子を前記新規作成回路側に切り替え、前記
バウンダリスキャンテスト制御信号により、前記第2の
セレクタの入力端子を前記第2のバウンダリスキャンセ
ル側に切り替えて、バウンダリスキャン方式で行い、 前記既存マクロをテストするときには、前記マクロテス
ト制御信号により、前記第1のセレクタの入力端子を前
記既存マクロ側に切り替え、前記バウンダリスキャンテ
スト制御信号により、前記第2のセレクタの入力端子を
前記第1のセレクタ側に切り替えて、前記ボード上の入
力端子からテストデータを入力し、前記既存マクロから
出力されるデータを、前記第1および第2のセレクタを
経て、前記ボード上の出力端子に伝送する、ことを特徴
とする請求項11記載のテスト方法。 - 【請求項13】前記バウンダリスキャン回路を構成する
第1のバウンダリスキャンセルおよび第2のバウンダリ
スキャンセルに対し、前記既存マクロを単体テストする
回路は、 前記第1のバウンダリスキャンセルに接続された、ボー
ド上の入力端子と、 前記入力端子を前記既存マクロに接続する第1のライン
と、 前記第2のバウンダリスキャンセルに接続された、ボー
ド上の出力端子と、 入力側には前記既存マクロおよび前記新規作成回路が接
続され、出力側は前記第2のバウンダリスキャンセルに
接続された第1のセレクタと、 入力側には前記第1のセレクタおよび前記第2のバウン
ダリスキャンセルが接続され、出力側には前記出力端子
が接続されたセレクタと、を有することを特徴とする請
求項11記載のテスト方法。 - 【請求項14】前記テスト回路は、前記セレクタの切り
替えを制御するマクロテスト制御信号およびバウンダリ
スキャンテスト制御信号を発生するテスト・アクセス・
ポートをさらに有することを特徴とする請求項13記載
のテスト方法。 - 【請求項15】前記新規作成回路をテストするときに
は、前記バウンダリスキャンテスト制御信号により、前
記セレクタの入力端子を前記第2のバウンダリスキャン
セル側に切り替えて、バウンダリスキャン方式で行い、 前記既存マクロをテストするときには、前記マクロテス
ト制御信号により、前記セレクタの入力端子を前記既存
マクロ側に切り替えて、前記ボード上の入力端子からテ
ストデータを入力し、前記既存マクロから出力されるデ
ータを、前記セレクタを経て、前記ボード上の出力端子
に伝送する、ことを特徴とする請求項14記載のテスト
方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10061309A JP3094983B2 (ja) | 1998-03-12 | 1998-03-12 | システムロジックのテスト回路およびテスト方法 |
DE19911099A DE19911099A1 (de) | 1998-03-12 | 1999-03-12 | Testschaltung und -verfahren für eine Systemlogik |
US09/267,581 US6381720B1 (en) | 1998-03-12 | 1999-03-12 | Test circuit and method for system logic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10061309A JP3094983B2 (ja) | 1998-03-12 | 1998-03-12 | システムロジックのテスト回路およびテスト方法 |
Publications (2)
Publication Number | Publication Date |
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JP (1) | JP3094983B2 (ja) |
DE (1) | DE19911099A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6691289B2 (en) | 2001-07-13 | 2004-02-10 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit including circuit for selecting embedded tap cores |
CN100363749C (zh) * | 2002-09-05 | 2008-01-23 | 恩益禧电子股份有限公司 | 边界扫描设备 |
CN102393261A (zh) * | 2011-08-10 | 2012-03-28 | 浙江大学舟山海洋研究中心 | 海底热液口高精度声波飞渡时间测量*** |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005337740A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法 |
US10101390B2 (en) * | 2016-12-30 | 2018-10-16 | Prometheus Electronics LLC | Boundary scan test system |
US11675005B2 (en) * | 2020-11-24 | 2023-06-13 | Renesas Electronics Corporation | Semiconductor device and scan test method of the same |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5173904A (en) * | 1987-06-02 | 1992-12-22 | Texas Instruments Incorporated | Logic circuits systems, and methods having individually testable logic modules |
JPH034186A (ja) | 1989-05-31 | 1991-01-10 | Toshiba Corp | テスト回路生成システム |
DE68923086T2 (de) * | 1989-08-25 | 1996-01-25 | Philips Electronics Nv | Verfahren zum Testen von hierarchisch organisierten integrierten Schaltungen und integrierte Schaltungen, geeignet für einen solchen Test. |
JP2741119B2 (ja) * | 1991-09-17 | 1998-04-15 | 三菱電機株式会社 | バイパススキャンパスおよびそれを用いた集積回路装置 |
US5534774A (en) * | 1992-04-23 | 1996-07-09 | Intel Corporation | Apparatus for a test access architecture for testing of modules within integrated circuits |
US5627842A (en) * | 1993-01-21 | 1997-05-06 | Digital Equipment Corporation | Architecture for system-wide standardized intra-module and inter-module fault testing |
US5636227A (en) * | 1994-07-08 | 1997-06-03 | Advanced Risc Machines Limited | Integrated circuit test mechansim and method |
US5631912A (en) * | 1995-12-19 | 1997-05-20 | Samsung Electronics Co., Ltd. | High impedance test mode for JTAG |
DE69734379T2 (de) * | 1996-08-30 | 2006-07-06 | Texas Instruments Inc., Dallas | Vorrichtung zur Prüfung von integrierten Schaltungen |
-
1998
- 1998-03-12 JP JP10061309A patent/JP3094983B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-12 DE DE19911099A patent/DE19911099A1/de not_active Withdrawn
- 1999-03-12 US US09/267,581 patent/US6381720B1/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6691289B2 (en) | 2001-07-13 | 2004-02-10 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit including circuit for selecting embedded tap cores |
CN100363749C (zh) * | 2002-09-05 | 2008-01-23 | 恩益禧电子股份有限公司 | 边界扫描设备 |
US7428676B2 (en) | 2002-09-05 | 2008-09-23 | Nec Electronics Corporation | Boundary scan device |
CN102393261A (zh) * | 2011-08-10 | 2012-03-28 | 浙江大学舟山海洋研究中心 | 海底热液口高精度声波飞渡时间测量*** |
Also Published As
Publication number | Publication date |
---|---|
US6381720B1 (en) | 2002-04-30 |
DE19911099A1 (de) | 1999-10-14 |
JP3094983B2 (ja) | 2000-10-03 |
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