JP4786287B2 - 半導体集積回路の配線構造及び半導体集積回路の配線方法 - Google Patents
半導体集積回路の配線構造及び半導体集積回路の配線方法 Download PDFInfo
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Description
条件1:フリップフロップなどの順序回路に対して特定のクロック端子から直接スキャンクロックが与えられるようになっていること。
条件2:異なるクロック周波数で動作する回路群、即ちクロックドメインがある場合、クロックドメイン毎に独立してスキャンクロックの制御が可能になっていること。
上記条件1は、フリップフロップなどの順序回路がユーザ回路の設計による影響を受けずにスキャンクロックで動作することを保証するために必要とされる。また、上記条件2は、異なるクロックドメインを有する回路のテストを行なう場合に、ユーザ回路の影響を受けずにクロックドメイン毎に所定の周波数を有するスキャンクロックで動作することを保証するために必要とされる。
本実施の形態1にかかる半導体集積回路は、多層の配線層を備えた半導体チップにより構成される。配線層は、固定層とカスタマイズ層を有する。固定層は、半導体チップ上に形成され、カスタマイズ層は固定層の上層に形成される。半導体チップには、トランジスタや基本セルを形成するための接続配線が形成される。
なお、スキャン用のフリップフロップとしては、マルチプレクサ付きのフリップフロップや、LSSD(Level-Sensitive Scan Design)で用いられるマスタ/スレーブの2層クロックで動作するフリップフロップなどが考えられるが、どのタイプのフリップフロップでも本発明は適用可能である。
(1)クロックドメイン5a,5b毎に配置された選択回路4a,4bの1つの入力と、クロックドメイン5a,5b毎に設定されるスキャンクロック端子11a,11bとを接続するスキャンクロック配線21a,21b
(2)各選択回路4a,4bの入力を切り替えるための制御信号入力と、スキャンモード切替端子とを接続する制御配線23
(3)クロックドメイン5a,5b毎に配置された選択回路4a,4bの出力と、各クロックドメイン5a,5bに属するフリップフロップ51等の順序回路のクロック端子とを接続するクロック配線
図2は、本発明の実施の形態2にかかる半導体集積回路の配線構造を示す図である。本実施の形態2にかかる半導体集積回路は、ユーザクロック端子12と選択回路4の入力間の回路構成が発明の実施の形態1と異なり、その他の構成については同一である。
(1)クロックドメイン5a,5b毎に配置された選択回路4a,4bの1つの入力と、クロックドメイン5a,5b毎に設定されるスキャンクロック端子11a,11bとを接続するスキャンクロック配線21a,21b
(2)各選択回路4a,4b,6a,6bの入力を切り替えるための制御信号入力と、スキャンモード切替端子とを接続する制御配線23
(3)クロックドメイン5a,5b毎に配置された選択回路4a,4bの出力と、各クロックドメイン5a,5bに属するフリップフロップ51等の順序回路のクロック端子とを接続するクロック配線
図3を用いて、本発明にかかる半導体集積回路の配線方法について簡単に説明する。最終的に決定される配線構造は、例えば、図1、図2の通りである。最初に、基本セルを構成するトランジスタ等の間を接続する配線のうち、共通化可能な固定層における配線を設計し、決定する(S101)。次に、ユーザの要求する仕様に応じて、カスタマイズ層における配線を設計し、決定する(S102)。
4a,4b 選択回路
5a,5b クロックドメイン
21a,21b スキャンクロック配線
22a,22b ユーザクロック配線
51a,52a,51b,52b フリップフロップ
Claims (8)
- ユーザ回路に依存しない共通の配線が形成された固定層と、前記固定層の上層に位置し、当該ユーザ回路に依存する配線が形成されたカスタマイズ層とを備え、選択回路を含む基本セルをベースとする半導体集積回路の配線構造であって、
前記固定層には、
スキャンテストを行なうためのスキャンクロックを前記選択回路に対して供給するスキャンクロック配線と、
前記選択回路の出力をスキャンパス上の回路に対して供給するクロック配線とを形成し、
前記カスタマイズ層には、
ユーザクロックを前記選択回路に対して供給するユーザクロック配線を形成し、
前記選択回路及びクロック配線は、クロックドメイン毎に設けられており、
前記スキャンクロック配線は、前記選択回路毎に一つずつ設けられていることを特徴とする半導体集積回路の配線構造。 - 前記ユーザクロック配線は、前記選択回路毎に設けられており、PLL回路又はゲーティング回路を介して前記選択回路に対してユーザクロックを供給することを特徴とする請求項1記載の半導体集積回路の配線構造。
- 複数の前記選択回路に対して前記ユーザクロック配線より入力されたユーザクロックを供給する配線を前記固定層に形成したことを特徴とする請求項1記載の半導体集積回路の配線構造。
- 前記ユーザクロック配線よりユーザクロックを入力し、位相及び/又は周波数の異なる複数のユーザクロックを生成するPLL回路より出力された当該複数のユーザクロックをクロック選択回路を介して複数の前記選択回路に対して供給する配線を前記固定層に形成したことを特徴とする請求項1記載の半導体集積回路の配線構造。
- ユーザ回路に依存しない共通の配線が形成された固定層と、前記固定層の上層に位置し、当該ユーザ回路に依存する配線が形成されたカスタマイズ層とを備え、選択回路を含む基本セルをベースとする半導体集積回路の配線方法であって、
前記固定層に、スキャンテストを行なうためのスキャンクロックを前記選択回路に対して供給するスキャンクロック配線と、前記選択回路の出力をスキャンパス上の回路に対して供給するクロック配線とを配線し、
前記カスタマイズ層に、ユーザクロックを前記選択回路に対して供給するユーザクロック配線を配線し、
前記選択回路及びクロック配線は、クロックドメイン毎に設けられており、
前記スキャンクロック配線は、前記選択回路毎に一つずつ設けられていることを特徴とする半導体集積回路の配線方法。 - 前記ユーザクロック配線は、前記選択回路毎に設けられており、PLL回路又はゲーティング回路を介して前記選択回路に対してユーザクロックを供給することを特徴とする請求項5記載の半導体集積回路の配線方法。
- 複数の前記選択回路に対して前記ユーザクロック配線より入力されたユーザクロックを供給する配線を前記固定層に形成したことを特徴とする請求項5記載の半導体集積回路の配線方法。
- 前記ユーザクロック配線よりユーザクロックを入力し、位相及び/又は周波数の異なる複数のユーザクロックを生成するPLL回路より出力された当該複数のユーザクロックをクロック選択回路を介して複数の前記選択回路に対して供給する配線を前記固定層に形成したことを特徴とする請求項5記載の半導体集積回路の配線方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005296586A JP4786287B2 (ja) | 2005-10-11 | 2005-10-11 | 半導体集積回路の配線構造及び半導体集積回路の配線方法 |
US11/544,751 US7558997B2 (en) | 2005-10-11 | 2006-10-10 | Wiring structure and method of semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005296586A JP4786287B2 (ja) | 2005-10-11 | 2005-10-11 | 半導体集積回路の配線構造及び半導体集積回路の配線方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007109720A JP2007109720A (ja) | 2007-04-26 |
JP2007109720A5 JP2007109720A5 (ja) | 2008-11-06 |
JP4786287B2 true JP4786287B2 (ja) | 2011-10-05 |
Family
ID=37986674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005296586A Expired - Fee Related JP4786287B2 (ja) | 2005-10-11 | 2005-10-11 | 半導体集積回路の配線構造及び半導体集積回路の配線方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7558997B2 (ja) |
JP (1) | JP4786287B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4808051B2 (ja) * | 2006-03-14 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置とそのテスト方法 |
JP2012156868A (ja) * | 2011-01-27 | 2012-08-16 | Toshiba Corp | 半導体集積回路 |
US9043180B2 (en) | 2012-02-09 | 2015-05-26 | International Business Machines Corporation | Reducing power consumption during manufacturing test of an integrated circuit |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63300528A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ゲ−トアレイ集積回路 |
JP3621354B2 (ja) | 2001-04-04 | 2005-02-16 | Necエレクトロニクス株式会社 | 半導体集積回路の配線方法及び構造 |
JP3495342B2 (ja) * | 2001-04-26 | 2004-02-09 | Necマイクロシステム株式会社 | クロック分配回路 |
JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板,半導体デバイス,半導体デバイスのテスト方法及びその実装方法 |
US6885043B2 (en) * | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
JP4464039B2 (ja) * | 2002-11-27 | 2010-05-19 | Necエレクトロニクス株式会社 | マスタースライス集積回路 |
US6910201B2 (en) * | 2003-09-17 | 2005-06-21 | Lsi Logic Corporation | Custom clock interconnects on a standardized silicon platform |
JP4878727B2 (ja) | 2003-10-15 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP2005257469A (ja) * | 2004-03-11 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 集積回路 |
JP2006156929A (ja) * | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
-
2005
- 2005-10-11 JP JP2005296586A patent/JP4786287B2/ja not_active Expired - Fee Related
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2006
- 2006-10-10 US US11/544,751 patent/US7558997B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7558997B2 (en) | 2009-07-07 |
US20070094559A1 (en) | 2007-04-26 |
JP2007109720A (ja) | 2007-04-26 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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