JP4786287B2

JP4786287B2 - 半導体集積回路の配線構造及び半導体集積回路の配線方法

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Publication number: JP4786287B2
Application number: JP2005296586A
Authority: JP
Inventors: 健治埜田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-10-11
Filing date: 2005-10-11
Publication date: 2011-10-05
Anticipated expiration: 2025-10-11
Also published as: US7558997B2; US20070094559A1; JP2007109720A

Description

本発明は、半導体集積回路の配線構造及び半導体集積回路の配線方法に関し、特にユーザ回路に依存しない共通の配線が形成された固定層と、ユーザ回路に依存する配線が形成されたカスタマイズ層とを備えた半導体集積回路の配線構造及びその配線方法に関する。

従来より、特定ユーザ向けにカスタマイズされた専用ＩＣであるＡＳＩＣ（application Specific Integrated Circuit）が知られている。一般的なＡＳＩＣであるセルベースＬＳＩでは、用途に応じて全てをカスタマイズする必要があるため、回路設計者の負担が大きく、開発コストの高騰や開発期間の長期化を避けることが難しい。

そこで、ストラクチャードＡＳＩＣやマスタ・スライスＬＳＩ（以下、単にストラクチャードＡＳＩＣとする）と呼ばれるＩＣが提案されている。このストラクチャードＡＳＩＣは、配線層のみの変更で専用回路を設計できるＬＳＩであり、設計可能な専用回路の規模は減るが、開発コストの低減や開発期間の短縮化の利点がある。

ストラクチャードＡＳＩＣの例は、例えば特許文献１や特許文献２に開示されている。特許文献１に開示された半導体集積回路では、ユーザ回路の設計に依存せずに共通化可能な電源配線、グランド配線、テスト系回路用配線やクロック信号配線等が下層配線層に形成され、ユーザ回路の設計に応じてカスタマイズされた配線が上層配線層に形成されている。

また、特許文献２には、複数のクロック信号からクロックセレクタを介して各順序回路に分配するクロックツリー配線を予め固定層に形成しておき、ユーザは、各クロックセレクタへ供給する制御信号を固定層上にあるカスタマイズ層を用いて配線する技術が開示されている。
特許第３６２１３５４号公報特開２００５−１２３３４７号公報

一般に、半導体集積回路はテスタ等を利用して動作テストが実行される。動作テストには様々な種類の方法が提案されているが、その一つに回路が特定の周波数で動作可能かどうかをスキャンパスを用いてテストするディレイテストある。かかるディレイテストを実行する場合、半導体集積回路は、次の２つの条件を満たしている必要がある。
条件１：フリップフロップなどの順序回路に対して特定のクロック端子から直接スキャンクロックが与えられるようになっていること。
条件２：異なるクロック周波数で動作する回路群、即ちクロックドメインがある場合、クロックドメイン毎に独立してスキャンクロックの制御が可能になっていること。

スキャンパスを用いたディレイテストの手法として、テスタがクロック端子に対して、測定したい周期に相当するパルスを与えるという手法が知られている。この手法では、(a)まずスキャンパスを用いて各フリップフロップに値をセットし、(b)つづいてクロック端子に対して、測定したい周期、例えば１０ｎｓ（１００ＭＨｚ）であれば１０ｎｓの間隔でパルスを与えて回路を動作させ、(c)回路動作後、スキャンパスを用いてフリップフロップの値を観測して結果を検証する、という一連の動作を行う。ここで、(b)でクロックの制御が重要になることは明らかだが、(a)(c)においても、クロックの制御は重要である。なぜなら、異なるクロックドメインのフリップフロップを１つのスキャンパスでシリアルに接続することは一般的に行われるが、この場合、スキャンシフト時に、異なるクロックでフリップフロップを動作させてしまうとスキャンシフト自体が誤動作してしまう可能性があるからである。ディレイテストにはこれ以外の手法もあるが、クロックの制御が重要であることに変わりはない。上記条件１，２は、このようなディレイテストを行うために必要なものである。
上記条件１は、フリップフロップなどの順序回路がユーザ回路の設計による影響を受けずにスキャンクロックで動作することを保証するために必要とされる。また、上記条件２は、異なるクロックドメインを有する回路のテストを行なう場合に、ユーザ回路の影響を受けずにクロックドメイン毎に所定の周波数を有するスキャンクロックで動作することを保証するために必要とされる。

上述のストラクチャードＡＳＩＣに関連した特許文献２には、スキャンクロックに関する技術は開示されていないが、この文献に開示されたクロック配線をスキャンクロックとして使う場合を想定してみる。

図４は、特許文献２に開示された回路にＰＬＬ（Phase Locked Loop）回路を付加した回路を示す。この回路は、クロックドメインＡ（５ａ）とクロックドメインＢ（５ｂ）を備え、それぞれ、選択回路６ａ，６ｂ、フリップフロップ５１ａ，５２ａ，５１ｂ，５２ｂを有し、選択回路６ａ，６ｂのそれぞれに対しては、クロックバッファ３１，３２，３３，３４を介してクロック信号が入力される。図４においては、かかるクロック信号をＰＬＬ回路３より出力する構成としている。ＰＬＬ回路３は、クロックの位相調整やクロック端子に入力された信号の周波数に対して分周等の処理を行う。図４に示される回路において、クロック端子１とＰＬＬ回路３間の配線、ＰＬＬ回路３とクロックバッファ３１，３２，３３，３４間の配線はカスタマイズ層に形成され、その他の配線は固定層に予め形成された配線である。図４に示す回路において、ＰＬＬ回路３以外にも特定の制御信号によってクロック信号をオン或いはオフする組合せ回路（ゲーティング回路）がカスタマイズ層における配線によって付加される場合もある。

しかしながら、ＰＬＬ回路３やゲーティング回路を付加した場合に、クロック端子１にクロック信号を入力してスキャンテストを行なうと、クロック端子に与えられたスキャンクロックは直接フリップフロップに入力されないため、上記条件１を充足しないことになる。上記条件１を充足するためには、スキャンテストの際にスキャンクロックを直接フリップフロップに入力させるような回路（例えば、ＰＬＬ回路やゲーティング回路をスルーさせる回路）を新たにカスタマイズ層における配線によって付加しなければならないという問題が発生する。

図５は、このような問題を解消するために、ＰＬＬ回路やゲーティング回路をスルーさせる回路を備えた回路構成例を示す。図に示されるように、ＰＬＬ回路３とクロックバッファ３１，３２，３３，３４間に、ＰＬＬ回路３の出力信号とスキャンクロック信号端子に入力されたスキャンクロックのいずれかをスキャンモード切替端子１３に入力された制御信号に応じて選択する選択回路７を付加するような配線をカスタマイズ層にユーザが設けている。

図５に示される回路構成においては、スキャンテスト実行時に、スキャンクロック端子１１に入力されたスキャンクロックがＰＬＬ回路３を介さずに各フリップフロップ５１ａ，５２ａ，５１ｂ，５２ｂに分配されるため、上記条件１を充足する。

しかしながら、図５に示される回路構成においては、スキャンテスト時に各クロックドメインに対して全て同一のスキャンクロックが供給されるため、上記条件２を充足しない。例えば、クロックドメインＡのクロック周波数が１００ＭＨｚであり、クロックドメインＢのクロック周波数が５０ＭＨｚである場合、それぞれ１００ＭＨｚ、５０ＭＨｚで動作させる必要があるが、図５に示される回路構成においては１回でテストすることは困難であり、クロックドメインＡ及びクロックドメインＢの双方に対して５０ＭＨｚのスキャンクロックを供給するテストと、クロックドメインＡ及びクロックドメインＢの双方に対して１００ＭＨｚのスキャンクロックを供給するテストの最低２回のテストを実行する必要が生じる。

また、図５に示される回路構成においては、クロックドメインＡ中のフリップフロップ５１ａからクロックドメインＢ中の組合せ回路５３ｂに繋がるパスがある。一般に、異なるクロックドメイン間に論理の依存関係がある場合は、ディレイテストのためのテストパターン生成が困難であることが知られている。例えば、図５の場合、スキャンパスを用いてフリップフロップ５１ａ、５１ｂに所定の値をセットした後、それぞれ５０ＭＨｚ、１００ＭＨｚで回路を動作させてフリップフロップ５２ｂに取り込まれた値でディレイテストの結果を検証することになるが、クロックドメインＡの動作クロック１００ＭＨｚがクロックドメインＢの動作クロック５０ＭＨｚよりも高速であるため、フリップフロップ５２ｂがフリップフロップ５１ａにセットされた値から伝播してきた値を取り込む前に、フリップフロップ５１ａ自体の値が変化してしまう可能性がある。この場合、正常動作にも関わらず期待値と違った結果となってしまうことになる。こういった場合のテストパターンの生成は、フリップフロップ５１ａの入力につながる論理回路も考慮しなければならないといった困難さを有することになる。従って、図５のような回路構成の場合は、クロックドメイン毎にディレイテストを行う必要がある。より具体的には、クロックドメインＢのディレイテスト中はクロックドメインＡへのクロック供給を止めるなどの制御が必要になる。しかし、図５のようなクロックの供給方法では、クロックドメイン毎に独立してディレイテストを行うことが困難である。

本発明にかかる半導体集積回路の配線構造は、ユーザ回路に依存しない共通の配線が形成された固定層と、前記固定層の上層に位置し、当該ユーザ回路に依存する配線が形成されたカスタマイズ層とを備え、選択回路を含む基本セルをベースとする半導体集積回路の配線構造であって、前記固定層には、スキャンテストを行なうためのスキャンクロックを前記選択回路に対して供給するスキャンクロック配線と、前記選択回路の出力をスキャンパス上の回路に対して供給するクロック配線とを形成し、前記カスタマイズ層には、ユーザクロックを前記選択回路に対して供給するユーザクロック配線を形成する。このような配線構造を有することによって、ユーザはテスト回路の追加を行なう必要がなくなり、負担が軽減される。

また、前記選択回路及びクロック配線は、クロックドメイン毎に設けられており、前記スキャンクロック配線は、前記選択回路毎に一つずつ設けられている。

本発明にかかる半導体集積回路の配線方法は、ユーザ回路に依存しない共通の配線が形成された固定層と、前記固定層の上層に位置し、当該ユーザ回路に依存する配線が形成されたカスタマイズ層とを備え、選択回路を含む基本セルをベースとする半導体集積回路の配線方法であって、前記固定層に、スキャンテストを行なうためのスキャンクロックを前記選択回路に対して供給するスキャンクロック配線と、前記選択回路の出力をスキャンパス上の回路に対して供給するクロック配線とを配線し、前記カスタマイズ層に、ユーザクロックを前記選択回路に対して供給するユーザクロック配線を配線するものである。このような配線方法によって、ユーザは、テスト回路の追加を行なう必要がなくなり、負担が軽減される。

本発明によれば、ユーザ回路に依存しない共通部分として配線が形成された固定層と、ユーザ回路に依存する配線が形成されたカスタマイズ層とを備えた半導体集積回路において、ユーザによるテスト回路の追加を抑制することが可能な配線構造及び配線方法を提供することができる。さらに、本発明は、クロックドメイン毎にスキャンクロックを供給可能な配線構造及び配線方法を提供することができる。

発明の実施の形態１．
本実施の形態１にかかる半導体集積回路は、多層の配線層を備えた半導体チップにより構成される。配線層は、固定層とカスタマイズ層を有する。固定層は、半導体チップ上に形成され、カスタマイズ層は固定層の上層に形成される。半導体チップには、トランジスタや基本セルを形成するための接続配線が形成される。

例えば、５層の配線層を備えた半導体チップの場合には、半導体チップの直上層の第１配線層Ｍ１、第２配線層Ｍ２及び第３配線層Ｍ３が固定層に割り当てられ、第４配線層Ｍ４及び第５配線層がカスタマイズ層に割り当てられる。

固定層には、フリップフロップや論理セル等を構成する基本セル（ロジックブロック）を作るために予め用意された配線、電源配線、グランド配線、テスト回路用配線やクロック信号配線が形成される。即ち、固定層には、ユーザ回路に依存せず、各ユーザに対して共通の回路を形成するための配線が共用マスクを用いて形成される。

カスタマイズ層には、ユーザによって自由に設計されたユーザ回路に依存する配線が個別マスクを用いて形成される。このため、カスタマイズ層は、ユーザ毎の仕様に応じて異なる配線が形成される。

図１は、本発明の実施の形態１にかかる半導体集積回路の配線構造を示す図である。図１において、カスタマイズ層Ｃａ，Ｃｂ以外の回路の配線は固定層に形成されており、予め容易されたものである。

この例にかかる半導体集積回路は、二つのクロックドメインＡ（５ａ），クロックドメインＢ（５ｂ）を備えている。例えば、クロックドメインＡ（５ａ）中の回路は５０ＭＨｚのクロックが供給されて動作し、クロックドメインＢ（５ｂ）中の回路は１００ＭＨｚのクロックが供給されて動作する。

スキャンクロック端子１１ａは、固定層上のスキャンクロック配線２１ａによって選択回路４ａの一方の入力に接続されている。ユーザクロック端子１２ａは、カスタマイズ層Ｃａ上のユーザクロック配線２２ａによってＰＬＬ回路３ａの入力に接続されている。さらに、ＰＬＬ回路３ａの出力は、カスタマイズ層Ｃａ上のユーザクロック配線２２ａによって選択回路４ａの他方の入力に接続されている。スキャンモード切替端子１３は、固定層上の制御配線２３によって、選択回路４ａの制御信号入力端子に接続されている。

選択回路４ａは、例えば、マルチプレクサやセレクタであり、制御信号入力端子に入力された制御信号に応じて、２入力のうちのいずれかの入力信号を選択し、選択された一方の信号のみを出力する回路である。以下に説明する選択回路も同様の機能を有する回路である。選択回路４ａの出力は、クロックドメインＡ（５ａ）においてスキャンパスを構成するフリップフロップ５１ａ，５２ａ等のクロック入力に固定層上のクロック配線により接続されている。

選択回路４ａは、スキャンクロック端子１１ａに入力されたスキャンクロックと、ユーザクロック端子１２ａに入力されたユーザクロックを、スキャンモード切替端子１３に入力された制御信号に応じて選択し、選択されたクロックをクロックドメインＡの各フリップフロップ５１ａ，５２ａに入力する。

スキャンクロック端子１１ｂは、固定層上のスキャンクロック配線２１ｂによって選択回路４ｂの一方の入力に接続されている。ユーザクロック端子１２ｂは、カスタマイズ層Ｃａ上のユーザクロック配線２２ｂによってＰＬＬ回路３ｂの入力に接続されている。さらに、ＰＬＬ回路３ｂの出力は、カスタマイズ層Ｃｂ上のユーザクロック配線２２ｂによって選択回路４ｂの他方の入力に接続されている。スキャンモード切替端子１３は、固定層上の制御配線２３によって、選択回路４ｂの制御信号入力端子にも接続されている。選択回路４ｂの出力は、クロックドメインＢ（５ｂ）においてスキャンパスを構成するフリップフロップ５１ｂ，５２ｂ等のクロック入力に固定層上のクロック配線により接続されている。
なお、スキャン用のフリップフロップとしては、マルチプレクサ付きのフリップフロップや、ＬＳＳＤ(Level-Sensitive Scan Design)で用いられるマスタ／スレーブの２層クロックで動作するフリップフロップなどが考えられるが、どのタイプのフリップフロップでも本発明は適用可能である。

選択回路４ｂは、スキャンクロック端子１１ｂに入力されたスキャンクロックと、ユーザクロック端子１２ｂに入力されたユーザクロックを、スキャンモード切替端子１３に入力された制御信号に応じて選択し、選択されたクロックをクロックドメインＢの各フリップフロップ５１ｂ，５２ｂに入力する。

図１に示されるように、本発明の実施の形態では、クロックドメイン毎に、クロック配線の根元（ルート）に、ユーザクロックとスキャンクロックを切り替えるための選択回路が配置されるように、この選択回路につながる次に示す配線（１），（２），（３）がユーザ回路に依存しない共通部分として固定層に予め形成されている。
（１）クロックドメイン５ａ，５ｂ毎に配置された選択回路４ａ，４ｂの１つの入力と、クロックドメイン５ａ，５ｂ毎に設定されるスキャンクロック端子１１ａ，１１ｂとを接続するスキャンクロック配線２１ａ，２１ｂ
（２）各選択回路４ａ，４ｂの入力を切り替えるための制御信号入力と、スキャンモード切替端子とを接続する制御配線２３
（３）クロックドメイン５ａ，５ｂ毎に配置された選択回路４ａ，４ｂの出力と、各クロックドメイン５ａ，５ｂに属するフリップフロップ５１等の順序回路のクロック端子とを接続するクロック配線

図１に示される回路において、スキャンテストを行う場合には、クロックドメイン毎にスキャンテストを行うことができる。まず、クロックドメインＡのスキャンテストを行う場合には、スキャンモード切替端子１３に入力された制御信号により選択回路４ａは、スキャンクロック端子１１ａから入力された信号を選択して各フリップフロップ５１ａ，５２ａ等に出力する。次に、クロックドメインＢのスキャンテストを行う場合には、スキャンモード切替端子１３に入力された制御信号により選択回路４ｂは、スキャンクロック端子１１ｂから入力された信号を選択して各フリップフロップ５１ｂ，５２ｂ等に出力する。

このように、本実施の形態１にかかる回路は、スキャンクロック端子１１ａ，１１ｂのそれぞれから直接スキャンクロックをフリップフロップ５１ａ，５２ａ，５１ｂ，５２ｂ等に対して入力することができ、上記条件１を充足している。また、当該回路は、クロックドメイン毎に独立してスキャンクロックの制御が可能であり、上記条件２を充足している。

以上説明したように、本実施の形態１にかかる配線構造では、全てのフリップフロップ等の順序回路につながるクロック配線にスキャンクロックとユーザクロックとを切り替えるための選択回路が、ユーザ回路に依存しない共通部分として予め固定層に配置されているため、ユーザがテスト回路を追加する必要がない。また、選択回路は、クロックドメイン毎に配置されているため、クロックドメイン毎に、所定の周波数のスキャンクロックによるテストが実行可能である。

発明の実施の形態２．
図２は、本発明の実施の形態２にかかる半導体集積回路の配線構造を示す図である。本実施の形態２にかかる半導体集積回路は、ユーザクロック端子１２と選択回路４の入力間の回路構成が発明の実施の形態１と異なり、その他の構成については同一である。

ユーザクロック端子１２は、カスタマイズ層Ｃ上の配線によってＰＬＬ回路３の入力に接続されている。ＰＬＬ回路３は、入力されたユーザクロックに基づいて位相及び／又は周波数の異なる４つの信号（クロック）を生成し、それぞれ４つの出力より出力する。さらに、ＰＬＬ回路３の出力は、カスタマイズ層Ｃの配線２２によってクロックバッファ３１，３２，３３，３４に接続されている。クロックバッファ３１，３２，３３，３４の出力は、固定層上の配線により選択回路６ａ，６ｂに接続されている。選択回路６ａ，６ｂは、例えば、マルチプレクサやセレクタであり、図示しない制御信号入力端子に入力された制御信号に応じて、４入力のうちのいずれかの入力信号を選択し、一のみを出力する。選択回路６ａの出力は、選択回路４ａの他方の入力に接続されている。また、選択回路６ｂの出力は、選択回路４ｂの他方の入力に接続されている。スキャンモード切替端子１３は、固定層上の制御配線２３によって、選択回路４ａ，４ｂの制御信号入力端子に接続されている。

図２に示されるように、本発明の実施の形態では、クロックドメイン毎に、クロック配線の根元（ルート）に、ユーザクロックとスキャンクロックを切り替えるための選択回路が配置されるように、この選択回路につながる次に示す配線（１），（２），（３）がユーザ回路に依存しない共通部分として固定層に予め形成されている。
（１）クロックドメイン５ａ，５ｂ毎に配置された選択回路４ａ，４ｂの１つの入力と、クロックドメイン５ａ，５ｂ毎に設定されるスキャンクロック端子１１ａ，１１ｂとを接続するスキャンクロック配線２１ａ，２１ｂ
（２）各選択回路４ａ，４ｂ，６ａ，６ｂの入力を切り替えるための制御信号入力と、スキャンモード切替端子とを接続する制御配線２３
（３）クロックドメイン５ａ，５ｂ毎に配置された選択回路４ａ，４ｂの出力と、各クロックドメイン５ａ，５ｂに属するフリップフロップ５１等の順序回路のクロック端子とを接続するクロック配線

図２に示される回路において、スキャンテストを行う場合には、クロックドメイン毎にスキャンテストを行うことができる。まず、クロックドメインＡのスキャンテストを行うとすると、スキャンモード切替端子１３に入力された制御信号により選択回路４ａは、スキャンクロック端子１１ａから入力された信号を選択して各フリップフロップ５１ａ，５２ａ等に出力する。次に、クロックドメインＢのスキャンテストを行うとすると、スキャンモード切替端子１３に入力された制御信号により選択回路４ｂは、スキャンクロック端子１１ｂから入力された信号を選択して各フリップフロップ５１ｂ，５２ｂ等に出力する。

このように、本実施の形態２にかかる回路は、スキャンクロック端子１１ａ，１１ｂのそれぞれから直接スキャンクロックをフリップフロップ５１ａ，５２ａ，５１ｂ，５２ｂ等に対して入力することができ、上記条件１を充足している。また、当該回路は、クロックドメイン毎に独立してスキャンクロックの制御が可能であり、上記条件２を充足している。

以上説明したように、本実施の形態２にかかる配線構造では、全てのフリップフロップ等の順序回路につながるクロック配線にスキャンクロックとユーザクロックとを切り替えるための選択回路が、ユーザ回路に依存しない共通部分として予め固定層に配置されているため、ユーザがテスト回路を追加する必要がない。また、選択回路は、クロックドメイン毎に配置されているため、クロックドメイン毎に、所定の周波数のスキャンクロックによるテストが実行可能である。

発明の実施の形態３．
図３を用いて、本発明にかかる半導体集積回路の配線方法について簡単に説明する。最終的に決定される配線構造は、例えば、図１、図２の通りである。最初に、基本セルを構成するトランジスタ等の間を接続する配線のうち、共通化可能な固定層における配線を設計し、決定する（Ｓ１０１）。次に、ユーザの要求する仕様に応じて、カスタマイズ層における配線を設計し、決定する（Ｓ１０２）。

決定された固定層やカスタマイズ層の配線構造に応じたマスクが形成され、当該マスクを用いて、半導体ウェハ上に各層が形成される。

本発明による半導体集積回路の配線構造を示す図である。本発明による半導体集積回路の配線構造を示す図である。本発明による半導体集積回路の配線方法を示すフローチャートである。従来の半導体集積回路の配線構造を示す図である。従来の半導体集積回路の配線構造を示す図である。

符号の説明

１クロック端子
４ａ，４ｂ選択回路
５ａ，５ｂクロックドメイン
２１ａ，２１ｂスキャンクロック配線
２２ａ，２２ｂユーザクロック配線
５１ａ，５２ａ，５１ｂ，５２ｂフリップフロップ

Claims

ユーザ回路に依存しない共通の配線が形成された固定層と、前記固定層の上層に位置し、当該ユーザ回路に依存する配線が形成されたカスタマイズ層とを備え、選択回路を含む基本セルをベースとする半導体集積回路の配線構造であって、
前記固定層には、
スキャンテストを行なうためのスキャンクロックを前記選択回路に対して供給するスキャンクロック配線と、
前記選択回路の出力をスキャンパス上の回路に対して供給するクロック配線とを形成し、
前記カスタマイズ層には、
ユーザクロックを前記選択回路に対して供給するユーザクロック配線を形成し、
前記選択回路及びクロック配線は、クロックドメイン毎に設けられており、
前記スキャンクロック配線は、前記選択回路毎に一つずつ設けられていることを特徴とする半導体集積回路の配線構造。
前記ユーザクロック配線は、前記選択回路毎に設けられており、ＰＬＬ回路又はゲーティング回路を介して前記選択回路に対してユーザクロックを供給することを特徴とする請求項１記載の半導体集積回路の配線構造。
複数の前記選択回路に対して前記ユーザクロック配線より入力されたユーザクロックを供給する配線を前記固定層に形成したことを特徴とする請求項１記載の半導体集積回路の配線構造。
前記ユーザクロック配線よりユーザクロックを入力し、位相及び／又は周波数の異なる複数のユーザクロックを生成するＰＬＬ回路より出力された当該複数のユーザクロックをクロック選択回路を介して複数の前記選択回路に対して供給する配線を前記固定層に形成したことを特徴とする請求項１記載の半導体集積回路の配線構造。
ユーザ回路に依存しない共通の配線が形成された固定層と、前記固定層の上層に位置し、当該ユーザ回路に依存する配線が形成されたカスタマイズ層とを備え、選択回路を含む基本セルをベースとする半導体集積回路の配線方法であって、
前記固定層に、スキャンテストを行なうためのスキャンクロックを前記選択回路に対して供給するスキャンクロック配線と、前記選択回路の出力をスキャンパス上の回路に対して供給するクロック配線とを配線し、
前記カスタマイズ層に、ユーザクロックを前記選択回路に対して供給するユーザクロック配線を配線し、
前記選択回路及びクロック配線は、クロックドメイン毎に設けられており、
前記スキャンクロック配線は、前記選択回路毎に一つずつ設けられていることを特徴とする半導体集積回路の配線方法。
前記ユーザクロック配線は、前記選択回路毎に設けられており、ＰＬＬ回路又はゲーティング回路を介して前記選択回路に対してユーザクロックを供給することを特徴とする請求項５記載の半導体集積回路の配線方法。
複数の前記選択回路に対して前記ユーザクロック配線より入力されたユーザクロックを供給する配線を前記固定層に形成したことを特徴とする請求項５記載の半導体集積回路の配線方法。
前記ユーザクロック配線よりユーザクロックを入力し、位相及び／又は周波数の異なる複数のユーザクロックを生成するＰＬＬ回路より出力された当該複数のユーザクロックをクロック選択回路を介して複数の前記選択回路に対して供給する配線を前記固定層に形成したことを特徴とする請求項５記載の半導体集積回路の配線方法。