JP2989586B2 - 半導体集積回路及びその設計方法並びに半導体集積回路の設計プログラムを記録した記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路、特
に、スキャンテストを使用して内部回路の故障検査を行
うものの改良、及びその改良された半導体集積回路の設
計方法、並びにその設計プログラムを記録した記録媒体
に関する。

【０００２】

【従来の技術】一般に、半導体集積回路を構成する論理
回路の中で、クロック信号、リセット信号又はセット信
号等を生成する論理回路等については、スキャンパス方
式によりこれ等の論理回路をテストするのは、困難であ
る。

【０００３】即ち、従来の半導体集積回路では、例え
ば、クロック信号を生成する論理回路（クロック信号生
成回路）のクロック信号は、通常動作時には、セレクタ
により選択されて、所定のフリップフロップ等の記憶素
子に入力されるものの、スキャンモード時には、前記ク
ロック信号生成回路のクロック信号に代えて、外部から
入力されるスキャン用のクロック信号が前記セレクタに
より選択されて、前記記憶素子に入力される。従って、
このような方式では、クロック信号生成回路のクロック
信号は、通常動作時には有効であるが、スキャンモード
では無効になってしまうため、このようなクロック信号
生成回路のテストを行うことが不可能になる。

【０００４】そこで、従来、例えば、特開昭６１−２３
４３７６号公報に開示されるように、クロック信号等の
生成回路をテストするために、その生成回路の信号を観
測する手段を設けて、そのクロック信号等の生成回路を
テストする構成が知られている。この構成は、具体的に
は、クロック信号等の生成回路の出力側と、このクロッ
ク信号を使用する記憶素子との間にセレクタを設け、通
常動作時ではクロック信号等の生成回路のクロック信号
を選択し、スキャンテストモードでは、外部からのテス
トクロック信号を選択し、記憶素子へ供給して、スキャ
ンテストの動作を実現する。更に、観測用に外部出力端
子を設けると共に、前記クロック信号等の生成回路とセ
レクタとを接続する信号線を分岐し、その分岐した信号
線を前記観測用の外部出力端子に接続し、これにより、
クロック信号の生成回路のクロック信号を前記外部出力
端子で観測して、クロック信号の生成回路のテストを可
能としている。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では、スキャンテスト用の外部端子以外に、前
記クロック信号等の生成回路をテストするためのテスト
用の外部出力端子が必要である。従って、半導体集積回
路の端子数の増大を招く。特に、クロック信号の生成回
路が数多く存在する場合には、テスト用外部出力端子の
数も多く必要となり、端子数の制約が厳しい近年の半導
体集積回路では、実現困難となる場合がある。また、前
記従来の構成では、クロック信号の生成回路とテスト用
外部出力端子とを結ぶ信号線が必要となるため、回路規
模の増大を招く。特に、クロック信号の生成回路が数多
く存在する場合は、その数の増大に比例して前記信号線
の数も増大し、より一層に回路規模が増大する欠点を招
く。

【０００６】そこで、従来、前記欠点を解決するため
に、例えば特開昭６２−１６９０６６号公報に開示され
る技術では、論理回路と、その出力を記憶するフリップ
フロップ等の記憶素子との間にセレクタを配置し、この
セレクタにより、クロック信号生成回路のクロック信号
を前記記憶素子に入力する構成を採用して、スキャンモ
ード時には、前記セレクタにより、前記論理回路の出力
と、前記クロック信号生成回路のクロック信号とを選択
的に切り換えて、この記憶素子に入力される前記論理回
路の出力又はクロック信号生成回路のクロック信号をス
キャンアウト端子で観測することにより、クロック信号
生成回路の出力信号の外部観測用の外部出力端子や、こ
の出力端子に至る信号線を不要にしつつ、クロック信号
生成回路をテスト可能にしている。

【０００７】しかしながら、前記従来技術では、前記セ
レクタを制御する具体的な制御回路（選択信号出力回
路）の開示が無く、このセレクタを通常動作時とスキャ
ンモード時とで適切に切り換え制御することができな
い。

【０００８】本発明は、以上の点に鑑み、その目的は、
前記セレクタ（選択回路）を制御する選択信号出力回路
を提供し、これにより、前記セレクタを適切に制御しな
がら、クロック信号生成回路等の出力信号の外部観測用
の外部出力端子や、この出力端子に至る信号線を不要に
して、クロック信号生成回路等を簡易にテスト可能にす
ることにある。

【０００９】

【課題を解決するための手段】以上の目的を達成するた
め、請求項１記載の発明の半導体集積回路は、データ入
力端子及びクロック信号入力端子を有し且つスキャンパ
スの一部を構成する記憶素子と、通常動作時に前記記憶
素子のデータ入力端子に与えるデータを生成する第１の
部分回路と、通常動作時に前記記憶素子のクロック信号
入力端子に与える信号を生成する第２の部分回路とを備
えた半導体集積回路において、前記第１の部分回路の出
力信号と前記第２の部分回路の出力信号との何れか一方
を選択し、その選択した信号を前記記憶素子のデータ入
力端子に供給する選択回路と、前記選択回路の選択動作
を指示する選択信号を前記選択回路に出力する選択信号
出力回路とを備え、前記選択信号出力回路は、前記通常
動作時には前記選択回路が前記第１の部分回路の出力信
号を選択する一方、半導体集積回路のテスト時には前記
選択回路が前記第１の部分回路の出力信号及び前記第２
の部分回路の出力信号の何れか一方を任意に選択するよ
うに、選択信号を出力することを特徴とする。

【００１０】請求項２記載の発明は、前記請求項１記載
の半導体集積回路において、別途、他の選択回路を有
し、前記他の選択回路は、通常動作時には前記第２の部
分回路の出力信号を選択する一方、半導体集積回路のテ
スト時には前記第２の部分回路以外から与えられクロッ
ク信号を選択し、この選択した信号を前記記憶素子の制
御端子に入力することを特徴とする。

【００１１】請求項３記載の発明の半導体集積回路は、
制御端子を有し且つスキャンパスの一部を構成する第１
の記憶素子と、データ入力端子を有し且つ前記スキャン
パスの一部を構成する第２の記憶素子と、通常動作時に
前記第２の記憶素子のデータ入力端子に与えるデータを
生成する第１の部分回路と、通常動作時に前記第１の記
憶素子の制御端子に与える信号を生成する第２の部分回
路とを備えた半導体集積回路において、前記第１の部分
回路の出力信号と前記第２の部分回路の出力信号との何
れか一方を選択し、その選択した信号を前記第２の記憶
素子のデータ入力端子に供給する選択回路と、前記通常
動作時には前記選択回路が前記第１の部分回路の出力信
号を選択する一方、半導体集積回路のテスト時には前記
選択回路が前記第１の部分回路の出力信号及び前記第２
の部分回路の出力信号の何れか一方を任意に選択するよ
うに、選択信号を前記選択回路に出力する選択信号出力
回路とを備え、前記テスト時に前記第２の部分回路の出
力信号を前記第２の記憶素子に取り込んでスキャンアウ
ト操作により観測可能とすることを特徴とする。

【００１２】請求項４記載の発明は、前記請求項３記載
の半導体集積回路において、前記第２の記憶素子は、制
御端子を有し、前記制御端子には、前記第２の部分回路
で生成する信号は与えられないことを特徴とする。

【００１３】請求項５記載の発明は、前記請求項３記載
の半導体集積回路において、前記制御端子はクロック信
号入力端子であり、前記第２の部分回路は、クロック信
号を生成するクロック信号生成回路であることを特徴と
する。

【００１４】請求項６記載の発明は、前記請求項５記載
の半導体集積回路において、別途、他の選択回路を有
し、前記他の選択回路は、通常動作時には前記第２の部
分回路の出力信号を選択する一方、半導体集積回路のテ
スト時には前記第２の部分回路以外から与えられるクロ
ック信号を選択し、この選択した信号を前記第１の記憶
素子の制御端子に入力することを特徴とする。

【００１５】請求項７記載の発明は、前記請求項３記載
の半導体集積回路において、前記制御端子はリセット信
号入力端子であり、前記第２の部分回路は、リセット信
号を生成するリセット信号生成回路であることを特徴と
する。

【００１６】請求項８記載の発明は、前記請求項３記載
の半導体集積回路において、前記制御端子はセット信号
入力端子であり、前記第２の部分回路は、セット信号を
生成するセット信号生成回路であることを特徴とする。

【００１７】請求項９記載の発明は、前記請求項１又は
３記載の半導体集積回路において、選択信号出力回路
は、前記スキャンパスを形成する別の記憶素子を有し、
この別の記憶素子は、外部から前記選択信号を前記スキ
ャンパスを介して受け、前記受けた選択信号を前記選択
回路に出力することを特徴とする。

【００１８】請求項１０記載の発明は、前記請求項９記
載の半導体集積回路において、前記別の記憶素子は、前
記選択回路に前記第１の部分回路の出力信号を選択させ
る選択信号が常時入力されるデータ入力端子と、外部か
ら選択信号が前記スキャンパスを介して入力されるスキ
ャンデータ入力端子と、前記選択回路に選択信号を出力
する出力端子とを備えると共に、外部から入力されるス
キャンイネーブル信号を受け、前記スキャンイネーブル
信号が入力されないときには、前記データ入力端子の選
択信号を前記出力端子から出力し、前記スキャンイネー
ブル信号が入力されたときには、前記スキャンデータ入
力端子に入力された選択信号を前記出力端子から出力す
ることを特徴とする。

【００１９】請求項１１記載の発明の半導体集積回路の
設計方法は、内部回路の動作を検査可能な半導体集積回
路を設計する方法において、データ入力端子及び制御端
子を有する記憶素子と、前記記憶素子のデータ入力端子
に与えるデータを生成する第１の部分回路と、前記記憶
素子の制御端子に与える信号を生成する第２の部分回路
とを備えた半導体集積回路のネットリストを入力するス
テップと、前記第１の部分回路の出力信号と前記第２の
部分回路の出力信号との何れか一方を選択し且つその選
択した信号を前記記憶素子のデータ入力端子に供給する
選択回路と、前記選択回路の選択動作を指示する選択信
号を前記選択回路に出力する選択信号出力回路とを、前
記半導体集積回路に追加するステップと、前記記憶素子
をスキャンフリップフロップで構成すると共に、このス
キャンフリップフロップを含んだスキャンパスを前記半
導体集積回路に挿入するステップとを備えたことを特徴
とする。

【００２０】請求項１２記載の発明は、前記請求項１１
記載の半導体集積回路の設計方法において、前記制御端
子はクロック信号入力端子であり、前記第２の部分回路
は、クロック信号を生成するクロック信号生成回路であ
ることを特徴とする。

【００２１】請求項１３記載の発明は、前記請求項１２
記載の半導体集積回路の設計方法において、前記第２の
部分回路の出力信号と、前記第２の部分回路以外から与
えられるクロック信号との何れか一方を選択し且つこの
選択した信号を前記記憶素子の制御端子に与える他の選
択回路を、前記半導体集積回路に追加するステップを有
することを特徴とする。

【００２２】請求項１４記載の発明の半導体集積回路の
設計方法は、内部回路の動作を検査可能な半導体集積回
路を設計する方法において、制御端子を有する第１の記
憶素子と、データ入力端子を有する第２の記憶素子と、
前記第２の記憶素子のデータ入力端子に与えるデータを
生成する第１の部分回路と、前記第１の記憶素子の制御
端子に与える信号を生成する第２の部分回路とを備えた
半導体集積回路のネットリストを入力するステップと、
前記第１の部分回路の出力信号と前記第２の部分回路の
出力信号との何れか一方を選択し且つその選択した信号
を前記第２の記憶素子のデータ入力端子に供給する選択
回路と、前記選択回路の選択動作を指示する選択信号を
前記選択回路に出力する選択信号出力回路とを、前記半
導体集積回路に追加するステップと、前記第１及び第２
の記憶素子を各々スキャンフリップフロップで構成する
と共に、これ等スキャンフリップフロップを含んだスキ
ャンパスを前記半導体集積回路に挿入するステップとを
備えたことを特徴とする。

【００２３】請求項１５記載の発明は、前記請求項１４
記載の半導体集積回路の設計方法において、前記制御端
子はクロック信号入力端子であり、前記第２の部分回路
は、クロック信号を生成するクロック信号生成回路であ
ることを特徴とする。

【００２４】請求項１６記載の発明は、前記請求項１５
記載の半導体集積回路の設計方法において、前記第２の
部分回路の出力信号と、前記第２の部分回路以外から与
えられるクロック信号との何れか一方を選択し且つこの
選択した信号を前記第１の記憶素子の制御端子に与える
他の選択回路を、前記半導体集積回路に追加するステッ
プを有することを特徴とする。

【００２５】請求項１７記載の発明は、前記請求項１１
又は１４記載の半導体集積回路の設計方法において、前
記制御端子はリセット信号入力端子であり、前記第２の
部分回路は、リセット信号を生成するリセット信号生成
回路であることを特徴としている。

【００２６】請求項１８記載の発明は、前記請求項１１
又は１４記載の半導体集積回路の設計方法において、前
記制御端子はセット信号入力端子であり、前記第２の部
分回路は、セット信号を生成するセット信号生成回路で
あることを特徴とする。

【００２７】請求項１９記載の発明は、前記請求項１１
又は１４記載の半導体集積回路の設計方法において、ス
キャンパスを半導体集積回路に挿入するステップでは、
前記選択信号出力回路をスキャンフリップフロップで構
成し、このスキャンフリップフロップを前記スキャンパ
スに挿入することを特徴とする。

【００２８】請求項２０記載の発明の半導体集積回路の
設計プログラムを記録した記録媒体は、内部回路の動作
を検査可能な半導体集積回路をコンピュータによって設
計する設計プログラムを記録した記録媒体であって、前
記設計プログラムには、データ入力端子及び制御端子を
有する記憶素子と、前記記憶素子のデータ入力端子に与
えるデータを生成する第１の部分回路と、前記記憶素子
の制御端子に与える信号を生成する第２の部分回路とを
備えた半導体集積回路のネットリストを入力するステッ
プと、前記第１の部分回路の出力信号と前記第２の部分
回路の出力信号との何れか一方を選択し且つその選択し
た信号を前記記憶素子のデータ入力端子に供給する選択
回路と、前記選択回路の選択動作を指示する選択信号を
前記選択回路に出力する選択信号出力回路とを、前記半
導体集積回路に追加するステップと、前記記憶素子をス
キャンフリップフロップで構成すると共に、このスキャ
ンフリップフロップを含んだスキャンパスを前記半導体
集積回路に挿入するステップとを含むことを特徴とす
る。

【００２９】請求項２１記載の発明は、前記請求項２０
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記制御端子はクロック信号入力端子で
あり、前記第２の部分回路は、クロック信号を生成する
クロック信号生成回路であることを特徴とする。

【００３０】請求項２２記載の発明は、前記請求項２１
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記第２の部分回路の出力信号と、前記
第２の部分回路以外から与えられるクロック信号との何
れか一方を選択し且つこの選択した信号を前記記憶素子
の制御端子に与える他の選択回路を、前記半導体集積回
路に追加するステップを有することを特徴とする。

【００３１】請求項２３記載の発明の半導体集積回路の
設計プログラムを記録した記録媒体は、内部回路の動作
を検査可能な半導体集積回路をコンピュータによって設
計する設計プログラムを記録した記録媒体であって、前
記設計プログラムには、制御端子を有する第１の記憶素
子と、データ入力端子を有する第２の記憶素子と、前記
第２の記憶素子のデータ入力端子に与えるデータを生成
する第１の部分回路と、前記第１の記憶素子の制御端子
に与える信号を生成する第２の部分回路とを備えた半導
体集積回路のネットリストを入力するステップと、前記
第１の部分回路の出力信号と前記第２の部分回路の出力
信号との何れか一方を選択し且つその選択した信号を前
記第２の記憶素子のデータ入力端子に供給する選択回路
と、前記選択回路の選択動作を指示する選択信号を前記
選択回路に出力する選択信号出力回路とを、前記半導体
集積回路に追加するステップと、前記第１及び第２の記
憶素子を各々スキャンフリップフロップで構成すると共
に、これ等スキャンフリップフロップを含んだスキャン
パスを前記半導体集積回路に挿入するステップとを含む
ことを特徴とする。

【００３２】請求項２４記載の発明は、前記請求項２３
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記制御端子はクロック信号入力端子で
あり、前記第２の部分回路は、クロック信号を生成する
クロック信号生成回路であることを特徴とする。

【００３３】請求項２５記載の発明は、前記請求項２４
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記第２の部分回路の出力信号と、前記
第２の部分回路以外から与えられるクロック信号との何
れか一方を選択し且つこの選択した信号を前記第１の記
憶素子の制御端子に与える他の選択回路を、前記半導体
集積回路に追加するステップを有することを特徴とす
る。

【００３４】請求項２６記載の発明は、前記請求項２０
又は２３記載の半導体集積回路の設計プログラムを記録
した記録媒体において、前記制御端子はリセット信号入
力端子であり、前記第２の部分回路は、リセット信号を
生成するリセット信号生成回路であることを特徴とす
る。

【００３５】請求項２７記載の発明は、前記請求項２０
又は２３記載の半導体集積回路の設計プログラムを記録
した記録媒体において、前記制御端子はセット信号入力
端子であり、前記第２の部分回路は、セット信号を生成
するセット信号生成回路であることを特徴とする。

【００３６】請求項２８記載の発明は、前記請求項２０
又は２３記載の半導体集積回路の設計プログラムを記録
した記録媒体において、前記設計プログラムにおいて、
スキャンパスを半導体集積回路に挿入するステップで
は、前記選択信号出力回路をスキャンフリップフロップ
で構成し、このスキャンフリップフロップを前記スキャ
ンパスに挿入することを特徴とする。

【００３７】以上の構成により、請求項１ないし請求項
１０記載の発明の半導体集積回路では、テスト時に、選
択回路の選択動作が選択信号出力回路により簡易に切り
換えられるので、スキャンパスを構成する記憶素子のデ
ータ入力端子には、組合せ回路を構成する第１の部分回
路の出力と、クロック信号の生成回路である第２の部分
回路の出力との何れか一方が任意に入力され、その結
果、前記第２の部分回路の出力をスキャン操作により外
部出力して観測することが可能である。

【００３８】ここに、前記第２の部分回路の出力をスキ
ャン操作により外部出力して観測できるので、従来のよ
うにクロック信号生成回路の出力信号を観測するための
テスト専用の外部出力端子は不要であり、端子数の増加
を防ぐことができる。更に、クロック信号生成回路をテ
スト専用外部出力端子に結ぶ信号線も設ける必要が無い
ため、回路規模の増大を防ぐことができる。加えて、選
択回路の選択動作を選択信号出力回路によって簡易に切
り換えることが可能であるので、テストを簡易に行うこ
とができる。

【００３９】特に、請求項３記載の半導体集積回路で
は、クロック信号生成回路やリセット信号生成回路等で
構成される第２の部分回路のクロック信号やリセット信
号等が、同一の記憶素子の制御端子とデータ入力端子と
に到達することがないので、静的タイミング解析装置を
使用した静的タイミング解析時にも、前記同一記憶素子
でのセットアップエラー又はホールドエラーが防止され
る。

【００４０】更に、請求項９及び１０記載の半導体集積
回路では、テスト時に、第１の部分回路の出力と、クロ
ック信号生成回路等の第２の部分回路の出力との何れか
一方の選択に際し、その選択信号はスキャンパスを経て
選択回路に入力されるので、前記両信号のうち何れか一
方の選択を容易に行うことができ、テストをより一層簡
易に行うことが可能である。

【００４１】また、請求項１１ないし１９記載の半導体
集積回路の設計方法及び請求項２０ないし２８記載の半
導体集積回路の設計プログラムを記録した記録媒体で
は、前記作用が得られる半導体集積回路を簡易に設計す
ることができる。

【００４２】

【発明の実施の形態】

（第１の実施の形態） 図１は本発明の第１の実施の形態の半導体集積回路を示
す。

【００４３】同図において、１は半導体集積回路、３は
スキャンイン端子（スキャンデータ入力端子）、４はシ
ステムリセット信号入力端子、５は通常動作時はシステ
ムクロック信号を入力し、テスト時にはスキャンクロッ
ク信号を入力するクロック信号入力端子、６はスキャン
イネーブル信号入力端子、７はテストモード信号入力端
子、８はスキャンアウト端子である。

【００４４】前記半導体集積回路１の内部において、２
は通常動作時に演算等の動作を行ってデータを生成する
組合せ回路より成る部分回路（第１の部分回路）、９は
通常動作時にクロック信号を生成するクロック信号生成
回路（第２の部分回路）、１１はスキャンフリップフロ
ップ（記憶素子）、１２はセレクタ（選択回路）、１３
もセレクタ（他の選択回路）である。

【００４５】前記スキャンフリップフロップ１１におい
て、ＳＩはスキャンデータ入力端子、ＳＥはスキャンイ
ネーブル入力端子、Ｄは通常データ入力端子、Ｑは前記
スキャンアウト端子８に接続されるデータ出力端子（出
力端子）を示し、ＳＥ端子の入力値が“０”の場合にＤ
端子のデータを取り込み、ＳＥ端子の入力値が“１”の
場合にＳＩ端子のデータを取り込んで、各々、取り込ん
だデータをクロック信号に同期してデータ出力端子Ｑか
ら出力する。尚、スキャンフリップフロップ１１中、記
号＞はクロック信号入力端子（制御端子）を示す。

【００４６】前記セレクタ１２は、選択信号入力端子１
２ａを有し、この入力端子１２ａに入力される選択信号
が“０”の場合には部分回路２の出力を選択し、選択信
号が“１”の場合にはクロック信号生成回路９のクロッ
ク信号を選択する。このセレクタ１２は、前記選択した
信号をデータとして前記スキャンフリップフロップ１１
のＤ端子に供給する。

【００４７】他方のセレクタ１３は、テストモード信号
入力端子７に接続される選択信号入力端子１３ａを有
し、前記テストモード信号入力端子７のテストモード信
号が“０”値の場合にはクロック信号生成回路９のクロ
ック信号を選択し、テストモード信号が“１”値の場合
には外部からクロック信号入力端子５に入力されるクロ
ック信号（クロック信号生成回路９以外のクロック信
号）を選択する。

【００４８】更に、１０は選択信号出力回路である。こ
の選択信号出力回路１０は、前記セレクタ１２に選択信
号を出力して、セレクタ１２の選択動作を制御するもの
であって、スキャンフリップフロップ（別の記憶素子）
より成る。このスキャンフリップフロップは、前記スキ
ャンフリップフロップ１１と同様に、ＳＩ端子、ＳＥ端
子、Ｄ端子、Ｑ端子、及びクロック信号入力端子を有す
ると共に、リセット入力端子（Ｒ端子）を有し、スキャ
ンフリップフロップ１１と同様に機能する。このスキャ
ンフリップフロップ１０のＳＩ端子には前記スキャンイ
ン端子３が接続され、Ｑ端子は前記スキャンフリップフ
ロップ１１のＳＩ端子に接続されていて、前記スキャン
イン端子３から選択信号出力回路（スキャンフリップフ
ロップ）１０及びスキャンフリップフロップ１１を経て
スキャンアウト端子８に至るスキャンパス２０が構成さ
れる。

【００４９】また、前記選択信号出力回路１０を構成す
るスキャンフリップフロップにおいて、Ｄ端子は常時接
地され、Ｒ端子はシステムリセット信号入力端子４に接
続され、Ｑ端子は前記セレクタ１２の選択信号入力端子
１２ａに接続される。また、ＳＥ端子には、前記スキャ
ンイネーブル信号入力端子６に外部から入力されるスキ
ャンイネーブル信号が入力される。従って、Ｒ端子に入
力されるリセット信号が“０”値の場合、又は、ＳＥ端
子のスキャンイネーブル信号が“０”値（換言すれば、
入力されない）で且つクロック信号が入力された場合に
は、Ｄ端子の信号“０”を選択信号としてセレクタ１２
に出力して、部分回路２の出力を常時選択するようセレ
クタ１２を選択動作させる。一方、ＳＥ端子のスキャン
イネーブル信号が“１”値で且つクロック信号が入力さ
れた場合に、スキャンイン端子３に外部から選択信号が
入力されていると、この選択信号がスキャンパス２０を
経てＳＩ端子に入力され、この入力された選択信号をＱ
端子からセレクタ１２に出力して、その選択信号の
“０”値又は“１“値に応じてセレクタ１２を制御し
て、部分回路２の出力又はクロック信号生成回路９のク
ロック信号を選択させる。

【００５０】以下、図１を用いて本実施の形態の半導体
集積回路の動作を説明する。

【００５１】先ず、通常動作時には、スキャンイネーブ
ル信号入力端子６及びテストモード信号入力端子７の各
信号値は“０”に固定される。従って、スキャンフリッ
プフロップ（選択信号出力回路）１０、１１は、Ｄ端子
に入力される信号を取り込んで、通常のフリップフロッ
プとして動作し、セレクタ１３はクロック信号生成回路
９からのクロック信号を選択する。スキャンフリップフ
ロップ１０は、Ｄ端子がグランドに接続されているの
で、システムリセット信号入力端子４からのリセット信
号（＝０）が入力されるか、又はクロック信号入力端子
５からシステムクロック信号が入力されると、スキャン
フリップフロップ１０のＱ端子の値は“０”値になり、
この後、通常動作中は常に“０”値のままとなる。従っ
て、セレクタ１２は、常に部分回路２からの信号を選択
する。

【００５２】テスト時には、テストモード信号入力端子
７のテストモード信号が“１”値に固定され、クロック
信号入力端子５からスキャンクロック信号が入力され
る。これにより、セレクタ１３はクロック信号入力端子
５からの信号を選択し、スキャンフリップフロップ１１
のスキャン動作が可能となる。スキャンイン端子３→ス
キャンフリップフロップ１０→スキャンフリップフロッ
プ１１→スキャンアウト端子８はスキャンパス２０を構
成し、スキャンイネーブル信号入力端子６のスキャンイ
ネーブル信号を“１“値にすると、スキャンフリップフ
ロップ１０、１１はシフトレジスタとして動作し、スキ
ャンイン／スキャンアウト操作を行い得る。

【００５３】ここで、部分回路２からの信号をテストす
る場合には、スキャンイン操作により、スキャンイン端
子３から“０”値の選択信号をスキャンパス２０を経て
スキャンフリップフロップ１０に入力し、セットする。
これにより、セレクタ１２は、部分回路２からの信号を
選択する。次に、スキャンイネーブル信号入力端子６の
スキャンイネーブル信号を“０“値にして、前記セレク
タ１２が選択した部分回路２からの信号をスキャンフリ
ップフロップ１１のＤ端子から内部に取り込む。続い
て、スキャンイネーブル信号入力端子６のスキャンイネ
ーブル信号を“１“値にし、スキャンアウト動作によ
り、前記スキャンフリップフロップ１１内に取り込んだ
部分回路２の信号をスキャンパス２０を経てスキャンア
ウト端子８から外部出力する。従って、テスト時に、部
分回路２の出力信号をスキャンアウト端子８で観測でき
る。

【００５４】また、クロック信号生成回路９をテストす
る場合は、スキャンイン端子３から“１”値の選択信号
をスキャンフリップフロップ１０に入力し、セットす
る。これにより、セレクタ１２は、クロック信号生成回
路９のクロック信号を選択する。以下、前記と同様にし
て、クロック信号生成回路９のクロック信号をスキャン
フリップフロップ１１のＤ端子から内部に取り込み、ス
キャンアウト動作によりスキャンアウト端子８から外部
出力する。従って、テスト時に、クロック信号生成回路
９のクロック信号をスキャンアウト端子８で観測できる
ので、そのクロック信号を、観測専用の端子を追加する
ことなく、スキャン操作により観測できる。

【００５５】次に、図１に示した半導体集積回路をコン
ピュータにより設計する方法を図２のフローチャートに
基づいて説明する。このフローチャートは、実際にはコ
ンピュータに読み取り可能なプログラムで構成され、フ
ロッピーディスクやＣＤ−ＲＯＭ等の記憶媒体に記憶さ
れる。

【００５６】図２において、ステップＳ１では、テスト
の対象となる図３に示した半導体集積回路のネットリス
トを入力する。このテスト対象の半導体集積回路は、基
本的に、図３に示すように、部分回路２、クロック信号
生成回路９、前記スキャンフリップフロップに対応する
フリップフロップ２２、システムリセット入力端子４及
びクロック信号入力端子５を備える。

【００５７】次いで、ステップＳ２では、図４に示すよ
うに、前記選択信号出力回路１０に対応するフリップフ
ロップ２３を挿入すると共に、このフリップフロップ２
３のデータ入力端子Ｄ、リセット端子Ｒ及びクロック端
子を、各々、グランド、システムリセット信号入力端子
４及びクロック信号入力端子５へ接続する。

【００５８】続いて、ステップＳ３では、クロック信号
生成回路９がクロック信号を供給しているフリップフロ
ップ（記憶素子）を探索する。図３の半導体集積回路で
はフリップフロップ２２が探索される。次のステップＳ
４では、前記探索されたフリップフロップ２２のデータ
入力端子Ｄ側に２入力型のセレクタ１２を配置し、この
セレクタ１２の出力端子を前記フリップフロップ２２の
データ入力端子Ｄに接続する。更に、このセレクタ１２
のセレクト端子１２ａに前記選択信号出力回路１０に対
応するフリップフロップ２３の出力端子Ｑを接続すると
共に、このセレクタの２個の入力端子に、各々、前記部
分回路２からの通常動作時の信号と、前記クロック信号
生成回路９のクロック信号とを接続する。そして、この
セレクタ１２において、前記セレクト端子１２ａに入力
される信号の値が”０”のときには部分回路２の信号を
選択させ、セレクト端子１２ａに入力される信号の値
が”１”のときにはクロック信号生成回路９のクロック
信号を選択させる。

【００５９】更に、ステップＳ５では、前記探索された
全てのフリップフロップ（本実施の形態では１個のフリ
ップフロップ２２）のクロック端子側に２入力型のセレ
クタ１３を配置し、このセレクタ１３の出力端子を前記
フリップフロップ２２のクロック端子に接続する。更
に、テストモード信号入力端子７を設け、このテストモ
ード信号入力端子７を前記セレクタ１３のセレクト端子
１３ａに接続する。更に、前記セレクタ１３の２個のデ
ータ入力端子に、各々、クロック信号生成回路９とクロ
ック信号入力端子５とを接続する。そして、このセレク
タ１３において、前記セレクト端子１３ａに入力される
信号の値が”０”のときにはクロック信号生成回路９の
クロック信号を選択させ、セレクト端子１３ａに入力さ
れる信号の値が”１”のときにはクロック信号入力端子
５のクロック信号を選択させる。この時点で図４に示し
た構成が設計される。

【００６０】最後に、ステップＳ６では、図４に示す半
導体集積回路にスキャンパスを挿入する。具体的には、
２個のフリップフロップ２２、２３を、図１に示すよう
にスキャンフリップフロップ１１、１０に置換すると共
に、この両フリップフロップ１１、１０を含んでスキャ
ンパスを構成する。より詳細には、スキャンイン端子
３、スキャンイネーブル信号入力端子６及びスキャンア
ウト端子８を追加し、更に、前記両スキャンフリップフ
ロップ１１、１０のスキャンイネーブル端子ＳＥを前記
スキャンイネーブル信号入力端子６に接続すると共に、
スキャンイン端子３を前記スキャンフリップフロップ
（選択信号出力回路）１０のスキャンイン端子ＳＩに、
このスキャンフリップフロップ１０の出力端子Ｑを前記
スキャンフリップフロップ１１のスキャンイン端子ＳＩ
に、及び、このスキャンフリップフロップ１１の出力端
子Ｑをスキャンアウト端子８に接続する。その結果、図
１の半導体集積回路が完成する。

【００６１】 （第２の実施の形態） 図５は本発明の第２の実施の形態の半導体集積回路を示
す。前記第１の実施の形態では、スキャンフリップフロ
ップ１１のＤ端子とクロック信号端子との双方に、クロ
ック信号生成回路９のクロック信号が到達するため、静
的タイミング解析装置を使用して静的にタイミングを解
析する際に、この静的タイミング解析装置が、スキャン
フリップフロップ１１に対してセットアップエラー又は
ホールドエラーを報告する場合がある。本実施の形態
は、これを解消するものである。

【００６２】図５において、スキャンフリップフロップ
（第２の記憶素子）１４には、クロック信号入力端子
（制御端子）５から外部入力されるクロック信号がクロ
ック信号入力端子（制御端子）に与えられ、クロック信
号生成回路９のクロック信号はクロック信号入力端子に
は入力されない。クロック信号生成回路９のクロック信
号は、スキャンフリップフロップ１４に関しては、セレ
クタ（選択回路）１２を経てスキャンフリップフロップ
１４のＤ端子のみに供給される。

【００６３】１１は前記スキャンフリップフロップ１４
と同様の内部構成のスキャンフリップフロップ（第１の
記憶素子）であって、前記スキャンフリップフロップ１
４と共にスキャンパス２０を構成する。このスキャンフ
リップフロップ１１は、そのクロック信号入力端子（制
御端子）に、セレクタ（他の選択回路）１３を介してク
ロック信号生成回路９のクロック信号と、クロック信号
入力端子５からの外部クロック信号とのうち、何れか一
方の選択されたクロック信号が入力される。前記セレク
タ１３は、テストモード信号入力端子７からのテストモ
ード信号が“０”値の場合、即ち通常動作時には、クロ
ック信号生成回路９のクロック信号を選択し、テストモ
ード信号が“１”値の場合、即ちテスト時には、クロッ
ク信号入力端子５からの外部クロック信号を選択する。

【００６４】その他の構成は、前記第１の実施の形態と
同様であるので、同一部分に同一符号を付して、その説
明を省略する。

【００６５】以下、図５を用いて本実施の形態の半導体
集積回路の動作を説明する。

【００６６】先ず、通常動作時には、スキャンイネーブ
ル信号入力端子６及びテストモード信号入力端子７の各
信号は“０”値に固定される。従って、スキャンフリッ
プフロップ１０、１１、１４はＤ端子からの入力信号を
取り込んで通常のフリップフロップとして動作し、ま
た、セレクタ１３はクロック信号生成回路９からの信号
を選択する。スキャンフリップフロップ１０は、Ｄ端子
がグランドに接続されているので、システムリセット信
号入力端子から“０”値のリセット信号が入力される
か、又はクロック信号入力端子５からシステムクロック
信号が入力されると、スキャンフリップフロップ１０の
Ｑ端子の値は“０”値になり、この後、このＱ端子の値
は、通常動作中は常に“０”値のままとなる。従って、
セレクタ１２は常に部分回路２からの信号を選択する。

【００６７】テスト時には、テストモード信号入力端子
７の信号が“１”値に固定される。これにより、セレク
タ１３は、クロック信号入力端子５からのスキャンクロ
ック信号を選択し、スキャンフリップフロップ１１のス
キャン動作が可能となる。スキャンイン端子３→スキャ
ンフリップフロップ１０→スキャンフリップフロップ１
１→スキャンフリップフロップ１４→スキャンアウト端
子８はスキャンパス２０を構成し、スキャンイネーブル
信号入力端子６に“１”値のスキャンイネーブル信号が
入力されると、各スキャンフリップフロップ１０、１
１、１４はシフトレジスタとして動作し、スキャンイン
／スキャンアウト操作を行い得る。

【００６８】ここで、部分回路２からの信号をテストす
る場合は、スキャンフリップフロップ１０へスキャンイ
ン操作によって“０”の選択信号をセットする。これに
より、セレクタ１２は部分回路２からの信号を選択す
る。この部分回路２からの信号は、スキャンフリップフ
ロップ１４のＤ端子から取り込まれ、スキャンアウト動
作によりスキャンアウト端子８から外部出力される。従
って、部分回路２の信号をスキャンアウト端子８で観測
できる。

【００６９】また、クロック信号生成回路９をテストす
る場合には、スキャンフリップフロップ１０へスキャン
イン操作によって“１”値の選択信号をセットする。こ
れにより、セレクタ１２はクロック信号生成回路９のク
ロック信号を選択するので、前記と同様に、クロック信
号生成回路９のクロック信号はスキャンフリップフロッ
プ１４のＤ端子から取り込まれ、スキャンアウト動作に
よってスキャンアウト端子８から外部出力される。従っ
て、クロック信号生成回路９のクロック信号をスキャン
アウト端子８で観測できるので、そのクロック信号の観
測用に別途外部端子を追加することを要しない。

【００７０】また、図１の半導体集積回路では、静的タ
イミング解析装置を使用して静的にタイミングを解析す
る際に、静的タイミング解析装置がスキャンフリップフ
ロップ１１に対してセットアップエラー又はホールドエ
ラーを報告する可能性があったが、本実施の形態の半導
体集積回路では、クロック信号生成回路９のクロック信
号が同一のスキャンフリップフロップのクロック信号入
力端子とＤ端子とに到達することはないので、静的タイ
ミング解析装置を使用した静的タイミング解析時にも、
クロック信号生成回路９の信号入力を起因とするセット
アップエラー又はホールドエラーを生じる可能性はな
く、設計工程の効率をより一層に向上させることが可能
である。

【００７１】更に、スキャンフリップフロップ（記憶素
子）１４のデータ入力端子Ｄにデータを供給する部分回
路２内の記憶素子（図示せず）が、前記スキャンフリッ
プフロップ１４と同様に、クロック信号入力端子５から
のクロック信号で動作するものである場合であっても、
この両記憶素子間にはセレクタ１２が配置されているの
で、通常動作時に、前記部分回路２内の記憶素子からの
データはセレクタ１２で多少遅延してスキャンフリップ
フロップ１４のデータ入力端子Ｄに到達する。その結
果、スキャンフリップフロップ１４において、データ入
力端子Ｄへのデータの到達とクロック信号端子へのクロ
ック信号の到達との間にタイミング差が生じるので、部
分回路２内の記憶素子からスキャンフリップフロップ１
４へのデータの伝達の抜けをセレクタ１２により防止で
きて、この抜けに起因する誤動作を避けることができ
る。

【００７２】次に、図５に示した半導体集積回路をコン
ピュータにより設計する方法を図６のフローチャートに
基づいて説明する。このフローチャートは、実際にはコ
ンピュータに読み取り可能なプログラムで構成され、フ
ロッピーディスクやＣＤ−ＲＯＭ等の記憶媒体に記憶さ
れる。

【００７３】図６において、ステップＳ１では、テスト
の対象となる図７に示した半導体集積回路のネットリス
トを入力する。このテスト対象の半導体集積回路は、基
本的に、図７に示すように、部分回路２、クロック信号
生成回路９、前記２個のスキャンフリップフロップ１
１、１４に対応するフリップフロップ２２、２４、シス
テムリセット入力端子４及びクロック信号入力端子５を
備える。

【００７４】次いで、ステップＳ２では、図８に示すよ
うに、前記選択信号出力回路１０に対応するフリップフ
ロップ２３を挿入すると共に、このフリップフロップ２
３の各端子を前記図２のフローチャートのステップＳ２
で既述したと同様に接続する。また、ステップＳ３も前
記前記図２のフローチャートのステップＳ３と同様に、
クロック信号生成回路９がクロック信号を供給している
フリップフロップ（記憶素子）、即ち図７の半導体集積
回路ではフリップフロップ２２を探索する。

【００７５】次に、ステップＳ４では、クロック信号生
成回路９のクロック信号とは異なるクロック信号が供給
されるフリップフロップ（クロック系統が異なるフリッ
プフロップ）、即ち図７の半導体集積回路ではクロック
信号入力端子５からクロック信号を受けるフリップフロ
ップ２４を探索する。

【００７６】続いて、ステップＳ５では、前記探索され
たクロック系統の異なるフリップフロップ２４のデータ
入力端子Ｄ側に２入力型のセレクタ１２を配置し、この
セレクタ１２の出力端子を前記フリップフロップ２４の
データ入力端子Ｄに接続する。更に、このセレクタ１２
のセレクト端子１２ａに前記選択信号出力回路１０に対
応するフリップフロップ２３の出力端子Ｑを接続すると
共に、このセレクタの２個の入力端子に、各々、前記部
分回路２からの通常動作時の信号と、前記クロック信号
生成回路９のクロック信号とを接続する。尚、既述した
ように、セレクタ１２の配置は、部分回路２内の記憶素
子（図示せず）からフリップフロップ２４へのデータの
伝達の抜けを防止できる効果を奏する。

【００７７】更に、ステップＳ６では、前記クロック信
号生成回路９からクロック信号を受ける全てのフリップ
フロップ、即ち１個のフリップフロップ２２のクロック
端子側に２入力型のセレクタ１３を配置し、このセレク
タ１３の出力端子を前記フリップフロップ２２のクロッ
ク端子に接続する。更に、テストモード信号入力端子７
を設け、このテストモード信号入力端子７を前記セレク
タ１３のセレクト端子１３ａに接続する。更に、前記セ
レクタ１３の２個のデータ入力端子に、各々、クロック
信号生成回路９とクロック信号入力端子５とを接続す
る。この時点で図８に示した構成が設計される。

【００７８】最後に、ステップＳ７では、図８に示す半
導体集積回路にスキャンパスを挿入する。具体的には、
３個のフリップフロップ２２、２３及び２４を、図５に
示すようにスキャンフリップフロップ１１、１０及び１
４に置換すると共に、これ等のフリップフロップ１１、
１０、１４を含んでスキャンパスを構成する。より詳細
には、スキャンイン端子３、スキャンイネーブル信号入
力端子６及びスキャンアウト端子８を追加し、更に、前
記スキャンフリップフロップ１１、１０、１４のスキャ
ンイネーブル端子ＳＥを前記スキャンイネーブル信号入
力端子６に接続すると共に、スキャンイン端子３を前記
スキャンフリップフロップ（選択信号出力回路）１０の
スキャンイン端子ＳＩに、このスキャンフリップフロッ
プ１０の出力端子Ｑを前記スキャンフリップフロップ１
１のスキャンイン端子ＳＩに、同様にこのスキャンフリ
ップフロップ１１の出力端子Ｑを前記スキャンフリップ
フロップ１４のスキャンイン端子ＳＩに、及び、このス
キャンフリップフロップ１４の出力端子Ｑをスキャンア
ウト端子８に接続する。その結果、図５の半導体集積回
路が完成する。

【００７９】 （第３の実施の形態） 図９は本発明の第３の実施の形態の半導体集積回路を示
す。

【００８０】同図において、１６はスキャンパスを構成
するスキャンフリップフロップであって，前記１の実施
の形態のスキャンフリップフロップ１１と同様の内部構
成を有し、同様の機能を奏する。１５は通常動作時にリ
セット信号を生成するリセット信号生成回路（第２の部
分回路）、１７はＯＲゲートであって、前記リセット信
号生成回路１５のリセット信号と、テストモード信号入
力端子７のテストモード信号とを受けると共に、その出
力信号は、前記スキャンフリップフロップ１６のＲ端子
に入力される。

【００８１】その他の構成は、前記第１の実施の形態と
同様であるので、同一部分に同一符号を付して、その説
明を省略する。

【００８２】以下、図９を用いて本実施の形態の半導体
集積回路の動作を説明する。

【００８３】先ず、通常動作時には、スキャンイネーブ
ル信号入力端子６及びテストモード信号入力端子７の各
信号値は“０”値に固定される。従って、スキャンフリ
ップフロップ１０、１６はＤ端子からの入力信号を取り
込んで通常のフリップフロップとして動作し、また、Ｏ
Ｒゲート１７はリセット信号生成回路１５のリセット信
号をそのままスキャンフリップフロップ１６へ供給す
る。スキャンフリップフロップ１０はＤ端子がグランド
に接続されているので、システムリセット信号入力端子
４から“０”値のリセット信号が入力されるか、又はク
ロック信号入力端子５からシステムクロック信号が入力
されると、スキャンフリップフロップ１０のＱ端子の値
は“０”値になり、この後、このＱ端子の値は、通常動
作中は常に“０”値のままとなる。従って、セレクタ１
２は常に部分回路２の信号を選択する。

【００８４】テスト時には、テストモード信号入力端子
７の信号値が“１”値に固定されるので、ＯＲゲート１
７の出力は“１”値に固定されて、スキャンフリップフ
ロップ１６のリセット信号は常にディスエーブル状態と
なり、スキャンフリップフロップ１６のスキャン動作が
可能となる。スキャンイン端子３→スキャンフリップフ
ロップ１０→スキャンフリップフロップ１６→スキャン
アウト端子８はスキャンパス２０を構成し、スキャンイ
ネーブル入力端子６に“１”値のスキャンイネーブル信
号が入力されると、各スキャンフリップフロップ１０、
１６はシフトレジスタとして動作し、スキャンイン／ス
キャンアウト操作を行い得る。

【００８５】ここで、部分回路２からの信号をテストす
る場合は、スキャンフリップフロップ１０にスキャンイ
ン操作によって“０”値の選択信号をセットする。これ
により、セレクタ１２は部分回路２からの信号を選択す
るので、既述の通り、部分回路２からの信号はスキャン
フリップフロップ１６のＤ端子から取り込まれ、スキャ
ンアウト動作によってスキャンアウト端子８で観測され
る。

【００８６】また、リセット信号生成回路１５をテスト
する場合は、スキャンフリップフロップ１０にスキャン
イン操作によって“１”値の選択信号をセットする。こ
れにより、セレクタ１２はリセット信号生成回路１５の
リセット信号を選択するので、既述の通り、リセット信
号生成回路１５のリセット信号はスキャンフリップフロ
ップ１６のＤ端子から取り込まれ、スキャンアウト動作
によりスキャンアウト端子８で観測される。

【００８７】従って、観測用の外部端子を追加すること
なく、リセット信号生成回路１５のリセット信号をスキ
ャンテストによって観測できる。

【００８８】尚、図９に示した半導体集積回路の設計方
法は、第１の実施の形態で既述した半導体集積回路の設
計方法と同様であるので、その説明を省略する。

【００８９】また、本実施の形態では、第２の部分回路
をリセット信号生成回路１５により構成したが、図１１
に示すように、セット信号を生成するセット信号生成回
路２１により構成してもよいのは勿論である。この場合
には、同図に示すように、スキャンフリップフロップ１
６´は、Ｒ端子に代え、セット端子（Ｓ端子）を持つ。

【００９０】 （第４の実施の形態） 図１０は本発明の第４の実施の形態の半導体集積回路を
示す。前記第３の実施の形態では、スキャンフリップフ
ロップ１６のＲ端子とＤ端子との双方に、リセット信号
生成回路１５のリセット信号が到達するため、静的タイ
ミング解析装置を使用して静的にタイミングを解析する
際に、この静的タイミング解析装置が、スキャンフリッ
プフロップ１６に対してセットアップエラー又はホール
ドエラーを報告する場合がある。本実施の形態は、これ
を解消するものである。

【００９１】図１０において、スキャンフリップフロッ
プ１６''には、Ｒ端子が設けられない。リセット信号生
成回路１５のリセット信号は、セレクタ１２を経てスキ
ャンフリップフロップ１６''のＤ端子のみに供給され
る。また、スキャンフリップフロップ１６''のクロック
信号入力端子には、クロック信号入力端子５から外部入
力されるクロック信号が与えられる。

【００９２】１８は、前記第３の実施の形態のスキャン
フリップフロップ１６と同様にＲ端子を有するスキャン
フリップフロップ（他の記憶素子）であって、前記スキ
ャンフリップフロップ１６''と共にスキャンパス２０を
構成する。このスキャンフリップフロップ１８は、その
Ｒ端子に、リセット信号生成回路１５のリセット信号
と、テストモード信号入力端子７からのテストモード信
号とがＯＲゲート１７を経て入力される。

【００９３】その他の構成は、前記第３の実施の形態と
同様であるので、同一部分に同一符号を付して、その説
明を省略する。

【００９４】以下、図１０を用いて本実施の形態の半導
体集積回路の動作を説明する。

【００９５】先ず、通常動作時には、スキャンイネーブ
ル信号入力端子６及びテストモード信号入力端子７の各
信号値は“０”値に固定される。従って、スキャンフリ
ップフロップ１０、１６’’、１８はＤ端子からの入力
信号を取り込んで通常のフリップフロップとして動作
し、また、ＯＲゲート１７はリセット信号生成回路１５
のリセット信号をそのままスキャンフリップフロップ１
８へ供給する。スキャンフリップフロップ１０はＤ端子
がグランドに接続されているので、システムリセット信
号入力端子４から“０”値のリセット信号が入力される
か、又はクロック信号入力端子５からシステムクロック
信号が入力されると、スキャンフリップフロップ１０の
Ｑ端子の値は“０”値になり、この後、Ｑ端子の値は、
通常動作中は常に“０”値のままとなる。従って、セレ
クタ１２は常に部分回路２からの信号を選択する。

【００９６】テスト時には、テストモード信号入力端子
７の信号値が“１”値に固定されるので、ＯＲゲート１
７の出力は“１”値に固定されて、スキャンフリップフ
ロップ１８のリセット信号は常にディスエーブル状態と
なり、スキャンフリップフロップ１８はスキャン動作が
可能となる。スキャンイン端子３→スキャンフリップフ
ロップ１０→スキャンフリップフロップ１８→スキャン
フリップフロップ１６’’→スキャンアウト端子８はス
キャンパス２０を構成し、スキャンイネーブル信号入力
端子６に“１”値のスキャンイネーブル信号を入力する
と、各スキャンフリップフロップ１０、１８、１６’’
はシフトレジスタとして動作し、スキャンイン／スキャ
ンアウト操作を行い得る。

【００９７】ここで、部分回路２からの信号をテストす
る場合は、スキャンフリップフロップ１０にスキャンイ
ン操作によって“０”値の選択信号をセットする。これ
により、セレクタ１２は部分回路２からの信号を選択す
るので、既述の通り、部分回路２からの信号はスキャン
フリップフロップ１６’’のＤ端子から取り込まれ、ス
キャンアウト動作によってスキャンアウト端子８で観測
される。

【００９８】また、リセット信号生成回路１５をテスト
する場合は、スキャンフリップフロップ１０にスキャン
イン操作によって“１”値の選択信号をセットする。こ
れにより、セレクタ１２はリセット信号生成回路１５の
リセット信号を選択するので、既述の通り、リセット信
号生成回路１５のリセット信号はスキャンフリップフロ
ップ１６’’のＤ端子から取り込まれ、スキャンアウト
動作によってスキャンアウト端子８で観測される。

【００９９】従って、外部に観測用の端子を追加するこ
となく、リセット信号生成回路１５のリセット信号をス
キャンテストによって観測できる。

【０１００】また、図９に示す半導体集積回路では、静
的タイミング解析装置を使用して静的にタイミングを解
析する際に、静的タイミング解析装置がスキャンフリッ
プフロップ１６に対してセットアップエラー又はホール
ドエラーを報告する可能性があるが、本実施の形態の半
導体集積回路では、リセット信号生成回路１５のリセッ
ト信号が同一のスキャンフリップフロップのＲ端子とＤ
端子とに到達することがないので、静的タイミング解析
装置を使用した静的タイミング解析時にも、リセット信
号生成回路１５のリセット信号の入力を起因とするセッ
トアップエラー又はホールドエラーを生じる可能性はな
く、設計工程の効率をより一層に向上させることが可能
である。

【０１０１】尚、図１０に示した本実施の形態の半導体
集積回路の設計方法は、第２の実施の形態で既述した半
導体集積回路の設計方法と同様であるので、その説明を
省略する。

【０１０２】また、本実施の形態では、第２の部分回路
をリセット信号生成回路１５により構成したが、図１２
に示すように、セット信号生成回路２１により構成して
もよい。この場合には、同図に示すように、スキャンフ
リップフロップ１８は、Ｒ端子に代え、Ｓ端子を持つ。

【０１０３】また、以上の説明では、第２の部分回路と
して、クロック信号生成回路９、リセット信号生成回路
１５及びセット信号生成回路２１を例に挙げたが、本発
明はこれ等に限定されず、その他、例えば、複雑な構成
の組合せ回路についてはその一部を第２の部分回路とし
たり、順序回路を第２の部分回路としてもよい。

【０１０４】

【発明の効果】以上説明したように、請求項１ないし請
求項１０記載の発明の半導体集積回路によれば、テスト
時に、クロック信号生成回路の出力を簡易に取り出すこ
とができる選択信号出力回路を提供し、この選択信号出
力回路により前記クロック信号生成回路の出力を簡易に
取り出して、この出力を、スキャンパスを構成する記憶
素子に対して入力可能としたので、前記クロック信号生
成回路の出力を簡単且つ任意にスキャン操作によりスキ
ャンアウト端子から外部出力して観測することが可能に
なる。従って、クロック信号を観測するためのテスト専
用の外部出力端子を不要にでき、端子数の増加を防ぐこ
とができると共に、クロック信号生成回路をテスト専用
外部出力端子に結ぶ信号線を設ける必要を無くして、回
路規模の増大を防ぐことが可能である。

【０１０５】特に、請求項３記載の半導体集積回路で
は、クロック信号やリセット信号の生成回路等で構成さ
れる任意の被テスト部分回路の出力信号が同一の記憶素
子の制御端子とデータ入力端子とに到達することがない
ので、静的タイミング解析装置を使用した静的タイミン
グ解析時にも、前記同一記憶素子でのセットアップエラ
ー又はホールドエラーを防止できる。

【０１０６】更に、請求項９及び１０記載の発明の半導
体集積回路によれば、テスト時に、クロック信号生成回
路等の被テスト部分回路の出力の選択に際し、その選択
信号をスキャンパスを経て選択回路に入力する構成とし
たので、前記被テスト部分回路の出力の選択を容易に行
うことができ、テストを簡易に行うことが可能である効
果を奏する。

【０１０７】また、請求項１１ないし１９記載の半導体
集積回路の設計方法及び請求項２０ないし２８記載の半
導体集積回路の設計プログラムを記録した記録媒体で
は、前記効果が得られる半導体集積回路を簡易に設計す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路の
構成を示す図である。

【図２】本発明の第１の実施の形態の半導体集積回路を
設計する方法を示すフローチャート図である。

【図３】図２の設計方法において最初に入力するネット
リストに対応する，被テスト半導体集積回路の初期の回
路構成を示す図である。

【図４】同設計方法において選択信号出力回路及びセレ
クタを配置するまでの手順を終了した時点での被テスト
半導体集積回路の回路構成を示す図である。

【図５】本発明の第２の実施の形態の半導体集積回路の
構成を示す図である。

【図６】本発明の第２の実施の形態の半導体集積回路を
設計する方法を示すフローチャート図である。

【図７】図６の設計方法において最初に入力するネット
リストに対応する，被テスト半導体集積回路の初期の回
路構成を示す図である。

【図８】同設計方法において選択信号出力回路及びセレ
クタを配置するまでの手順を終了した時点での被テスト
半導体集積回路の回路構成を示す図である。

【図９】本発明の第３の実施の形態の半導体集積回路の
構成を示す図である。

【図１０】本発明の第４の実施の形態の半導体集積回路
の構成を示す図である。

【図１１】本発明の第３の実施の形態の半導体集積回路
の変形例を示す図である。

【図１２】本発明の第４の実施の形態の半導体集積回路
の変形例を示す図である。

【符号の説明】

２ 部分回路（第１の部分回路） ９ クロック信号生成回路（第２の部分回
路） １０ 選択信号出力回路（別の記憶素子） Ｄ データ入力端子 ＳＩ スキャンイン端子（スキャンデータ入
力端子） Ｑ データ出力端子（出力端子） １１ スキャンフリップフロップ（記憶素
子、第１の記憶素子） １２ セレクタ（選択回路） １３ セレクタ（他の選択回路） １４ スキャンフリップフロップ（第２の記
憶素子） １５ リセット信号生成回路（第２の部分回
路） １８ セット信号生成回路（第２の部分回
路） ２０ スキャンパス ２１ セット信号生成回路（第２の部分回
路）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 - 31/3193 G06F 1/22 - 1/277 H01L 27/04

Claims (28)

(57)【特許請求の範囲】
1. 【請求項１】 データ入力端子及びクロック信号入力端
   子を有し且つスキャンパスの一部を構成する記憶素子
   と、 通常動作時に前記記憶素子のデータ入力端子に与えるデ
   ータを生成する第１の部分回路と、 通常動作時に前記記憶素子のクロック信号入力端子に与
   える信号を生成する第２の部分回路とを備えた半導体集
   積回路において、 前記第１の部分回路の出力信号と前記第２の部分回路の
   出力信号との何れか一方を選択し、その選択した信号を
   前記記憶素子のデータ入力端子に供給する選択回路と、 前記選択回路の選択動作を指示する選択信号を前記選択
   回路に出力する選択信号出力回路とを備え、 前記選択信号出力回路は、 前記通常動作時には前記選択回路が前記第１の部分回路
   の出力信号を選択する一方、半導体集積回路のテスト時
   には前記選択回路が前記第１の部分回路の出力信号及び
   前記第２の部分回路の出力信号の何れか一方を任意に選
   択するように、選択信号を出力することを特徴とする半
   導体集積回路。
2. 【請求項２】 別途、他の選択回路を有し、 前記他の選択回路は、 通常動作時には前記第２の部分回路の出力信号を選択す
   る一方、半導体集積回路のテスト時には前記第２の部分
   回路以外から与えられクロック信号を選択し、この選択
   した信号を前記記憶素子の制御端子に入力することを特
   徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 制御端子を有し且つスキャンパスの一部
   を構成する第１の記憶素子と、 データ入力端子を有し且つ前記スキャンパスの一部を構
   成する第２の記憶素子と、 通常動作時に前記第２の記憶素子のデータ入力端子に与
   えるデータを生成する第１の部分回路と、 通常動作時に前記第１の記憶素子の制御端子に与える信
   号を生成する第２の部分回路とを備えた半導体集積回路
   において、 前記第１の部分回路の出力信号と前記第２の部分回路の
   出力信号との何れか一方を選択し、その選択した信号を
   前記第２の記憶素子のデータ入力端子に供給する選択回
   路と、 前記 通常動作時には前記選択回路が前記第１の部分回路
   の出力信号を選択する一方、半導体集積回路のテスト時
   には前記選択回路が前記第１の部分回路の出力信号及び
   前記第２の部分回路の出力信号の何れか一方を任意に選
   択するように、選択信号を前記選択回路に出力する選択
   信号出力回路とを備え、 前記テスト時に前記第２の部分回路の出力信号を前記第
   ２の記憶素子に取り込んでスキャンアウト操作により観
   測可能とする ことを特徴とする半導体集積回路。
4. 【請求項４】 前記第２の記憶素子は、制御端子を有
   し、 前記制御端子には、前記第２の部分回路で生成する信号
   は与えられないことを特徴とする請求項３記載の半導体
   集積回路。
5. 【請求項５】 前記制御端子はクロック信号入力端子で
   あり、 前記第２の部分回路は、クロック信号を生成するクロッ
   ク信号生成回路であることを特徴とする請求項３記載の
   半導体集積回路。
6. 【請求項６】 別途、他の選択回路を有し、 前記他の選択回路は、 通常動作時には前記第２の部分回路の出力信号を選択す
   る一方、半導体集積回路のテスト時には前記第２の部分
   回路以外から与えられるクロック信号を選択し、この選
   択した信号を前記第１の記憶素子の制御端子に入力する
   ことを特徴とする請求項５記載の半導体集積回路。
7. 【請求項７】 前記制御端子はリセット信号入力端子で
   あり、 前記第２の部分回路は、リセット信号を生成するリセッ
   ト信号生成回路であることを特徴とする請求項３記載の
   半導体集積回路。
8. 【請求項８】 前記制御端子はセット信号入力端子であ
   り、 前記第２の部分回路は、セット信号を生成するセット信
   号生成回路であることを特徴とする請求項３記載の半導
   体集積回路。
9. 【請求項９】 選択信号出力回路は、前記スキャンパス
   を形成する別の記憶素子を有し、 この別の記憶素子は、 外部から前記選択信号を前記スキャンパスを介して受
   け、前記受けた選択信号を前記選択回路に出力すること
   を特徴とする請求項１又は３記載の半導体集積回路。
10. 【請求項１０】 前記別の記憶素子は、 前記選択回路に前記第１の部分回路の出力信号を選択さ
    せる選択信号が常時入力されるデータ入力端子と、 外部から選択信号が前記スキャンパスを介して入力され
    るスキャンデータ入力端子と、 前記選択回路に選択信号を出力する出力端子とを備える
    と共に、 外部から入力されるスキャンイネーブル信号を受け、 前記スキャンイネーブル信号が入力されないときには、
    前記データ入力端子の選択信号を前記出力端子から出力
    し、前記スキャンイネーブル信号が入力されたときに
    は、前記スキャンデータ入力端子に入力された選択信号
    を前記出力端子から出力することを特徴とする請求項９
    記載の半導体集積回路。
11. 【請求項１１】 内部回路の動作を検査可能な半導体集
    積回路を設計する方法において、 データ入力端子及び制御端子を有する記憶素子と、前記
    記憶素子のデータ入力端子に与えるデータを生成する第
    １の部分回路と、前記記憶素子の制御端子に与える信号
    を生成する第２の部分回路とを備えた半導体集積回路の
    ネットリストを入力するステップと、 前記第１の部分回路の出力信号と前記第２の部分回路の
    出力信号との何れか一方を選択し且つその選択した信号
    を前記記憶素子のデータ入力端子に供給する選択回路
    と、前記選択回路の選択動作を指示する選択信号を前記
    選択回路に出力する選択信号出力回路とを、前記半導体
    集積回路に追加するステップと、 前記記憶素子をスキャンフリップフロップで構成すると
    共に、このスキャンフリップフロップを含んだスキャン
    パスを前記半導体集積回路に挿入するステップとを備え
    たことを特徴とする半導体集積回路の設計方法。
12. 【請求項１２】 前記制御端子はクロック信号入力端子
    であり、 前記第２の部分回路は、クロック信号を生成するクロッ
    ク信号生成回路であることを特徴とする請求項１１記載
    の半導体集積回路の設計方法。
13. 【請求項１３】 前記第２の部分回路の出力信号と、前
    記第２の部分回路以外から与えられるクロック信号との
    何れか一方を選択し且つこの選択した信号を前記記憶素
    子の制御端子に与える他の選択回路を、前記半導体集積
    回路に追加するステップを有することを特徴とする請求
    項１２記載の半導体集積回路の設計方法。
14. 【請求項１４】 内部回路の動作を検査可能な半導体集
    積回路を設計する方法において、 制御端子を有する第１の記憶素子と、データ入力端子を
    有する第２の記憶素子と、前記第２の記憶素子のデータ
    入力端子に与えるデータを生成する第１の部分回路と、
    前記第１の記憶素子の制御端子に与える信号を生成する
    第２の部分回路とを備えた半導体集積回路のネットリス
    トを入力するステップと、 前記第１の部分回路の出力信号と前記第２の部分回路の
    出力信号との何れか一方を選択し且つその選択した信号
    を前記第２の記憶素子のデータ入力端子に供給する選択
    回路と、前記選択回路の選択動作を指示する選択信号を
    前記選択回路に出力する選択信号出力回路とを、前記半
    導体集積回路に追加するステップと、 前記第１及び第２の記憶素子を各々スキャンフリップフ
    ロップで構成すると共に、これ等スキャンフリップフロ
    ップを含んだスキャンパスを前記半導体集積回路に挿入
    するステップとを備えたことを特徴とする半導体集積回
    路の設計方法。
15. 【請求項１５】 前記制御端子はクロック信号入力端子
    であり、 前記第２の部分回路は、クロック信号を生成するクロッ
    ク信号生成回路であることを特徴とする請求項１４記載
    の半導体集積回路の設計方法。
16. 【請求項１６】 前記第２の部分回路の出力信号と、前
    記第２の部分回路以外から与えられるクロック信号との
    何れか一方を選択し且つこの選択した信号を前記第１の
    記憶素子の制御端子に与える他の選択回路を、前記半導
    体集積回路に追加するステップを有することを特徴とす
    る請求項１５記載の半導体集積回路の設計方法。
17. 【請求項１７】 前記制御端子はリセット信号入力端子
    であり、 前記第２の部分回路は、リセット信号を生成するリセッ
    ト信号生成回路であることを特徴とする請求項１１又は
    １４記載の半導体集積回路の設計方法。
18. 【請求項１８】 前記制御端子はセット信号入力端子で
    あり、 前記第２の部分回路は、セット信号を生成するセット信
    号生成回路であることを特徴とする請求項１１又は１４
    記載の半導体集積回路の設計方法。
19. 【請求項１９】 スキャンパスを半導体集積回路に挿入
    するステップでは、 前記選択信号出力回路をスキャンフリップフロップで構
    成し、このスキャンフリップフロップを前記スキャンパ
    スに挿入することを特徴とする請求項１１又は１４記載
    の半導体集積回路の設計方法。
20. 【請求項２０】 内部回路の動作を検査可能な半導体集
    積回路をコンピュータによって設計する設計プログラム
    を記録した記録媒体であって、前記設計プログラムに
    は、 データ入力端子及び制御端子を有する記憶素子と、前記
    記憶素子のデータ入力端子に与えるデータを生成する第
    １の部分回路と、前記記憶素子の制御端子に与える信号
    を生成する第２の部分回路とを備えた半導体集積回路の
    ネットリストを入力するステップと、 前記第１の部分回路の出力信号と前記第２の部分回路の
    出力信号との何れか一方を選択し且つその選択した信号
    を前記記憶素子のデータ入力端子に供給する選択回路
    と、前記選択回路の選択動作を指示する選択信号を前記
    選択回路に出力する選択信号出力回路とを、前記半導体
    集積回路に追加するステップと、 前記記憶素子をスキャンフリップフロップで構成すると
    共に、このスキャンフリップフロップを含んだスキャン
    パスを前記半導体集積回路に挿入するステップとを含む
    ことを特徴とする半導体集積回路の設計プログラムを記
    録した記録媒体。
21. 【請求項２１】 前記制御端子はクロック信号入力端子
    であり、 前記第２の部分回路は、クロック信号を生成するクロッ
    ク信号生成回路であることを特徴とする請求項２０記載
    の半導体集積回路の設計プログラムを記録した記録媒
    体。
22. 【請求項２２】 前記第２の部分回路の出力信号と、前
    記第２の部分回路以外から与えられるクロック信号との
    何れか一方を選択し且つこの選択した信号を前記記憶素
    子の制御端子に与える他の選択回路を、前記半導体集積
    回路に追加するステップを有することを特徴とする請求
    項２１記載の半導体集積回路の設計プログラムを記録し
    た記録媒体。
23. 【請求項２３】 内部回路の動作を検査可能な半導体集
    積回路をコンピュータによって設計する設計プログラム
    を記録した記録媒体であって、前記設計プログラムに
    は、 制御端子を有する第１の記憶素子と、データ入力端子を
    有する第２の記憶素子と、前記第２の記憶素子のデータ
    入力端子に与えるデータを生成する第１の部分回路と、
    前記第１の記憶素子の制御端子に与える信号を生成する
    第２の部分回路とを備えた半導体集積回路のネットリス
    トを入力するステップと、 前記第１の部分回路の出力信号と前記第２の部分回路の
    出力信号との何れか一方を選択し且つその選択した信号
    を前記第２の記憶素子のデータ入力端子に供給する選択
    回路と、前記選択回路の選択動作を指示する選択信号を
    前記選択回路に出力する選択信号出力回路とを、前記半
    導体集積回路に追加するステップと、 前記第１及び第２の記憶素子を各々スキャンフリップフ
    ロップで構成すると共に、これ等スキャンフリップフロ
    ップを含んだスキャンパスを前記半導体集積回路に挿入
    するステップとを含むことを特徴とする半導体集積回路
    の設計プログラムを記録した記録媒体。
24. 【請求項２４】 前記制御端子はクロック信号入力端子
    であり、 前記第２の部分回路は、クロック信号を生成するクロッ
    ク信号生成回路であることを特徴とする請求項２３記載
    の半導体集積回路の設計プログラムを記録した記録媒
    体。
25. 【請求項２５】 前記第２の部分回路の出力信号と、前
    記第２の部分回路以外から与えられるクロック信号との
    何れか一方を選択し且つこの選択した信号を前記第１の
    記憶素子の制御端子に与える他の選択回路を、前記半導
    体集積回路に追加するステップを有することを特徴とす
    る請求項２４記載の半導体集積回路の設計プログラムを
    記録した記録媒体。
26. 【請求項２６】 前記制御端子はリセット信号入力端子
    であり、 前記第２の部分回路は、リセット信号を生成するリセッ
    ト信号生成回路であることを特徴とする請求項２０又は
    ２３記載の半導体集積回路の設計プログラムを記録した
    記録媒体。
27. 【請求項２７】 前記制御端子はセット信号入力端子で
    あり、 前記第２の部分回路は、セット信号を生成するセット信
    号生成回路であることを特徴とする請求項２０又は２３
    記載の半導体集積回路の設計プログラムを記録した記録
    媒体。
28. 【請求項２８】 前記設計プログラムにおいて、スキャ
    ンパスを半導体集積回路に挿入するステップでは、 前記選択信号出力回路をスキャンフリップフロップで構
    成し、このスキャンフリップフロップを前記スキャンパ
    スに挿入することを特徴とする請求項２０又は２３記載
    の半導体集積回路の設計プログラムを記録した記録媒
    体。