JP2989586B2 - 半導体集積回路及びその設計方法並びに半導体集積回路の設計プログラムを記録した記録媒体 - Google Patents
半導体集積回路及びその設計方法並びに半導体集積回路の設計プログラムを記録した記録媒体Info
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Description
に、スキャンテストを使用して内部回路の故障検査を行
うものの改良、及びその改良された半導体集積回路の設
計方法、並びにその設計プログラムを記録した記録媒体
に関する。
回路の中で、クロック信号、リセット信号又はセット信
号等を生成する論理回路等については、スキャンパス方
式によりこれ等の論理回路をテストするのは、困難であ
る。
ば、クロック信号を生成する論理回路(クロック信号生
成回路)のクロック信号は、通常動作時には、セレクタ
により選択されて、所定のフリップフロップ等の記憶素
子に入力されるものの、スキャンモード時には、前記ク
ロック信号生成回路のクロック信号に代えて、外部から
入力されるスキャン用のクロック信号が前記セレクタに
より選択されて、前記記憶素子に入力される。従って、
このような方式では、クロック信号生成回路のクロック
信号は、通常動作時には有効であるが、スキャンモード
では無効になってしまうため、このようなクロック信号
生成回路のテストを行うことが不可能になる。
4376号公報に開示されるように、クロック信号等の
生成回路をテストするために、その生成回路の信号を観
測する手段を設けて、そのクロック信号等の生成回路を
テストする構成が知られている。この構成は、具体的に
は、クロック信号等の生成回路の出力側と、このクロッ
ク信号を使用する記憶素子との間にセレクタを設け、通
常動作時ではクロック信号等の生成回路のクロック信号
を選択し、スキャンテストモードでは、外部からのテス
トクロック信号を選択し、記憶素子へ供給して、スキャ
ンテストの動作を実現する。更に、観測用に外部出力端
子を設けると共に、前記クロック信号等の生成回路とセ
レクタとを接続する信号線を分岐し、その分岐した信号
線を前記観測用の外部出力端子に接続し、これにより、
クロック信号の生成回路のクロック信号を前記外部出力
端子で観測して、クロック信号の生成回路のテストを可
能としている。
来の構成では、スキャンテスト用の外部端子以外に、前
記クロック信号等の生成回路をテストするためのテスト
用の外部出力端子が必要である。従って、半導体集積回
路の端子数の増大を招く。特に、クロック信号の生成回
路が数多く存在する場合には、テスト用外部出力端子の
数も多く必要となり、端子数の制約が厳しい近年の半導
体集積回路では、実現困難となる場合がある。また、前
記従来の構成では、クロック信号の生成回路とテスト用
外部出力端子とを結ぶ信号線が必要となるため、回路規
模の増大を招く。特に、クロック信号の生成回路が数多
く存在する場合は、その数の増大に比例して前記信号線
の数も増大し、より一層に回路規模が増大する欠点を招
く。
に、例えば特開昭62−169066号公報に開示され
る技術では、論理回路と、その出力を記憶するフリップ
フロップ等の記憶素子との間にセレクタを配置し、この
セレクタにより、クロック信号生成回路のクロック信号
を前記記憶素子に入力する構成を採用して、スキャンモ
ード時には、前記セレクタにより、前記論理回路の出力
と、前記クロック信号生成回路のクロック信号とを選択
的に切り換えて、この記憶素子に入力される前記論理回
路の出力又はクロック信号生成回路のクロック信号をス
キャンアウト端子で観測することにより、クロック信号
生成回路の出力信号の外部観測用の外部出力端子や、こ
の出力端子に至る信号線を不要にしつつ、クロック信号
生成回路をテスト可能にしている。
レクタを制御する具体的な制御回路(選択信号出力回
路)の開示が無く、このセレクタを通常動作時とスキャ
ンモード時とで適切に切り換え制御することができな
い。
前記セレクタ(選択回路)を制御する選択信号出力回路
を提供し、これにより、前記セレクタを適切に制御しな
がら、クロック信号生成回路等の出力信号の外部観測用
の外部出力端子や、この出力端子に至る信号線を不要に
して、クロック信号生成回路等を簡易にテスト可能にす
ることにある。
め、請求項1記載の発明の半導体集積回路は、データ入
力端子及びクロック信号入力端子を有し且つスキャンパ
スの一部を構成する記憶素子と、通常動作時に前記記憶
素子のデータ入力端子に与えるデータを生成する第1の
部分回路と、通常動作時に前記記憶素子のクロック信号
入力端子に与える信号を生成する第2の部分回路とを備
えた半導体集積回路において、前記第1の部分回路の出
力信号と前記第2の部分回路の出力信号との何れか一方
を選択し、その選択した信号を前記記憶素子のデータ入
力端子に供給する選択回路と、前記選択回路の選択動作
を指示する選択信号を前記選択回路に出力する選択信号
出力回路とを備え、前記選択信号出力回路は、前記通常
動作時には前記選択回路が前記第1の部分回路の出力信
号を選択する一方、半導体集積回路のテスト時には前記
選択回路が前記第1の部分回路の出力信号及び前記第2
の部分回路の出力信号の何れか一方を任意に選択するよ
うに、選択信号を出力することを特徴とする。
の半導体集積回路において、別途、他の選択回路を有
し、前記他の選択回路は、通常動作時には前記第2の部
分回路の出力信号を選択する一方、半導体集積回路のテ
スト時には前記第2の部分回路以外から与えられクロッ
ク信号を選択し、この選択した信号を前記記憶素子の制
御端子に入力することを特徴とする。
制御端子を有し且つスキャンパスの一部を構成する第1
の記憶素子と、データ入力端子を有し且つ前記スキャン
パスの一部を構成する第2の記憶素子と、通常動作時に
前記第2の記憶素子のデータ入力端子に与えるデータを
生成する第1の部分回路と、通常動作時に前記第1の記
憶素子の制御端子に与える信号を生成する第2の部分回
路とを備えた半導体集積回路において、前記第1の部分
回路の出力信号と前記第2の部分回路の出力信号との何
れか一方を選択し、その選択した信号を前記第2の記憶
素子のデータ入力端子に供給する選択回路と、前記通常
動作時には前記選択回路が前記第1の部分回路の出力信
号を選択する一方、半導体集積回路のテスト時には前記
選択回路が前記第1の部分回路の出力信号及び前記第2
の部分回路の出力信号の何れか一方を任意に選択するよ
うに、選択信号を前記選択回路に出力する選択信号出力
回路とを備え、前記テスト時に前記第2の部分回路の出
力信号を前記第2の記憶素子に取り込んでスキャンアウ
ト操作により観測可能とすることを特徴とする。
の半導体集積回路において、前記第2の記憶素子は、制
御端子を有し、前記制御端子には、前記第2の部分回路
で生成する信号は与えられないことを特徴とする。
の半導体集積回路において、前記制御端子はクロック信
号入力端子であり、前記第2の部分回路は、クロック信
号を生成するクロック信号生成回路であることを特徴と
する。
の半導体集積回路において、別途、他の選択回路を有
し、前記他の選択回路は、通常動作時には前記第2の部
分回路の出力信号を選択する一方、半導体集積回路のテ
スト時には前記第2の部分回路以外から与えられるクロ
ック信号を選択し、この選択した信号を前記第1の記憶
素子の制御端子に入力することを特徴とする。
の半導体集積回路において、前記制御端子はリセット信
号入力端子であり、前記第2の部分回路は、リセット信
号を生成するリセット信号生成回路であることを特徴と
する。
の半導体集積回路において、前記制御端子はセット信号
入力端子であり、前記第2の部分回路は、セット信号を
生成するセット信号生成回路であることを特徴とする。
3記載の半導体集積回路において、選択信号出力回路
は、前記スキャンパスを形成する別の記憶素子を有し、
この別の記憶素子は、外部から前記選択信号を前記スキ
ャンパスを介して受け、前記受けた選択信号を前記選択
回路に出力することを特徴とする。
載の半導体集積回路において、前記別の記憶素子は、前
記選択回路に前記第1の部分回路の出力信号を選択させ
る選択信号が常時入力されるデータ入力端子と、外部か
ら選択信号が前記スキャンパスを介して入力されるスキ
ャンデータ入力端子と、前記選択回路に選択信号を出力
する出力端子とを備えると共に、外部から入力されるス
キャンイネーブル信号を受け、前記スキャンイネーブル
信号が入力されないときには、前記データ入力端子の選
択信号を前記出力端子から出力し、前記スキャンイネー
ブル信号が入力されたときには、前記スキャンデータ入
力端子に入力された選択信号を前記出力端子から出力す
ることを特徴とする。
設計方法は、内部回路の動作を検査可能な半導体集積回
路を設計する方法において、データ入力端子及び制御端
子を有する記憶素子と、前記記憶素子のデータ入力端子
に与えるデータを生成する第1の部分回路と、前記記憶
素子の制御端子に与える信号を生成する第2の部分回路
とを備えた半導体集積回路のネットリストを入力するス
テップと、前記第1の部分回路の出力信号と前記第2の
部分回路の出力信号との何れか一方を選択し且つその選
択した信号を前記記憶素子のデータ入力端子に供給する
選択回路と、前記選択回路の選択動作を指示する選択信
号を前記選択回路に出力する選択信号出力回路とを、前
記半導体集積回路に追加するステップと、前記記憶素子
をスキャンフリップフロップで構成すると共に、このス
キャンフリップフロップを含んだスキャンパスを前記半
導体集積回路に挿入するステップとを備えたことを特徴
とする。
記載の半導体集積回路の設計方法において、前記制御端
子はクロック信号入力端子であり、前記第2の部分回路
は、クロック信号を生成するクロック信号生成回路であ
ることを特徴とする。
記載の半導体集積回路の設計方法において、前記第2の
部分回路の出力信号と、前記第2の部分回路以外から与
えられるクロック信号との何れか一方を選択し且つこの
選択した信号を前記記憶素子の制御端子に与える他の選
択回路を、前記半導体集積回路に追加するステップを有
することを特徴とする。
設計方法は、内部回路の動作を検査可能な半導体集積回
路を設計する方法において、制御端子を有する第1の記
憶素子と、データ入力端子を有する第2の記憶素子と、
前記第2の記憶素子のデータ入力端子に与えるデータを
生成する第1の部分回路と、前記第1の記憶素子の制御
端子に与える信号を生成する第2の部分回路とを備えた
半導体集積回路のネットリストを入力するステップと、
前記第1の部分回路の出力信号と前記第2の部分回路の
出力信号との何れか一方を選択し且つその選択した信号
を前記第2の記憶素子のデータ入力端子に供給する選択
回路と、前記選択回路の選択動作を指示する選択信号を
前記選択回路に出力する選択信号出力回路とを、前記半
導体集積回路に追加するステップと、前記第1及び第2
の記憶素子を各々スキャンフリップフロップで構成する
と共に、これ等スキャンフリップフロップを含んだスキ
ャンパスを前記半導体集積回路に挿入するステップとを
備えたことを特徴とする。
記載の半導体集積回路の設計方法において、前記制御端
子はクロック信号入力端子であり、前記第2の部分回路
は、クロック信号を生成するクロック信号生成回路であ
ることを特徴とする。
記載の半導体集積回路の設計方法において、前記第2の
部分回路の出力信号と、前記第2の部分回路以外から与
えられるクロック信号との何れか一方を選択し且つこの
選択した信号を前記第1の記憶素子の制御端子に与える
他の選択回路を、前記半導体集積回路に追加するステッ
プを有することを特徴とする。
又は14記載の半導体集積回路の設計方法において、前
記制御端子はリセット信号入力端子であり、前記第2の
部分回路は、リセット信号を生成するリセット信号生成
回路であることを特徴としている。
又は14記載の半導体集積回路の設計方法において、前
記制御端子はセット信号入力端子であり、前記第2の部
分回路は、セット信号を生成するセット信号生成回路で
あることを特徴とする。
又は14記載の半導体集積回路の設計方法において、ス
キャンパスを半導体集積回路に挿入するステップでは、
前記選択信号出力回路をスキャンフリップフロップで構
成し、このスキャンフリップフロップを前記スキャンパ
スに挿入することを特徴とする。
設計プログラムを記録した記録媒体は、内部回路の動作
を検査可能な半導体集積回路をコンピュータによって設
計する設計プログラムを記録した記録媒体であって、前
記設計プログラムには、データ入力端子及び制御端子を
有する記憶素子と、前記記憶素子のデータ入力端子に与
えるデータを生成する第1の部分回路と、前記記憶素子
の制御端子に与える信号を生成する第2の部分回路とを
備えた半導体集積回路のネットリストを入力するステッ
プと、前記第1の部分回路の出力信号と前記第2の部分
回路の出力信号との何れか一方を選択し且つその選択し
た信号を前記記憶素子のデータ入力端子に供給する選択
回路と、前記選択回路の選択動作を指示する選択信号を
前記選択回路に出力する選択信号出力回路とを、前記半
導体集積回路に追加するステップと、前記記憶素子をス
キャンフリップフロップで構成すると共に、このスキャ
ンフリップフロップを含んだスキャンパスを前記半導体
集積回路に挿入するステップとを含むことを特徴とす
る。
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記制御端子はクロック信号入力端子で
あり、前記第2の部分回路は、クロック信号を生成する
クロック信号生成回路であることを特徴とする。
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記第2の部分回路の出力信号と、前記
第2の部分回路以外から与えられるクロック信号との何
れか一方を選択し且つこの選択した信号を前記記憶素子
の制御端子に与える他の選択回路を、前記半導体集積回
路に追加するステップを有することを特徴とする。
設計プログラムを記録した記録媒体は、内部回路の動作
を検査可能な半導体集積回路をコンピュータによって設
計する設計プログラムを記録した記録媒体であって、前
記設計プログラムには、制御端子を有する第1の記憶素
子と、データ入力端子を有する第2の記憶素子と、前記
第2の記憶素子のデータ入力端子に与えるデータを生成
する第1の部分回路と、前記第1の記憶素子の制御端子
に与える信号を生成する第2の部分回路とを備えた半導
体集積回路のネットリストを入力するステップと、前記
第1の部分回路の出力信号と前記第2の部分回路の出力
信号との何れか一方を選択し且つその選択した信号を前
記第2の記憶素子のデータ入力端子に供給する選択回路
と、前記選択回路の選択動作を指示する選択信号を前記
選択回路に出力する選択信号出力回路とを、前記半導体
集積回路に追加するステップと、前記第1及び第2の記
憶素子を各々スキャンフリップフロップで構成すると共
に、これ等スキャンフリップフロップを含んだスキャン
パスを前記半導体集積回路に挿入するステップとを含む
ことを特徴とする。
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記制御端子はクロック信号入力端子で
あり、前記第2の部分回路は、クロック信号を生成する
クロック信号生成回路であることを特徴とする。
記載の半導体集積回路の設計プログラムを記録した記録
媒体において、前記第2の部分回路の出力信号と、前記
第2の部分回路以外から与えられるクロック信号との何
れか一方を選択し且つこの選択した信号を前記第1の記
憶素子の制御端子に与える他の選択回路を、前記半導体
集積回路に追加するステップを有することを特徴とす
る。
又は23記載の半導体集積回路の設計プログラムを記録
した記録媒体において、前記制御端子はリセット信号入
力端子であり、前記第2の部分回路は、リセット信号を
生成するリセット信号生成回路であることを特徴とす
る。
又は23記載の半導体集積回路の設計プログラムを記録
した記録媒体において、前記制御端子はセット信号入力
端子であり、前記第2の部分回路は、セット信号を生成
するセット信号生成回路であることを特徴とする。
又は23記載の半導体集積回路の設計プログラムを記録
した記録媒体において、前記設計プログラムにおいて、
スキャンパスを半導体集積回路に挿入するステップで
は、前記選択信号出力回路をスキャンフリップフロップ
で構成し、このスキャンフリップフロップを前記スキャ
ンパスに挿入することを特徴とする。
10記載の発明の半導体集積回路では、テスト時に、選
択回路の選択動作が選択信号出力回路により簡易に切り
換えられるので、スキャンパスを構成する記憶素子のデ
ータ入力端子には、組合せ回路を構成する第1の部分回
路の出力と、クロック信号の生成回路である第2の部分
回路の出力との何れか一方が任意に入力され、その結
果、前記第2の部分回路の出力をスキャン操作により外
部出力して観測することが可能である。
ャン操作により外部出力して観測できるので、従来のよ
うにクロック信号生成回路の出力信号を観測するための
テスト専用の外部出力端子は不要であり、端子数の増加
を防ぐことができる。更に、クロック信号生成回路をテ
スト専用外部出力端子に結ぶ信号線も設ける必要が無い
ため、回路規模の増大を防ぐことができる。加えて、選
択回路の選択動作を選択信号出力回路によって簡易に切
り換えることが可能であるので、テストを簡易に行うこ
とができる。
は、クロック信号生成回路やリセット信号生成回路等で
構成される第2の部分回路のクロック信号やリセット信
号等が、同一の記憶素子の制御端子とデータ入力端子と
に到達することがないので、静的タイミング解析装置を
使用した静的タイミング解析時にも、前記同一記憶素子
でのセットアップエラー又はホールドエラーが防止され
る。
回路では、テスト時に、第1の部分回路の出力と、クロ
ック信号生成回路等の第2の部分回路の出力との何れか
一方の選択に際し、その選択信号はスキャンパスを経て
選択回路に入力されるので、前記両信号のうち何れか一
方の選択を容易に行うことができ、テストをより一層簡
易に行うことが可能である。
集積回路の設計方法及び請求項20ないし28記載の半
導体集積回路の設計プログラムを記録した記録媒体で
は、前記作用が得られる半導体集積回路を簡易に設計す
ることができる。
す。
スキャンイン端子(スキャンデータ入力端子)、4はシ
ステムリセット信号入力端子、5は通常動作時はシステ
ムクロック信号を入力し、テスト時にはスキャンクロッ
ク信号を入力するクロック信号入力端子、6はスキャン
イネーブル信号入力端子、7はテストモード信号入力端
子、8はスキャンアウト端子である。
は通常動作時に演算等の動作を行ってデータを生成する
組合せ回路より成る部分回路(第1の部分回路)、9は
通常動作時にクロック信号を生成するクロック信号生成
回路(第2の部分回路)、11はスキャンフリップフロ
ップ(記憶素子)、12はセレクタ(選択回路)、13
もセレクタ(他の選択回路)である。
て、SIはスキャンデータ入力端子、SEはスキャンイ
ネーブル入力端子、Dは通常データ入力端子、Qは前記
スキャンアウト端子8に接続されるデータ出力端子(出
力端子)を示し、SE端子の入力値が“0”の場合にD
端子のデータを取り込み、SE端子の入力値が“1”の
場合にSI端子のデータを取り込んで、各々、取り込ん
だデータをクロック信号に同期してデータ出力端子Qか
ら出力する。尚、スキャンフリップフロップ11中、記
号>はクロック信号入力端子(制御端子)を示す。
2aを有し、この入力端子12aに入力される選択信号
が“0”の場合には部分回路2の出力を選択し、選択信
号が“1”の場合にはクロック信号生成回路9のクロッ
ク信号を選択する。このセレクタ12は、前記選択した
信号をデータとして前記スキャンフリップフロップ11
のD端子に供給する。
入力端子7に接続される選択信号入力端子13aを有
し、前記テストモード信号入力端子7のテストモード信
号が“0”値の場合にはクロック信号生成回路9のクロ
ック信号を選択し、テストモード信号が“1”値の場合
には外部からクロック信号入力端子5に入力されるクロ
ック信号(クロック信号生成回路9以外のクロック信
号)を選択する。
の選択信号出力回路10は、前記セレクタ12に選択信
号を出力して、セレクタ12の選択動作を制御するもの
であって、スキャンフリップフロップ(別の記憶素子)
より成る。このスキャンフリップフロップは、前記スキ
ャンフリップフロップ11と同様に、SI端子、SE端
子、D端子、Q端子、及びクロック信号入力端子を有す
ると共に、リセット入力端子(R端子)を有し、スキャ
ンフリップフロップ11と同様に機能する。このスキャ
ンフリップフロップ10のSI端子には前記スキャンイ
ン端子3が接続され、Q端子は前記スキャンフリップフ
ロップ11のSI端子に接続されていて、前記スキャン
イン端子3から選択信号出力回路(スキャンフリップフ
ロップ)10及びスキャンフリップフロップ11を経て
スキャンアウト端子8に至るスキャンパス20が構成さ
れる。
るスキャンフリップフロップにおいて、D端子は常時接
地され、R端子はシステムリセット信号入力端子4に接
続され、Q端子は前記セレクタ12の選択信号入力端子
12aに接続される。また、SE端子には、前記スキャ
ンイネーブル信号入力端子6に外部から入力されるスキ
ャンイネーブル信号が入力される。従って、R端子に入
力されるリセット信号が“0”値の場合、又は、SE端
子のスキャンイネーブル信号が“0”値(換言すれば、
入力されない)で且つクロック信号が入力された場合に
は、D端子の信号“0”を選択信号としてセレクタ12
に出力して、部分回路2の出力を常時選択するようセレ
クタ12を選択動作させる。一方、SE端子のスキャン
イネーブル信号が“1”値で且つクロック信号が入力さ
れた場合に、スキャンイン端子3に外部から選択信号が
入力されていると、この選択信号がスキャンパス20を
経てSI端子に入力され、この入力された選択信号をQ
端子からセレクタ12に出力して、その選択信号の
“0”値又は“1“値に応じてセレクタ12を制御し
て、部分回路2の出力又はクロック信号生成回路9のク
ロック信号を選択させる。
集積回路の動作を説明する。
ル信号入力端子6及びテストモード信号入力端子7の各
信号値は“0”に固定される。従って、スキャンフリッ
プフロップ(選択信号出力回路)10、11は、D端子
に入力される信号を取り込んで、通常のフリップフロッ
プとして動作し、セレクタ13はクロック信号生成回路
9からのクロック信号を選択する。スキャンフリップフ
ロップ10は、D端子がグランドに接続されているの
で、システムリセット信号入力端子4からのリセット信
号(=0)が入力されるか、又はクロック信号入力端子
5からシステムクロック信号が入力されると、スキャン
フリップフロップ10のQ端子の値は“0”値になり、
この後、通常動作中は常に“0”値のままとなる。従っ
て、セレクタ12は、常に部分回路2からの信号を選択
する。
7のテストモード信号が“1”値に固定され、クロック
信号入力端子5からスキャンクロック信号が入力され
る。これにより、セレクタ13はクロック信号入力端子
5からの信号を選択し、スキャンフリップフロップ11
のスキャン動作が可能となる。スキャンイン端子3→ス
キャンフリップフロップ10→スキャンフリップフロッ
プ11→スキャンアウト端子8はスキャンパス20を構
成し、スキャンイネーブル信号入力端子6のスキャンイ
ネーブル信号を“1“値にすると、スキャンフリップフ
ロップ10、11はシフトレジスタとして動作し、スキ
ャンイン/スキャンアウト操作を行い得る。
る場合には、スキャンイン操作により、スキャンイン端
子3から“0”値の選択信号をスキャンパス20を経て
スキャンフリップフロップ10に入力し、セットする。
これにより、セレクタ12は、部分回路2からの信号を
選択する。次に、スキャンイネーブル信号入力端子6の
スキャンイネーブル信号を“0“値にして、前記セレク
タ12が選択した部分回路2からの信号をスキャンフリ
ップフロップ11のD端子から内部に取り込む。続い
て、スキャンイネーブル信号入力端子6のスキャンイネ
ーブル信号を“1“値にし、スキャンアウト動作によ
り、前記スキャンフリップフロップ11内に取り込んだ
部分回路2の信号をスキャンパス20を経てスキャンア
ウト端子8から外部出力する。従って、テスト時に、部
分回路2の出力信号をスキャンアウト端子8で観測でき
る。
る場合は、スキャンイン端子3から“1”値の選択信号
をスキャンフリップフロップ10に入力し、セットす
る。これにより、セレクタ12は、クロック信号生成回
路9のクロック信号を選択する。以下、前記と同様にし
て、クロック信号生成回路9のクロック信号をスキャン
フリップフロップ11のD端子から内部に取り込み、ス
キャンアウト動作によりスキャンアウト端子8から外部
出力する。従って、テスト時に、クロック信号生成回路
9のクロック信号をスキャンアウト端子8で観測できる
ので、そのクロック信号を、観測専用の端子を追加する
ことなく、スキャン操作により観測できる。
ピュータにより設計する方法を図2のフローチャートに
基づいて説明する。このフローチャートは、実際にはコ
ンピュータに読み取り可能なプログラムで構成され、フ
ロッピーディスクやCD−ROM等の記憶媒体に記憶さ
れる。
の対象となる図3に示した半導体集積回路のネットリス
トを入力する。このテスト対象の半導体集積回路は、基
本的に、図3に示すように、部分回路2、クロック信号
生成回路9、前記スキャンフリップフロップに対応する
フリップフロップ22、システムリセット入力端子4及
びクロック信号入力端子5を備える。
うに、前記選択信号出力回路10に対応するフリップフ
ロップ23を挿入すると共に、このフリップフロップ2
3のデータ入力端子D、リセット端子R及びクロック端
子を、各々、グランド、システムリセット信号入力端子
4及びクロック信号入力端子5へ接続する。
生成回路9がクロック信号を供給しているフリップフロ
ップ(記憶素子)を探索する。図3の半導体集積回路で
はフリップフロップ22が探索される。次のステップS
4では、前記探索されたフリップフロップ22のデータ
入力端子D側に2入力型のセレクタ12を配置し、この
セレクタ12の出力端子を前記フリップフロップ22の
データ入力端子Dに接続する。更に、このセレクタ12
のセレクト端子12aに前記選択信号出力回路10に対
応するフリップフロップ23の出力端子Qを接続すると
共に、このセレクタの2個の入力端子に、各々、前記部
分回路2からの通常動作時の信号と、前記クロック信号
生成回路9のクロック信号とを接続する。そして、この
セレクタ12において、前記セレクト端子12aに入力
される信号の値が”0”のときには部分回路2の信号を
選択させ、セレクト端子12aに入力される信号の値
が”1”のときにはクロック信号生成回路9のクロック
信号を選択させる。
全てのフリップフロップ(本実施の形態では1個のフリ
ップフロップ22)のクロック端子側に2入力型のセレ
クタ13を配置し、このセレクタ13の出力端子を前記
フリップフロップ22のクロック端子に接続する。更
に、テストモード信号入力端子7を設け、このテストモ
ード信号入力端子7を前記セレクタ13のセレクト端子
13aに接続する。更に、前記セレクタ13の2個のデ
ータ入力端子に、各々、クロック信号生成回路9とクロ
ック信号入力端子5とを接続する。そして、このセレク
タ13において、前記セレクト端子13aに入力される
信号の値が”0”のときにはクロック信号生成回路9の
クロック信号を選択させ、セレクト端子13aに入力さ
れる信号の値が”1”のときにはクロック信号入力端子
5のクロック信号を選択させる。この時点で図4に示し
た構成が設計される。
導体集積回路にスキャンパスを挿入する。具体的には、
2個のフリップフロップ22、23を、図1に示すよう
にスキャンフリップフロップ11、10に置換すると共
に、この両フリップフロップ11、10を含んでスキャ
ンパスを構成する。より詳細には、スキャンイン端子
3、スキャンイネーブル信号入力端子6及びスキャンア
ウト端子8を追加し、更に、前記両スキャンフリップフ
ロップ11、10のスキャンイネーブル端子SEを前記
スキャンイネーブル信号入力端子6に接続すると共に、
スキャンイン端子3を前記スキャンフリップフロップ
(選択信号出力回路)10のスキャンイン端子SIに、
このスキャンフリップフロップ10の出力端子Qを前記
スキャンフリップフロップ11のスキャンイン端子SI
に、及び、このスキャンフリップフロップ11の出力端
子Qをスキャンアウト端子8に接続する。その結果、図
1の半導体集積回路が完成する。
す。前記第1の実施の形態では、スキャンフリップフロ
ップ11のD端子とクロック信号端子との双方に、クロ
ック信号生成回路9のクロック信号が到達するため、静
的タイミング解析装置を使用して静的にタイミングを解
析する際に、この静的タイミング解析装置が、スキャン
フリップフロップ11に対してセットアップエラー又は
ホールドエラーを報告する場合がある。本実施の形態
は、これを解消するものである。
(第2の記憶素子)14には、クロック信号入力端子
(制御端子)5から外部入力されるクロック信号がクロ
ック信号入力端子(制御端子)に与えられ、クロック信
号生成回路9のクロック信号はクロック信号入力端子に
は入力されない。クロック信号生成回路9のクロック信
号は、スキャンフリップフロップ14に関しては、セレ
クタ(選択回路)12を経てスキャンフリップフロップ
14のD端子のみに供給される。
と同様の内部構成のスキャンフリップフロップ(第1の
記憶素子)であって、前記スキャンフリップフロップ1
4と共にスキャンパス20を構成する。このスキャンフ
リップフロップ11は、そのクロック信号入力端子(制
御端子)に、セレクタ(他の選択回路)13を介してク
ロック信号生成回路9のクロック信号と、クロック信号
入力端子5からの外部クロック信号とのうち、何れか一
方の選択されたクロック信号が入力される。前記セレク
タ13は、テストモード信号入力端子7からのテストモ
ード信号が“0”値の場合、即ち通常動作時には、クロ
ック信号生成回路9のクロック信号を選択し、テストモ
ード信号が“1”値の場合、即ちテスト時には、クロッ
ク信号入力端子5からの外部クロック信号を選択する。
同様であるので、同一部分に同一符号を付して、その説
明を省略する。
集積回路の動作を説明する。
ル信号入力端子6及びテストモード信号入力端子7の各
信号は“0”値に固定される。従って、スキャンフリッ
プフロップ10、11、14はD端子からの入力信号を
取り込んで通常のフリップフロップとして動作し、ま
た、セレクタ13はクロック信号生成回路9からの信号
を選択する。スキャンフリップフロップ10は、D端子
がグランドに接続されているので、システムリセット信
号入力端子から“0”値のリセット信号が入力される
か、又はクロック信号入力端子5からシステムクロック
信号が入力されると、スキャンフリップフロップ10の
Q端子の値は“0”値になり、この後、このQ端子の値
は、通常動作中は常に“0”値のままとなる。従って、
セレクタ12は常に部分回路2からの信号を選択する。
7の信号が“1”値に固定される。これにより、セレク
タ13は、クロック信号入力端子5からのスキャンクロ
ック信号を選択し、スキャンフリップフロップ11のス
キャン動作が可能となる。スキャンイン端子3→スキャ
ンフリップフロップ10→スキャンフリップフロップ1
1→スキャンフリップフロップ14→スキャンアウト端
子8はスキャンパス20を構成し、スキャンイネーブル
信号入力端子6に“1”値のスキャンイネーブル信号が
入力されると、各スキャンフリップフロップ10、1
1、14はシフトレジスタとして動作し、スキャンイン
/スキャンアウト操作を行い得る。
る場合は、スキャンフリップフロップ10へスキャンイ
ン操作によって“0”の選択信号をセットする。これに
より、セレクタ12は部分回路2からの信号を選択す
る。この部分回路2からの信号は、スキャンフリップフ
ロップ14のD端子から取り込まれ、スキャンアウト動
作によりスキャンアウト端子8から外部出力される。従
って、部分回路2の信号をスキャンアウト端子8で観測
できる。
る場合には、スキャンフリップフロップ10へスキャン
イン操作によって“1”値の選択信号をセットする。こ
れにより、セレクタ12はクロック信号生成回路9のク
ロック信号を選択するので、前記と同様に、クロック信
号生成回路9のクロック信号はスキャンフリップフロッ
プ14のD端子から取り込まれ、スキャンアウト動作に
よってスキャンアウト端子8から外部出力される。従っ
て、クロック信号生成回路9のクロック信号をスキャン
アウト端子8で観測できるので、そのクロック信号の観
測用に別途外部端子を追加することを要しない。
イミング解析装置を使用して静的にタイミングを解析す
る際に、静的タイミング解析装置がスキャンフリップフ
ロップ11に対してセットアップエラー又はホールドエ
ラーを報告する可能性があったが、本実施の形態の半導
体集積回路では、クロック信号生成回路9のクロック信
号が同一のスキャンフリップフロップのクロック信号入
力端子とD端子とに到達することはないので、静的タイ
ミング解析装置を使用した静的タイミング解析時にも、
クロック信号生成回路9の信号入力を起因とするセット
アップエラー又はホールドエラーを生じる可能性はな
く、設計工程の効率をより一層に向上させることが可能
である。
子)14のデータ入力端子Dにデータを供給する部分回
路2内の記憶素子(図示せず)が、前記スキャンフリッ
プフロップ14と同様に、クロック信号入力端子5から
のクロック信号で動作するものである場合であっても、
この両記憶素子間にはセレクタ12が配置されているの
で、通常動作時に、前記部分回路2内の記憶素子からの
データはセレクタ12で多少遅延してスキャンフリップ
フロップ14のデータ入力端子Dに到達する。その結
果、スキャンフリップフロップ14において、データ入
力端子Dへのデータの到達とクロック信号端子へのクロ
ック信号の到達との間にタイミング差が生じるので、部
分回路2内の記憶素子からスキャンフリップフロップ1
4へのデータの伝達の抜けをセレクタ12により防止で
きて、この抜けに起因する誤動作を避けることができ
る。
ピュータにより設計する方法を図6のフローチャートに
基づいて説明する。このフローチャートは、実際にはコ
ンピュータに読み取り可能なプログラムで構成され、フ
ロッピーディスクやCD−ROM等の記憶媒体に記憶さ
れる。
の対象となる図7に示した半導体集積回路のネットリス
トを入力する。このテスト対象の半導体集積回路は、基
本的に、図7に示すように、部分回路2、クロック信号
生成回路9、前記2個のスキャンフリップフロップ1
1、14に対応するフリップフロップ22、24、シス
テムリセット入力端子4及びクロック信号入力端子5を
備える。
うに、前記選択信号出力回路10に対応するフリップフ
ロップ23を挿入すると共に、このフリップフロップ2
3の各端子を前記図2のフローチャートのステップS2
で既述したと同様に接続する。また、ステップS3も前
記前記図2のフローチャートのステップS3と同様に、
クロック信号生成回路9がクロック信号を供給している
フリップフロップ(記憶素子)、即ち図7の半導体集積
回路ではフリップフロップ22を探索する。
成回路9のクロック信号とは異なるクロック信号が供給
されるフリップフロップ(クロック系統が異なるフリッ
プフロップ)、即ち図7の半導体集積回路ではクロック
信号入力端子5からクロック信号を受けるフリップフロ
ップ24を探索する。
たクロック系統の異なるフリップフロップ24のデータ
入力端子D側に2入力型のセレクタ12を配置し、この
セレクタ12の出力端子を前記フリップフロップ24の
データ入力端子Dに接続する。更に、このセレクタ12
のセレクト端子12aに前記選択信号出力回路10に対
応するフリップフロップ23の出力端子Qを接続すると
共に、このセレクタの2個の入力端子に、各々、前記部
分回路2からの通常動作時の信号と、前記クロック信号
生成回路9のクロック信号とを接続する。尚、既述した
ように、セレクタ12の配置は、部分回路2内の記憶素
子(図示せず)からフリップフロップ24へのデータの
伝達の抜けを防止できる効果を奏する。
号生成回路9からクロック信号を受ける全てのフリップ
フロップ、即ち1個のフリップフロップ22のクロック
端子側に2入力型のセレクタ13を配置し、このセレク
タ13の出力端子を前記フリップフロップ22のクロッ
ク端子に接続する。更に、テストモード信号入力端子7
を設け、このテストモード信号入力端子7を前記セレク
タ13のセレクト端子13aに接続する。更に、前記セ
レクタ13の2個のデータ入力端子に、各々、クロック
信号生成回路9とクロック信号入力端子5とを接続す
る。この時点で図8に示した構成が設計される。
導体集積回路にスキャンパスを挿入する。具体的には、
3個のフリップフロップ22、23及び24を、図5に
示すようにスキャンフリップフロップ11、10及び1
4に置換すると共に、これ等のフリップフロップ11、
10、14を含んでスキャンパスを構成する。より詳細
には、スキャンイン端子3、スキャンイネーブル信号入
力端子6及びスキャンアウト端子8を追加し、更に、前
記スキャンフリップフロップ11、10、14のスキャ
ンイネーブル端子SEを前記スキャンイネーブル信号入
力端子6に接続すると共に、スキャンイン端子3を前記
スキャンフリップフロップ(選択信号出力回路)10の
スキャンイン端子SIに、このスキャンフリップフロッ
プ10の出力端子Qを前記スキャンフリップフロップ1
1のスキャンイン端子SIに、同様にこのスキャンフリ
ップフロップ11の出力端子Qを前記スキャンフリップ
フロップ14のスキャンイン端子SIに、及び、このス
キャンフリップフロップ14の出力端子Qをスキャンア
ウト端子8に接続する。その結果、図5の半導体集積回
路が完成する。
す。
するスキャンフリップフロップであって,前記1の実施
の形態のスキャンフリップフロップ11と同様の内部構
成を有し、同様の機能を奏する。15は通常動作時にリ
セット信号を生成するリセット信号生成回路(第2の部
分回路)、17はORゲートであって、前記リセット信
号生成回路15のリセット信号と、テストモード信号入
力端子7のテストモード信号とを受けると共に、その出
力信号は、前記スキャンフリップフロップ16のR端子
に入力される。
同様であるので、同一部分に同一符号を付して、その説
明を省略する。
集積回路の動作を説明する。
ル信号入力端子6及びテストモード信号入力端子7の各
信号値は“0”値に固定される。従って、スキャンフリ
ップフロップ10、16はD端子からの入力信号を取り
込んで通常のフリップフロップとして動作し、また、O
Rゲート17はリセット信号生成回路15のリセット信
号をそのままスキャンフリップフロップ16へ供給す
る。スキャンフリップフロップ10はD端子がグランド
に接続されているので、システムリセット信号入力端子
4から“0”値のリセット信号が入力されるか、又はク
ロック信号入力端子5からシステムクロック信号が入力
されると、スキャンフリップフロップ10のQ端子の値
は“0”値になり、この後、このQ端子の値は、通常動
作中は常に“0”値のままとなる。従って、セレクタ1
2は常に部分回路2の信号を選択する。
7の信号値が“1”値に固定されるので、ORゲート1
7の出力は“1”値に固定されて、スキャンフリップフ
ロップ16のリセット信号は常にディスエーブル状態と
なり、スキャンフリップフロップ16のスキャン動作が
可能となる。スキャンイン端子3→スキャンフリップフ
ロップ10→スキャンフリップフロップ16→スキャン
アウト端子8はスキャンパス20を構成し、スキャンイ
ネーブル入力端子6に“1”値のスキャンイネーブル信
号が入力されると、各スキャンフリップフロップ10、
16はシフトレジスタとして動作し、スキャンイン/ス
キャンアウト操作を行い得る。
る場合は、スキャンフリップフロップ10にスキャンイ
ン操作によって“0”値の選択信号をセットする。これ
により、セレクタ12は部分回路2からの信号を選択す
るので、既述の通り、部分回路2からの信号はスキャン
フリップフロップ16のD端子から取り込まれ、スキャ
ンアウト動作によってスキャンアウト端子8で観測され
る。
する場合は、スキャンフリップフロップ10にスキャン
イン操作によって“1”値の選択信号をセットする。こ
れにより、セレクタ12はリセット信号生成回路15の
リセット信号を選択するので、既述の通り、リセット信
号生成回路15のリセット信号はスキャンフリップフロ
ップ16のD端子から取り込まれ、スキャンアウト動作
によりスキャンアウト端子8で観測される。
なく、リセット信号生成回路15のリセット信号をスキ
ャンテストによって観測できる。
法は、第1の実施の形態で既述した半導体集積回路の設
計方法と同様であるので、その説明を省略する。
をリセット信号生成回路15により構成したが、図11
に示すように、セット信号を生成するセット信号生成回
路21により構成してもよいのは勿論である。この場合
には、同図に示すように、スキャンフリップフロップ1
6´は、R端子に代え、セット端子(S端子)を持つ。
示す。前記第3の実施の形態では、スキャンフリップフ
ロップ16のR端子とD端子との双方に、リセット信号
生成回路15のリセット信号が到達するため、静的タイ
ミング解析装置を使用して静的にタイミングを解析する
際に、この静的タイミング解析装置が、スキャンフリッ
プフロップ16に対してセットアップエラー又はホール
ドエラーを報告する場合がある。本実施の形態は、これ
を解消するものである。
プ16''には、R端子が設けられない。リセット信号生
成回路15のリセット信号は、セレクタ12を経てスキ
ャンフリップフロップ16''のD端子のみに供給され
る。また、スキャンフリップフロップ16''のクロック
信号入力端子には、クロック信号入力端子5から外部入
力されるクロック信号が与えられる。
フリップフロップ16と同様にR端子を有するスキャン
フリップフロップ(他の記憶素子)であって、前記スキ
ャンフリップフロップ16''と共にスキャンパス20を
構成する。このスキャンフリップフロップ18は、その
R端子に、リセット信号生成回路15のリセット信号
と、テストモード信号入力端子7からのテストモード信
号とがORゲート17を経て入力される。
同様であるので、同一部分に同一符号を付して、その説
明を省略する。
体集積回路の動作を説明する。
ル信号入力端子6及びテストモード信号入力端子7の各
信号値は“0”値に固定される。従って、スキャンフリ
ップフロップ10、16’’、18はD端子からの入力
信号を取り込んで通常のフリップフロップとして動作
し、また、ORゲート17はリセット信号生成回路15
のリセット信号をそのままスキャンフリップフロップ1
8へ供給する。スキャンフリップフロップ10はD端子
がグランドに接続されているので、システムリセット信
号入力端子4から“0”値のリセット信号が入力される
か、又はクロック信号入力端子5からシステムクロック
信号が入力されると、スキャンフリップフロップ10の
Q端子の値は“0”値になり、この後、Q端子の値は、
通常動作中は常に“0”値のままとなる。従って、セレ
クタ12は常に部分回路2からの信号を選択する。
7の信号値が“1”値に固定されるので、ORゲート1
7の出力は“1”値に固定されて、スキャンフリップフ
ロップ18のリセット信号は常にディスエーブル状態と
なり、スキャンフリップフロップ18はスキャン動作が
可能となる。スキャンイン端子3→スキャンフリップフ
ロップ10→スキャンフリップフロップ18→スキャン
フリップフロップ16’’→スキャンアウト端子8はス
キャンパス20を構成し、スキャンイネーブル信号入力
端子6に“1”値のスキャンイネーブル信号を入力する
と、各スキャンフリップフロップ10、18、16’’
はシフトレジスタとして動作し、スキャンイン/スキャ
ンアウト操作を行い得る。
る場合は、スキャンフリップフロップ10にスキャンイ
ン操作によって“0”値の選択信号をセットする。これ
により、セレクタ12は部分回路2からの信号を選択す
るので、既述の通り、部分回路2からの信号はスキャン
フリップフロップ16’’のD端子から取り込まれ、ス
キャンアウト動作によってスキャンアウト端子8で観測
される。
する場合は、スキャンフリップフロップ10にスキャン
イン操作によって“1”値の選択信号をセットする。こ
れにより、セレクタ12はリセット信号生成回路15の
リセット信号を選択するので、既述の通り、リセット信
号生成回路15のリセット信号はスキャンフリップフロ
ップ16’’のD端子から取り込まれ、スキャンアウト
動作によってスキャンアウト端子8で観測される。
となく、リセット信号生成回路15のリセット信号をス
キャンテストによって観測できる。
的タイミング解析装置を使用して静的にタイミングを解
析する際に、静的タイミング解析装置がスキャンフリッ
プフロップ16に対してセットアップエラー又はホール
ドエラーを報告する可能性があるが、本実施の形態の半
導体集積回路では、リセット信号生成回路15のリセッ
ト信号が同一のスキャンフリップフロップのR端子とD
端子とに到達することがないので、静的タイミング解析
装置を使用した静的タイミング解析時にも、リセット信
号生成回路15のリセット信号の入力を起因とするセッ
トアップエラー又はホールドエラーを生じる可能性はな
く、設計工程の効率をより一層に向上させることが可能
である。
集積回路の設計方法は、第2の実施の形態で既述した半
導体集積回路の設計方法と同様であるので、その説明を
省略する。
をリセット信号生成回路15により構成したが、図12
に示すように、セット信号生成回路21により構成して
もよい。この場合には、同図に示すように、スキャンフ
リップフロップ18は、R端子に代え、S端子を持つ。
して、クロック信号生成回路9、リセット信号生成回路
15及びセット信号生成回路21を例に挙げたが、本発
明はこれ等に限定されず、その他、例えば、複雑な構成
の組合せ回路についてはその一部を第2の部分回路とし
たり、順序回路を第2の部分回路としてもよい。
求項10記載の発明の半導体集積回路によれば、テスト
時に、クロック信号生成回路の出力を簡易に取り出すこ
とができる選択信号出力回路を提供し、この選択信号出
力回路により前記クロック信号生成回路の出力を簡易に
取り出して、この出力を、スキャンパスを構成する記憶
素子に対して入力可能としたので、前記クロック信号生
成回路の出力を簡単且つ任意にスキャン操作によりスキ
ャンアウト端子から外部出力して観測することが可能に
なる。従って、クロック信号を観測するためのテスト専
用の外部出力端子を不要にでき、端子数の増加を防ぐこ
とができると共に、クロック信号生成回路をテスト専用
外部出力端子に結ぶ信号線を設ける必要を無くして、回
路規模の増大を防ぐことが可能である。
は、クロック信号やリセット信号の生成回路等で構成さ
れる任意の被テスト部分回路の出力信号が同一の記憶素
子の制御端子とデータ入力端子とに到達することがない
ので、静的タイミング解析装置を使用した静的タイミン
グ解析時にも、前記同一記憶素子でのセットアップエラ
ー又はホールドエラーを防止できる。
体集積回路によれば、テスト時に、クロック信号生成回
路等の被テスト部分回路の出力の選択に際し、その選択
信号をスキャンパスを経て選択回路に入力する構成とし
たので、前記被テスト部分回路の出力の選択を容易に行
うことができ、テストを簡易に行うことが可能である効
果を奏する。
集積回路の設計方法及び請求項20ないし28記載の半
導体集積回路の設計プログラムを記録した記録媒体で
は、前記効果が得られる半導体集積回路を簡易に設計す
ることができる。
構成を示す図である。
設計する方法を示すフローチャート図である。
リストに対応する,被テスト半導体集積回路の初期の回
路構成を示す図である。
クタを配置するまでの手順を終了した時点での被テスト
半導体集積回路の回路構成を示す図である。
構成を示す図である。
設計する方法を示すフローチャート図である。
リストに対応する,被テスト半導体集積回路の初期の回
路構成を示す図である。
クタを配置するまでの手順を終了した時点での被テスト
半導体集積回路の回路構成を示す図である。
構成を示す図である。
の構成を示す図である。
の変形例を示す図である。
の変形例を示す図である。
路) 10 選択信号出力回路(別の記憶素子) D データ入力端子 SI スキャンイン端子(スキャンデータ入
力端子) Q データ出力端子(出力端子) 11 スキャンフリップフロップ(記憶素
子、第1の記憶素子) 12 セレクタ(選択回路) 13 セレクタ(他の選択回路) 14 スキャンフリップフロップ(第2の記
憶素子) 15 リセット信号生成回路(第2の部分回
路) 18 セット信号生成回路(第2の部分回
路) 20 スキャンパス 21 セット信号生成回路(第2の部分回
路)
Claims (28)
- 【請求項1】 データ入力端子及びクロック信号入力端
子を有し且つスキャンパスの一部を構成する記憶素子
と、 通常動作時に前記記憶素子のデータ入力端子に与えるデ
ータを生成する第1の部分回路と、 通常動作時に前記記憶素子のクロック信号入力端子に与
える信号を生成する第2の部分回路とを備えた半導体集
積回路において、 前記第1の部分回路の出力信号と前記第2の部分回路の
出力信号との何れか一方を選択し、その選択した信号を
前記記憶素子のデータ入力端子に供給する選択回路と、 前記選択回路の選択動作を指示する選択信号を前記選択
回路に出力する選択信号出力回路とを備え、 前記選択信号出力回路は、 前記通常動作時には前記選択回路が前記第1の部分回路
の出力信号を選択する一方、半導体集積回路のテスト時
には前記選択回路が前記第1の部分回路の出力信号及び
前記第2の部分回路の出力信号の何れか一方を任意に選
択するように、選択信号を出力することを特徴とする半
導体集積回路。 - 【請求項2】 別途、他の選択回路を有し、 前記他の選択回路は、 通常動作時には前記第2の部分回路の出力信号を選択す
る一方、半導体集積回路のテスト時には前記第2の部分
回路以外から与えられクロック信号を選択し、この選択
した信号を前記記憶素子の制御端子に入力することを特
徴とする請求項1記載の半導体集積回路。 - 【請求項3】 制御端子を有し且つスキャンパスの一部
を構成する第1の記憶素子と、 データ入力端子を有し且つ前記スキャンパスの一部を構
成する第2の記憶素子と、 通常動作時に前記第2の記憶素子のデータ入力端子に与
えるデータを生成する第1の部分回路と、 通常動作時に前記第1の記憶素子の制御端子に与える信
号を生成する第2の部分回路とを備えた半導体集積回路
において、 前記第1の部分回路の出力信号と前記第2の部分回路の
出力信号との何れか一方を選択し、その選択した信号を
前記第2の記憶素子のデータ入力端子に供給する選択回
路と、 前記 通常動作時には前記選択回路が前記第1の部分回路
の出力信号を選択する一方、半導体集積回路のテスト時
には前記選択回路が前記第1の部分回路の出力信号及び
前記第2の部分回路の出力信号の何れか一方を任意に選
択するように、選択信号を前記選択回路に出力する選択
信号出力回路とを備え、 前記テスト時に前記第2の部分回路の出力信号を前記第
2の記憶素子に取り込んでスキャンアウト操作により観
測可能とする ことを特徴とする半導体集積回路。 - 【請求項4】 前記第2の記憶素子は、制御端子を有
し、 前記制御端子には、前記第2の部分回路で生成する信号
は与えられないことを特徴とする請求項3記載の半導体
集積回路。 - 【請求項5】 前記制御端子はクロック信号入力端子で
あり、 前記第2の部分回路は、クロック信号を生成するクロッ
ク信号生成回路であることを特徴とする請求項3記載の
半導体集積回路。 - 【請求項6】 別途、他の選択回路を有し、 前記他の選択回路は、 通常動作時には前記第2の部分回路の出力信号を選択す
る一方、半導体集積回路のテスト時には前記第2の部分
回路以外から与えられるクロック信号を選択し、この選
択した信号を前記第1の記憶素子の制御端子に入力する
ことを特徴とする請求項5記載の半導体集積回路。 - 【請求項7】 前記制御端子はリセット信号入力端子で
あり、 前記第2の部分回路は、リセット信号を生成するリセッ
ト信号生成回路であることを特徴とする請求項3記載の
半導体集積回路。 - 【請求項8】 前記制御端子はセット信号入力端子であ
り、 前記第2の部分回路は、セット信号を生成するセット信
号生成回路であることを特徴とする請求項3記載の半導
体集積回路。 - 【請求項9】 選択信号出力回路は、前記スキャンパス
を形成する別の記憶素子を有し、 この別の記憶素子は、 外部から前記選択信号を前記スキャンパスを介して受
け、前記受けた選択信号を前記選択回路に出力すること
を特徴とする請求項1又は3記載の半導体集積回路。 - 【請求項10】 前記別の記憶素子は、 前記選択回路に前記第1の部分回路の出力信号を選択さ
せる選択信号が常時入力されるデータ入力端子と、 外部から選択信号が前記スキャンパスを介して入力され
るスキャンデータ入力端子と、 前記選択回路に選択信号を出力する出力端子とを備える
と共に、 外部から入力されるスキャンイネーブル信号を受け、 前記スキャンイネーブル信号が入力されないときには、
前記データ入力端子の選択信号を前記出力端子から出力
し、前記スキャンイネーブル信号が入力されたときに
は、前記スキャンデータ入力端子に入力された選択信号
を前記出力端子から出力することを特徴とする請求項9
記載の半導体集積回路。 - 【請求項11】 内部回路の動作を検査可能な半導体集
積回路を設計する方法において、 データ入力端子及び制御端子を有する記憶素子と、前記
記憶素子のデータ入力端子に与えるデータを生成する第
1の部分回路と、前記記憶素子の制御端子に与える信号
を生成する第2の部分回路とを備えた半導体集積回路の
ネットリストを入力するステップと、 前記第1の部分回路の出力信号と前記第2の部分回路の
出力信号との何れか一方を選択し且つその選択した信号
を前記記憶素子のデータ入力端子に供給する選択回路
と、前記選択回路の選択動作を指示する選択信号を前記
選択回路に出力する選択信号出力回路とを、前記半導体
集積回路に追加するステップと、 前記記憶素子をスキャンフリップフロップで構成すると
共に、このスキャンフリップフロップを含んだスキャン
パスを前記半導体集積回路に挿入するステップとを備え
たことを特徴とする半導体集積回路の設計方法。 - 【請求項12】 前記制御端子はクロック信号入力端子
であり、 前記第2の部分回路は、クロック信号を生成するクロッ
ク信号生成回路であることを特徴とする請求項11記載
の半導体集積回路の設計方法。 - 【請求項13】 前記第2の部分回路の出力信号と、前
記第2の部分回路以外から与えられるクロック信号との
何れか一方を選択し且つこの選択した信号を前記記憶素
子の制御端子に与える他の選択回路を、前記半導体集積
回路に追加するステップを有することを特徴とする請求
項12記載の半導体集積回路の設計方法。 - 【請求項14】 内部回路の動作を検査可能な半導体集
積回路を設計する方法において、 制御端子を有する第1の記憶素子と、データ入力端子を
有する第2の記憶素子と、前記第2の記憶素子のデータ
入力端子に与えるデータを生成する第1の部分回路と、
前記第1の記憶素子の制御端子に与える信号を生成する
第2の部分回路とを備えた半導体集積回路のネットリス
トを入力するステップと、 前記第1の部分回路の出力信号と前記第2の部分回路の
出力信号との何れか一方を選択し且つその選択した信号
を前記第2の記憶素子のデータ入力端子に供給する選択
回路と、前記選択回路の選択動作を指示する選択信号を
前記選択回路に出力する選択信号出力回路とを、前記半
導体集積回路に追加するステップと、 前記第1及び第2の記憶素子を各々スキャンフリップフ
ロップで構成すると共に、これ等スキャンフリップフロ
ップを含んだスキャンパスを前記半導体集積回路に挿入
するステップとを備えたことを特徴とする半導体集積回
路の設計方法。 - 【請求項15】 前記制御端子はクロック信号入力端子
であり、 前記第2の部分回路は、クロック信号を生成するクロッ
ク信号生成回路であることを特徴とする請求項14記載
の半導体集積回路の設計方法。 - 【請求項16】 前記第2の部分回路の出力信号と、前
記第2の部分回路以外から与えられるクロック信号との
何れか一方を選択し且つこの選択した信号を前記第1の
記憶素子の制御端子に与える他の選択回路を、前記半導
体集積回路に追加するステップを有することを特徴とす
る請求項15記載の半導体集積回路の設計方法。 - 【請求項17】 前記制御端子はリセット信号入力端子
であり、 前記第2の部分回路は、リセット信号を生成するリセッ
ト信号生成回路であることを特徴とする請求項11又は
14記載の半導体集積回路の設計方法。 - 【請求項18】 前記制御端子はセット信号入力端子で
あり、 前記第2の部分回路は、セット信号を生成するセット信
号生成回路であることを特徴とする請求項11又は14
記載の半導体集積回路の設計方法。 - 【請求項19】 スキャンパスを半導体集積回路に挿入
するステップでは、 前記選択信号出力回路をスキャンフリップフロップで構
成し、このスキャンフリップフロップを前記スキャンパ
スに挿入することを特徴とする請求項11又は14記載
の半導体集積回路の設計方法。 - 【請求項20】 内部回路の動作を検査可能な半導体集
積回路をコンピュータによって設計する設計プログラム
を記録した記録媒体であって、前記設計プログラムに
は、 データ入力端子及び制御端子を有する記憶素子と、前記
記憶素子のデータ入力端子に与えるデータを生成する第
1の部分回路と、前記記憶素子の制御端子に与える信号
を生成する第2の部分回路とを備えた半導体集積回路の
ネットリストを入力するステップと、 前記第1の部分回路の出力信号と前記第2の部分回路の
出力信号との何れか一方を選択し且つその選択した信号
を前記記憶素子のデータ入力端子に供給する選択回路
と、前記選択回路の選択動作を指示する選択信号を前記
選択回路に出力する選択信号出力回路とを、前記半導体
集積回路に追加するステップと、 前記記憶素子をスキャンフリップフロップで構成すると
共に、このスキャンフリップフロップを含んだスキャン
パスを前記半導体集積回路に挿入するステップとを含む
ことを特徴とする半導体集積回路の設計プログラムを記
録した記録媒体。 - 【請求項21】 前記制御端子はクロック信号入力端子
であり、 前記第2の部分回路は、クロック信号を生成するクロッ
ク信号生成回路であることを特徴とする請求項20記載
の半導体集積回路の設計プログラムを記録した記録媒
体。 - 【請求項22】 前記第2の部分回路の出力信号と、前
記第2の部分回路以外から与えられるクロック信号との
何れか一方を選択し且つこの選択した信号を前記記憶素
子の制御端子に与える他の選択回路を、前記半導体集積
回路に追加するステップを有することを特徴とする請求
項21記載の半導体集積回路の設計プログラムを記録し
た記録媒体。 - 【請求項23】 内部回路の動作を検査可能な半導体集
積回路をコンピュータによって設計する設計プログラム
を記録した記録媒体であって、前記設計プログラムに
は、 制御端子を有する第1の記憶素子と、データ入力端子を
有する第2の記憶素子と、前記第2の記憶素子のデータ
入力端子に与えるデータを生成する第1の部分回路と、
前記第1の記憶素子の制御端子に与える信号を生成する
第2の部分回路とを備えた半導体集積回路のネットリス
トを入力するステップと、 前記第1の部分回路の出力信号と前記第2の部分回路の
出力信号との何れか一方を選択し且つその選択した信号
を前記第2の記憶素子のデータ入力端子に供給する選択
回路と、前記選択回路の選択動作を指示する選択信号を
前記選択回路に出力する選択信号出力回路とを、前記半
導体集積回路に追加するステップと、 前記第1及び第2の記憶素子を各々スキャンフリップフ
ロップで構成すると共に、これ等スキャンフリップフロ
ップを含んだスキャンパスを前記半導体集積回路に挿入
するステップとを含むことを特徴とする半導体集積回路
の設計プログラムを記録した記録媒体。 - 【請求項24】 前記制御端子はクロック信号入力端子
であり、 前記第2の部分回路は、クロック信号を生成するクロッ
ク信号生成回路であることを特徴とする請求項23記載
の半導体集積回路の設計プログラムを記録した記録媒
体。 - 【請求項25】 前記第2の部分回路の出力信号と、前
記第2の部分回路以外から与えられるクロック信号との
何れか一方を選択し且つこの選択した信号を前記第1の
記憶素子の制御端子に与える他の選択回路を、前記半導
体集積回路に追加するステップを有することを特徴とす
る請求項24記載の半導体集積回路の設計プログラムを
記録した記録媒体。 - 【請求項26】 前記制御端子はリセット信号入力端子
であり、 前記第2の部分回路は、リセット信号を生成するリセッ
ト信号生成回路であることを特徴とする請求項20又は
23記載の半導体集積回路の設計プログラムを記録した
記録媒体。 - 【請求項27】 前記制御端子はセット信号入力端子で
あり、 前記第2の部分回路は、セット信号を生成するセット信
号生成回路であることを特徴とする請求項20又は23
記載の半導体集積回路の設計プログラムを記録した記録
媒体。 - 【請求項28】 前記設計プログラムにおいて、スキャ
ンパスを半導体集積回路に挿入するステップでは、 前記選択信号出力回路をスキャンフリップフロップで構
成し、このスキャンフリップフロップを前記スキャンパ
スに挿入することを特徴とする請求項20又は23記載
の半導体集積回路の設計プログラムを記録した記録媒
体。
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JP19662197 | 1997-07-23 | ||
JP10203231A JP2989586B2 (ja) | 1997-07-23 | 1998-07-17 | 半導体集積回路及びその設計方法並びに半導体集積回路の設計プログラムを記録した記録媒体 |
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JP4922055B2 (ja) * | 2007-04-27 | 2012-04-25 | ルネサスエレクトロニクス株式会社 | スキャンテスト回路、及びスキャンテスト制御方法 |
-
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- 1998-07-17 JP JP10203231A patent/JP2989586B2/ja not_active Expired - Fee Related
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