JP2013224917A - スキャンテスト回路、テストパタン生成制御回路及びスキャンテスト制御方法 - Google Patents
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Abstract
【課題】面積オーバヘッドを大きくすることなく遅延故障検出率を向上させる。
【解決手段】スキャンテスト回路は、遅延故障テストの対象を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成するスキャンフリップフロップ3〜8と、スキャンフリップフロップ1〜8に供給されるクロックと同一のクロックを供給され、遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部(スキャンフリップフロップ1)と、テストパタン生成方式に基づいて定まる第1のスキャンイネーブル信号をスキャンフリップフロップ3〜8へ出力するスキャンイネーブル信号出力部(ORゲート31)と、を備える。
【選択図】図1C
【解決手段】スキャンテスト回路は、遅延故障テストの対象を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成するスキャンフリップフロップ3〜8と、スキャンフリップフロップ1〜8に供給されるクロックと同一のクロックを供給され、遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部(スキャンフリップフロップ1)と、テストパタン生成方式に基づいて定まる第1のスキャンイネーブル信号をスキャンフリップフロップ3〜8へ出力するスキャンイネーブル信号出力部(ORゲート31)と、を備える。
【選択図】図1C
Description
本発明はスキャンテスト回路に関し、例えば遅延故障テストを実行するスキャンテスト回路に好適に利用できるものである。
近年、半導体集積回路は、小面積化、低コスト化が進み、コストに影響するテスト時間や不良率を低減するために、遅延故障に対するスキャンテストがほぼ全品種にて実施されるようになってきている。遅延故障に対するスキャンテストで用いるテストパタン(以降、遅延故障テストパタン)の生成方式には、ブロードサイド方式とスキュードロード方式とが存在する。一般的に、設計容易性から、遅延故障テストパタンは、ブロードサイド方式を用いて生成されていた。しかし、ブロードサイド方式はスキュードロード方式と比べて相対的にテストパタン数が増加し、遅延故障検出率が上がりにくいという課題が存在する。その為、設計制約が大きいがスキュードロード方式で遅延故障テストパタンを生成することにより、遅延故障テストパタン数削減や遅延故障検出率向上を実現してテスト品質を向上しテストコスト削減をする要求が、高まってきている。
特許文献1には、複数の通常型スキャンFFを用いて構成されているスキャンチェーンにおいて、1以上の通常型スキャンFFを拡張型スキャンFFにおきかえる構成が開示されている。さらに、特許文献1には、スキュードロード方式においては拡張型スキャンFFを制御し、ブロードサイド方式においては通常型スキャンFFを制御することが開示されている。ここで、拡張型スキャンFFの占める部品面積は、通常型スキャンFFの占める部品面積よりも大きいとする。
特許文献1に開示されている構成においては、遅延故障検出率向上や遅延故障テストパタン数削減の効果を十分に得ようとすると、拡張型スキャンFFに置き換える通常型スキャンFFの数を多くする必要がある。そのため、特許文献1に開示されている構成においては、遅延故障テストパタン数削減や遅延故障検出率向上の効果を十分に得ようとすると面積オーバヘッド(以降面積OHと記す)が大きくなるという課題がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、遅延故障テストパタン生成制御回路は、制御対象とするクロックドメイン(論理回路)に供給されるクロックと同一のクロックを供給され、テストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部と、テストパタン生成方式に基づいて定まるスキャンイネーブル信号を制御対象とするクロックドメイン(論理回路)へ出力するスキャンイネーブル信号出力部と、を備える。
前記一実施の形態によれば、面積オーバヘッドを大きくすることなく遅延故障検出率を向上させることができる。
(実施の形態1)
以下、図面を参照して実施の形態について説明する。図1A、図1B及び図1Cを用いて、遅延故障テストパタン生成制御回路200と、論理回路201とを備えるスキャンテスト回路の構成例について説明する。論理回路201は、遅延故障テストパタン生成制御回路200を用いて制御される。
以下、図面を参照して実施の形態について説明する。図1A、図1B及び図1Cを用いて、遅延故障テストパタン生成制御回路200と、論理回路201とを備えるスキャンテスト回路の構成例について説明する。論理回路201は、遅延故障テストパタン生成制御回路200を用いて制御される。
論理回路201は、スキャンチェーン(C1)を構成するスキャンFF(SF3、SF4、SF5、SF6、SF7、SF8)と、各SFを接続するための組み合わせ回路であるANDゲート(AND)11、AND12及びインバータ(INV)21と、AND12のデータ入力端子Aに定義する遷移遅延故障(TDF)とで構成される。
論理回路201の各SFのスキャンイン端子(SI)とデータ出力端子(Q)は、スキャンチェーン(C1)の構成順に次のように接続されている。例えば、SF3のスキャンイン端子(SI)−SF3のデータ出力端子(Q)−SF4のスキャンイン端子(SI)−SF4のデータ出力端子(Q)−SF5のスキャンイン端子(SI)−SF5のデータ出力端子(Q)−SF6のスキャンイン端子(SI)−SF6のデータ出力端子(Q)−SF7のスキャンイン端子(SI)−SF7のデータ出力端子(Q)−SF8のスキャンイン端子(SI)−SF8のデータ出力端子(Q)−スキャンチェーン用スキャンアウト信号(SOT)と接続されている。
論理回路201の各SFのクロック端子(CLK)は、外部クロック信号(CLK)の信号線に接続している。論理回路201におけるそれぞれのSFのスキャンイネーブル端子(SMC)は、遅延故障テストパタン生成制御回路200のローカルスキャンイネーブル端子(LSMC)と接続する。
AND11のデータ入力端子(A)は、SF8のデータ出力端子(Q)と接続する。AND11のデータ入力端子(B)は、SF7のデータ出力端子(Q)と接続する。AND11のデータ出力端子(Z)は、SF3のデータ入力端子(D)と接続する。
AND12のデータ入力端子(A)は、SF3のデータ出力端子(Q)と接続する。AND12のデータ入力端子(B)は、SF4のデータ出力端子(Q)と接続する。AND12のデータ出力端子(Z)は、SF5のデータ入力端子(D)と接続する。
INV21のデータ入力端子(A)は、SF6のデータ出力端子(Q)と接続する。INV21のデータ出力端子(Z)は、SF4のデータ入力端子(D)と接続する。
なお、SFは、例えばマルチプレクサタイプのスキャンFFであってもよい。ここで、図1Bを用いてマルチプレクサタイプのスキャンFFの構成例について説明する。マルチプレクサタイプSF202は、マルチプレクサ(MUX)220とD−FF(DFF)221とを備えている。MUX220の0入力端子は、マルチプレクサタイプSF202のデータ入力端子(D)と接続する。MUX220の1入力端子は、マルチプレクサタイプSF202のスキャンイン端子(SI)と接続する。MUX220のセレクト端子は、マルチプレクサタイプSF202のスキャンイネーブル端子(SMC)と接続する。MUX220の出力端子は、DFF221のデータ入力端子と接続する。DFF221のクロック端子は、マルチプレクサタイプSF202のクロック端子(CLK)と接続する。DFF221のデータ出力端子は、マルチプレクサタイプSF202のデータ出力端子(Q)と接続する。
続いて、図1Cを用いて遅延故障テストパタン生成制御回路200の構成について説明する。遅延故障テストパタン生成制御回路200は、SF1と、SF2と、ORゲート(OR)31と、を備えている。SF1は、論理回路201の6つのSFへ出力するローカルスキャンイネーブル信号(LSMC)を決定する。ここで、ATPGを用いてテストパタンを生成する際に、初期値としてSF1に1が設定された場合、スキュードロード方式のテストパタンを生成し、初期値としてSF1に0が設定された場合、ブロードサイド方式のテストパタンを生成する。SF1は、遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部に対応する。
SF2は、スキュードロード方式パタン生成時にSF1の制御値が論理回路部内のスキャンチェーンの先頭に繋がるSF3のトグル用信号値に影響を与えないようにするスキャンFFである。SF3のトグル用信号値とは、SF3から出力される信号値を遷移させるために用いられる信号値である。SF2は、テストパタン生成方式がスキュードロード方式である場合に、SF3において保持されている値を遷移させるように設定されたトグル値をスキャンシフトして出力するトグル値制御部に対応する。
SF2の機能についてさらに説明する。例えば、スキュードロード方式を用いたテストパタンを生成してTDFにおいて1から0への遷移を確認する場合について説明する。この場合、スキュードロード方式を用いたテストパタンを生成するため、SF1の初期値は1とする必要がある。さらに、TDFにおいて1から0へ遷移させるため、SF3の初期値も1とする必要がある。次に、TDFにおいて1から0へ遷移させるために、次のクロックタイミング(ラウンチクロック印加時)において、SF3は、0を取り込む必要がある。ここで、SF2がない場合、SF1の出力値が、SF3に取り込まれる。つまり、SF1には、スキュードロード方式を用いたテストパタンを生成するために、初期値として1が設定されているため、次のクロックタイミングには1を出力する。この際、SF3は、1を取り込むことになるため、1から0への遷移を確認することはできない。そこで、SF2を設け、SF2の初期値を0と設定することにより、次のクロックタイミングにおいて、SF3は0を取り込むことができる。このようにして、SF2を設けることにより、スキュードロード方式を用いたテストパタンを生成するために、SF1に1が設定されている場合に、SF1の値が論理回路201内のスキャンチェーンの先頭であるSF3へ直接出力されることを防ぐことができる。
OR31は、スキャンシフト動作時にグローバルスキャンイネーブル信号(GSMC)又はSF1から出力される信号を6つのSFへ出力するローカルスキャンイネーブル信号(LSMC)として伝搬させるためのゲートである。OR31は、テストパタン生成方式に基づいて定まるSF1から出力される信号をSF3〜SF8へ出力するスキャンイネーブル信号出力部に対応する。
遅延故障テストパタン生成制御回路200には、グローバルスキャンイネーブル信号(GSMC)と、スキャンチェーンのスキャンイン信号(SIN)と、スキャンテスト時アクティブ信号(TE)とが入力される。グローバルスキャンイネーブル信号(GSMC)は、スキャンシフト時に信号値1となりスキャンシフト時以外に信号値0となる。スキャンテスト時アクティブ信号(TE)は、スキャンテスト時に信号値1となりスキャンテスト時以外時に信号値0となる。さらに遅延故障テストパタン生成制御回路200は、論理回路(201)へのローカルスキャンイネーブル信号(LSMC)を出力する。
遅延故障テストパタン生成制御回路200のSF1のデータ入力端子(D)とスキャンイネーブル端子(SMC)とは、グローバルスキャンイネーブル信号(GSMC)の信号線に接続する。SF1のスキャンイン端子(SI)は、スキャンイン信号(SIN)が伝搬するスキャンチェーンに接続する。SF1のクロック端子(CLK)は、外部クロック信号(CLK)の信号線に接続する。SF1のデータ出力端子(Q)は、OR31のデータ入力端子(B)とSF2のデータ入力端子(D)とスキャンイン端子(SI)とに接続する。SF1のリセットバー端子(RESETB)は、外部のスキャンテスト時アクティブ信号(TE)の信号線に接続する。スキャンFF(SF1)のリセットバー端子(RESETB)を外部のスキャンテスト時アクティブ信号(TE)の信号線に接続している理由は、ユーザーモード時にSF1をリセットすることにより、ユーザー論理を壊さないようにするためである。つまり、論理回路201が、スキャンテストではなく通常の動作に用いられている場合に、SF1に設定された値が、論理回路201へ伝搬することを防ぐために、リセットバー端子(RESETB)が用いられる。
遅延故障テストパタン生成制御回路200のSF2のスキャンイネーブル端子(SMC)は、グローバルスキャンイネーブル信号(GSMC)の信号線に接続する。SF2のクロック端子(CLK)は、外部クロック信号(CLK)の信号線に接続する。SF2のデータ出力端子(Q)は、論理回路201のSF3のスキャンイン端子(SI)に接続する。
ここで、遅延故障テストパタン生成制御回路200のSF1及びSF2と、論理回路201のSF3〜SF8のクロック端子(CLK)に接続される外部クロック信号(CLK)は、全て同一とする。つまり、SF1〜SF8は、同一のクロックドメインンに属する。言い換えると、遅延故障テストパタン生成制御回路200は、同一のクロックドメインに属するスキャンFFにおける信号の遷移を制御すればよい。これにより、SF1〜SF8は、同一の外部クロック信号(CLK)を用いて制御されるため、ローカルスキャンイネーブル信号(LSMC)等の信号の遷移を行うための制御等を容易にすることができる。たとえば、SF1〜SF8は、同一クロックドメインに属するため、SF1〜SF8におけるラウンチクロックとキャプチャクロックとの間におけるローカルスキャンイネーブル信号(LSMC)の信号遷移を容易に制御することができる。このような信号遷移の制御を、At Speedにおける制御と称してもよい。
遅延故障テストパタン生成制御回路200のOR31のデータ入力端子(A)は、グローバルスキャンイネーブル信号(GSMC)の信号線に接続する。OR31のデータ入力端子(B)は、SF1のデータ出力端子(Q)に接続する。OR31のデータ出力端子(Z)は、ローカルスキャンイネーブル信号(LSMC)の信号線に接続する。
続いて、図2を用いて遅延故障テストパタン生成制御回路200のSF1をラウンチクロック印加時刻(LCE)直前に信号値1となるように設定してテストパタン生成する、つまり、スキュードロード方式テストパタンを生成するタイミングチャートについて説明する。SF1がLCE直前に信号値1となるようにとは、LCE直前にSF1が信号値1を出力することを示している。
ここで、検出目標とする故障は、図1の遷移遅延故障(TDF)がSTF(Slow To Fall)故障であるとする(以降、目標故障F1とする)。なお、図2において、目標故障F1の故障検出に直接影響しない信号は、斜線を用いて示しており、本明細書においてはX値として表記している。X値は、0もしくは1のどちらの値でもとり得る不定値である。また、SF1のデータ入力端子(D)の信号値は、グローバルスキャンイネーブル信号(GSMC)と同じ信号値であるため、説明を省略する。
目標故障F1を検出するためには、ラウンチクロック印加時刻(LCE)の直前にSF2のデータ出力端子(Q)の信号値を0、SF3のデータ出力端子(Q)の信号値を1、SF4のデータ出力端子(Q)の信号値を1とする必要がある。さらに、キャプチャクロック印加時刻(CCE)の直前に、SF3のデータ出力端子(Q)の信号値を0、SF4のデータ出力端子(Q)の信号値を1とする必要がある。つまり、ラウンチクロックが印加される前後において、SF3のデータ出力端子(Q)の値を1から0に遷移させるために、上述した信号値の設定とする必要がある。以降、目標故障F1を検出するための回路動作を時系列に沿って説明する。
時刻(T0)から時刻(T2)まで、及び、時刻(T5)から時刻(T7)までは、グローバルスキャンイネーブル信号(GSMC)を1とするスキャンシフトサイクルである。つまり、時刻(T0)から時刻(T2)までの間に、ATPGを用いて生成したテストパタンの値をスキャンチェーンを用いてSF1〜8に設定する。時刻(T2)から時刻(T3)まではGSMCを0とする外部入力信号供給サイクルである。時刻(T3)から時刻(T4)まではラウンチクロックが印加されるラウンチクロックサイクルである。時刻(T4)から時刻(T5)まではキャプチャクロックが印加されるキャプチャクロックサイクルである。
時刻(T0)において、スキャンイン信号(SIN)と各SFの状態値とAND12の信号値とは、以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND12(Z))
=(0,1,1,X,X,X,X,X,X,X)
=(0,1,1,X,X,X,X,X,X,X)
時刻(CE1)においてスキャンシフトクロック信号(CLK)が印加された後の時刻(T1)における、スキャンイン信号(SIN)と各SFの状態値とAND12の信号値は、以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND12(Z))
=(1,0,1,1,X,X,X,X,X,X)
=(1,0,1,1,X,X,X,X,X,X)
時刻(T2)において、グローバルスキャンイネーブル信号(GSMC)は信号値1から信号値0に遷移する。時刻(CE2)においてスキャンシフトクロック信号(CLK)が印加された後の時刻(T2)と時刻(T3)における、スキャンイン信号(SIN)と各SFの状態値とAND12の信号値は以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND12(Z))
=(X,1,0,1,1,X,X,X,X,1)
=(X,1,0,1,1,X,X,X,X,1)
時刻(LCE)において、ラウンチクロックが印加された後の時刻(T4)における、スキャンイン信号(SIN)と各SFの状態値とAND12の信号値は以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND12(Z))
=(X,0,1,0,1,1,X,X,X,0)
=(X,0,1,0,1,1,X,X,X,0)
時刻(CCE)において、キャプチャクロックが印加され後の時刻(T5)における、スキャンイン信号(SIN)と各SFの状態値とAND12の信号値は以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND12(Z)
=(X,0,0,X,X,0,X,X,X,X)
=(X,0,0,X,X,0,X,X,X,X)
本図においては、目標故障F1の遅延故障(STF)が発生せずに正常に動作する際のタイムチャートを示している。ここで、目標故障F1の遅延故障(STF)が存在する場合、時刻(CCE)のキャプチャクロック印加時にSF5が取り込む信号は、SF3が遷移する前のAND12の信号値1となり、スキャンイン信号(SIN)と各SFの状態値とAND12の信号値とは以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND12(Z))
=(X,0,0,X,X,1,X,X,X,X)
=(X,0,0,X,X,1,X,X,X,X)
時刻(T5)以降のスキャンシフト動作において、キャプチャサイクルで取り込んだSF5の信号値を、スキャンチェーン(C1)のスキャンアウト端子(SOT)を用いて観測する。ここでは、SF5の出力値が1である場合に、遅延故障(STF)が発生したと判定することができる。
続いて、図3を用いて遅延故障テストパタン生成制御回路200のSF1をラウンチクロック印加時刻(LCE)直前に信号値0となるように設定してテストパタン生成する、つまり、ブロードサイド方式テストパタンを生成するタイミングチャートについて説明する。
ここで、検出目標とする故障は、図1の遷移遅延故障(TDF)がSTF(Slow To Fall)故障であるとする(以降、目標故障F2とする)。なお、図3において、目標故障F2の故障検出に直接影響しない信号は、X値として表記している。また、SF1のデータ入力端子(D)の信号値は、グローバルスキャンイネーブル信号(GSMC)と同じ信号値であるため、説明を省略する。
目標故障F2を検出するためには、ラウンチクロック印加時刻(LCE)の直前にSF6のデータ出力端子(Q)の信号値が0、SF7のデータ出力端子(Q)もしくはSF8データ出力端子(Q)の信号値が0、SF3のデータ出力端子(Q)の信号値が1、SF4のデータ出力端子(Q)の信号値が1とする必要がある。さらに、キャプチャクロック印加時刻(CCE)の直前に、SF3のデータ出力端子(Q)の信号値が0、SF4のデータ出力端子(Q)の信号値が1である必要がある。つまり、ラウンチクロックが印加される前後において、SF3のデータ出力端子(Q)の値を1から0に遷移させるために、上述した信号値の設定とする必要がある。以降、目標故障F2を検出するための回路動作を時系列に沿って説明する。
なお、ここでは、説明の都合上、ラウンチクロック印加時刻(LCE)の直前に、SF8のデータ出力信号(Q)の信号値が0であり、SF7のデータ出力端子(Q)の信号値はXであるとする。
時刻(T0)から時刻(T7)までの各サイクルの説明は、スキュードロード方式テストパタン生成時の説明と同じである為、省略する。
時刻(T0)において、スキャンイン信号(SIN)と各SFの状態値とAND11及びAND12とINV21の信号値は、以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND11(Z)、INV21(Z),AND12(Z))
=(X,1,1,X,0,X,0,X,X,X,X,X)
=(X,1,1,X,0,X,0,X,X,X,X,X)
時刻(CE1)においてスキャンシフトクロック信号(CLK)が印加された後の時刻(T1)における、スキャンイン信号(SIN)と各SFの状態値とAND11とAND12及びINV21の信号値は、以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND11(Z)、INV21(Z),AND12(Z))
=(0,X,1,1,X,0,X,0,X,X,X,X)
=(0,X,1,1,X,0,X,0,X,X,X,X)
時刻(T2)において、グローバルスキャンイネーブル信号(GSMC)は、信号値1から信号値0に遷移する。時刻(CE2)においてスキャンシフトクロック信号(CLK)が印加された後の時刻(T2)後と時刻(T3)における、スキャンイン信号(SIN)と各SFの状態値とAND11とAND12及びINV21の信号値は、以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND11(Z)、INV21(Z),AND12(Z))
=(X,0,X,1,1,X,0,X,0,0,1,1)
=(X,0,X,1,1,X,0,X,0,0,1,1)
時刻(LCE)において、ラウンチクロックが印加された後の時刻(T4)における、スキャンイン信号(SIN)と各SFの状態値とAND11とAND12及びINV21の信号値は、以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND11(Z)、INV21(Z),AND12(Z))
=(X,0,0,0,1,1,X,X,X,X,X,0)
=(X,0,0,0,1,1,X,X,X,X,X,0)
時刻(CCE)において、キャプチャクロックが印加された後の時刻(T5)における、スキャンイン信号(SIN)と各SFの状態値とAND11とAND12及びINV21の信号値は、以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND11(Z)、INV21(Z),AND12(Z))
=(X,0,0,X,X,0,X,X,X,X,X,X)
=(X,0,0,X,X,0,X,X,X,X,X,X)
本図においては、目標故障F2の遅延故障(STF)が発生せずに正常に動作する際のタイムチャートを示している。ここで、目標故障F2の遅延故障(STF)が存在する場合、時刻(CCE)のキャプチャクロック印加時にSF5が取り込む信号は、SF3が遷移する前のAND12の信号値1となり、スキャンイン信号(SIN)と各SFの状態値とAND11とAND12及びINV21の信号値は以下の通りである。
(SIN,SF1(Q),SF2(Q),SF3(Q),SF4(Q),SF5(Q),SF6(Q),SF7(Q),SF8(Q)、AND11(Z)、INV21(Z),AND12(Z))
=(X,0,0,X,X,1,X,X,X,X,X,X)
=(X,0,0,X,X,1,X,X,X,X,X,X)
時刻(T5)以降のスキャンシフト動作において、キャプチャサイクルで取り込んだSF5の信号値は、スキャンチェーン(C1)のスキャンアウト端子(SOT)で観測する。ここでは、SF5の出力値が1である場合に、遷移遅延故障(TDF)において遅延故障(STF)が発生したと判定することができる。
以上説明したように、実施の形態1にかかる遅延故障テストパタン生成制御回路200におけるSF1を用いることにより、スキュードロード方式及びブロードサイド方式のテストパタンを用いた論理回路201のテストを実行することができる。
ここで、実施の形態1においては、クロックドメイン毎にRESETB付きスキャンFF1個と、スキャンFF1個と、ORゲート1個とから構成される遅延故障テストパタン生成制御回路(200)を回路全体に挿入する。そのため、面積OHは、クロックドメイン数分の遅延故障テストパタン生成制御回路(200)のみである。多くの場合、クロックドメインは、100個未満である。
仮に100万個のFFがある回路の場合、本実施形態では、多くとも、(RESETB付きスキャンFF1個+スキャンFF1個+ORゲート)×100個の面積OHとなる。特許文献1では、(ノーマルFF+ORゲート)×20000(全体の2%のFF数)個の面積OHとなる。比較のため、本実施形態と特許文献1に開示されている構成との面積OHをトランジスタ数に置換して考える。リセットバー端子RESETB付きスキャンFFは、40Tr、スキャンFFは、38Tr、ノーマルFFは、28Tr、ORゲートは、6Trであると仮定する場合、本実施形態の面積OHは、(40+38+6)×100=8400Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約80分の1の面積OHで済む。そのため、実施の形態1の構成は、特許文献1に開示されている構成に比べて、大幅に面積OHを小さくすることが出来る効果がある。
また、本実施形態では、ATPGツールがスキュードロード方式とブロードサイド方式によるテストパタン生成を1つの目標故障に対する計算処理の中で継続的に試みることができる。つまり、遅延故障テストパタン生成制御回路200のSF1に設定される初期値、及び、目標故障をテストする際に必要となる遷移値を設定するためにその他のSFに設定される初期値に応じて、スキューロード方式にかかるテストを実行するか、ブロードサイド方式にかかるテストを実行するかを選択することができる。そのため、ATPGツールを用いてテストパタンを生成する際に、それぞれのSFに設定する初期値を変化させることにより、スキュードロード方式にかかるテスト方式とブロードサイド方式にかかるテスト方式とを含むテストパタンを生成することができる。
例えば、任意の箇所における遅延故障テストのテストパタンを生成する際に、スキュードロード方式におけるテストパタンを生成できない場合に、それぞれのSFの値を変更することによりブロードサイド方式におけるテストパタンを生成することも可能となる。これにより、目標故障を検出できるテストパタンを生成できる確率が高まることで、遅延故障検出率が向上する効果もある。
ここで、スキュードロード方式におけるテストパタンを生成できない場合について説明する。図1において、検出目標とする故障は、遷移遅延故障(TDF)をSTR(Slow To Rize)故障とし、当該STR故障を検出目標とするときの動作を考える。(以降、目標故障F3とする。)
目標故障F3を検出する為には、AND12のデータ出力端子(Z)にSTR故障を伝搬させる必要がある。その為、SF3のデータ出力端子(Q)の信号値には、ラウンチクロック印加前後に信号値0から信号値1への遷移を引き起こす値を設定する必要がある。さらに、ラウンチクロック印加後にSF4(Q)の信号値は、1になる必要がある。
ATPGツールが、SF1のデータ出力信号(Q)の信号値を1に設定し、スキュードロード方式によるテストパタン生成を行う場合、ラウンチクロック印加時に各SFに取り込む信号はスキャンイン端子(SI)から取り込む。その為、AND12のデータ入力端子(B)をドライブするSF4が取り込む信号値は、SF4のスキャンイン端子(SI)が接続するSF3のデータ出力信号(Q)の信号値を取り込む。ラウンチクロック印加前のSF3のデータ出力信号(Q)の信号値は0である為、ラウンチクロック印加後のSF4のデータ出力信号(Q)の信号値は、0となる。ラウンチクロック印加後のスキャンFF(SF4)のデータ出力信号(Q)の信号値が0となる場合、AND12のデータ入力端子(B)端子は、0値となる為、目標故障F3のSTR故障をAND12のデータ出力端子(Z)側に伝搬させることができない。その為、ATPGツールは、目標故障F3のSTR故障をスキュードロード方式のテストパタンで検出することはできないと判断する。
そこで、ATPGツールは、SF1のデータ出力端子(Q)の信号値を0に設定し、ブロードサイド方式によるテストパタン生成を試みる。この場合、ラウンチクロック印加時に各SFに取り込む信号は、データ入力端子(D)から取り込まれる。SF3とSF4とのデータ入力端子(D)への信号値は、それぞれSF7、SF8及びSF6を用いて決定することができる。ATPGツールは、ラウンチクロック印加前に(SF3,SF6,SF7,SF8)の信号値をそれぞれ(0,0,1,1)に設定することができる。そのため、ラウンチクロック印加前にそれぞれ(0,X)であったスキャンFF(SF3、SF4)のデータ出力端子(Q)の信号値をそれぞれラウンチクロック印加後に(1,1)に設定することができる。これにより、AND12のデータ出力端子(Z)に目標故障F3のSTR故障を伝搬させることができる。よって、SF5のデータ入力端子(D)が、目標故障F3のSTR故障を取り込むことが可能となり、スキュードロード方式では検出できない遅延故障をブロードサイド方式で検出できるようになる。特に、ATPGの初期の段階でより多くの遅延故障を検出できることにより、少ないテストパタン数で高い遅延故障検出率を得ることが、可能となる。
(実施の形態2)
続いて、図4を用いて実施の形態2にかかる遅延故障テストパタン生成制御回路204の構成例について説明する。
続いて、図4を用いて実施の形態2にかかる遅延故障テストパタン生成制御回路204の構成例について説明する。
遅延故障テストパタン生成制御回路204は、遅延故障テストパタン生成制御回路200のSF2を、スキャンFFからノーマルFF(NF41)に置き換えた構成である。
NF41のデータ入力端子(D)は、SF1のデータ出力端子Qに接続する。NF41のクロック端子(CLK)は、外部クロック信号(CLK)の信号線に接続する。NF41のデータ出力端子(Q)は、論理回路201のスキャンチェーン(C1)に接続する。
遅延故障テストパタン生成制御回路204のその他の回路構成は、図1記載の遅延故障テストパタン生成制御回路200と同じであるため、説明を省略する。また、論理回路201の回路構成、及び、マルチプレクサタイプのスキャンFF202の回路構成は、図1と同じであるため、説明を省略する。
さらに、遅延故障テストパタン生成制御回路204は、図2及び図3のタイミングチャート図と同じ動作をするため、動作についての詳細な説明を省略する。
実施の形態2ではクロックドメイン毎にRESETB付きスキャンFF(SF1)1個とノーマルFF(NF41)1個と、ORゲート1個とから構成される遅延故障テストパタン生成制御回路204を回路全体に挿入する。そのため、面積OHは、クロックドメイン数分の遅延故障テストパタン生成制御回路204のみである。
実施の形態2においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路204をトランジスタ数に換算する。遅延故障テストパタン生成制御回路204を100個挿入した場合の面積OHは、(リセットバー端子RESETB付きスキャンFF+ノーマルFF+ORゲート)×100個=(40+28+6)×100=7400Trとなり、特許文献1に開示されている構成の面積OHは(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約90分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。また、本実施の形態2における面積OHは、実施の形態1と比較してもさらに面積OHを削減できるという効果がある。
(実施の形態3)
続いて、図5A及び図5Bを用いて実施の形態3にかかる遅延故障テストパタン生成制御回路205と、遅延故障テストパタン生成制御回路205によって制御される論理回路203との構成例について説明する。
続いて、図5A及び図5Bを用いて実施の形態3にかかる遅延故障テストパタン生成制御回路205と、遅延故障テストパタン生成制御回路205によって制御される論理回路203との構成例について説明する。
遅延故障テストパタン生成制御回路205は、遅延故障テストパタン生成制御回路200のSF2を取り除いた構成である。遅延故障テストパタン生成制御回路205のSF1のデータ出力端子(Q)は、論理回路203のSF2Bのスキャンイン端子(SI)に接続する。遅延故障テストパタン生成制御回路205のその他の回路構成は、図1記載の遅延故障テストパタン生成制御回路200と同じであるため、説明を省略する。
論理回路203は、論理回路201と比較して、スキャンチェーン(C1)上のSF3のファンイン側にユーザー回路部の一部としてスキャンFF(SF2B)が追加されている。SF2Bのデータ出力端子(Q)は、SF3のスキャンイン端子(SI)に接続する。SF2Bのスキャンイネーブル端子(SMC)は、遅延故障テストパタン生成制御回路205が出力するローカルスキャンイネーブル信号(LSMC)の信号線に接続する。SF2Bのクロック端子(CLK)は、外部クロック端子(CLK)の信号線に接続する。また、マルチプレクサタイプSF202の回路構成は、図1と同じであるため、説明を省略する。
遅延故障テストパタン生成制御回路205は、図2及び図3に示すタイミングチャートと同様の動作をする。そのため、図5の回路動作について詳細な説明を省略する。但し、図2及び図3のタイミングチャートのSF2(Q)は、SF2B(Q)と読み替える。
本第3の実施形態ではクロックドメイン毎にRESETB付きスキャンFF1個とORゲート1個から構成される遅延故障テストパタン生成制御回路205を回路全体に挿入するため、面積OHは、クロックドメイン数分の遅延故障テストパタン生成制御回路205のみである。
実施の形態3においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路(204)をトランジスタ数に換算する。遅延故障テストパタン生成制御回路205を100個挿入した場合の面積OHは、(リセットバー端子RESETB付きスキャンFF+ORゲート)×100個=(40+6)×100=4600Trとなる。特許文献1に開示されている構成の面積OHは、(28+6)*20000=680000Trとなる。そのため、本実施形態は特許文献1に開示されている構成の約150分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。さらに、実施の形態1及び2と比較しても面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路205では、スキュードロード方式テストパタン生成時のトグル値設定用SF2やNF2が存在しない。そのため、実施の形態1及び2と比較した場合スキュードロード方式の遅延故障検出率が低下する可能性がある。しかし、ATPGを用いてテストパタンを生成する際に、SF1に設定される信号値に応じてブロードサイド方式によるテストパタンを生成する補完機能が動作する。これにより、最終的な遅延故障検出率は向上する効果もある。
また、実施の形態3において、論理回路203にSF2Bを設ける構成について説明したが、SF2Bを設けない構成としても同様の効果を得ることができる。
(実施の形態4)
続いて、図6を用いて実施の形態4にかかる遅延故障テストパタン生成制御回路206と、遅延故障テストパタン生成制御回路206によって制御される論理回路203の構成例について説明する。
続いて、図6を用いて実施の形態4にかかる遅延故障テストパタン生成制御回路206と、遅延故障テストパタン生成制御回路206によって制御される論理回路203の構成例について説明する。
遅延故障テストパタン生成制御回路206は、遅延故障テストパタン生成制御回路200のSF1とSF2とを取り除いた構成となっている。さらに、遅延故障テストパタン生成制御回路206は、スキュードロード動作時に、ラウンチクロックが動作する時点のローカルスキャンイネーブル信号(LSMC)の遷移動作を発生させるノーマルFF(NF51)と、キャプチャクロックが動作する時点のローカルスキャンイネーブル信号(LSMC)の遷移動作を発生させるスキャンFF(SF1B)が追加された構成である。SF1Bは、キャプチャクロック時にローカルスキャンイネーブル信号(LSMC)を遷移させるキャプチャクロック時スキャンイネーブル制御部に対応する。
遅延故障テストパタン生成制御回路206のSF1Bのデータ出力端子(Q)は、NF51のデータ入力端子(D)に接続する。NF51のデータ出力端子(Q)は、OR31のデータ入力端子(B)と論理回路203のSF2Bのスキャンイン端子(SI)に接続する。遅延故障テストパタン生成制御回路206に入力されるグローバルスキャンイネーブル信号(GSMC)は、SF1Bのデータ端子(D)とスキャンイネーブル端子(SMC)とOR31のデータ入力端子(A)に接続する。スキャンチェーンのスキャンイン信号(SIN)はSF1Bのスキャンイン端子(SI)に接続する。テストイネーブル信号(TE)はNF51のリセットバー端子(RESETB)に接続する。遅延故障テストパタン生成制御回路206に入るクロック信号(CLK)はSF1Bのクロック端子(CLK)とNF51のクロック端子(CLK)とに接続する。OR31のデータ出力端子(Z)は、ローカルスキャンイネーブル信号(LSMC)となり、論理回路203に供給される。
なお、マルチプレクサタイプSF202の回路構成は、図1と同じであるため、説明を省略する。同様に、論理回路203の回路構成は、図5と同じである為、説明を省略する。
図7は、遅延故障テストパタン生成制御回路206のLSMC信号が図3と同じ波形を出力する時の波形図である。遅延故障テストパタン生成制御回路206は、時刻(T1)と時刻(T2)とにおけるSF1Bのデータ出力信号(Q)の信号値が0となる。この時、時刻(LCE)と時刻(CCE)においてそれぞれラウンチクロックとキャプチャクロックが印加される前の時刻(T3)と時刻(T4)において、NF51のデータ出力信号(Q)の信号値が0となる。そのため、時刻(T2)から時刻(T5)のキャプチャサイクル期間でローカルスキャンイネーブル端子(LSMC)の信号値が0となる。なお、SF2B以降のスキャンFFの動作については、説明を省略する。
図8は、遅延故障テストパタン生成制御回路206のLSMC信号が図2と同じ波形を出力する時の波形図である。時刻(T1)におけるSF1Bのデータ出力信号(Q)の信号値が1となり、時刻(T2)におけるSF1Bのデータ出力信号(Q)の信号値が0になる場合について説明する。この場合、時刻(LCE)においてラウンチクロックが印加される前の時刻(T3)において、NF51のデータ出力信号(Q)の信号値が1となる。さらに、時刻(CCE)においてキャプチャクロックが印加される前の時刻(T4)において、NF51のデータ出力信号(Q)の信号値が0となる。そのため、時刻(LCE)から時刻(T5)の期間でローカルスキャンイネーブル端子(LSMC)の信号値が0となる。なお、SF2B以降のスキャンFFの動作については、説明を省略する。
図9は、時刻(T1)と時刻(T2)とにおけるSF1Bのデータ出力信号(Q)の信号値が1となる場合について示している。この場合、時刻(LCE)と時刻(CCE)においてそれぞれラウンチクロックとキャプチャクロックが印加される前の時刻(T3)と時刻(T4)において、NF51のデータ出力信号(Q)の信号値が1となる。そのため、時刻(T4)においては、ローカルスキャンイネーブル端子(LSMC)の信号値が1となり、時刻(CCE)から時刻(T5)の期間でのみローカルスキャンイネーブル端子(LSMC)の信号値が0となる。更に、時刻(T5)において、グローバルスキャンイネーブル信号(GSMC)が1に戻る為、ローカルスキャンイネーブル信号(LSMC)も1に戻る。このため、全てのクロック印加時刻(CE1、CE2,LCD,CCE,CE3、CE4)において、全てのSFのスキャンイネーブル信号は1となる。これにより、時刻(T0)から時刻(T7)の期間で、SF1BからSF8の全てのSFがシフトレジスタ動作を行う。
実施の形態1から3においては、SF1が、スキュードロード方式かブロードサイド方式を決定する役割と、スキュードロード方式とブロードサイド方式時のローカルスキャンイネーブル信号(LSMC)の遷移信号を生成する役割を担っている。これに対して、実施の形態4においては、スキュードロード方式時のラウンチクロック時のローカルスキャンイネーブル信号(LSMC)の遷移信号を生成する役割はNF51になるという違いがある。
さらに、実施の形態4では、SF1Bが、キャプチャクロック時のローカルスキャンイネーブル信号(LSMC)の遷移信号を生成するという点が、実施の形態1から3と異なる。
ここで、実施の形態4においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路206をトランジスタ数に換算する。リセットバー端子RESETB付ノーマルFFのトランジスタ数は、30Trとし、その他は実施例1の条件と同じとすると、本実施形態の面積OHは、(38+30+6)×100=7400Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の90分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路206では、キャプチャ時のローカルスキャンイネーブル端子(LSMC)の信号値を1にすることで、スキャンFFがキャプチャ時にスキャンチェーン上から信号値を取り込むことが出来る。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンFFがユーザー論理、つまりAND11等の組み合わせ回路からX値を取り込む場合、圧縮回路にX値が伝搬して故障検出率が下がることがある。キャプチャ時の信号値をスキャンチェーン上から取り込むことにより、スキャンFFがX値を取り込むことを抑制し、スキャン圧縮回路にX値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路206は、遅延故障テストパタン生成制御回路200と比較して、最終的な遅延故障検出率が向上する効果もある。
(実施の形態5)
続いて、図10Aを用いて実施の形態5にかかる遅延故障テストパタン生成制御回路207の構成例について説明する。
続いて、図10Aを用いて実施の形態5にかかる遅延故障テストパタン生成制御回路207の構成例について説明する。
遅延故障テストパタン生成制御回路207は、遅延故障テストパタン生成制御回路206に、スキャンFF(SF61)、インバーター(INV62)、ORゲート(OR63)、NANDゲート(NAND64)、及びクロックゲーティングセル(CGC65)が追加された構成である。SF1Bは、キャプチャクロック時にローカルスキャンイネーブル信号(LSMC)を遷移させるキャプチャクロック時スキャンイネーブル制御部に対応する。さらに、SF1Bは、キャプチャクロック時にゲーテッドクロック信号(GCLK)を出力させるキャプチャクロック出力制御部に対応する。SF61は、ラウンチクロック時にゲーテッドクロック信号(GCLK)を出力させるラウンチクロック出力制御部に対応する。INV62は、キャプチャクロック時にローカルスキャンイネーブル信号(LSMC)が0である場合、つまり、スキャンFF(SF1〜8、SF2B)がキャプチャクロック時にスキャンFFのD端子から信号を取り込む場合は、強制的にゲーテッドクロック信号(GCLK)を出力させるために必要となる制御信号を生成する。OR63はシフトサイクル時にゲーテッドクロック信号(GCLK)を出力させる制御部に対応する。NAND64はキャプチャクロック時にSF1BとNF51がそれぞれ0、1という状態値となっている場合、つまり、スキャンFF(SF1〜8、SF2B)がキャプチャクロック時にスキャンFFのSI端子から信号を取り込む状態になっている場合は、強制的にゲーテッドクロック信号(GCLK)を停止させるキャプチャクロック停止制御部に対応する。
遅延故障テストパタン生成制御回路207のSF1Bのデータ出力端子(Q)は、NF51のデータ入力端子(D)とINV62の入力端子とに接続する。NF51のデータ出力端子(Q)は、OR31のデータ入力端子(B)とNAND64のデータ入力端子(A)とSF61のスキャン入力端子(SI)とに接続する。SF61のデータ出力端子(Q)は、OR63のデータ入力端子(B)に接続する。さらに、SF61から出力される信号は、遅延故障テストパタン生成制御回路207のスキャンアウト信号(SOT)となり論理回路203に供給される。OR63のデータ出力端子(Z)はCGC65のスキャンイネーブル端子(SMC)に接続する。NAND64のデータ出力端子(Z)は、CGC65のクロックイネーブル端子(CEN)に接続する。INV62の出力端子はSF61のデータ入力端子(D)とNAND64のデータ入力端子(B)とに接続する。スキャンチェーンのスキャンイン信号(SIN)は、SF1Bのスキャンイン端子(SI)に接続する。テストイネーブル信号(TE)は、NF51のリセットバー端子(RESETB)とSF61のリセットバー端子(RESETB)とに接続する。遅延故障テストパタン生成制御回路207に入るクロック信号(CLK)は、SF1Bのクロック端子(CLK)とNF51のクロック端子(CLK)とSF61のクロック端子(CLK)とCGC65のクロック端子(CLK)とに接続する。遅延故障テストパタン生成制御回路207に入るグローバルスキャンイネーブル信号(GSMC)は、SF1Bのデータ入力端子(D)とスキャンイネーブル端子(SMC)とSF61のスキャンイネーブル端子(SMC)とOR31のデータ入力端子(A)とOR63のデータ入力端子(A)とに接続する。OR31のデータ出力端子(Z)から出力される信号は、ローカルスキャンイネーブル信号(LSMC)となり、論理回路203に供給される。CGC65のゲーテッドクロック端子(GCLK)から出力される信号は、ゲーテッドクロック信号(GCLK)となり、論理回路203に供給される。
続いて、図10Bを用いて、クロックゲーティングセル(CGC65)の回路構成を説明する。クロックゲーティングセル(CGC65)の回路構成は、ORゲート(OR66)とラッチ(LAT67)とANDゲート(AND68)とで構成される。CGC65のスキャンイネーブル端子(SMC)は、OR66のデータ入力端子(A)に接続する。CGC65のクロックイネーブル端子(CEN)は、OR66のデータ入力端子(B)に接続する。OR66のデータ出力端子(Z)は、LAT67のデータ入力端子(D)に接続する。LAT67のデータ出力端子(Q)は、AND68のデータ入力端子(A)に接続する。AND68のデータ出力端子(Z)は、CGC65のゲーテッドクロック端子(GCLK)に接続する。CGC65のクロック端子(CLK)は、LAT68のゲートバー端子(GB)とAND68のデータ入力端子(B)に接続する。
続いて、図10Cを用いて実施の形態5にかかる遅延故障テストパタン生成制御回路207のブロック図を説明する。グローバルスキャンイネーブル信号(GSMC)は、キャプチャクロック時スキャンイネーブル制御部301とスキャンイネーブル信号出力部303とキャプチャクロック時ゲーテッドクロック制御部304とに供給される。テストイネーブル信号(TE)は、テストパタン生成方式制御部302とキャプチャクロック時ゲーテッドクロック制御部304とに供給される。外部クロック信号(CLK)は、キャプチャクロック時スキャンイネーブル制御部301とテストパタン生成方式制御部302とキャプチャクロック時ゲーテッドクロック制御部304とに供給される。キャプチャクロック時スキャンイネーブル制御部301の出力信号は、テストパタン生成方式制御部302とキャプチャクロック時ゲーテッドクロック制御部304とに供給される。テストパタン生成方式制御部302の出力信号は、スキャンイネーブル信号出力部303とキャプチャクロック時ゲーテッドクロック制御部304に供給される。スキャンイネーブル信号出力部303の出力信号は、ローカルスキャンイネーブル信号(LSMC)として出力される。キャプチャクロック時ゲーテッドクロック制御部304の出力信号は、ゲーテッドクロック信号(GCLK)として出力される。キャプチャクロック時スキャンイネーブル制御部301は、SF1Bで構成され、テストパタン生成方式制御部302は、NF51で構成され、スキャンイネーブル信号出力部303は、OR31で構成され、キャプチャクロック時ゲーテッドクロック制御部304は、INV62とNF61とOR63とNAND64とCGC65とで構成される。なお、遅延故障テストパタン生成制御回路207には、SIN端子とSOT端子とを始点と終点とするスキャンチェーン構成もあるがここでの説明は省略する。
なお、マルチプレクサタイプSF202の回路構成は、図1Cと同じであるため、説明を省略する。同様に、論理回路203の回路構成は、図5Bと同じである為、説明を省略する。
図11は、遅延故障テストパタン生成制御回路207のLSMC信号が図9と同じ波形を出力する時の波形図である。図9との違いは、遅延故障テストパタン生成制御回路207の出力信号であるゲーテッドクロック信号(GCLK)の波形を追加しているところである。遅延故障テストパタン生成制御回路207のゲーテッドクロック信号(GCLK)以外の他の信号(CLKからNF51までの信号)の波形は、図9と同じである為、説明は省略する。時刻(T3)において、SF1BとNF51の状態値がそれぞれ1と1である場合、時刻(T4)では、SF1BとNF51の状態値がそれぞれ0と1となり、更に、SF61の状態値が0となる。その為、テストイネーブル信号(TE)が1である場合、時刻(T4)ではOR63とNAND64のデータ出力端子はそれぞれ、0と0となる。その為、時刻(CCE)において、CGC65は、遅延故障テストパタン生成制御回路207のクロック信号(CLK)を出力することができず、エリア110に示すように、遅延故障テストパタン生成制御回路207のゲーテッドクロック端子(GCLK)からは、キャプチャクロック信号を、論理回路203に供給することができない。SF61は、時刻(LCE)において、SF1Bの時刻(T3)の信号値1がINV62によって反転された信号値0を取り込む。SF61は、時刻(CCE)においても、同様に動作して信号値1を取り込む。SF61は、時刻(CE3)では時刻(T5)におけるNF51の信号値0を取り込む。論理回路203のSF2Bは、時刻(CE3)で時刻(T5)におけるSF61の信号値1を取り込む。時刻(T5)以降はスキャンシフト動作となるため、SF61からSF7までのスキャンシフト動作説明は省略する。
実施の形態4においては、SF1B及びNF51は、ラウンチクロック時とキャプチャクロック時とにローカルスキャンイネーブル信号(LSMC)の遷移信号を生成する役割を担っている。これに対して、実施の形態5においては、キャプチャクロック時に論理回路203内のスキャンFF(SF1〜8、SF2B)のSI端子からの信号取り込みが発生するようなローカルスキャンイネーブル信号(LSMC)の遷移が発生する場合は、CGC65がキャプチャクロック信号を論理回路203に供給させない制御を行うという違いがある。
ここで、実施の形態5においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路207をトランジスタ数に換算する。インバーターのトランジスタ数は2Trとし、2入力NANDゲートのTr数は4Tr、クロックゲーティングセルのトランジスタ数を20Trとし、その他は実施例1の条件と同じにすると、本実施形態の面積OHは、(38+30+40+2+6+6+4+20)×100=14600Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約46分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路207では、実施の形態4と同様に、キャプチャ時のローカルスキャンイネーブル端子(LSMC)の信号値を1にすることで、スキャンFFがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンFFがユーザー論理、つまりAND11等の組み合わせ回路からX値を取り込む場合、圧縮回路にX値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンFFがX値を取り込むことを抑制し、スキャン圧縮回路にX値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路207は、遅延故障テストパタン生成制御回路200と比較して、最終的な遅延故障検出率が向上する効果もある。
更に、実施の形態5では、キャプチャクロック時の論理回路203内のスキャンFF(SF1〜8、SF2B)のSI端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのAtSpeed転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。
(実施の形態6)
続いて、図12を用いて実施の形態6にかかる、論理回路203を制御するために用いられる遅延故障テストパタン生成制御回路208と、クロックゲーティングセル(CGC72)及びスキャンFF(SF71)を含む論理回路73と、AND70との構成例について説明する。
続いて、図12を用いて実施の形態6にかかる、論理回路203を制御するために用いられる遅延故障テストパタン生成制御回路208と、クロックゲーティングセル(CGC72)及びスキャンFF(SF71)を含む論理回路73と、AND70との構成例について説明する。
遅延故障テストパタン生成制御回路208は、遅延故障テストパタン生成制御回路207からクロックゲーティングセル(CGC65)を削除し、SF61のデータ入力端子をGSMCと接続した構成である。クロックゲーティングセル(CGC65)とSF61のデータ入力端子の接続先以外の構成は、遅延故障テストパタン生成制御回路207と同じである為、遅延故障テストパタン生成制御回路208の構成に関する説明は省略する。
遅延故障テストパタン生成制御回路208のOR31のデータ出力端子(Z)は、論理回路203のSF1〜8、SF2Bのスキャンイネーブル端子(SMC)に接続する。遅延故障テストパタン生成制御回路208のOR63のデータ出力端子(Z)は、CGC72のスキャンイネーブル端子(SMC)に接続する。遅延故障テストパタン生成制御回路208のNAND64のデータ出力端子(Z)は、AND70のデータ入力端子(A)に接続する。AND70のデータ出力端子(Z)は、CGC72のクロックイネーブル端子(CEN)に接続する。論理回路73のSF71のデータ出力端子はAND70のデータ入力端子(B)と論理回路73の他のスキャンFFのスキャン入力端子とに接続する。SF71のデータ入力端子(D)とスキャン入力端子(SI)とは、論理回路73の他の論理ゲートと接続するが、説明は省略する。論理回路73のSF71のスキャンイネーブル端子(SMC)には、遅延故障テストパタン生成制御回路208に供給されるGSMC信号が供給される。論理回路73のSF71とCGC72のクロック端子(CLK)とには、遅延故障テストパタン生成制御回路208に供給される同じクロック信号CLKが供給される。論理回路73のCGC72のゲーテッドクロック端子(GCLK)は、論理回路203のSF1〜8、SF2Bのクロック端子(CLK)に接続する。
遅延故障テストパタン生成制御回路208は、遅延故障テストパタン生成制御回路207で内部に保有していたクロックゲーティングセルCGC65の代わりに、論理回路73に予め備わっているクロックゲーティングセルCGC72と新規に追加するAND70を組み合わせることで、遅延故障テストパタン生成制御回路207と同じ機能を実現する。
なお、クロックゲーティングセルCGC72の回路構成は、クロックゲーティングセルCGC65と同じである為、説明は省略する。また、SFは、1例としてマルチプレクサタイプでよく、マルチプレクサタイプSF202の回路構成は、図1Bと同じであるため、説明を省略する。同様に、論理回路203の回路構成は、図5Bと同じである為、説明を省略する。
遅延故障テストパタン生成制御回路208の動作は、AND70とCGC72の動作を伴うことで、図11に記載する遅延故障テストパタン生成制御回路207の動作と同じになるため、説明は省略する。
ここで、実施の形態6においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路207をトランジスタ数に換算する。実施の形態6では、遅延故障テストパタン生成制御回路208とAND70がセットで構成されるとみなす。インバーターのトランジスタ数は、2Trとし、2入力NANDゲートのTr数は4Trとし、その他は実施例1の条件と同じにすると、本実施形態の面積OHは、(38+30+40+2+6+6+4+6)×100=13200Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約51分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路208では、実施の形態5と同様に、キャプチャ時のローカルスキャンイネーブル端子(LSMC)の信号値を1にすることで、スキャンFFがキャプチャ時にデータ入力端子からデータを取り込むキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンFFがユーザー論理、つまりAND11等の組み合わせ回路からX値を取り込む場合、圧縮回路にX値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンFFがX値を取り込むことを抑制し、スキャン圧縮回路にX値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路208は、遅延故障テストパタン生成制御回路200と比較して、最終的な遅延故障検出率が向上する効果もある。
更に、実施の形態6では、実施の形態5と同様にキャプチャクロック時の論理回路203内のスキャンFF(SF1〜8、SF2B)のSI端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのAtSpeed転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。
更に、実施の形態6では、既存回路のクロックライン上に遅延故障テストパタン生成制御回路208を挿入しないため、クロックライン上のスキュー増加を抑制できる効果もある。
(実施の形態7)
続いて、図13を用いて実施の形態7にかかる、論理回路203を制御するために用いられる遅延故障テストパタン生成制御回路209と、遅延故障テストパタン生成制御回路209によって制御される論理回路73と、ANDゲート(AND70)との構成例について説明する。
続いて、図13を用いて実施の形態7にかかる、論理回路203を制御するために用いられる遅延故障テストパタン生成制御回路209と、遅延故障テストパタン生成制御回路209によって制御される論理回路73と、ANDゲート(AND70)との構成例について説明する。
遅延故障テストパタン生成制御回路209は、遅延故障テストパタン生成制御回路208に、ANDゲート(AND81)、NORゲート(NOR82)が追加され、スキャンFF(SF61)がノーマルFF(NF80)に置換され、2入力ORゲート(OR63)が3入力ORゲート(OR83)に置換された構成である。SF1Bは、キャプチャクロック時にローカルスキャンイネーブル信号(LSMC)を遷移させるキャプチャクロック時スキャンイネーブル制御部とキャプチャクロック時にゲーテッドクロック信号(GCLK)を出力させるキャプチャクロック出力制御部とに対応する。NF80は、ラウンチクロック時にゲーテッドクロック信号(GCLK)を出力させるラウンチクロック出力制御部に対応する。INV62は、キャプチャクロック時にローカルスキャンイネーブル信号(LSMC)が0である場合、つまり、スキャンFF(SF1〜8、SF2B)がキャプチャクロック時にスキャンFFのD端子から信号を取り込む場合は、強制的にゲーテッドクロック信号(GCLK)を出力させるために必要となる制御信号を生成する。OR83は、シフトサイクル時にゲーテッドクロック信号(GCLK)を出力させる制御部に対応する。NAND64は、キャプチャクロック時にSF1BとNF51がそれぞれ0、1という状態値となっている場合、つまり、スキャンFF(SF1〜8、SF2B)がキャプチャクロック時にスキャンFFのSI端子から信号を取り込む状態になっている場合は、強制的にゲーテッドクロック信号(GCLK)を停止させるキャプチャクロック停止制御部に対応する
遅延故障テストパタン生成制御回路209のSF1Bのデータ出力端子(Q)は、NF51のデータ入力端子(D)とNOR82のデータ入力端子(A)とINV62の入力端子に接続する。NF51のデータ出力端子(Q)は、OR31のデータ入力端子(B)とNAND64のデータ入力端子(A)と遅延故障テストパタン生成制御回路209のスキャンアウト信号(SOT)となり論理回路203に供給される。OR83のデータ出力端子(Z)は、CGC72のスキャンイネーブル端子(SMC)に接続する。NAND64のデータ出力端子(Z)は、AND70のデータ入力端子(A)に接続する。AND70のデータ出力端子(Z)は、CGC72のクロックイネーブル端子(CEN)に接続する。INV62の出力端子は、NAND64のデータ入力端子(B)に接続する。スキャンチェーンのスキャンイン信号(SIN)は、SF1Bのスキャンイン端子(SI)に接続する。テストイネーブル信号(TE)は、NF51のリセットバー端子(RESETB)とAND81のデータ入力端子(B)に接続する。遅延故障テストパタン生成制御回路209の遅延故障テストモード信号(TDFMODE)は、縮退故障テストパタン生成時に0となり、遅延故障テストパタン生成時を含むその他モード時には1になる信号であり、AND81のデータ入力端子(A)とNOR82のデータ入力端子(B)に接続する。AND81のデータ出力端子(Z)は、NF80のリセットバー端子(RESETB)に接続する。NOR82のデータ出力端子(Z)は、OR83のデータ入力端子(B)に接続する。遅延故障テストパタン生成制御回路209に入るクロック信号(CLK)は、SF1Bのクロック端子(CLK)とNF51のクロック端子(CLK)とNF80のクロック端子(CLK)とに接続する。遅延故障テストパタン生成制御回路209に入るグローバルスキャンイネーブル信号(GSMC)は、SF1Bのデータ入力端子(D)とスキャンイネーブル端子(SMC)と、NF80のデータ入力端子(D)とOR31のデータ入力端子(A)とOR83のデータ入力端子(A)とに接続する。OR31のデータ出力端子(Z)は、ローカルスキャンイネーブル信号(LSMC)となり、論理回路203に供給される。NF80のデータ出力端子(Q)は、OR83のデータ入力端子(C)に接続する。論理回路73のSF71とCGC72のクロック端子には、遅延故障テストパタン生成制御回路209に入力されるクロック信号と同じクロック信号が供給される。CGC71のゲーテッドクロック端子(GCLK)は、ゲーテッドクロック信号(GCLK)となり、論理回路203に供給される。
なお、クロックゲーティングセルCGC72の回路構成は、クロックゲーティングセルCGC65と同じである為、説明は省略する。また、マルチプレクサタイプSF202の回路構成は、図1Bと同じであるため、説明を省略する。同様に、論理回路203の回路構成は、図5Bと同じである為、説明を省略する。
図14は、遅延故障テストパタン生成制御回路209のLSMC信号が図9と同じ波形を出力する時の波形図である。図9との違いは、遅延故障テストパタン生成制御回路209で制御されるCGC72の出力信号であるゲーテッドクロック信号(GCLK)の波形を追加しているところである。遅延故障テストパタン生成制御回路209で制御されるCGC72のゲーテッドクロック信号(GCLK)以外の他の信号(CLKからNF51までの信号)の波形は図9と同じである為、説明は省略する。時刻(T3)において、SF1BとNF51の状態値がそれぞれ1と1である場合、時刻(T4)では、SF1BとNF51の状態値がそれぞれ0と1となり、更に、NF80の状態値が0となる。その為、テストイネーブル信号(TE)と遅延故障テストモード信号(TDFMODE)が1である場合、OR83とNAND64のデータ出力端子はそれぞれ、0と0となる。その為、時刻(CCE)において、CGC72は、遅延故障テストパタン生成制御回路209にも供給されるクロック信号(CLK)を出力することができない。これより、エリア110に示すように、遅延故障テストパタン生成制御回路209で制御されるCGC72のゲーテッドクロック端子(GCLK)からは、キャプチャクロック信号を、論理回路203に供給することができない。NF80は、時刻(T3)までは時刻(CE2)まで取り込んだGSMC信号の論理値1であり、時刻(LCE)と時刻(CCE)において、当該時刻におけるGSMCの信号値0を取り込む。NF80は、時刻(CE3)において、GSMCの信号値1を取り込む。論理回路203のSF2Bは、時刻(CE3)で時刻(T5)におけるNF51の信号値0を取り込む。時刻(T5)以降はスキャンシフト動作となるため、SF2BからSF7までのスキャンシフト動作説明は省略する。
実施の形態4においては、SF1B及びNF51は、ラウンチクロック時とキャプチャクロック時にローカルスキャンイネーブル信号(LSMC)の遷移信号を生成する役割を担っている。これに対して、実施の形態7においては、キャプチャクロック時に論理回路203内のスキャンFF(SF1〜8、SF2B)においてSI端子からの信号取り込みが発生するようなローカルスキャンイネーブル信号(LSMC)の遷移が発生する場合は、CGC72がキャプチャクロック信号を論理回路203に供給させない制御を行うという違いがある。また、実施の形態6では、SF1BとNF51がそれぞれ論理値1と1である場合、ラウンチクロック時にCGC72からラウンチクロックを論理回路203に供給するかどうかはSF61で制御されるのに対して、実施の形態7では、ラウンチクロック時にはNF80の信号値が常に1であるため、必ずラウンチクロックを論理回路203に供給するという違いがある。
ここで、実施の形態7においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路207をトランジスタ数に換算する。実施の形態7では、遅延故障テストパタン生成制御回路209とAND70がセットで構成されるとみなす。インバーターのトランジスタ数は2Trとし、2入力NANDゲートと2入力NORゲートのTr数は4Trとし、3入力ORゲートのTr数は8Trとし、その他は実施例1の条件と同じにすると、本実施形態の面積OHは、(38+30+30+2+4+4+6+6+8+6)×100=13400Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約50分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路209では、実施の形態4と同様に、キャプチャ時のローカルスキャンイネーブル端子(LSMC)の信号値を1にすることで、スキャンFFがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンFFがユーザー論理、つまりAND11等の組み合わせ回路からX値を取り込む場合、圧縮回路にX値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンFFがX値を取り込むことを抑制し、スキャン圧縮回路にX値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路209は、遅延故障テストパタン生成制御回路200と比較して、最終的な遅延故障検出率が向上する効果もある。
更に、実施の形態7では、キャプチャクロック時の論理回路203内のスキャンFF(SF1〜8、SF2B)のSI端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのAtSpeed転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。
更に、実施の形態7では、既存回路のクロックライン上に遅延故障テストパタン生成制御回路209を挿入しないため、クロックライン上のスキュー増加を抑制できる効果もある。
(実施の形態8)
続いて、図15を用いて実施の形態8にかかる遅延故障テストパタン生成制御回路210と論理回路203の構成例について説明する。
続いて、図15を用いて実施の形態8にかかる遅延故障テストパタン生成制御回路210と論理回路203の構成例について説明する。
遅延故障テストパタン生成制御回路210は、遅延故障テストパタン生成制御回路209に、クロックゲーティングセルCGC65を追加した構成である。OR83のデータ出力端子(Z)は、CGC65のスキャンイネーブル端子(SMC)に接続する。NAND64のデータ出力端子(Z)は、CGC65のクロックイネーブル端子(CEN)に接続する。CGC65のゲーテッドクロック端子(GCLK)は、遅延故障テストパタン生成制御回路210のゲーテッドクロック出力端子(GCLK)に接続する。CGC65のクロック端子は、遅延故障テストパタン生成制御回路210のクロック端子(CLK)に接続される。遅延故障テストパタン生成制御回路210のゲーテッドクロック出力端子(GCLK)から出力されるクロック信号は、論理回路203に供給される。遅延故障テストパタン生成制御回路210のその他の構成は、遅延故障テストパタン生成制御回路209と同じである為、説明は省略する。
なお、クロックゲーティングセルCGC65の回路構成は、図10Bと同じである為、説明は省略する。また、マルチプレクサタイプSF202の回路構成は、図1Bと同じであるため、説明を省略する。同様に、論理回路203の回路構成は、図5Bと同じである為、説明を省略する。
遅延故障テストパタン生成制御回路210の動作は、図14と同じである為、説明は省略する。
ここで、実施の形態8においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路207をトランジスタ数に換算する。インバーターのトランジスタ数は2Trとし、2入力NANDゲートと2入力NORゲートのTr数は4Trとし、3入力ORゲートのTr数は8Trとし、クロックゲーティングセルのトランジスタ数を20Trとし、その他は実施例1の条件と同じにすると、本実施形態の面積OHは、(38+30+30+2+4+4+6+6+8+20)×100=15000Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約45分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路210では、実施の形態4と同様に、キャプチャ時のローカルスキャンイネーブル端子(LSMC)の信号値を1にすることで、スキャンFFがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンFFがユーザー論理、つまりAND11等の組み合わせ回路からX値を取り込む場合、圧縮回路にX値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンFFがX値を取り込むことを抑制し、スキャン圧縮回路にX値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路210は、遅延故障テストパタン生成制御回路200と比較して、最終的な遅延故障検出率が向上する効果もある。
更に、実施の形態8では、キャプチャクロック時の論理回路203内のスキャンFF(SF1〜8、SF2B)のSI端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのAtSpeed転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。
(実施の形態9)
続いて、図16を用いて実施の形態9にかかる遅延故障テストパタン生成制御回路206と遅延故障テストパタン生成制御回路211とを組み合わせた制御回路の構成例について説明する。
続いて、図16を用いて実施の形態9にかかる遅延故障テストパタン生成制御回路206と遅延故障テストパタン生成制御回路211とを組み合わせた制御回路の構成例について説明する。
遅延故障テストパタン生成制御回路211は、遅延故障テストパタン生成制御回路210から、遅延故障テストパタン生成制御回路206の構成成分を取り除き、クロック制御系を独立させた構成である。
SF1Cのスキャン入力端子は、遅延故障テストパタン生成制御回路206のSF1Bのスキャン入力端子に接続する同じ信号線SINに接続する。GSMCは、SF1Cのデータ入力端子(D)とスキャンイネーブル端子(SMC)と、OR83のデータ入力端子(A)と、OR84のデータ入力端子(B)とに接続する。クロック信号CLKは、SF1Cのクロック端子(CLK)と、NF80のクロック端子(CLK)と、CGC65のクロック端子(CLK)とに接続する。テストイネーブル信号TEは、AND81のデータ入力端子(B)と、インバーターINV100のデータ入力端子とに接続する。遅延故障テストパタン生成モード信号(TDFMODE)は、AND81のデータ入力端子(A)とNOR82のデータ入力端子(B)とに接続する。SF1Cのデータ出力端子(Q)は、NOR82のデータ入力端子(A)とINV62のデータ入力端子とに接続する。INV62のデータ出力端子は、OR84のデータ入力端子(A)に接続する。NOR82のデータ出力端子(Z)は、OR83のデータ入力端子(B)に接続する。OR84のデータ出力端子(Z)は、NF80のデータ入力端子(D)に接続する。AND81のデータ出力端子(Z)は、NF80のリセットバー端子(RESETB)に接続する。NF80のデータ出力端子(Z)は、OR83のデータ入力端子(C)に接続する。OR83のデータ出力端子(Z)は、CGC65のスキャンイネーブル端子(SMC)に接続する。INV100のデータ出力端子は、CGC65のCEN端子に接続する。CGC65のゲーテッドクロック端子(GCLK)は、遅延故障テストパタン生成制御回路211のゲーテッドクロック端子(GCLK)に接続する。遅延故障テストパタン生成制御回路211のゲーテッドクロック端子(GCLK)は、論理回路203のクロック端子に接続する。
実施の形態9の動作は、実施の形態8と同じであり、図14に示す動作を行う。遅延故障テストパタン生成制御回路211は、時刻(T3)において、遅延故障テストパタン生成制御回路206のSF1Bの信号値が1である場合、時刻(CCE)において、ゲーテッドクロック(GCLK)からクロックを出力できない。
ここで、実施の形態9においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路207をトランジスタ数に換算する。インバーターのトランジスタ数は2Trとし、2入力NANDゲートと2入力NORゲートのTr数は4Trとし、3入力ORゲートのTr数は8Trとし、クロックゲーティングセルのトランジスタ数を20Trとし、その他は実施例1の条件と同じにすると、本実施形態の面積OHは、(38+38+30+30+2+2+4+6+6+6+8+20)×100=19000Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約35分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路211と206では、実施の形態4と同様に、キャプチャ時のローカルスキャンイネーブル端子(LSMC)の信号値を1にすることで、スキャンFFがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンFFがユーザー論理、つまりAND11等の組み合わせ回路からX値を取り込む場合、圧縮回路にX値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンFFがX値を取り込むことを抑制し、スキャン圧縮回路にX値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路211と206の組み合わせは、遅延故障テストパタン生成制御回路200と比較して、最終的な遅延故障検出率が向上する効果もある。
更に、実施の形態9では、キャプチャクロック時の論理回路203内のスキャンFF(SF1〜8、SF2B)のSI端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのAtSpeed転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。
(実施の形態10)
続いて、図17を用いて実施の形態10にかかる遅延故障テストパタン生成制御回路212の構成例について説明する。
続いて、図17を用いて実施の形態10にかかる遅延故障テストパタン生成制御回路212の構成例について説明する。
遅延故障テストパタン生成制御回路212は、CGC65のクロックイネーブル端子(CEN)のファンイン側にAND70が挿入された構成である。AND70のデータ入力端子(A)は、NAND64のデータ出力端子(Z)に接続し、AND70のデータ入力端子(B)は、遅延故障テストパタン生成制御回路212のクロックイネーブル端子(CEN)に接続する。AND70のデータ出力端子(Z)は、CGC65のクロックイネーブル端子(CEN)に接続する。
遅延故障テストパタン生成制御回路212は、既存回路に存在するクロックゲーティングセルを、当該遅延故障テストパタン生成制御回路212に置き換えることができる。
遅延故障テストパタン生成制御回路212の動作は、図14に示す遅延故障テストパタン生成制御回路210の動作と同じであるため、説明は省略する。
ここで、実施の形態10においても、実施の形態1と同じ条件で遅延故障テストパタン生成制御回路207をトランジスタ数に換算する。インバーターのトランジスタ数は2Trとし、2入力NANDゲートと2入力NORゲートのTr数は4Trとし、3入力ORゲートのTr数は8Trとし、クロックゲーティングセルのトランジスタ数を20Trとし、その他は実施例1の条件と同じにすると、本実施形態の面積OHは、(38+30+30+2+4+4+6+6+8+20+6)×100=15600Tr、特許文献1に開示されている構成の面積OHは、(28+6)×20000=680000Trとなり、本実施形態は特許文献1に開示されている構成の約43分の1の面積OHで済む。その為、本実施形態は、面積OHを削減できるという効果がある。
なお、遅延故障テストパタン生成制御回路212では、実施の形態4と同様に、キャプチャ時のローカルスキャンイネーブル端子(LSMC)の信号値を1にすることで、スキャンFFがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンFFがユーザー論理、つまりAND11等の組み合わせ回路からX値を取り込む場合、圧縮回路にX値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンFFがX値を取り込むことを抑制し、スキャン圧縮回路にX値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路212は、遅延故障テストパタン生成制御回路200と比較して、最終的な遅延故障検出率が向上する効果もある。
更に、実施の形態10では、キャプチャクロック時の論理回路203内のスキャンFF(SF1〜8、SF2B)のSI端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのAtSpeed転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。
更に、実施の形態10では、既存回路のクロックゲーティングセルを遅延故障テストパタン生成制御回路212に置換する形態で挿入することができるため、クロックライン上のスキュー増加を抑制できる効果もある。
以上、本願実施の形態に基づき具体的に説明したが、必ずしもSF1がリセットバー端子付きである必要はなく、SF1のデータ出力端子(Q)の出力側にANDゲートを設け、当該ANDゲートを当該スキャンテスト時アクティブ信号(TE)で制御できるようにすることでも、ユーザー論理を壊さないようにすることができることは当業者であれば容易に類推可能である。SF61、NF51,NF80についても同様である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 SF
2 SF
3 SF
4 SF
5 SF
6 SF
7 SF
8 SF
11 AND
12 AND
21 INV
31 OR
41 NF
51 NF
61 SF
62 INV
63 OR
64 NAND
65 CGC
66 OR
67 LAT
68 AND
70 AND
71 SF
72 CGC
73 論理回路
80 NF
81 AND
82 NOR
83 OR
84 OR
100 INV
200 遅延故障テストパタン生成制御回路
201 論理回路
202 マルチプレクサタイプSF
203 論理回路
204 遅延故障テストパタン生成制御回路
205 遅延故障テストパタン生成制御回路
206 遅延故障テストパタン生成制御回路
207 遅延故障テストパタン生成制御回路
208 遅延故障テストパタン生成制御回路
209 遅延故障テストパタン生成制御回路
210 遅延故障テストパタン生成制御回路
211 遅延故障テストパタン生成制御回路
212 遅延故障テストパタン生成制御回路
220 MUX
221 DFF
301 キャプチャクロック時スキャンイネーブル制御部
302 テストパタン生成方式制御部
303 スキャンイネーブル信号出力部
304 キャプチャクロック時ゲーテッドクロック制御部
2 SF
3 SF
4 SF
5 SF
6 SF
7 SF
8 SF
11 AND
12 AND
21 INV
31 OR
41 NF
51 NF
61 SF
62 INV
63 OR
64 NAND
65 CGC
66 OR
67 LAT
68 AND
70 AND
71 SF
72 CGC
73 論理回路
80 NF
81 AND
82 NOR
83 OR
84 OR
100 INV
200 遅延故障テストパタン生成制御回路
201 論理回路
202 マルチプレクサタイプSF
203 論理回路
204 遅延故障テストパタン生成制御回路
205 遅延故障テストパタン生成制御回路
206 遅延故障テストパタン生成制御回路
207 遅延故障テストパタン生成制御回路
208 遅延故障テストパタン生成制御回路
209 遅延故障テストパタン生成制御回路
210 遅延故障テストパタン生成制御回路
211 遅延故障テストパタン生成制御回路
212 遅延故障テストパタン生成制御回路
220 MUX
221 DFF
301 キャプチャクロック時スキャンイネーブル制御部
302 テストパタン生成方式制御部
303 スキャンイネーブル信号出力部
304 キャプチャクロック時ゲーテッドクロック制御部
Claims (35)
- 遅延故障テストの対象を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路と、
前記複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部と、
前記テストパタン生成方式に基づいて定まる第1のスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力するスキャンイネーブル信号出力部と、を備えるスキャンテスト回路。 - 前記スキャンイネーブル信号出力部は、
前記第1のスキャンイネーブル信号と、外部回路から出力される第2のスキャンイネーブル信号とを入力値として論理和演算を行い、前記論理和演算の結果を第3のスキャンイネーブル信号として前記複数のフリップフロップ回路へ出力する請求項1に記載のスキャンテスト回路。 - 前記テストパタン生成方式が前記スキュードロード方式である場合に、前記複数のフリップフロップ回路のうち前記遅延故障テストの対象となる経路へ出力する値を保持する第1のフリップフロップ回路へ、前記第1のフリップフロップ回路において保持されている値を遷移させるように設定されたトグル値をスキャンシフトして出力するトグル値制御部と、をさらに備える請求項1に記載のスキャンテスト回路。
- 前記テストパタン生成方式が前記ブロードサイド方式である場合に、前記第1のフリップフロップ回路は、
前記複数のフリップフロップ回路から出力された値を組み合わせて演算する組み合わせ回路から出力される値をトグル値として用いることを可能にするように動作する、請求項3に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、リセット機能付きマルチプレクサタイプスキャンフリップフロップ回路を用いて構成される、請求項1に記載のスキャンテスト回路。
- 前記トグル値制御部は、マルチプレクサタイプスキャンフリップフロップ回路又はD−フリップフロップ回路を用いて構成される、請求項3に記載のスキャンテスト回路。
- 前記テストパタン生成方式制御部の入力部に対しキャプチャクロック時スキャンイネーブル制御部をさらに設けて構成し、
スキュードロード方式時に、
前記テストパタン生成方式制御部はラウンチクロックにより前記第1のスキャンイネーブル信号を遷移させるよう動作させ、
前記キャプチャクロック時スキャンイネーブル制御部はキャプチャクロックにより前記第1のスキャンイネーブル信号を遷移させるよう動作する、
請求項1に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成される、請求項7記載のスキャンテスト回路。 - 遅延故障テストの対象となる経路を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部と、
前記テストパタン生成方式に基づいて定まる第1のスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力するスキャンイネーブル信号出力部と、を備えるテストパタン生成制御回路。 - 前記スキャンイネーブル信号出力部は、
前記第1のスキャンイネーブル信号と、外部回路から出力される第2のスキャンイネーブル信号とを入力値として論理和演算を行い、前記論理和演算の結果を第3のスキャンイネーブル信号として前記複数のフリップフロップ回路へ出力する請求項9に記載のテストパタン生成制御回路。 - 前記テストパタン生成方式が前記スキュードロード方式である場合に、前記複数のフリップフロップ回路のうち前記遅延故障テストの対象となる経路へ出力する値を保持する第1のフリップフロップ回路へ、前記第1のフリップフロップ回路において保持されている値を遷移させるように設定されたトグル値をスキャンシフトして出力するトグル値制御部と、をさらに備える請求項9に記載のテストパタン生成制御回路。
- 前記テストパタン生成方式が前記ブロードサイド方式である場合に、前記第1のフリップフロップ回路は、
前記複数のフリップフロップ回路から出力された値を組み合わせて演算する組み合わせ回路から出力される値をトグル値として用いることを可能にするように動作する、請求項11に記載のテストパタン生成制御回路。 - 前記テストパタン生成方式制御部は、リセット機能付きマルチプレクサタイプスキャンフリップフロップ回路を用いて構成される、請求項9に記載のテストパタン生成制御回路。
- 前記トグル値制御部は、マルチプレクサタイプスキャンフリップフロップ回路又はD−フリップフロップ回路を用いて構成される、請求項11に記載のテストパタン生成制御回路。
- 前記テストパタン生成方式制御部の入力部に対しキャプチャクロック時スキャンイネーブル制御部をさらに設けて構成し、
スキュードロード方式時に、
前記テストパタン生成方式制御部はラウンチクロックにより前記第1のスキャンイネーブル信号を遷移させるよう動作させ、
前記キャプチャクロック時スキャンイネーブル制御部はキャプチャクロックにより前記第1のスキャンイネーブル信号を遷移させるよう動作する、
請求項9に記載のテストパタン生成制御回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成される、請求項15記載のテストパタン生成制御回路。 - 遅延故障テストの対象となる経路を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択し、
前記テストパタン生成方式に基づいて定まるスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力するスキャンテスト制御方法。 - 前記複数のフリップフロップ回路へ供給するクロックを制御するキャプチャクロック時ゲーテッドクロック制御部をさらに設けて構成し、
スキュードロード方式時に、
前記キャプチャクロック時ゲーテッドクロック制御部は、前記第1のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップ回路に供給させないように動作する、
請求項7に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項18記載のスキャンテスト回路。 - 前記複数のフリップフロップ回路へ供給するクロックを制御するキャプチャクロック時ゲーテッドクロック制御部をさらに設けて構成し、
スキュードロード方式時に、
前記キャプチャクロック時ゲーテッドクロック制御部は、前記第1のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
請求項15に記載のテストパタン生成制御回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項20記載のテストパタン生成制御回路。 - 前記キャプチャクロック時ゲーテッドクロック制御部のクロックゲーティングセルをテストパタン生成方式制御部を用いて制御される論理回路部に設けて構成し、
スキュードロード方式時に、
前記クロックゲーティングセルは、前記第1のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
請求項18に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とで構成される、請求項22記載のスキャンテスト回路。 - 前記キャプチャクロック時ゲーテッドクロック制御部は、遅延故障テストモード及び縮退故障テストモードを切り替える遅延故障テストモード信号を取得し、
スキュードロード方式時に、
遅延故障テストモードが活性化された際、
前記キャプチャクロック時ゲーテッドクロック制御部は、前記第1のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
請求項22に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、D−フリップフロップ回路と組み合せ回路で構成される、請求項24記載のスキャンテスト回路。 - 前記キャプチャクロック時ゲーテッドクロック制御部にクロックゲーティングセルを設けて構成し、
スキュードロード方式時に、
前記クロックゲーティングセルは、前記第1のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
請求項24に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、D−フリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項26記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部及び前記キャプチャクロック時スキャンイネーブル制御部とを有する第1の遅延故障テストパタン生成制御回路と、
前記キャプチャクロック時ゲーテッドクロック制御部を有する第2の遅延故障テストパタン生成制御回路と、を備える
請求項18に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路とD−フリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項28記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部及び前記キャプチャクロック時スキャンイネーブル制御部とを有する第1の遅延故障テストパタン生成制御回路と、
前記キャプチャクロック時ゲーテッドクロック制御部を有する第2の遅延故障テストパタン生成制御回路と、を備える
請求項20に記載のテストパタン生成制御回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路とD−フリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項30記載のテストパタン生成制御回路。 - 前記キャプチャクロック時ゲーテッドクロック制御部のクロックゲーティングセルを、外部から入力されるクロックイネーブル信号に基づいて動作させる、
請求項24に記載のスキャンテスト回路。 - 前記テストパタン生成方式制御部は、D−フリップフロップ回路を用いて構成され、
前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項32記載のスキャンテスト回路。 - 遅延故障テストの対象となる経路を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択し、
前記テストパタン生成方式に基づいて定まるスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力し、前記複数のフリップフロップ回路への不要なキャプチャクロック信号を停止させるスキャンテスト制御方法。 - ひとつのクロックドメインを複数個の領域に分け、それぞれの領域にテストパタン生成制御回路を組み込み、それぞれの領域毎に前記テストパタン生成制御回路でそれぞれ決定されたスキュードロード方式もしくはブロードサイド方式でテストパタンを生成し、ひとつのクロックドメイン内でスキュードロード方式とブロードサイド方式が混在するようにテストパタンを生成するスキャンテスト生成方法。
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