JP2013224917A - スキャンテスト回路、テストパタン生成制御回路及びスキャンテスト制御方法 - Google Patents

Abstract

【課題】面積オーバヘッドを大きくすることなく遅延故障検出率を向上させる。
【解決手段】スキャンテスト回路は、遅延故障テストの対象を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成するスキャンフリップフロップ３〜８と、スキャンフリップフロップ１〜８に供給されるクロックと同一のクロックを供給され、遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部（スキャンフリップフロップ１）と、テストパタン生成方式に基づいて定まる第１のスキャンイネーブル信号をスキャンフリップフロップ３〜８へ出力するスキャンイネーブル信号出力部（ＯＲゲート３１）と、を備える。
【選択図】図１Ｃ

Description

本発明はスキャンテスト回路に関し、例えば遅延故障テストを実行するスキャンテスト回路に好適に利用できるものである。

近年、半導体集積回路は、小面積化、低コスト化が進み、コストに影響するテスト時間や不良率を低減するために、遅延故障に対するスキャンテストがほぼ全品種にて実施されるようになってきている。遅延故障に対するスキャンテストで用いるテストパタン（以降、遅延故障テストパタン）の生成方式には、ブロードサイド方式とスキュードロード方式とが存在する。一般的に、設計容易性から、遅延故障テストパタンは、ブロードサイド方式を用いて生成されていた。しかし、ブロードサイド方式はスキュードロード方式と比べて相対的にテストパタン数が増加し、遅延故障検出率が上がりにくいという課題が存在する。その為、設計制約が大きいがスキュードロード方式で遅延故障テストパタンを生成することにより、遅延故障テストパタン数削減や遅延故障検出率向上を実現してテスト品質を向上しテストコスト削減をする要求が、高まってきている。

特許文献１には、複数の通常型スキャンＦＦを用いて構成されているスキャンチェーンにおいて、１以上の通常型スキャンＦＦを拡張型スキャンＦＦにおきかえる構成が開示されている。さらに、特許文献１には、スキュードロード方式においては拡張型スキャンＦＦを制御し、ブロードサイド方式においては通常型スキャンＦＦを制御することが開示されている。ここで、拡張型スキャンＦＦの占める部品面積は、通常型スキャンＦＦの占める部品面積よりも大きいとする。

特開２００８−０９６４４０号公報

特許文献１に開示されている構成においては、遅延故障検出率向上や遅延故障テストパタン数削減の効果を十分に得ようとすると、拡張型スキャンＦＦに置き換える通常型スキャンＦＦの数を多くする必要がある。そのため、特許文献１に開示されている構成においては、遅延故障テストパタン数削減や遅延故障検出率向上の効果を十分に得ようとすると面積オーバヘッド（以降面積ＯＨと記す）が大きくなるという課題がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、遅延故障テストパタン生成制御回路は、制御対象とするクロックドメイン（論理回路）に供給されるクロックと同一のクロックを供給され、テストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部と、テストパタン生成方式に基づいて定まるスキャンイネーブル信号を制御対象とするクロックドメイン（論理回路）へ出力するスキャンイネーブル信号出力部と、を備える。

前記一実施の形態によれば、面積オーバヘッドを大きくすることなく遅延故障検出率を向上させることができる。

実施の形態１にかかる論理回路の構成図である。 実施の形態１にかかるマルチプレクサタイプスキャンフリップフロップの構成図である。 実施の形態１にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態１にかかるスキュードロード方式テストパタンを生成するタイミングチャートである。 実施の形態１にかかるブロードサイド方式テストパタンを生成するタイミングチャートである。 実施の形態２にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態３にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態３にかかる論理回路の構成図である 実施の形態４にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態４にかかるテストパタンを生成するタイミングチャートである。 実施の形態４にかかるテストパタンを生成するタイミングチャートである。 実施の形態４にかかるテストパタンを生成するタイミングチャートである。 実施の形態５にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態５にかかるクロックゲーティングセル（ＣＧＣ６５）の回路構成図である。 実施の形態５にかかる遅延故障テストパタン生成制御回路のブロック図である。 実施の形態５にかかるテストパタンを生成するタイミングチャートである。 実施の形態６にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態７にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態７にかかるテストパタンを生成するタイミングチャートである。 実施の形態８にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態９にかかる遅延故障テストパタン生成制御回路の構成図である。 実施の形態１０にかかる遅延故障テストパタン生成制御回路の構成図である。

（実施の形態１）
以下、図面を参照して実施の形態について説明する。図１Ａ、図１Ｂ及び図１Ｃを用いて、遅延故障テストパタン生成制御回路２００と、論理回路２０１とを備えるスキャンテスト回路の構成例について説明する。論理回路２０１は、遅延故障テストパタン生成制御回路２００を用いて制御される。

論理回路２０１は、スキャンチェーン（Ｃ１）を構成するスキャンＦＦ（ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６、ＳＦ７、ＳＦ８）と、各ＳＦを接続するための組み合わせ回路であるＡＮＤゲート（ＡＮＤ）１１、ＡＮＤ１２及びインバータ（ＩＮＶ）２１と、ＡＮＤ１２のデータ入力端子Ａに定義する遷移遅延故障（ＴＤＦ）とで構成される。

論理回路２０１の各ＳＦのスキャンイン端子（ＳＩ）とデータ出力端子（Ｑ）は、スキャンチェーン（Ｃ１）の構成順に次のように接続されている。例えば、ＳＦ３のスキャンイン端子（ＳＩ）−ＳＦ３のデータ出力端子（Ｑ）−ＳＦ４のスキャンイン端子（ＳＩ）−ＳＦ４のデータ出力端子（Ｑ）−ＳＦ５のスキャンイン端子（ＳＩ）−ＳＦ５のデータ出力端子（Ｑ）−ＳＦ６のスキャンイン端子（ＳＩ）−ＳＦ６のデータ出力端子（Ｑ）−ＳＦ７のスキャンイン端子（ＳＩ）−ＳＦ７のデータ出力端子（Ｑ）−ＳＦ８のスキャンイン端子（ＳＩ）−ＳＦ８のデータ出力端子（Ｑ）−スキャンチェーン用スキャンアウト信号（ＳＯＴ）と接続されている。

論理回路２０１の各ＳＦのクロック端子（ＣＬＫ）は、外部クロック信号（ＣＬＫ）の信号線に接続している。論理回路２０１におけるそれぞれのＳＦのスキャンイネーブル端子（ＳＭＣ）は、遅延故障テストパタン生成制御回路２００のローカルスキャンイネーブル端子（ＬＳＭＣ）と接続する。

ＡＮＤ１１のデータ入力端子（Ａ）は、ＳＦ８のデータ出力端子（Ｑ）と接続する。ＡＮＤ１１のデータ入力端子（Ｂ）は、ＳＦ７のデータ出力端子（Ｑ）と接続する。ＡＮＤ１１のデータ出力端子（Ｚ）は、ＳＦ３のデータ入力端子（Ｄ）と接続する。

ＡＮＤ１２のデータ入力端子（Ａ）は、ＳＦ３のデータ出力端子（Ｑ）と接続する。ＡＮＤ１２のデータ入力端子（Ｂ）は、ＳＦ４のデータ出力端子（Ｑ）と接続する。ＡＮＤ１２のデータ出力端子（Ｚ）は、ＳＦ５のデータ入力端子（Ｄ）と接続する。

ＩＮＶ２１のデータ入力端子（Ａ）は、ＳＦ６のデータ出力端子（Ｑ）と接続する。ＩＮＶ２１のデータ出力端子（Ｚ）は、ＳＦ４のデータ入力端子（Ｄ）と接続する。

なお、ＳＦは、例えばマルチプレクサタイプのスキャンＦＦであってもよい。ここで、図１Ｂを用いてマルチプレクサタイプのスキャンＦＦの構成例について説明する。マルチプレクサタイプＳＦ２０２は、マルチプレクサ（ＭＵＸ）２２０とＤ−ＦＦ（ＤＦＦ）２２１とを備えている。ＭＵＸ２２０の０入力端子は、マルチプレクサタイプＳＦ２０２のデータ入力端子（Ｄ）と接続する。ＭＵＸ２２０の１入力端子は、マルチプレクサタイプＳＦ２０２のスキャンイン端子（ＳＩ）と接続する。ＭＵＸ２２０のセレクト端子は、マルチプレクサタイプＳＦ２０２のスキャンイネーブル端子（ＳＭＣ）と接続する。ＭＵＸ２２０の出力端子は、ＤＦＦ２２１のデータ入力端子と接続する。ＤＦＦ２２１のクロック端子は、マルチプレクサタイプＳＦ２０２のクロック端子（ＣＬＫ）と接続する。ＤＦＦ２２１のデータ出力端子は、マルチプレクサタイプＳＦ２０２のデータ出力端子（Ｑ）と接続する。

続いて、図１Ｃを用いて遅延故障テストパタン生成制御回路２００の構成について説明する。遅延故障テストパタン生成制御回路２００は、ＳＦ１と、ＳＦ２と、ＯＲゲート（ＯＲ）３１と、を備えている。ＳＦ１は、論理回路２０１の６つのＳＦへ出力するローカルスキャンイネーブル信号（ＬＳＭＣ）を決定する。ここで、ＡＴＰＧを用いてテストパタンを生成する際に、初期値としてＳＦ１に１が設定された場合、スキュードロード方式のテストパタンを生成し、初期値としてＳＦ１に０が設定された場合、ブロードサイド方式のテストパタンを生成する。ＳＦ１は、遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部に対応する。

ＳＦ２は、スキュードロード方式パタン生成時にＳＦ１の制御値が論理回路部内のスキャンチェーンの先頭に繋がるＳＦ３のトグル用信号値に影響を与えないようにするスキャンＦＦである。ＳＦ３のトグル用信号値とは、ＳＦ３から出力される信号値を遷移させるために用いられる信号値である。ＳＦ２は、テストパタン生成方式がスキュードロード方式である場合に、ＳＦ３において保持されている値を遷移させるように設定されたトグル値をスキャンシフトして出力するトグル値制御部に対応する。

ＳＦ２の機能についてさらに説明する。例えば、スキュードロード方式を用いたテストパタンを生成してＴＤＦにおいて１から０への遷移を確認する場合について説明する。この場合、スキュードロード方式を用いたテストパタンを生成するため、ＳＦ１の初期値は１とする必要がある。さらに、ＴＤＦにおいて１から０へ遷移させるため、ＳＦ３の初期値も１とする必要がある。次に、ＴＤＦにおいて１から０へ遷移させるために、次のクロックタイミング（ラウンチクロック印加時）において、ＳＦ３は、０を取り込む必要がある。ここで、ＳＦ２がない場合、ＳＦ１の出力値が、ＳＦ３に取り込まれる。つまり、ＳＦ１には、スキュードロード方式を用いたテストパタンを生成するために、初期値として１が設定されているため、次のクロックタイミングには１を出力する。この際、ＳＦ３は、１を取り込むことになるため、１から０への遷移を確認することはできない。そこで、ＳＦ２を設け、ＳＦ２の初期値を０と設定することにより、次のクロックタイミングにおいて、ＳＦ３は０を取り込むことができる。このようにして、ＳＦ２を設けることにより、スキュードロード方式を用いたテストパタンを生成するために、ＳＦ１に１が設定されている場合に、ＳＦ１の値が論理回路２０１内のスキャンチェーンの先頭であるＳＦ３へ直接出力されることを防ぐことができる。

ＯＲ３１は、スキャンシフト動作時にグローバルスキャンイネーブル信号（ＧＳＭＣ）又はＳＦ１から出力される信号を６つのＳＦへ出力するローカルスキャンイネーブル信号（ＬＳＭＣ）として伝搬させるためのゲートである。ＯＲ３１は、テストパタン生成方式に基づいて定まるＳＦ１から出力される信号をＳＦ３〜ＳＦ８へ出力するスキャンイネーブル信号出力部に対応する。

遅延故障テストパタン生成制御回路２００には、グローバルスキャンイネーブル信号（ＧＳＭＣ）と、スキャンチェーンのスキャンイン信号（ＳＩＮ）と、スキャンテスト時アクティブ信号（ＴＥ）とが入力される。グローバルスキャンイネーブル信号（ＧＳＭＣ）は、スキャンシフト時に信号値１となりスキャンシフト時以外に信号値０となる。スキャンテスト時アクティブ信号（ＴＥ）は、スキャンテスト時に信号値１となりスキャンテスト時以外時に信号値０となる。さらに遅延故障テストパタン生成制御回路２００は、論理回路（２０１）へのローカルスキャンイネーブル信号（ＬＳＭＣ）を出力する。

遅延故障テストパタン生成制御回路２００のＳＦ１のデータ入力端子（Ｄ）とスキャンイネーブル端子（ＳＭＣ）とは、グローバルスキャンイネーブル信号（ＧＳＭＣ）の信号線に接続する。ＳＦ１のスキャンイン端子（ＳＩ）は、スキャンイン信号（ＳＩＮ）が伝搬するスキャンチェーンに接続する。ＳＦ１のクロック端子（ＣＬＫ）は、外部クロック信号（ＣＬＫ）の信号線に接続する。ＳＦ１のデータ出力端子（Ｑ）は、ＯＲ３１のデータ入力端子（Ｂ）とＳＦ２のデータ入力端子（Ｄ）とスキャンイン端子（ＳＩ）とに接続する。ＳＦ１のリセットバー端子（ＲＥＳＥＴＢ）は、外部のスキャンテスト時アクティブ信号（ＴＥ）の信号線に接続する。スキャンＦＦ（ＳＦ１）のリセットバー端子（ＲＥＳＥＴＢ）を外部のスキャンテスト時アクティブ信号（ＴＥ）の信号線に接続している理由は、ユーザーモード時にＳＦ１をリセットすることにより、ユーザー論理を壊さないようにするためである。つまり、論理回路２０１が、スキャンテストではなく通常の動作に用いられている場合に、ＳＦ１に設定された値が、論理回路２０１へ伝搬することを防ぐために、リセットバー端子（ＲＥＳＥＴＢ）が用いられる。

遅延故障テストパタン生成制御回路２００のＳＦ２のスキャンイネーブル端子（ＳＭＣ）は、グローバルスキャンイネーブル信号（ＧＳＭＣ）の信号線に接続する。ＳＦ２のクロック端子（ＣＬＫ）は、外部クロック信号（ＣＬＫ）の信号線に接続する。ＳＦ２のデータ出力端子（Ｑ）は、論理回路２０１のＳＦ３のスキャンイン端子（ＳＩ）に接続する。

ここで、遅延故障テストパタン生成制御回路２００のＳＦ１及びＳＦ２と、論理回路２０１のＳＦ３〜ＳＦ８のクロック端子（ＣＬＫ）に接続される外部クロック信号（ＣＬＫ）は、全て同一とする。つまり、ＳＦ１〜ＳＦ８は、同一のクロックドメインンに属する。言い換えると、遅延故障テストパタン生成制御回路２００は、同一のクロックドメインに属するスキャンＦＦにおける信号の遷移を制御すればよい。これにより、ＳＦ１〜ＳＦ８は、同一の外部クロック信号（ＣＬＫ）を用いて制御されるため、ローカルスキャンイネーブル信号（ＬＳＭＣ）等の信号の遷移を行うための制御等を容易にすることができる。たとえば、ＳＦ１〜ＳＦ８は、同一クロックドメインに属するため、ＳＦ１〜ＳＦ８におけるラウンチクロックとキャプチャクロックとの間におけるローカルスキャンイネーブル信号（ＬＳＭＣ）の信号遷移を容易に制御することができる。このような信号遷移の制御を、Ａｔ Ｓｐｅｅｄにおける制御と称してもよい。

遅延故障テストパタン生成制御回路２００のＯＲ３１のデータ入力端子（Ａ）は、グローバルスキャンイネーブル信号（ＧＳＭＣ）の信号線に接続する。ＯＲ３１のデータ入力端子（Ｂ）は、ＳＦ１のデータ出力端子（Ｑ）に接続する。ＯＲ３１のデータ出力端子（Ｚ）は、ローカルスキャンイネーブル信号（ＬＳＭＣ）の信号線に接続する。

続いて、図２を用いて遅延故障テストパタン生成制御回路２００のＳＦ１をラウンチクロック印加時刻（ＬＣＥ）直前に信号値１となるように設定してテストパタン生成する、つまり、スキュードロード方式テストパタンを生成するタイミングチャートについて説明する。ＳＦ１がＬＣＥ直前に信号値１となるようにとは、ＬＣＥ直前にＳＦ１が信号値１を出力することを示している。

ここで、検出目標とする故障は、図１の遷移遅延故障（ＴＤＦ）がＳＴＦ（Ｓｌｏｗ Ｔｏ Ｆａｌｌ）故障であるとする（以降、目標故障Ｆ１とする）。なお、図２において、目標故障Ｆ１の故障検出に直接影響しない信号は、斜線を用いて示しており、本明細書においてはＸ値として表記している。Ｘ値は、０もしくは１のどちらの値でもとり得る不定値である。また、ＳＦ１のデータ入力端子（Ｄ）の信号値は、グローバルスキャンイネーブル信号（ＧＳＭＣ）と同じ信号値であるため、説明を省略する。

目標故障Ｆ１を検出するためには、ラウンチクロック印加時刻（ＬＣＥ）の直前にＳＦ２のデータ出力端子（Ｑ）の信号値を０、ＳＦ３のデータ出力端子（Ｑ）の信号値を１、ＳＦ４のデータ出力端子（Ｑ）の信号値を１とする必要がある。さらに、キャプチャクロック印加時刻（ＣＣＥ）の直前に、ＳＦ３のデータ出力端子（Ｑ）の信号値を０、ＳＦ４のデータ出力端子（Ｑ）の信号値を１とする必要がある。つまり、ラウンチクロックが印加される前後において、ＳＦ３のデータ出力端子（Ｑ）の値を１から０に遷移させるために、上述した信号値の設定とする必要がある。以降、目標故障Ｆ１を検出するための回路動作を時系列に沿って説明する。

時刻（Ｔ０）から時刻（Ｔ２）まで、及び、時刻（Ｔ５）から時刻（Ｔ７）までは、グローバルスキャンイネーブル信号（ＧＳＭＣ）を１とするスキャンシフトサイクルである。つまり、時刻（Ｔ０）から時刻（Ｔ２）までの間に、ＡＴＰＧを用いて生成したテストパタンの値をスキャンチェーンを用いてＳＦ１〜８に設定する。時刻（Ｔ２）から時刻（Ｔ３）まではＧＳＭＣを０とする外部入力信号供給サイクルである。時刻（Ｔ３）から時刻（Ｔ４）まではラウンチクロックが印加されるラウンチクロックサイクルである。時刻（Ｔ４）から時刻（Ｔ５）まではキャプチャクロックが印加されるキャプチャクロックサイクルである。

時刻（Ｔ０）において、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１２の信号値とは、以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１２（Ｚ））
＝（０，１，１，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ）

時刻（ＣＥ１）においてスキャンシフトクロック信号（ＣＬＫ）が印加された後の時刻（Ｔ１）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１２の信号値は、以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１２（Ｚ））
＝（１，０，１，１，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ）

時刻（Ｔ２）において、グローバルスキャンイネーブル信号（ＧＳＭＣ）は信号値１から信号値０に遷移する。時刻（ＣＥ２）においてスキャンシフトクロック信号（ＣＬＫ）が印加された後の時刻（Ｔ２）と時刻（Ｔ３）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１２の信号値は以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１２（Ｚ））
＝（Ｘ，１，０，１，１，Ｘ，Ｘ，Ｘ，Ｘ，１）

時刻（ＬＣＥ）において、ラウンチクロックが印加された後の時刻（Ｔ４）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１２の信号値は以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１２（Ｚ））
＝（Ｘ，０，１，０，１，１，Ｘ，Ｘ，Ｘ，０）

時刻（ＣＣＥ）において、キャプチャクロックが印加され後の時刻（Ｔ５）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１２の信号値は以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１２（Ｚ）
＝（Ｘ，０，０，Ｘ，Ｘ，０，Ｘ，Ｘ，Ｘ，Ｘ）

本図においては、目標故障Ｆ１の遅延故障（ＳＴＦ）が発生せずに正常に動作する際のタイムチャートを示している。ここで、目標故障Ｆ１の遅延故障（ＳＴＦ）が存在する場合、時刻（ＣＣＥ）のキャプチャクロック印加時にＳＦ５が取り込む信号は、ＳＦ３が遷移する前のＡＮＤ１２の信号値１となり、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１２の信号値とは以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１２（Ｚ））
＝（Ｘ，０，０，Ｘ，Ｘ，１，Ｘ，Ｘ，Ｘ，Ｘ）

時刻（Ｔ５）以降のスキャンシフト動作において、キャプチャサイクルで取り込んだＳＦ５の信号値を、スキャンチェーン（Ｃ１）のスキャンアウト端子（ＳＯＴ）を用いて観測する。ここでは、ＳＦ５の出力値が１である場合に、遅延故障（ＳＴＦ）が発生したと判定することができる。

続いて、図３を用いて遅延故障テストパタン生成制御回路２００のＳＦ１をラウンチクロック印加時刻（ＬＣＥ）直前に信号値０となるように設定してテストパタン生成する、つまり、ブロードサイド方式テストパタンを生成するタイミングチャートについて説明する。

ここで、検出目標とする故障は、図１の遷移遅延故障（ＴＤＦ）がＳＴＦ（Ｓｌｏｗ Ｔｏ Ｆａｌｌ）故障であるとする（以降、目標故障Ｆ２とする）。なお、図３において、目標故障Ｆ２の故障検出に直接影響しない信号は、Ｘ値として表記している。また、ＳＦ１のデータ入力端子（Ｄ）の信号値は、グローバルスキャンイネーブル信号（ＧＳＭＣ）と同じ信号値であるため、説明を省略する。

目標故障Ｆ２を検出するためには、ラウンチクロック印加時刻（ＬＣＥ）の直前にＳＦ６のデータ出力端子（Ｑ）の信号値が０、ＳＦ７のデータ出力端子（Ｑ）もしくはＳＦ８データ出力端子（Ｑ）の信号値が０、ＳＦ３のデータ出力端子（Ｑ）の信号値が１、ＳＦ４のデータ出力端子（Ｑ）の信号値が１とする必要がある。さらに、キャプチャクロック印加時刻（ＣＣＥ）の直前に、ＳＦ３のデータ出力端子（Ｑ）の信号値が０、ＳＦ４のデータ出力端子（Ｑ）の信号値が１である必要がある。つまり、ラウンチクロックが印加される前後において、ＳＦ３のデータ出力端子（Ｑ）の値を１から０に遷移させるために、上述した信号値の設定とする必要がある。以降、目標故障Ｆ２を検出するための回路動作を時系列に沿って説明する。

なお、ここでは、説明の都合上、ラウンチクロック印加時刻（ＬＣＥ）の直前に、ＳＦ８のデータ出力信号（Ｑ）の信号値が０であり、ＳＦ７のデータ出力端子（Ｑ）の信号値はＸであるとする。

時刻（Ｔ０）から時刻（Ｔ７）までの各サイクルの説明は、スキュードロード方式テストパタン生成時の説明と同じである為、省略する。

時刻（Ｔ０）において、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１１及びＡＮＤ１２とＩＮＶ２１の信号値は、以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１１（Ｚ）、ＩＮＶ２１（Ｚ），ＡＮＤ１２（Ｚ））
＝（Ｘ，１，１，Ｘ，０，Ｘ，０，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ）

時刻（ＣＥ１）においてスキャンシフトクロック信号（ＣＬＫ）が印加された後の時刻（Ｔ１）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１１とＡＮＤ１２及びＩＮＶ２１の信号値は、以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１１（Ｚ）、ＩＮＶ２１（Ｚ），ＡＮＤ１２（Ｚ））
＝（０，Ｘ，１，１，Ｘ，０，Ｘ，０，Ｘ，Ｘ，Ｘ，Ｘ）

時刻（Ｔ２）において、グローバルスキャンイネーブル信号（ＧＳＭＣ）は、信号値１から信号値０に遷移する。時刻（ＣＥ２）においてスキャンシフトクロック信号（ＣＬＫ）が印加された後の時刻（Ｔ２）後と時刻（Ｔ３）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１１とＡＮＤ１２及びＩＮＶ２１の信号値は、以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１１（Ｚ）、ＩＮＶ２１（Ｚ），ＡＮＤ１２（Ｚ））
＝（Ｘ，０，Ｘ，１，１，Ｘ，０，Ｘ，０，０，１，１）

時刻（ＬＣＥ）において、ラウンチクロックが印加された後の時刻（Ｔ４）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１１とＡＮＤ１２及びＩＮＶ２１の信号値は、以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１１（Ｚ）、ＩＮＶ２１（Ｚ），ＡＮＤ１２（Ｚ））
＝（Ｘ，０，０，０，１，１，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ，０）

時刻（ＣＣＥ）において、キャプチャクロックが印加された後の時刻（Ｔ５）における、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１１とＡＮＤ１２及びＩＮＶ２１の信号値は、以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１１（Ｚ）、ＩＮＶ２１（Ｚ），ＡＮＤ１２（Ｚ））
＝（Ｘ，０，０，Ｘ，Ｘ，０，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ）

本図においては、目標故障Ｆ２の遅延故障（ＳＴＦ）が発生せずに正常に動作する際のタイムチャートを示している。ここで、目標故障Ｆ２の遅延故障（ＳＴＦ）が存在する場合、時刻（ＣＣＥ）のキャプチャクロック印加時にＳＦ５が取り込む信号は、ＳＦ３が遷移する前のＡＮＤ１２の信号値１となり、スキャンイン信号（ＳＩＮ）と各ＳＦの状態値とＡＮＤ１１とＡＮＤ１２及びＩＮＶ２１の信号値は以下の通りである。

（ＳＩＮ，ＳＦ１（Ｑ），ＳＦ２（Ｑ），ＳＦ３（Ｑ），ＳＦ４（Ｑ），ＳＦ５（Ｑ），ＳＦ６（Ｑ），ＳＦ７（Ｑ），ＳＦ８（Ｑ）、ＡＮＤ１１（Ｚ）、ＩＮＶ２１（Ｚ），ＡＮＤ１２（Ｚ））
＝（Ｘ，０，０，Ｘ，Ｘ，１，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ）

時刻（Ｔ５）以降のスキャンシフト動作において、キャプチャサイクルで取り込んだＳＦ５の信号値は、スキャンチェーン（Ｃ１）のスキャンアウト端子（ＳＯＴ）で観測する。ここでは、ＳＦ５の出力値が１である場合に、遷移遅延故障（ＴＤＦ）において遅延故障（ＳＴＦ）が発生したと判定することができる。

以上説明したように、実施の形態１にかかる遅延故障テストパタン生成制御回路２００におけるＳＦ１を用いることにより、スキュードロード方式及びブロードサイド方式のテストパタンを用いた論理回路２０１のテストを実行することができる。

ここで、実施の形態１においては、クロックドメイン毎にＲＥＳＥＴＢ付きスキャンＦＦ１個と、スキャンＦＦ１個と、ＯＲゲート１個とから構成される遅延故障テストパタン生成制御回路（２００）を回路全体に挿入する。そのため、面積ＯＨは、クロックドメイン数分の遅延故障テストパタン生成制御回路（２００）のみである。多くの場合、クロックドメインは、１００個未満である。

仮に１００万個のＦＦがある回路の場合、本実施形態では、多くとも、（ＲＥＳＥＴＢ付きスキャンＦＦ１個＋スキャンＦＦ１個＋ＯＲゲート）×１００個の面積ＯＨとなる。特許文献１では、（ノーマルＦＦ＋ＯＲゲート）×２００００（全体の２％のＦＦ数）個の面積ＯＨとなる。比較のため、本実施形態と特許文献１に開示されている構成との面積ＯＨをトランジスタ数に置換して考える。リセットバー端子ＲＥＳＥＴＢ付きスキャンＦＦは、４０Ｔｒ、スキャンＦＦは、３８Ｔｒ、ノーマルＦＦは、２８Ｔｒ、ＯＲゲートは、６Ｔｒであると仮定する場合、本実施形態の面積ＯＨは、（４０＋３８＋６）×１００＝８４００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約８０分の１の面積ＯＨで済む。そのため、実施の形態１の構成は、特許文献１に開示されている構成に比べて、大幅に面積ＯＨを小さくすることが出来る効果がある。

また、本実施形態では、ＡＴＰＧツールがスキュードロード方式とブロードサイド方式によるテストパタン生成を１つの目標故障に対する計算処理の中で継続的に試みることができる。つまり、遅延故障テストパタン生成制御回路２００のＳＦ１に設定される初期値、及び、目標故障をテストする際に必要となる遷移値を設定するためにその他のＳＦに設定される初期値に応じて、スキューロード方式にかかるテストを実行するか、ブロードサイド方式にかかるテストを実行するかを選択することができる。そのため、ＡＴＰＧツールを用いてテストパタンを生成する際に、それぞれのＳＦに設定する初期値を変化させることにより、スキュードロード方式にかかるテスト方式とブロードサイド方式にかかるテスト方式とを含むテストパタンを生成することができる。

例えば、任意の箇所における遅延故障テストのテストパタンを生成する際に、スキュードロード方式におけるテストパタンを生成できない場合に、それぞれのＳＦの値を変更することによりブロードサイド方式におけるテストパタンを生成することも可能となる。これにより、目標故障を検出できるテストパタンを生成できる確率が高まることで、遅延故障検出率が向上する効果もある。

ここで、スキュードロード方式におけるテストパタンを生成できない場合について説明する。図１において、検出目標とする故障は、遷移遅延故障（ＴＤＦ）をＳＴＲ（Ｓｌｏｗ Ｔｏ Ｒｉｚｅ）故障とし、当該ＳＴＲ故障を検出目標とするときの動作を考える。（以降、目標故障Ｆ３とする。）

目標故障Ｆ３を検出する為には、ＡＮＤ１２のデータ出力端子（Ｚ）にＳＴＲ故障を伝搬させる必要がある。その為、ＳＦ３のデータ出力端子（Ｑ）の信号値には、ラウンチクロック印加前後に信号値０から信号値１への遷移を引き起こす値を設定する必要がある。さらに、ラウンチクロック印加後にＳＦ４（Ｑ）の信号値は、１になる必要がある。

ＡＴＰＧツールが、ＳＦ１のデータ出力信号（Ｑ）の信号値を１に設定し、スキュードロード方式によるテストパタン生成を行う場合、ラウンチクロック印加時に各ＳＦに取り込む信号はスキャンイン端子（ＳＩ）から取り込む。その為、ＡＮＤ１２のデータ入力端子（Ｂ）をドライブするＳＦ４が取り込む信号値は、ＳＦ４のスキャンイン端子（ＳＩ）が接続するＳＦ３のデータ出力信号（Ｑ）の信号値を取り込む。ラウンチクロック印加前のＳＦ３のデータ出力信号（Ｑ）の信号値は０である為、ラウンチクロック印加後のＳＦ４のデータ出力信号（Ｑ）の信号値は、０となる。ラウンチクロック印加後のスキャンＦＦ（ＳＦ４）のデータ出力信号（Ｑ）の信号値が０となる場合、ＡＮＤ１２のデータ入力端子（Ｂ）端子は、０値となる為、目標故障Ｆ３のＳＴＲ故障をＡＮＤ１２のデータ出力端子（Ｚ）側に伝搬させることができない。その為、ＡＴＰＧツールは、目標故障Ｆ３のＳＴＲ故障をスキュードロード方式のテストパタンで検出することはできないと判断する。

そこで、ＡＴＰＧツールは、ＳＦ１のデータ出力端子（Ｑ）の信号値を０に設定し、ブロードサイド方式によるテストパタン生成を試みる。この場合、ラウンチクロック印加時に各ＳＦに取り込む信号は、データ入力端子（Ｄ）から取り込まれる。ＳＦ３とＳＦ４とのデータ入力端子（Ｄ）への信号値は、それぞれＳＦ７、ＳＦ８及びＳＦ６を用いて決定することができる。ＡＴＰＧツールは、ラウンチクロック印加前に（ＳＦ３，ＳＦ６，ＳＦ７，ＳＦ８）の信号値をそれぞれ（０，０，１，１）に設定することができる。そのため、ラウンチクロック印加前にそれぞれ（０，Ｘ）であったスキャンＦＦ（ＳＦ３、ＳＦ４）のデータ出力端子（Ｑ）の信号値をそれぞれラウンチクロック印加後に（１，１）に設定することができる。これにより、ＡＮＤ１２のデータ出力端子（Ｚ）に目標故障Ｆ３のＳＴＲ故障を伝搬させることができる。よって、ＳＦ５のデータ入力端子（Ｄ）が、目標故障Ｆ３のＳＴＲ故障を取り込むことが可能となり、スキュードロード方式では検出できない遅延故障をブロードサイド方式で検出できるようになる。特に、ＡＴＰＧの初期の段階でより多くの遅延故障を検出できることにより、少ないテストパタン数で高い遅延故障検出率を得ることが、可能となる。

（実施の形態２）
続いて、図４を用いて実施の形態２にかかる遅延故障テストパタン生成制御回路２０４の構成例について説明する。

遅延故障テストパタン生成制御回路２０４は、遅延故障テストパタン生成制御回路２００のＳＦ２を、スキャンＦＦからノーマルＦＦ（ＮＦ４１）に置き換えた構成である。

ＮＦ４１のデータ入力端子（Ｄ）は、ＳＦ１のデータ出力端子Ｑに接続する。ＮＦ４１のクロック端子（ＣＬＫ）は、外部クロック信号（ＣＬＫ）の信号線に接続する。ＮＦ４１のデータ出力端子（Ｑ）は、論理回路２０１のスキャンチェーン（Ｃ１）に接続する。

遅延故障テストパタン生成制御回路２０４のその他の回路構成は、図１記載の遅延故障テストパタン生成制御回路２００と同じであるため、説明を省略する。また、論理回路２０１の回路構成、及び、マルチプレクサタイプのスキャンＦＦ２０２の回路構成は、図１と同じであるため、説明を省略する。

さらに、遅延故障テストパタン生成制御回路２０４は、図２及び図３のタイミングチャート図と同じ動作をするため、動作についての詳細な説明を省略する。

実施の形態２ではクロックドメイン毎にＲＥＳＥＴＢ付きスキャンＦＦ（ＳＦ１）１個とノーマルＦＦ（ＮＦ４１）１個と、ＯＲゲート１個とから構成される遅延故障テストパタン生成制御回路２０４を回路全体に挿入する。そのため、面積ＯＨは、クロックドメイン数分の遅延故障テストパタン生成制御回路２０４のみである。

実施の形態２においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０４をトランジスタ数に換算する。遅延故障テストパタン生成制御回路２０４を１００個挿入した場合の面積ＯＨは、（リセットバー端子ＲＥＳＥＴＢ付きスキャンＦＦ＋ノーマルＦＦ＋ＯＲゲート）×１００個＝（４０＋２８＋６）×１００＝７４００Ｔｒとなり、特許文献１に開示されている構成の面積ＯＨは（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約９０分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。また、本実施の形態２における面積ＯＨは、実施の形態１と比較してもさらに面積ＯＨを削減できるという効果がある。

（実施の形態３）
続いて、図５Ａ及び図５Ｂを用いて実施の形態３にかかる遅延故障テストパタン生成制御回路２０５と、遅延故障テストパタン生成制御回路２０５によって制御される論理回路２０３との構成例について説明する。

遅延故障テストパタン生成制御回路２０５は、遅延故障テストパタン生成制御回路２００のＳＦ２を取り除いた構成である。遅延故障テストパタン生成制御回路２０５のＳＦ１のデータ出力端子（Ｑ）は、論理回路２０３のＳＦ２Ｂのスキャンイン端子（ＳＩ）に接続する。遅延故障テストパタン生成制御回路２０５のその他の回路構成は、図１記載の遅延故障テストパタン生成制御回路２００と同じであるため、説明を省略する。

論理回路２０３は、論理回路２０１と比較して、スキャンチェーン（Ｃ１）上のＳＦ３のファンイン側にユーザー回路部の一部としてスキャンＦＦ（ＳＦ２Ｂ）が追加されている。ＳＦ２Ｂのデータ出力端子（Ｑ）は、ＳＦ３のスキャンイン端子（ＳＩ）に接続する。ＳＦ２Ｂのスキャンイネーブル端子（ＳＭＣ）は、遅延故障テストパタン生成制御回路２０５が出力するローカルスキャンイネーブル信号（ＬＳＭＣ）の信号線に接続する。ＳＦ２Ｂのクロック端子（ＣＬＫ）は、外部クロック端子（ＣＬＫ）の信号線に接続する。また、マルチプレクサタイプＳＦ２０２の回路構成は、図１と同じであるため、説明を省略する。

遅延故障テストパタン生成制御回路２０５は、図２及び図３に示すタイミングチャートと同様の動作をする。そのため、図５の回路動作について詳細な説明を省略する。但し、図２及び図３のタイミングチャートのＳＦ２（Ｑ）は、ＳＦ２Ｂ（Ｑ）と読み替える。

本第３の実施形態ではクロックドメイン毎にＲＥＳＥＴＢ付きスキャンＦＦ１個とＯＲゲート１個から構成される遅延故障テストパタン生成制御回路２０５を回路全体に挿入するため、面積ＯＨは、クロックドメイン数分の遅延故障テストパタン生成制御回路２０５のみである。

実施の形態３においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路（２０４）をトランジスタ数に換算する。遅延故障テストパタン生成制御回路２０５を１００個挿入した場合の面積ＯＨは、（リセットバー端子ＲＥＳＥＴＢ付きスキャンＦＦ＋ＯＲゲート）×１００個＝（４０＋６）×１００＝４６００Ｔｒとなる。特許文献１に開示されている構成の面積ＯＨは、（２８＋６）＊２００００＝６８００００Ｔｒとなる。そのため、本実施形態は特許文献１に開示されている構成の約１５０分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。さらに、実施の形態１及び２と比較しても面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２０５では、スキュードロード方式テストパタン生成時のトグル値設定用ＳＦ２やＮＦ２が存在しない。そのため、実施の形態１及び２と比較した場合スキュードロード方式の遅延故障検出率が低下する可能性がある。しかし、ＡＴＰＧを用いてテストパタンを生成する際に、ＳＦ１に設定される信号値に応じてブロードサイド方式によるテストパタンを生成する補完機能が動作する。これにより、最終的な遅延故障検出率は向上する効果もある。

また、実施の形態３において、論理回路２０３にＳＦ２Ｂを設ける構成について説明したが、ＳＦ２Ｂを設けない構成としても同様の効果を得ることができる。

（実施の形態４）
続いて、図６を用いて実施の形態４にかかる遅延故障テストパタン生成制御回路２０６と、遅延故障テストパタン生成制御回路２０６によって制御される論理回路２０３の構成例について説明する。

遅延故障テストパタン生成制御回路２０６は、遅延故障テストパタン生成制御回路２００のＳＦ１とＳＦ２とを取り除いた構成となっている。さらに、遅延故障テストパタン生成制御回路２０６は、スキュードロード動作時に、ラウンチクロックが動作する時点のローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移動作を発生させるノーマルＦＦ（ＮＦ５１）と、キャプチャクロックが動作する時点のローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移動作を発生させるスキャンＦＦ（ＳＦ１Ｂ）が追加された構成である。ＳＦ１Ｂは、キャプチャクロック時にローカルスキャンイネーブル信号（ＬＳＭＣ）を遷移させるキャプチャクロック時スキャンイネーブル制御部に対応する。

遅延故障テストパタン生成制御回路２０６のＳＦ１Ｂのデータ出力端子（Ｑ）は、ＮＦ５１のデータ入力端子（Ｄ）に接続する。ＮＦ５１のデータ出力端子（Ｑ）は、ＯＲ３１のデータ入力端子（Ｂ）と論理回路２０３のＳＦ２Ｂのスキャンイン端子（ＳＩ）に接続する。遅延故障テストパタン生成制御回路２０６に入力されるグローバルスキャンイネーブル信号（ＧＳＭＣ）は、ＳＦ１Ｂのデータ端子（Ｄ）とスキャンイネーブル端子（ＳＭＣ）とＯＲ３１のデータ入力端子（Ａ）に接続する。スキャンチェーンのスキャンイン信号（ＳＩＮ）はＳＦ１Ｂのスキャンイン端子（ＳＩ）に接続する。テストイネーブル信号（ＴＥ）はＮＦ５１のリセットバー端子（ＲＥＳＥＴＢ）に接続する。遅延故障テストパタン生成制御回路２０６に入るクロック信号（ＣＬＫ）はＳＦ１Ｂのクロック端子（ＣＬＫ）とＮＦ５１のクロック端子（ＣＬＫ）とに接続する。ＯＲ３１のデータ出力端子（Ｚ）は、ローカルスキャンイネーブル信号（ＬＳＭＣ）となり、論理回路２０３に供給される。

なお、マルチプレクサタイプＳＦ２０２の回路構成は、図１と同じであるため、説明を省略する。同様に、論理回路２０３の回路構成は、図５と同じである為、説明を省略する。

図７は、遅延故障テストパタン生成制御回路２０６のＬＳＭＣ信号が図３と同じ波形を出力する時の波形図である。遅延故障テストパタン生成制御回路２０６は、時刻（Ｔ１）と時刻（Ｔ２）とにおけるＳＦ１Ｂのデータ出力信号（Ｑ）の信号値が０となる。この時、時刻（ＬＣＥ）と時刻（ＣＣＥ）においてそれぞれラウンチクロックとキャプチャクロックが印加される前の時刻（Ｔ３）と時刻（Ｔ４）において、ＮＦ５１のデータ出力信号（Ｑ）の信号値が０となる。そのため、時刻（Ｔ２）から時刻（Ｔ５）のキャプチャサイクル期間でローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値が０となる。なお、ＳＦ２Ｂ以降のスキャンＦＦの動作については、説明を省略する。

図８は、遅延故障テストパタン生成制御回路２０６のＬＳＭＣ信号が図２と同じ波形を出力する時の波形図である。時刻（Ｔ１）におけるＳＦ１Ｂのデータ出力信号（Ｑ）の信号値が１となり、時刻（Ｔ２）におけるＳＦ１Ｂのデータ出力信号（Ｑ）の信号値が０になる場合について説明する。この場合、時刻（ＬＣＥ）においてラウンチクロックが印加される前の時刻（Ｔ３）において、ＮＦ５１のデータ出力信号（Ｑ）の信号値が１となる。さらに、時刻（ＣＣＥ）においてキャプチャクロックが印加される前の時刻（Ｔ４）において、ＮＦ５１のデータ出力信号（Ｑ）の信号値が０となる。そのため、時刻（ＬＣＥ）から時刻（Ｔ５）の期間でローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値が０となる。なお、ＳＦ２Ｂ以降のスキャンＦＦの動作については、説明を省略する。

図９は、時刻（Ｔ１）と時刻（Ｔ２）とにおけるＳＦ１Ｂのデータ出力信号（Ｑ）の信号値が１となる場合について示している。この場合、時刻（ＬＣＥ）と時刻（ＣＣＥ）においてそれぞれラウンチクロックとキャプチャクロックが印加される前の時刻（Ｔ３）と時刻（Ｔ４）において、ＮＦ５１のデータ出力信号（Ｑ）の信号値が１となる。そのため、時刻（Ｔ４）においては、ローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値が１となり、時刻（ＣＣＥ）から時刻（Ｔ５）の期間でのみローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値が０となる。更に、時刻（Ｔ５）において、グローバルスキャンイネーブル信号（ＧＳＭＣ）が１に戻る為、ローカルスキャンイネーブル信号（ＬＳＭＣ）も１に戻る。このため、全てのクロック印加時刻（ＣＥ１、ＣＥ２，ＬＣＤ，ＣＣＥ，ＣＥ３、ＣＥ４）において、全てのＳＦのスキャンイネーブル信号は１となる。これにより、時刻（Ｔ０）から時刻（Ｔ７）の期間で、ＳＦ１ＢからＳＦ８の全てのＳＦがシフトレジスタ動作を行う。

実施の形態１から３においては、ＳＦ１が、スキュードロード方式かブロードサイド方式を決定する役割と、スキュードロード方式とブロードサイド方式時のローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移信号を生成する役割を担っている。これに対して、実施の形態４においては、スキュードロード方式時のラウンチクロック時のローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移信号を生成する役割はＮＦ５１になるという違いがある。

さらに、実施の形態４では、ＳＦ１Ｂが、キャプチャクロック時のローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移信号を生成するという点が、実施の形態１から３と異なる。

ここで、実施の形態４においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０６をトランジスタ数に換算する。リセットバー端子ＲＥＳＥＴＢ付ノーマルＦＦのトランジスタ数は、３０Ｔｒとし、その他は実施例１の条件と同じとすると、本実施形態の面積ＯＨは、（３８＋３０＋６）×１００＝７４００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の９０分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２０６では、キャプチャ時のローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値を１にすることで、スキャンＦＦがキャプチャ時にスキャンチェーン上から信号値を取り込むことが出来る。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンＦＦがユーザー論理、つまりＡＮＤ１１等の組み合わせ回路からＸ値を取り込む場合、圧縮回路にＸ値が伝搬して故障検出率が下がることがある。キャプチャ時の信号値をスキャンチェーン上から取り込むことにより、スキャンＦＦがＸ値を取り込むことを抑制し、スキャン圧縮回路にＸ値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路２０６は、遅延故障テストパタン生成制御回路２００と比較して、最終的な遅延故障検出率が向上する効果もある。

（実施の形態５）
続いて、図１０Ａを用いて実施の形態５にかかる遅延故障テストパタン生成制御回路２０７の構成例について説明する。

遅延故障テストパタン生成制御回路２０７は、遅延故障テストパタン生成制御回路２０６に、スキャンＦＦ（ＳＦ６１）、インバーター（ＩＮＶ６２）、ＯＲゲート（ＯＲ６３）、ＮＡＮＤゲート（ＮＡＮＤ６４）、及びクロックゲーティングセル（ＣＧＣ６５）が追加された構成である。ＳＦ１Ｂは、キャプチャクロック時にローカルスキャンイネーブル信号（ＬＳＭＣ）を遷移させるキャプチャクロック時スキャンイネーブル制御部に対応する。さらに、ＳＦ１Ｂは、キャプチャクロック時にゲーテッドクロック信号（ＧＣＬＫ）を出力させるキャプチャクロック出力制御部に対応する。ＳＦ６１は、ラウンチクロック時にゲーテッドクロック信号（ＧＣＬＫ）を出力させるラウンチクロック出力制御部に対応する。ＩＮＶ６２は、キャプチャクロック時にローカルスキャンイネーブル信号（ＬＳＭＣ）が０である場合、つまり、スキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）がキャプチャクロック時にスキャンＦＦのＤ端子から信号を取り込む場合は、強制的にゲーテッドクロック信号（ＧＣＬＫ）を出力させるために必要となる制御信号を生成する。ＯＲ６３はシフトサイクル時にゲーテッドクロック信号（ＧＣＬＫ）を出力させる制御部に対応する。ＮＡＮＤ６４はキャプチャクロック時にＳＦ１ＢとＮＦ５１がそれぞれ０、１という状態値となっている場合、つまり、スキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）がキャプチャクロック時にスキャンＦＦのＳＩ端子から信号を取り込む状態になっている場合は、強制的にゲーテッドクロック信号（ＧＣＬＫ）を停止させるキャプチャクロック停止制御部に対応する。

遅延故障テストパタン生成制御回路２０７のＳＦ１Ｂのデータ出力端子（Ｑ）は、ＮＦ５１のデータ入力端子（Ｄ）とＩＮＶ６２の入力端子とに接続する。ＮＦ５１のデータ出力端子（Ｑ）は、ＯＲ３１のデータ入力端子（Ｂ）とＮＡＮＤ６４のデータ入力端子（Ａ）とＳＦ６１のスキャン入力端子（ＳＩ）とに接続する。ＳＦ６１のデータ出力端子（Ｑ）は、ＯＲ６３のデータ入力端子（Ｂ）に接続する。さらに、ＳＦ６１から出力される信号は、遅延故障テストパタン生成制御回路２０７のスキャンアウト信号（ＳＯＴ）となり論理回路２０３に供給される。ＯＲ６３のデータ出力端子（Ｚ）はＣＧＣ６５のスキャンイネーブル端子（ＳＭＣ）に接続する。ＮＡＮＤ６４のデータ出力端子（Ｚ）は、ＣＧＣ６５のクロックイネーブル端子（ＣＥＮ）に接続する。ＩＮＶ６２の出力端子はＳＦ６１のデータ入力端子（Ｄ）とＮＡＮＤ６４のデータ入力端子（Ｂ）とに接続する。スキャンチェーンのスキャンイン信号（ＳＩＮ）は、ＳＦ１Ｂのスキャンイン端子（ＳＩ）に接続する。テストイネーブル信号（ＴＥ）は、ＮＦ５１のリセットバー端子（ＲＥＳＥＴＢ）とＳＦ６１のリセットバー端子（ＲＥＳＥＴＢ）とに接続する。遅延故障テストパタン生成制御回路２０７に入るクロック信号（ＣＬＫ）は、ＳＦ１Ｂのクロック端子（ＣＬＫ）とＮＦ５１のクロック端子（ＣＬＫ）とＳＦ６１のクロック端子（ＣＬＫ）とＣＧＣ６５のクロック端子（ＣＬＫ）とに接続する。遅延故障テストパタン生成制御回路２０７に入るグローバルスキャンイネーブル信号（ＧＳＭＣ）は、ＳＦ１Ｂのデータ入力端子（Ｄ）とスキャンイネーブル端子（ＳＭＣ）とＳＦ６１のスキャンイネーブル端子（ＳＭＣ）とＯＲ３１のデータ入力端子（Ａ）とＯＲ６３のデータ入力端子（Ａ）とに接続する。ＯＲ３１のデータ出力端子（Ｚ）から出力される信号は、ローカルスキャンイネーブル信号（ＬＳＭＣ）となり、論理回路２０３に供給される。ＣＧＣ６５のゲーテッドクロック端子（ＧＣＬＫ）から出力される信号は、ゲーテッドクロック信号（ＧＣＬＫ）となり、論理回路２０３に供給される。

続いて、図１０Ｂを用いて、クロックゲーティングセル（ＣＧＣ６５）の回路構成を説明する。クロックゲーティングセル（ＣＧＣ６５）の回路構成は、ＯＲゲート（ＯＲ６６）とラッチ（ＬＡＴ６７）とＡＮＤゲート（ＡＮＤ６８）とで構成される。ＣＧＣ６５のスキャンイネーブル端子（ＳＭＣ）は、ＯＲ６６のデータ入力端子（Ａ）に接続する。ＣＧＣ６５のクロックイネーブル端子（ＣＥＮ）は、ＯＲ６６のデータ入力端子（Ｂ）に接続する。ＯＲ６６のデータ出力端子（Ｚ）は、ＬＡＴ６７のデータ入力端子（Ｄ）に接続する。ＬＡＴ６７のデータ出力端子（Ｑ）は、ＡＮＤ６８のデータ入力端子（Ａ）に接続する。ＡＮＤ６８のデータ出力端子（Ｚ）は、ＣＧＣ６５のゲーテッドクロック端子（ＧＣＬＫ）に接続する。ＣＧＣ６５のクロック端子（ＣＬＫ）は、ＬＡＴ６８のゲートバー端子（ＧＢ）とＡＮＤ６８のデータ入力端子（Ｂ）に接続する。

続いて、図１０Ｃを用いて実施の形態５にかかる遅延故障テストパタン生成制御回路２０７のブロック図を説明する。グローバルスキャンイネーブル信号（ＧＳＭＣ）は、キャプチャクロック時スキャンイネーブル制御部３０１とスキャンイネーブル信号出力部３０３とキャプチャクロック時ゲーテッドクロック制御部３０４とに供給される。テストイネーブル信号（ＴＥ）は、テストパタン生成方式制御部３０２とキャプチャクロック時ゲーテッドクロック制御部３０４とに供給される。外部クロック信号（ＣＬＫ）は、キャプチャクロック時スキャンイネーブル制御部３０１とテストパタン生成方式制御部３０２とキャプチャクロック時ゲーテッドクロック制御部３０４とに供給される。キャプチャクロック時スキャンイネーブル制御部３０１の出力信号は、テストパタン生成方式制御部３０２とキャプチャクロック時ゲーテッドクロック制御部３０４とに供給される。テストパタン生成方式制御部３０２の出力信号は、スキャンイネーブル信号出力部３０３とキャプチャクロック時ゲーテッドクロック制御部３０４に供給される。スキャンイネーブル信号出力部３０３の出力信号は、ローカルスキャンイネーブル信号（ＬＳＭＣ）として出力される。キャプチャクロック時ゲーテッドクロック制御部３０４の出力信号は、ゲーテッドクロック信号（ＧＣＬＫ）として出力される。キャプチャクロック時スキャンイネーブル制御部３０１は、ＳＦ１Ｂで構成され、テストパタン生成方式制御部３０２は、ＮＦ５１で構成され、スキャンイネーブル信号出力部３０３は、ＯＲ３１で構成され、キャプチャクロック時ゲーテッドクロック制御部３０４は、ＩＮＶ６２とＮＦ６１とＯＲ６３とＮＡＮＤ６４とＣＧＣ６５とで構成される。なお、遅延故障テストパタン生成制御回路２０７には、ＳＩＮ端子とＳＯＴ端子とを始点と終点とするスキャンチェーン構成もあるがここでの説明は省略する。

なお、マルチプレクサタイプＳＦ２０２の回路構成は、図１Ｃと同じであるため、説明を省略する。同様に、論理回路２０３の回路構成は、図５Ｂと同じである為、説明を省略する。

図１１は、遅延故障テストパタン生成制御回路２０７のＬＳＭＣ信号が図９と同じ波形を出力する時の波形図である。図９との違いは、遅延故障テストパタン生成制御回路２０７の出力信号であるゲーテッドクロック信号（ＧＣＬＫ）の波形を追加しているところである。遅延故障テストパタン生成制御回路２０７のゲーテッドクロック信号（ＧＣＬＫ）以外の他の信号（ＣＬＫからＮＦ５１までの信号）の波形は、図９と同じである為、説明は省略する。時刻（Ｔ３）において、ＳＦ１ＢとＮＦ５１の状態値がそれぞれ１と１である場合、時刻（Ｔ４）では、ＳＦ１ＢとＮＦ５１の状態値がそれぞれ０と１となり、更に、ＳＦ６１の状態値が０となる。その為、テストイネーブル信号（ＴＥ）が１である場合、時刻（Ｔ４）ではＯＲ６３とＮＡＮＤ６４のデータ出力端子はそれぞれ、０と０となる。その為、時刻（ＣＣＥ）において、ＣＧＣ６５は、遅延故障テストパタン生成制御回路２０７のクロック信号（ＣＬＫ）を出力することができず、エリア１１０に示すように、遅延故障テストパタン生成制御回路２０７のゲーテッドクロック端子（ＧＣＬＫ）からは、キャプチャクロック信号を、論理回路２０３に供給することができない。ＳＦ６１は、時刻（ＬＣＥ）において、ＳＦ１Ｂの時刻（Ｔ３）の信号値１がＩＮＶ６２によって反転された信号値０を取り込む。ＳＦ６１は、時刻（ＣＣＥ）においても、同様に動作して信号値１を取り込む。ＳＦ６１は、時刻（ＣＥ３）では時刻（Ｔ５）におけるＮＦ５１の信号値０を取り込む。論理回路２０３のＳＦ２Ｂは、時刻（ＣＥ３）で時刻（Ｔ５）におけるＳＦ６１の信号値１を取り込む。時刻（Ｔ５）以降はスキャンシフト動作となるため、ＳＦ６１からＳＦ７までのスキャンシフト動作説明は省略する。

実施の形態４においては、ＳＦ１Ｂ及びＮＦ５１は、ラウンチクロック時とキャプチャクロック時とにローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移信号を生成する役割を担っている。これに対して、実施の形態５においては、キャプチャクロック時に論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）のＳＩ端子からの信号取り込みが発生するようなローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移が発生する場合は、ＣＧＣ６５がキャプチャクロック信号を論理回路２０３に供給させない制御を行うという違いがある。

ここで、実施の形態５においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０７をトランジスタ数に換算する。インバーターのトランジスタ数は２Ｔｒとし、２入力ＮＡＮＤゲートのＴｒ数は４Ｔｒ、クロックゲーティングセルのトランジスタ数を２０Ｔｒとし、その他は実施例１の条件と同じにすると、本実施形態の面積ＯＨは、（３８＋３０＋４０＋２＋６＋６＋４＋２０）×１００＝１４６００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約４６分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２０７では、実施の形態４と同様に、キャプチャ時のローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値を１にすることで、スキャンＦＦがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンＦＦがユーザー論理、つまりＡＮＤ１１等の組み合わせ回路からＸ値を取り込む場合、圧縮回路にＸ値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンＦＦがＸ値を取り込むことを抑制し、スキャン圧縮回路にＸ値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路２０７は、遅延故障テストパタン生成制御回路２００と比較して、最終的な遅延故障検出率が向上する効果もある。

更に、実施の形態５では、キャプチャクロック時の論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）のＳＩ端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのＡｔＳｐｅｅｄ転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。

（実施の形態６）
続いて、図１２を用いて実施の形態６にかかる、論理回路２０３を制御するために用いられる遅延故障テストパタン生成制御回路２０８と、クロックゲーティングセル（ＣＧＣ７２）及びスキャンＦＦ（ＳＦ７１）を含む論理回路７３と、ＡＮＤ７０との構成例について説明する。

遅延故障テストパタン生成制御回路２０８は、遅延故障テストパタン生成制御回路２０７からクロックゲーティングセル（ＣＧＣ６５）を削除し、ＳＦ６１のデータ入力端子をＧＳＭＣと接続した構成である。クロックゲーティングセル（ＣＧＣ６５）とＳＦ６１のデータ入力端子の接続先以外の構成は、遅延故障テストパタン生成制御回路２０７と同じである為、遅延故障テストパタン生成制御回路２０８の構成に関する説明は省略する。

遅延故障テストパタン生成制御回路２０８のＯＲ３１のデータ出力端子（Ｚ）は、論理回路２０３のＳＦ１〜８、ＳＦ２Ｂのスキャンイネーブル端子（ＳＭＣ）に接続する。遅延故障テストパタン生成制御回路２０８のＯＲ６３のデータ出力端子（Ｚ）は、ＣＧＣ７２のスキャンイネーブル端子（ＳＭＣ）に接続する。遅延故障テストパタン生成制御回路２０８のＮＡＮＤ６４のデータ出力端子（Ｚ）は、ＡＮＤ７０のデータ入力端子（Ａ）に接続する。ＡＮＤ７０のデータ出力端子（Ｚ）は、ＣＧＣ７２のクロックイネーブル端子（ＣＥＮ）に接続する。論理回路７３のＳＦ７１のデータ出力端子はＡＮＤ７０のデータ入力端子（Ｂ）と論理回路７３の他のスキャンＦＦのスキャン入力端子とに接続する。ＳＦ７１のデータ入力端子（Ｄ）とスキャン入力端子（ＳＩ）とは、論理回路７３の他の論理ゲートと接続するが、説明は省略する。論理回路７３のＳＦ７１のスキャンイネーブル端子（ＳＭＣ）には、遅延故障テストパタン生成制御回路２０８に供給されるＧＳＭＣ信号が供給される。論理回路７３のＳＦ７１とＣＧＣ７２のクロック端子（ＣＬＫ）とには、遅延故障テストパタン生成制御回路２０８に供給される同じクロック信号ＣＬＫが供給される。論理回路７３のＣＧＣ７２のゲーテッドクロック端子（ＧＣＬＫ）は、論理回路２０３のＳＦ１〜８、ＳＦ２Ｂのクロック端子（ＣＬＫ）に接続する。

遅延故障テストパタン生成制御回路２０８は、遅延故障テストパタン生成制御回路２０７で内部に保有していたクロックゲーティングセルＣＧＣ６５の代わりに、論理回路７３に予め備わっているクロックゲーティングセルＣＧＣ７２と新規に追加するＡＮＤ７０を組み合わせることで、遅延故障テストパタン生成制御回路２０７と同じ機能を実現する。

なお、クロックゲーティングセルＣＧＣ７２の回路構成は、クロックゲーティングセルＣＧＣ６５と同じである為、説明は省略する。また、ＳＦは、１例としてマルチプレクサタイプでよく、マルチプレクサタイプＳＦ２０２の回路構成は、図１Ｂと同じであるため、説明を省略する。同様に、論理回路２０３の回路構成は、図５Ｂと同じである為、説明を省略する。

遅延故障テストパタン生成制御回路２０８の動作は、ＡＮＤ７０とＣＧＣ７２の動作を伴うことで、図１１に記載する遅延故障テストパタン生成制御回路２０７の動作と同じになるため、説明は省略する。

ここで、実施の形態６においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０７をトランジスタ数に換算する。実施の形態６では、遅延故障テストパタン生成制御回路２０８とＡＮＤ７０がセットで構成されるとみなす。インバーターのトランジスタ数は、２Ｔｒとし、２入力ＮＡＮＤゲートのＴｒ数は４Ｔｒとし、その他は実施例１の条件と同じにすると、本実施形態の面積ＯＨは、（３８＋３０＋４０＋２＋６＋６＋４＋６）×１００＝１３２００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約５１分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２０８では、実施の形態５と同様に、キャプチャ時のローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値を１にすることで、スキャンＦＦがキャプチャ時にデータ入力端子からデータを取り込むキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンＦＦがユーザー論理、つまりＡＮＤ１１等の組み合わせ回路からＸ値を取り込む場合、圧縮回路にＸ値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンＦＦがＸ値を取り込むことを抑制し、スキャン圧縮回路にＸ値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路２０８は、遅延故障テストパタン生成制御回路２００と比較して、最終的な遅延故障検出率が向上する効果もある。

更に、実施の形態６では、実施の形態５と同様にキャプチャクロック時の論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）のＳＩ端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのＡｔＳｐｅｅｄ転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。

更に、実施の形態６では、既存回路のクロックライン上に遅延故障テストパタン生成制御回路２０８を挿入しないため、クロックライン上のスキュー増加を抑制できる効果もある。

（実施の形態７）
続いて、図１３を用いて実施の形態７にかかる、論理回路２０３を制御するために用いられる遅延故障テストパタン生成制御回路２０９と、遅延故障テストパタン生成制御回路２０９によって制御される論理回路７３と、ＡＮＤゲート（ＡＮＤ７０）との構成例について説明する。

遅延故障テストパタン生成制御回路２０９は、遅延故障テストパタン生成制御回路２０８に、ＡＮＤゲート（ＡＮＤ８１）、ＮＯＲゲート（ＮＯＲ８２）が追加され、スキャンＦＦ（ＳＦ６１）がノーマルＦＦ（ＮＦ８０）に置換され、２入力ＯＲゲート（ＯＲ６３）が３入力ＯＲゲート（ＯＲ８３）に置換された構成である。ＳＦ１Ｂは、キャプチャクロック時にローカルスキャンイネーブル信号（ＬＳＭＣ）を遷移させるキャプチャクロック時スキャンイネーブル制御部とキャプチャクロック時にゲーテッドクロック信号（ＧＣＬＫ）を出力させるキャプチャクロック出力制御部とに対応する。ＮＦ８０は、ラウンチクロック時にゲーテッドクロック信号（ＧＣＬＫ）を出力させるラウンチクロック出力制御部に対応する。ＩＮＶ６２は、キャプチャクロック時にローカルスキャンイネーブル信号（ＬＳＭＣ）が０である場合、つまり、スキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）がキャプチャクロック時にスキャンＦＦのＤ端子から信号を取り込む場合は、強制的にゲーテッドクロック信号（ＧＣＬＫ）を出力させるために必要となる制御信号を生成する。ＯＲ８３は、シフトサイクル時にゲーテッドクロック信号（ＧＣＬＫ）を出力させる制御部に対応する。ＮＡＮＤ６４は、キャプチャクロック時にＳＦ１ＢとＮＦ５１がそれぞれ０、１という状態値となっている場合、つまり、スキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）がキャプチャクロック時にスキャンＦＦのＳＩ端子から信号を取り込む状態になっている場合は、強制的にゲーテッドクロック信号（ＧＣＬＫ）を停止させるキャプチャクロック停止制御部に対応する

遅延故障テストパタン生成制御回路２０９のＳＦ１Ｂのデータ出力端子（Ｑ）は、ＮＦ５１のデータ入力端子（Ｄ）とＮＯＲ８２のデータ入力端子（Ａ）とＩＮＶ６２の入力端子に接続する。ＮＦ５１のデータ出力端子（Ｑ）は、ＯＲ３１のデータ入力端子（Ｂ）とＮＡＮＤ６４のデータ入力端子（Ａ）と遅延故障テストパタン生成制御回路２０９のスキャンアウト信号（ＳＯＴ）となり論理回路２０３に供給される。ＯＲ８３のデータ出力端子（Ｚ）は、ＣＧＣ７２のスキャンイネーブル端子（ＳＭＣ）に接続する。ＮＡＮＤ６４のデータ出力端子（Ｚ）は、ＡＮＤ７０のデータ入力端子（Ａ）に接続する。ＡＮＤ７０のデータ出力端子（Ｚ）は、ＣＧＣ７２のクロックイネーブル端子（ＣＥＮ）に接続する。ＩＮＶ６２の出力端子は、ＮＡＮＤ６４のデータ入力端子（Ｂ）に接続する。スキャンチェーンのスキャンイン信号（ＳＩＮ）は、ＳＦ１Ｂのスキャンイン端子（ＳＩ）に接続する。テストイネーブル信号（ＴＥ）は、ＮＦ５１のリセットバー端子（ＲＥＳＥＴＢ）とＡＮＤ８１のデータ入力端子（Ｂ）に接続する。遅延故障テストパタン生成制御回路２０９の遅延故障テストモード信号（ＴＤＦＭＯＤＥ）は、縮退故障テストパタン生成時に０となり、遅延故障テストパタン生成時を含むその他モード時には１になる信号であり、ＡＮＤ８１のデータ入力端子（Ａ）とＮＯＲ８２のデータ入力端子（Ｂ）に接続する。ＡＮＤ８１のデータ出力端子（Ｚ）は、ＮＦ８０のリセットバー端子（ＲＥＳＥＴＢ）に接続する。ＮＯＲ８２のデータ出力端子（Ｚ）は、ＯＲ８３のデータ入力端子（Ｂ）に接続する。遅延故障テストパタン生成制御回路２０９に入るクロック信号（ＣＬＫ）は、ＳＦ１Ｂのクロック端子（ＣＬＫ）とＮＦ５１のクロック端子（ＣＬＫ）とＮＦ８０のクロック端子（ＣＬＫ）とに接続する。遅延故障テストパタン生成制御回路２０９に入るグローバルスキャンイネーブル信号（ＧＳＭＣ）は、ＳＦ１Ｂのデータ入力端子（Ｄ）とスキャンイネーブル端子（ＳＭＣ）と、ＮＦ８０のデータ入力端子（Ｄ）とＯＲ３１のデータ入力端子（Ａ）とＯＲ８３のデータ入力端子（Ａ）とに接続する。ＯＲ３１のデータ出力端子（Ｚ）は、ローカルスキャンイネーブル信号（ＬＳＭＣ）となり、論理回路２０３に供給される。ＮＦ８０のデータ出力端子（Ｑ）は、ＯＲ８３のデータ入力端子（Ｃ）に接続する。論理回路７３のＳＦ７１とＣＧＣ７２のクロック端子には、遅延故障テストパタン生成制御回路２０９に入力されるクロック信号と同じクロック信号が供給される。ＣＧＣ７１のゲーテッドクロック端子（ＧＣＬＫ）は、ゲーテッドクロック信号（ＧＣＬＫ）となり、論理回路２０３に供給される。

なお、クロックゲーティングセルＣＧＣ７２の回路構成は、クロックゲーティングセルＣＧＣ６５と同じである為、説明は省略する。また、マルチプレクサタイプＳＦ２０２の回路構成は、図１Ｂと同じであるため、説明を省略する。同様に、論理回路２０３の回路構成は、図５Ｂと同じである為、説明を省略する。

図１４は、遅延故障テストパタン生成制御回路２０９のＬＳＭＣ信号が図９と同じ波形を出力する時の波形図である。図９との違いは、遅延故障テストパタン生成制御回路２０９で制御されるＣＧＣ７２の出力信号であるゲーテッドクロック信号（ＧＣＬＫ）の波形を追加しているところである。遅延故障テストパタン生成制御回路２０９で制御されるＣＧＣ７２のゲーテッドクロック信号（ＧＣＬＫ）以外の他の信号（ＣＬＫからＮＦ５１までの信号）の波形は図９と同じである為、説明は省略する。時刻（Ｔ３）において、ＳＦ１ＢとＮＦ５１の状態値がそれぞれ１と１である場合、時刻（Ｔ４）では、ＳＦ１ＢとＮＦ５１の状態値がそれぞれ０と１となり、更に、ＮＦ８０の状態値が０となる。その為、テストイネーブル信号（ＴＥ）と遅延故障テストモード信号（ＴＤＦＭＯＤＥ）が１である場合、ＯＲ８３とＮＡＮＤ６４のデータ出力端子はそれぞれ、０と０となる。その為、時刻（ＣＣＥ）において、ＣＧＣ７２は、遅延故障テストパタン生成制御回路２０９にも供給されるクロック信号（ＣＬＫ）を出力することができない。これより、エリア１１０に示すように、遅延故障テストパタン生成制御回路２０９で制御されるＣＧＣ７２のゲーテッドクロック端子（ＧＣＬＫ）からは、キャプチャクロック信号を、論理回路２０３に供給することができない。ＮＦ８０は、時刻（Ｔ３）までは時刻（ＣＥ２）まで取り込んだＧＳＭＣ信号の論理値１であり、時刻（ＬＣＥ）と時刻（ＣＣＥ）において、当該時刻におけるＧＳＭＣの信号値０を取り込む。ＮＦ８０は、時刻（ＣＥ３）において、ＧＳＭＣの信号値１を取り込む。論理回路２０３のＳＦ２Ｂは、時刻（ＣＥ３）で時刻（Ｔ５）におけるＮＦ５１の信号値０を取り込む。時刻（Ｔ５）以降はスキャンシフト動作となるため、ＳＦ２ＢからＳＦ７までのスキャンシフト動作説明は省略する。

実施の形態４においては、ＳＦ１Ｂ及びＮＦ５１は、ラウンチクロック時とキャプチャクロック時にローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移信号を生成する役割を担っている。これに対して、実施の形態７においては、キャプチャクロック時に論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）においてＳＩ端子からの信号取り込みが発生するようなローカルスキャンイネーブル信号（ＬＳＭＣ）の遷移が発生する場合は、ＣＧＣ７２がキャプチャクロック信号を論理回路２０３に供給させない制御を行うという違いがある。また、実施の形態６では、ＳＦ１ＢとＮＦ５１がそれぞれ論理値１と１である場合、ラウンチクロック時にＣＧＣ７２からラウンチクロックを論理回路２０３に供給するかどうかはＳＦ６１で制御されるのに対して、実施の形態７では、ラウンチクロック時にはＮＦ８０の信号値が常に１であるため、必ずラウンチクロックを論理回路２０３に供給するという違いがある。

ここで、実施の形態７においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０７をトランジスタ数に換算する。実施の形態７では、遅延故障テストパタン生成制御回路２０９とＡＮＤ７０がセットで構成されるとみなす。インバーターのトランジスタ数は２Ｔｒとし、２入力ＮＡＮＤゲートと２入力ＮＯＲゲートのＴｒ数は４Ｔｒとし、３入力ＯＲゲートのＴｒ数は８Ｔｒとし、その他は実施例１の条件と同じにすると、本実施形態の面積ＯＨは、（３８＋３０＋３０＋２＋４＋４＋６＋６＋８＋６）×１００＝１３４００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約５０分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２０９では、実施の形態４と同様に、キャプチャ時のローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値を１にすることで、スキャンＦＦがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンＦＦがユーザー論理、つまりＡＮＤ１１等の組み合わせ回路からＸ値を取り込む場合、圧縮回路にＸ値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンＦＦがＸ値を取り込むことを抑制し、スキャン圧縮回路にＸ値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路２０９は、遅延故障テストパタン生成制御回路２００と比較して、最終的な遅延故障検出率が向上する効果もある。

更に、実施の形態７では、キャプチャクロック時の論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）のＳＩ端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのＡｔＳｐｅｅｄ転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。

更に、実施の形態７では、既存回路のクロックライン上に遅延故障テストパタン生成制御回路２０９を挿入しないため、クロックライン上のスキュー増加を抑制できる効果もある。

（実施の形態８）
続いて、図１５を用いて実施の形態８にかかる遅延故障テストパタン生成制御回路２１０と論理回路２０３の構成例について説明する。

遅延故障テストパタン生成制御回路２１０は、遅延故障テストパタン生成制御回路２０９に、クロックゲーティングセルＣＧＣ６５を追加した構成である。ＯＲ８３のデータ出力端子（Ｚ）は、ＣＧＣ６５のスキャンイネーブル端子（ＳＭＣ）に接続する。ＮＡＮＤ６４のデータ出力端子（Ｚ）は、ＣＧＣ６５のクロックイネーブル端子（ＣＥＮ）に接続する。ＣＧＣ６５のゲーテッドクロック端子（ＧＣＬＫ）は、遅延故障テストパタン生成制御回路２１０のゲーテッドクロック出力端子（ＧＣＬＫ）に接続する。ＣＧＣ６５のクロック端子は、遅延故障テストパタン生成制御回路２１０のクロック端子（ＣＬＫ）に接続される。遅延故障テストパタン生成制御回路２１０のゲーテッドクロック出力端子（ＧＣＬＫ）から出力されるクロック信号は、論理回路２０３に供給される。遅延故障テストパタン生成制御回路２１０のその他の構成は、遅延故障テストパタン生成制御回路２０９と同じである為、説明は省略する。

なお、クロックゲーティングセルＣＧＣ６５の回路構成は、図１０Ｂと同じである為、説明は省略する。また、マルチプレクサタイプＳＦ２０２の回路構成は、図１Ｂと同じであるため、説明を省略する。同様に、論理回路２０３の回路構成は、図５Ｂと同じである為、説明を省略する。

遅延故障テストパタン生成制御回路２１０の動作は、図１４と同じである為、説明は省略する。

ここで、実施の形態８においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０７をトランジスタ数に換算する。インバーターのトランジスタ数は２Ｔｒとし、２入力ＮＡＮＤゲートと２入力ＮＯＲゲートのＴｒ数は４Ｔｒとし、３入力ＯＲゲートのＴｒ数は８Ｔｒとし、クロックゲーティングセルのトランジスタ数を２０Ｔｒとし、その他は実施例１の条件と同じにすると、本実施形態の面積ＯＨは、（３８＋３０＋３０＋２＋４＋４＋６＋６＋８＋２０）×１００＝１５０００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約４５分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２１０では、実施の形態４と同様に、キャプチャ時のローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値を１にすることで、スキャンＦＦがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンＦＦがユーザー論理、つまりＡＮＤ１１等の組み合わせ回路からＸ値を取り込む場合、圧縮回路にＸ値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンＦＦがＸ値を取り込むことを抑制し、スキャン圧縮回路にＸ値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路２１０は、遅延故障テストパタン生成制御回路２００と比較して、最終的な遅延故障検出率が向上する効果もある。

更に、実施の形態８では、キャプチャクロック時の論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）のＳＩ端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのＡｔＳｐｅｅｄ転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。

（実施の形態９）
続いて、図１６を用いて実施の形態９にかかる遅延故障テストパタン生成制御回路２０６と遅延故障テストパタン生成制御回路２１１とを組み合わせた制御回路の構成例について説明する。

遅延故障テストパタン生成制御回路２１１は、遅延故障テストパタン生成制御回路２１０から、遅延故障テストパタン生成制御回路２０６の構成成分を取り除き、クロック制御系を独立させた構成である。

ＳＦ１Ｃのスキャン入力端子は、遅延故障テストパタン生成制御回路２０６のＳＦ１Ｂのスキャン入力端子に接続する同じ信号線ＳＩＮに接続する。ＧＳＭＣは、ＳＦ１Ｃのデータ入力端子（Ｄ）とスキャンイネーブル端子（ＳＭＣ）と、ＯＲ８３のデータ入力端子（Ａ）と、ＯＲ８４のデータ入力端子（Ｂ）とに接続する。クロック信号ＣＬＫは、ＳＦ１Ｃのクロック端子（ＣＬＫ）と、ＮＦ８０のクロック端子（ＣＬＫ）と、ＣＧＣ６５のクロック端子（ＣＬＫ）とに接続する。テストイネーブル信号ＴＥは、ＡＮＤ８１のデータ入力端子（Ｂ）と、インバーターＩＮＶ１００のデータ入力端子とに接続する。遅延故障テストパタン生成モード信号（ＴＤＦＭＯＤＥ）は、ＡＮＤ８１のデータ入力端子（Ａ）とＮＯＲ８２のデータ入力端子（Ｂ）とに接続する。ＳＦ１Ｃのデータ出力端子（Ｑ）は、ＮＯＲ８２のデータ入力端子（Ａ）とＩＮＶ６２のデータ入力端子とに接続する。ＩＮＶ６２のデータ出力端子は、ＯＲ８４のデータ入力端子（Ａ）に接続する。ＮＯＲ８２のデータ出力端子（Ｚ）は、ＯＲ８３のデータ入力端子（Ｂ）に接続する。ＯＲ８４のデータ出力端子（Ｚ）は、ＮＦ８０のデータ入力端子（Ｄ）に接続する。ＡＮＤ８１のデータ出力端子（Ｚ）は、ＮＦ８０のリセットバー端子（ＲＥＳＥＴＢ）に接続する。ＮＦ８０のデータ出力端子（Ｚ）は、ＯＲ８３のデータ入力端子（Ｃ）に接続する。ＯＲ８３のデータ出力端子（Ｚ）は、ＣＧＣ６５のスキャンイネーブル端子（ＳＭＣ）に接続する。ＩＮＶ１００のデータ出力端子は、ＣＧＣ６５のＣＥＮ端子に接続する。ＣＧＣ６５のゲーテッドクロック端子（ＧＣＬＫ）は、遅延故障テストパタン生成制御回路２１１のゲーテッドクロック端子（ＧＣＬＫ）に接続する。遅延故障テストパタン生成制御回路２１１のゲーテッドクロック端子（ＧＣＬＫ）は、論理回路２０３のクロック端子に接続する。

実施の形態９の動作は、実施の形態８と同じであり、図１４に示す動作を行う。遅延故障テストパタン生成制御回路２１１は、時刻（Ｔ３）において、遅延故障テストパタン生成制御回路２０６のＳＦ１Ｂの信号値が１である場合、時刻（ＣＣＥ）において、ゲーテッドクロック（ＧＣＬＫ）からクロックを出力できない。

ここで、実施の形態９においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０７をトランジスタ数に換算する。インバーターのトランジスタ数は２Ｔｒとし、２入力ＮＡＮＤゲートと２入力ＮＯＲゲートのＴｒ数は４Ｔｒとし、３入力ＯＲゲートのＴｒ数は８Ｔｒとし、クロックゲーティングセルのトランジスタ数を２０Ｔｒとし、その他は実施例１の条件と同じにすると、本実施形態の面積ＯＨは、（３８＋３８＋３０＋３０＋２＋２＋４＋６＋６＋６＋８＋２０）×１００＝１９０００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約３５分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２１１と２０６では、実施の形態４と同様に、キャプチャ時のローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値を１にすることで、スキャンＦＦがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンＦＦがユーザー論理、つまりＡＮＤ１１等の組み合わせ回路からＸ値を取り込む場合、圧縮回路にＸ値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンＦＦがＸ値を取り込むことを抑制し、スキャン圧縮回路にＸ値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路２１１と２０６の組み合わせは、遅延故障テストパタン生成制御回路２００と比較して、最終的な遅延故障検出率が向上する効果もある。

更に、実施の形態９では、キャプチャクロック時の論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）のＳＩ端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのＡｔＳｐｅｅｄ転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。

（実施の形態１０）
続いて、図１７を用いて実施の形態１０にかかる遅延故障テストパタン生成制御回路２１２の構成例について説明する。

遅延故障テストパタン生成制御回路２１２は、ＣＧＣ６５のクロックイネーブル端子（ＣＥＮ）のファンイン側にＡＮＤ７０が挿入された構成である。ＡＮＤ７０のデータ入力端子（Ａ）は、ＮＡＮＤ６４のデータ出力端子（Ｚ）に接続し、ＡＮＤ７０のデータ入力端子（Ｂ）は、遅延故障テストパタン生成制御回路２１２のクロックイネーブル端子（ＣＥＮ）に接続する。ＡＮＤ７０のデータ出力端子（Ｚ）は、ＣＧＣ６５のクロックイネーブル端子（ＣＥＮ）に接続する。

遅延故障テストパタン生成制御回路２１２は、既存回路に存在するクロックゲーティングセルを、当該遅延故障テストパタン生成制御回路２１２に置き換えることができる。

遅延故障テストパタン生成制御回路２１２の動作は、図１４に示す遅延故障テストパタン生成制御回路２１０の動作と同じであるため、説明は省略する。

ここで、実施の形態１０においても、実施の形態１と同じ条件で遅延故障テストパタン生成制御回路２０７をトランジスタ数に換算する。インバーターのトランジスタ数は２Ｔｒとし、２入力ＮＡＮＤゲートと２入力ＮＯＲゲートのＴｒ数は４Ｔｒとし、３入力ＯＲゲートのＴｒ数は８Ｔｒとし、クロックゲーティングセルのトランジスタ数を２０Ｔｒとし、その他は実施例１の条件と同じにすると、本実施形態の面積ＯＨは、（３８＋３０＋３０＋２＋４＋４＋６＋６＋８＋２０＋６）×１００＝１５６００Ｔｒ、特許文献１に開示されている構成の面積ＯＨは、（２８＋６）×２００００＝６８００００Ｔｒとなり、本実施形態は特許文献１に開示されている構成の約４３分の１の面積ＯＨで済む。その為、本実施形態は、面積ＯＨを削減できるという効果がある。

なお、遅延故障テストパタン生成制御回路２１２では、実施の形態４と同様に、キャプチャ時のローカルスキャンイネーブル端子（ＬＳＭＣ）の信号値を１にすることで、スキャンＦＦがキャプチャ時にデータ入力端子からのキャプチャ動作を停止できる。スキャン圧縮回路が存在する回路では、目標故障と関係のないスキャンＦＦがユーザー論理、つまりＡＮＤ１１等の組み合わせ回路からＸ値を取り込む場合、圧縮回路にＸ値が伝搬して故障検出率が下がることがある。キャプチャ時のキャプチャ動作を抑制することにより、スキャンＦＦがＸ値を取り込むことを抑制し、スキャン圧縮回路にＸ値が伝播しないようにすることが出来る。結果として、遅延故障テストパタン生成制御回路２１２は、遅延故障テストパタン生成制御回路２００と比較して、最終的な遅延故障検出率が向上する効果もある。

更に、実施の形態１０では、キャプチャクロック時の論理回路２０３内のスキャンＦＦ（ＳＦ１〜８、ＳＦ２Ｂ）のＳＩ端子からの信号取り込みが発生しないため、タイミングドリブンレイアウト時に、スキャンチェーン上でのＡｔＳｐｅｅｄ転送を考慮する必要がない。その為、タイミングドリブンレイアウトの設計期間を短縮する効果もある。

更に、実施の形態１０では、既存回路のクロックゲーティングセルを遅延故障テストパタン生成制御回路２１２に置換する形態で挿入することができるため、クロックライン上のスキュー増加を抑制できる効果もある。

以上、本願実施の形態に基づき具体的に説明したが、必ずしもＳＦ１がリセットバー端子付きである必要はなく、ＳＦ１のデータ出力端子（Ｑ）の出力側にＡＮＤゲートを設け、当該ＡＮＤゲートを当該スキャンテスト時アクティブ信号（ＴＥ）で制御できるようにすることでも、ユーザー論理を壊さないようにすることができることは当業者であれば容易に類推可能である。ＳＦ６１、ＮＦ５１，ＮＦ８０についても同様である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ ＳＦ
２ ＳＦ
３ ＳＦ
４ ＳＦ
５ ＳＦ
６ ＳＦ
７ ＳＦ
８ ＳＦ
１１ ＡＮＤ
１２ ＡＮＤ
２１ ＩＮＶ
３１ ＯＲ
４１ ＮＦ
５１ ＮＦ
６１ ＳＦ
６２ ＩＮＶ
６３ ＯＲ
６４ ＮＡＮＤ
６５ ＣＧＣ
６６ ＯＲ
６７ ＬＡＴ
６８ ＡＮＤ
７０ ＡＮＤ
７１ ＳＦ
７２ ＣＧＣ
７３ 論理回路
８０ ＮＦ
８１ ＡＮＤ
８２ ＮＯＲ
８３ ＯＲ
８４ ＯＲ
１００ ＩＮＶ
２００ 遅延故障テストパタン生成制御回路
２０１ 論理回路
２０２ マルチプレクサタイプＳＦ
２０３ 論理回路
２０４ 遅延故障テストパタン生成制御回路
２０５ 遅延故障テストパタン生成制御回路
２０６ 遅延故障テストパタン生成制御回路
２０７ 遅延故障テストパタン生成制御回路
２０８ 遅延故障テストパタン生成制御回路
２０９ 遅延故障テストパタン生成制御回路
２１０ 遅延故障テストパタン生成制御回路
２１１ 遅延故障テストパタン生成制御回路
２１２ 遅延故障テストパタン生成制御回路
２２０ ＭＵＸ
２２１ ＤＦＦ
３０１ キャプチャクロック時スキャンイネーブル制御部
３０２ テストパタン生成方式制御部
３０３ スキャンイネーブル信号出力部
３０４ キャプチャクロック時ゲーテッドクロック制御部

Claims (35)

1. 遅延故障テストの対象を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路と、
   前記複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部と、
   前記テストパタン生成方式に基づいて定まる第１のスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力するスキャンイネーブル信号出力部と、を備えるスキャンテスト回路。
2. 前記スキャンイネーブル信号出力部は、
   前記第１のスキャンイネーブル信号と、外部回路から出力される第２のスキャンイネーブル信号とを入力値として論理和演算を行い、前記論理和演算の結果を第３のスキャンイネーブル信号として前記複数のフリップフロップ回路へ出力する請求項１に記載のスキャンテスト回路。
3. 前記テストパタン生成方式が前記スキュードロード方式である場合に、前記複数のフリップフロップ回路のうち前記遅延故障テストの対象となる経路へ出力する値を保持する第１のフリップフロップ回路へ、前記第１のフリップフロップ回路において保持されている値を遷移させるように設定されたトグル値をスキャンシフトして出力するトグル値制御部と、をさらに備える請求項１に記載のスキャンテスト回路。
4. 前記テストパタン生成方式が前記ブロードサイド方式である場合に、前記第１のフリップフロップ回路は、
   前記複数のフリップフロップ回路から出力された値を組み合わせて演算する組み合わせ回路から出力される値をトグル値として用いることを可能にするように動作する、請求項３に記載のスキャンテスト回路。
5. 前記テストパタン生成方式制御部は、リセット機能付きマルチプレクサタイプスキャンフリップフロップ回路を用いて構成される、請求項１に記載のスキャンテスト回路。
6. 前記トグル値制御部は、マルチプレクサタイプスキャンフリップフロップ回路又はＤ−フリップフロップ回路を用いて構成される、請求項３に記載のスキャンテスト回路。
7. 前記テストパタン生成方式制御部の入力部に対しキャプチャクロック時スキャンイネーブル制御部をさらに設けて構成し、
   スキュードロード方式時に、
   前記テストパタン生成方式制御部はラウンチクロックにより前記第１のスキャンイネーブル信号を遷移させるよう動作させ、
   前記キャプチャクロック時スキャンイネーブル制御部はキャプチャクロックにより前記第１のスキャンイネーブル信号を遷移させるよう動作する、
   請求項１に記載のスキャンテスト回路。
8. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
   前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成される、請求項７記載のスキャンテスト回路。
9. 遅延故障テストの対象となる経路を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択するテストパタン生成方式制御部と、
   前記テストパタン生成方式に基づいて定まる第１のスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力するスキャンイネーブル信号出力部と、を備えるテストパタン生成制御回路。
10. 前記スキャンイネーブル信号出力部は、
    前記第１のスキャンイネーブル信号と、外部回路から出力される第２のスキャンイネーブル信号とを入力値として論理和演算を行い、前記論理和演算の結果を第３のスキャンイネーブル信号として前記複数のフリップフロップ回路へ出力する請求項９に記載のテストパタン生成制御回路。
11. 前記テストパタン生成方式が前記スキュードロード方式である場合に、前記複数のフリップフロップ回路のうち前記遅延故障テストの対象となる経路へ出力する値を保持する第１のフリップフロップ回路へ、前記第１のフリップフロップ回路において保持されている値を遷移させるように設定されたトグル値をスキャンシフトして出力するトグル値制御部と、をさらに備える請求項９に記載のテストパタン生成制御回路。
12. 前記テストパタン生成方式が前記ブロードサイド方式である場合に、前記第１のフリップフロップ回路は、
    前記複数のフリップフロップ回路から出力された値を組み合わせて演算する組み合わせ回路から出力される値をトグル値として用いることを可能にするように動作する、請求項１１に記載のテストパタン生成制御回路。
13. 前記テストパタン生成方式制御部は、リセット機能付きマルチプレクサタイプスキャンフリップフロップ回路を用いて構成される、請求項９に記載のテストパタン生成制御回路。
14. 前記トグル値制御部は、マルチプレクサタイプスキャンフリップフロップ回路又はＤ−フリップフロップ回路を用いて構成される、請求項１１に記載のテストパタン生成制御回路。
15. 前記テストパタン生成方式制御部の入力部に対しキャプチャクロック時スキャンイネーブル制御部をさらに設けて構成し、
    スキュードロード方式時に、
    前記テストパタン生成方式制御部はラウンチクロックにより前記第１のスキャンイネーブル信号を遷移させるよう動作させ、
    前記キャプチャクロック時スキャンイネーブル制御部はキャプチャクロックにより前記第１のスキャンイネーブル信号を遷移させるよう動作する、
    請求項９に記載のテストパタン生成制御回路。
16. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成される、請求項１５記載のテストパタン生成制御回路。
17. 遅延故障テストの対象となる経路を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択し、
    前記テストパタン生成方式に基づいて定まるスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力するスキャンテスト制御方法。
18. 前記複数のフリップフロップ回路へ供給するクロックを制御するキャプチャクロック時ゲーテッドクロック制御部をさらに設けて構成し、
    スキュードロード方式時に、
    前記キャプチャクロック時ゲーテッドクロック制御部は、前記第１のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップ回路に供給させないように動作する、
    請求項７に記載のスキャンテスト回路。
19. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項１８記載のスキャンテスト回路。
20. 前記複数のフリップフロップ回路へ供給するクロックを制御するキャプチャクロック時ゲーテッドクロック制御部をさらに設けて構成し、
    スキュードロード方式時に、
    前記キャプチャクロック時ゲーテッドクロック制御部は、前記第１のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
    請求項１５に記載のテストパタン生成制御回路。
21. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項２０記載のテストパタン生成制御回路。
22. 前記キャプチャクロック時ゲーテッドクロック制御部のクロックゲーティングセルをテストパタン生成方式制御部を用いて制御される論理回路部に設けて構成し、
    スキュードロード方式時に、
    前記クロックゲーティングセルは、前記第１のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
    請求項１８に記載のスキャンテスト回路。
23. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とで構成される、請求項２２記載のスキャンテスト回路。
24. 前記キャプチャクロック時ゲーテッドクロック制御部は、遅延故障テストモード及び縮退故障テストモードを切り替える遅延故障テストモード信号を取得し、
    スキュードロード方式時に、
    遅延故障テストモードが活性化された際、
    前記キャプチャクロック時ゲーテッドクロック制御部は、前記第１のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
    請求項２２に記載のスキャンテスト回路。
25. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、Ｄ−フリップフロップ回路と組み合せ回路で構成される、請求項２４記載のスキャンテスト回路。
26. 前記キャプチャクロック時ゲーテッドクロック制御部にクロックゲーティングセルを設けて構成し、
    スキュードロード方式時に、
    前記クロックゲーティングセルは、前記第１のスキャンイネーブル信号に基づいて前記複数のフリップフロップ回路がスキャンイン端子を介してデータを取り込むように制御されている場合に、前記キャプチャクロックを前記複数のフリップフロップに供給させないように動作する、
    請求項２４に記載のスキャンテスト回路。
27. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、Ｄ−フリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項２６記載のスキャンテスト回路。
28. 前記テストパタン生成方式制御部及び前記キャプチャクロック時スキャンイネーブル制御部とを有する第１の遅延故障テストパタン生成制御回路と、
    前記キャプチャクロック時ゲーテッドクロック制御部を有する第２の遅延故障テストパタン生成制御回路と、を備える
    請求項１８に記載のスキャンテスト回路。
29. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路とＤ−フリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項２８記載のスキャンテスト回路。
30. 前記テストパタン生成方式制御部及び前記キャプチャクロック時スキャンイネーブル制御部とを有する第１の遅延故障テストパタン生成制御回路と、
    前記キャプチャクロック時ゲーテッドクロック制御部を有する第２の遅延故障テストパタン生成制御回路と、を備える
    請求項２０に記載のテストパタン生成制御回路。
31. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路とＤ−フリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項３０記載のテストパタン生成制御回路。
32. 前記キャプチャクロック時ゲーテッドクロック制御部のクロックゲーティングセルを、外部から入力されるクロックイネーブル信号に基づいて動作させる、
    請求項２４に記載のスキャンテスト回路。
33. 前記テストパタン生成方式制御部は、Ｄ−フリップフロップ回路を用いて構成され、
    前記キャプチャクロック時スキャンイネーブル制御部は、マルチプレクサタイプスキャンフリップフロップ回路で構成され、
    前記キャプチャクロック時ゲーテッドクロック制御部は、マルチプレクサタイプスキャンフリップフロップ回路と組み合せ回路とクロックゲーティングセルとで構成される、請求項３２記載のスキャンテスト回路。
34. 遅延故障テストの対象となる経路を有する半導体集積回路内の同一のクロックで動作するクロックドメインを構成する複数のフリップフロップ回路に供給されるクロックと同一のクロックを供給され、前記遅延故障テストのテストパタン生成方式としてスキュードロード方式及びブロードサイド方式の一方を選択し、
    前記テストパタン生成方式に基づいて定まるスキャンイネーブル信号を前記複数のフリップフロップ回路へ出力し、前記複数のフリップフロップ回路への不要なキャプチャクロック信号を停止させるスキャンテスト制御方法。
35. ひとつのクロックドメインを複数個の領域に分け、それぞれの領域にテストパタン生成制御回路を組み込み、それぞれの領域毎に前記テストパタン生成制御回路でそれぞれ決定されたスキュードロード方式もしくはブロードサイド方式でテストパタンを生成し、ひとつのクロックドメイン内でスキュードロード方式とブロードサイド方式が混在するようにテストパタンを生成するスキャンテスト生成方法。

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